TW580704B - Semiconductor memory - Google Patents

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TW580704B
TW580704B TW091134876A TW91134876A TW580704B TW 580704 B TW580704 B TW 580704B TW 091134876 A TW091134876 A TW 091134876A TW 91134876 A TW91134876 A TW 91134876A TW 580704 B TW580704 B TW 580704B
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Shinya Fujioka
Yoshiaki Okuyama
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Fujitsu Ltd
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坎、發明說明 明說明應敘明：發明所屬之技術領域、先前技術、内容、實施方式及圖式簡單說明） ^劈^明片^屬之^技^构貝域^ 發明領域 本發明係論及一些具有各擁有一電容器之揮發性記憶 體晶格以及具有類似SRAM者之介面的半導體記憶體。 【先前技術】 發明背景 近年來，一些類似一便攜式電話（蜂巢式行動電話）等 之行動式裝置，業已增進了其服務之功能，以及其中之處 理 > 料量已不斷在增加。因此，其合併進此種行動式裝置 内之工作記憶體，不斷在要求大的容量。 些系統結構簡單之SRAM，傳統上係被用作此種行 動式裝置之工作記憶體。然而，此等SRAM就大容量之提 供而言係不利的，因為彼等需要較DRAM為多之元件，來 5組成每個一位元晶格。基於此一理由，有一些稱作虛擬 SRAM之半導體記憶體，業已被開發出，彼等係同時具有 如同DRAM之大容量和如同SRAM之高適用性。隨著第三 代便攜式電話或行動式終端機之開發，一些行動式裝置， 係被預期有更先進之服務功能。隨著行動式裝置功能之進 20步，其合併進此種行動式裝置内之工作記憶體，一般係要 求有更高速之性能，和較大之容量。 «玄等傳統式虛擬SRAM，係具有一稱作頁模態而可循 序供應行位址來執行一讀取運作之功能。其頁模態中之讀 取運作，係藉由循序供應一些行位址來加以執行。通常， 6 580704 玖、發明說明 彼等位址係需要大數量之位元，以及不僅是供應給該等記 L、體，而且疋供應給此等系統中之其他晶片，故其時滯有 可能會很大。所以，其存取周期愈短，其位址時滯對存取 周期之比率，便有可能會愈大。其位址時滯變得愈大，其 位址相對於時序“號之建置和保持時間，勢必要被設定愈 長因此，其中存在的一項問題是，上述之位址時滯，便 為縮紐其存取周期之一項障礙，以及其資料傳送速率，因 而很難得到提昇。
t 明内溶1 J 10 發明概要
本兔月之目的，旨在提昇上述同時具有如同DRAM 之大奋！和如同SRAM之高適用性的半導體記憶體之資料 傳送速率。 之另目的’曰在確保其系統能輕易控制其中 所口併之半導體記憶體，而簡化其系統之配置。 曰依據本發明之半導體記憶體的一項特徵，其一記憶體 0曰格陣列’係由_些各擁有一電容器之揮發性記憶體晶格 斤構成其一更新控制電路，可在一預定之周期中，產生 20匕：用以更新其圮憶體晶格之更新請求。當接收到-存取 2〇指令時，上述之半導體記憶體，將會執行一可循序地激勵 其記憶體晶格陣列之脈衝串存取運作。其一第一脈衝串控 制電路，可輸出某一預定數目而對應於其存取指令之選通 信號:其一資料輸入/輸出電路，可與每一選通信號同步 地’循序輸入/輸出-些要來回傳送於其記憶體晶格陣列 7 580704 玖、發明說明 之資料。 其一仲裁器可於其更新請求與存取指令彼此有衝突時 ’決定首先要被執行的，為_更新運作，或_脈衝串存取 運作。舉例而言’在其存取指令被賦予優錢之情況中， 八更新運作將會在其脈衝冑存取運作之後方被執行。在其 更新請求被賦予優先權之情況中，其脈衝串存取運作將會 在八更新運作之後方被執行。所以，在上述可自動執行其 更新運作之半導體記憶體中，其更新運作和脈衝串存取運 作，可循序地加以執行，而不會相重疊。 10 /、衝串存取運作在執行上，並不會與其可自 動執订其更新運作之半導體記㈣巾的更新運作相衝突， 故其讀取資料可在一古、安 一 π率下輸出，以及其寫入資料可在一 尚速率下輸入。亦即，其資 、貝料傳送之逮率，將可得到提昇 导體兄憶體的另-特徵，其仲裁器 具有—可在-脈衝串存取運作期間保持一更新請求之更 !=分。所以’當其脈衝串存取運作，在其更新運作 則被執行時，其更新請求將可避免喪失。 20 依據本發明之半導體記憶體的另—特徵 Γ制電路，可輸出—對應於其輸出上述财數目 通信號的期間之期間的脈衝串信號。其用以伴捭 求之更新保持部分，將會 、料-更新高 上述脈_號之輪出的完成，而起其可㈣ 存”作，在其更新心::時所: 8 580704 玖、發明說明 自脈衝串存取運作起至其更新運作之起始止的期間將可 被縮短。此將使得可較早供應其次-存取指令，而可增進 其資料之傳送速率。 依據本發明之半導體記憶體的另一特徵，在其記憶體 5晶格陣列之運作後，其用以保持-更新請求之更新保持部 /刀，將會輸出-更新起始信號，其可起始上述之更新運作 ，而不必等候其資料輸入/輸出電路所傳送出之資料的輸 出的完成。在其更新運作中，並無資料會來回於其半導體 記憶體之外部做輸入及輸出。所以，當其脈衝串存取運作 10，被賦予—執行優先權時’其更新運作，將可在其脈衝串 運作期間被激勵。亦即，其自脈衝串存取運作起至其更新 運作之起始止的期間，將可進一步被縮短。此將可實現其 人存取心令之較早供應，以及因而可使其資料傳送之速 率，進一步得到提昇。 依據本發明之半導體記憶體的另一特徵，其多數之字 組線’各係連接至一預定數目之記憶體晶格。此半導體記 憶體’係具有一可循序選擇其多數之字組線的全脈衝串功 能，其可依據-存取指令’循序存取其記憶體晶格。其可 在-全脈衝串運作期間保持一更新請求之更新保持部分， 2〇可在料字組線之敎/㈣定之交換㈣，輸出一可用 乂起始其更新運作之更新起始信號。此字組線選擇之交換 動作，在全脈衝串運作中，係總有其必要性，以及其記憶 體晶格陣列’在此交換期間’將會暫時被解激。在其字組 線交換之時刻下執行其更新運作，將可極小化其更新運作 9 580704 玖、發明說明 之 干擾到其外部存取之㈣。此料避免其詩傳送速率〜 降低’甚至是在其更新運料其全脈衝串運作中***之時 依據本發明之半導體記憶體的另一特徵，其仲裁器係 5具有-存取保持部分，其可於其更新運作首先被執行時， 用以在其更新運作期間，保持上述之存取指令。當其更新 運作在其脈衝串存取運作之前被執行時其存取請求將可 避免喪失。 。。依據本發明之半導體記憶體的另—特徵，其—位址計 1〇數器’可接收一在供應上對應於-存取指令之外部位址， 以及可循序產生一起因於此外部位址之内部位址。所以， 唯有上述外部指令之被接收到，方可容許其脈衝串存取運 作能被執行，以及上述由於其外部位址之時滞所致的影響 ，將可破降低。此將可獨立於上述位址之時滞，而縮短其 15 ^作周期。結果，其f料傳送之速率，將可進-步得到提 昇。 〜依據本發明之半導體記憶體的另—特徵，在彼等讀取 广送至貝料暫存器之後，其記憶體晶袼陣列將會被 二。其記憶體晶格陣列在其時脈衝串讀取運作期間之急 、/敫，將可容許較早起始一響應一更新請求或其次-存 取。月求的運作。結果，其資料傳送之速率，將可得到提昇 〇
依據本發明之半導體記憶體的另一特徵，其脈衝串控 制電路，可盘_ 4 L >、二卜°卩時鐘信號同步地輸出一些選通信號 10 玖、發明說明 二亦即’甚至是在—其中之更新可自動被執行的時鐘信號 步式半導體記憶體中，其資料傳送之速率，亦可得到提 昇0 5 10 依據本發明之半導體記憶體的另_特徵，有_可指示 其資料輸出端子之被解激的等候信號，將會自一存取指令 之接收起至其讀取資料之輸出止的—段期間中自一等候 端子輸出。所以’上述安裝有此等半導體記憶體之系統， 將可依據上述之等候信號，以—最佳之時序來存取其半導 體記憶體。舉例而言，其可管理此系統之cpu或同類裝置 ’將可在上料候信狀輸出㈣，存取同之裝置。 尨果，其系統匯流排之使用效率，將可得到提昇。 15 依據本發明之半導體記憶艘的另一特徵，資料係經由 多數之資料輸人/輸出端子做輸人/輸出^其多數之資料端 子組’各係由某一預定數目之資料輸入/輸出端子所構成 。一些供應至彼等對應於該等資料端子組之資料有效端子 的資料有效信號，可指示彼等傳送至對應之資料端子組的 資料是否有效。所以，甚至是當其資料之位元寬度很大時 此σ併有上述半導體記憶體能之系統，仍可有效率地執 行其資料寫入及讀取之運作。 依據本發明之半導體記憶體的另一特徵，彼等行開關 可使其έ己憶體晶格’與其資料輸入/輸出電路相連結。 每一對應於該等資料端子組之行開關組，係由某一預定數 目之行開關所構成。其一控制電路，可在一資料有效信號 之被解激期間，啟斷一對應於此被解激之資料有效信號的 11 580704 玖、發明說明 行開關組之行開關。在其寫入運作期間，該等行開關係在 一相當遲之時序下運作。所以，使用該等行開關來遮罩寫 入資料，將可容許其寫入資料之遮軍控制，能輕易被執行 Ο 5 依據本發明之半導體記憶體的另-特徵，其-模態設 定控制電路’可在-些有預定之邏輯值的信號多次循序供 應至其外部輸入端子後，接收—供應至其至少之一外部輸 入端子的信號，而作為一可用以設定其運作模態之設定信 號。由於其運作模態，可利用此種位址和指令信號正常不 10會發生之組合來加以設定，其中將無需要設置任何專用之 端子，來設定其運作模態。舉例而言，其為自一存取指令 之接收起至其项取負料之輸出的起始止之時鐘信號數的潛 時，將可被設定為其運作模態。而且，其身為資料循序做 輸入或輸出之次數的脈衝串長度，係被設定為其運作模態 15 〇 依據本發明之半導體記憶體的另一特徵，其一第一脈 衝串控制電路，可輸出某一預定數目對應於一可用以循序 來脈衝串存取其記憶體晶格陣列之存取指令的選通信號。 此時，其第一脈衝串控制電路之位準偵測電路將可偵測到 20 ，其一供應作為存取指令之指令信號，已轉變至其作用位 準。此等指令信號舉例而言，可為一晶片致能信號、一輸 出致能信號、一寫入致能信號、等等。其第一脈衝串控制 電路之輸出控制電路，可在測量到一段自其位準偵測電路 之偵測起的預定時間後，起始該等選通信號之輸出。其一 12 玫、發明說明 二貝料輸入/輸出電路，可與每一選通信號同步地，來回於 其記憶體晶格陣列，而循序地輸入/輸出上述要被傳送之 資料。 其讀取資料之輸出，或其寫入資料之輸入，可於一預 5疋之札令k號的位準改變後，起始上述之預定時間，故上 述合併有此半導體記憶體之系統，將可輕易地控制其半導 體記憶體。亦即，其系統之配置將可被簡化。此半導體記 憶體，可利用該等指令信號之位準改變，作為一些觸發信 號，來起始該等資料輸入/輸出之運作。所以，本發明將 10可應用至一些時鐘信號同步式半導體記憶體和一些時鐘信 號非同步式半導體記憶體兩者。 依據本發明之半導體記憶體的另一特徵，其第一脈衝 串控制電路，可依據一模態暫存器中所設定之值，來測量 上述之預定時間。 15 依據本發明之半導體記憶體的另一特徵，上述之預定 時間，係依據一導電性樣式之連接目的地的電壓值來加以 修飾，該導電性樣式，則係依據上述半導體記憶體之製作 程序中所使用之光罩的樣式外形而形成在其半導體基體上 面。上述之預定時間，可依據彼等包裝之半導體記憶體的 20產品規範（運作頻率、等等），來加以設定。此在其中係透 過同一製作程序製作成且在運作頻率方面具有充分之裕度 的半導體記憶體依據其運作頻率來改變彼等光罩而被包裝 成不同之產品的情況中，尤其是有利的。 依據本發明之半導體記憶體的另一特徵，上述之預定 13 580704 玖、發明說明 時間，係依據-溶線之程式規劃來加以修飾。所以，舉例 而言’依據-取樣試驗所評估之最高運作頻率來程式規 劃該熔線，將可設定上述之預定時間，使符合彼等製作之 半導體記憶體的實際性能。此在其中使用同一光罩和製作 程序來製作之半導體記憶體被分類成不同之產品以便依據 彼等之運作頻率而包裝的情況中，尤其是有利的。 圖式簡單說明 本發明之性質、盾了田立士 ίο 原理、和適用性，將可藉由下文在閱 讀上配合所附諸圖之詳細說明，而更臻明確，其中之相同 零件，係以同-參考數字來加以指明，其中··
第1圖係一可jQ -員不本發明之第一實施例的方塊圖； 第2圖係一可3¾ -够，m *、、、員不第1圖之仲裁器的細節之方塊圖； 第3圖係—可_示第2圖之運作的時序圖； 第4圖係一可龜-λ# Λ η *、、、員不第2圖之另一運作的時序圖； 15 第5圖係—可顯示第2圖之又-運作的時序圖； 第6圖係一可翻-你t门 J _不第1圖之脈衝串控制電路的細節之 塊圖； 第7圖係V顯示第6圖之脈衝串控制電路的細節之方 塊圖； 20 第8圖係—可_示第1圖之模態暫存ϋ的設定方法之解 釋圖； 第9圖係一可顯示其第一實施例之脈衝串讀取運作的 時序圖； ' 第10圖係可顯示其第一實施例之脈衝串寫入運作的 14 580704 玖、發明說明 時序圖； 第11圖係一可顯示其/ADV信號之功能的時序圖； 第12圖係一可顯示其脈衝串讀取運作中之/LB和/ub信 號的功能之時序圖； 5 第13圖係一可顯示其脈衝串寫入運作中之/LB和/UB信 號的功能之時序圖； 第14圖係一可顯示本發明之第二實施例的方塊圖； 第15圖係一可顯示其第二實施例之脈衝串讀取運作的 時序圖， 10 第16圖係一可翻-4»杜ηα ^ ^ 顯不本發明之第三實施例的方塊圖； 楚 1 7 圖 θ ” ”、、員示第16圖之脈衝串控制電路的基本部 分之方塊圖；
1 8 _ ~〇F B '、 ”、負示第16圖之脈衝串控制電路的另一基 本部分之方塊圖； 15 $ 19圖係—可顯示第16圖之模態暫存器的設定方法之 解釋圖； 第20圖係可顯示其第三實施例中之脈衝串讀取運作 的時序圖， 第21圖係可顯示其第三實施例中之脈衝串寫入運作 20 的時序圖； 第22圖係一可顯示本發明之第四實施例的方塊圖； 第23圖係一可顯示第22圖之脈衝串控制電路的基本部 分之方塊圖； 第24圖係一可顯示第22圖之脈衝串控制電路的另一基 15 580704 玫、發明說明 本部分之方塊圖； 第25圖係一可顯示第22圖之模態設定控制電路的基本 部分之方塊圖； 第26圖係一可顯示其第四實施例中之脈衝串讀取運作 5 的時序圖； 第27圖係一可顯示其第四實施例中之脈衝串寫入運作 的時序圖； 第28圖係一可顯示本發明之第五實施例的方塊圖； 第2 9圖係一可顯示第2 8圖之模態設定控制電路的基本 10 部分之方塊圖；而 第30圖則係一可顯示其模態暫存器之另一範例的解釋 圖。 【實施方式3 較佳實施例之詳細說明 15 下文將參照諸圖描述本發明之實施例。 第1圖係顯示一依據本發明之半導體記憶體的第一實 施例。在此圖中，其每一以粗線顯示之信號線，係由多數 之位元所構成。此圖中左側上面所顯示之雙圈，係指明一 些外部輸入端子。其以標頭“/，，所指明之信號，係表示負邏 20輯值，而其以標尾“z”所指明之信號，則係表示正邏輯值 。在以下之說明中，信號可使用彼等之對應縮寫來加以指 稱；舉例而言，“外部時鐘信號CLK”，可被稱為“clk信號 以及日日片致能#號/CE”，可被稱為“/(：£信號”。 此半導體δ己憶體，係形成為一虛擬SRAM，其係具有 16 580704 玖、發明說明 一些如同一 dram之記憶體晶格，以及亦具有一如同 SRAM者之介面。此虛擬8尺入]^係具有··一更新控制電路 1〇 仲裁器12、一指令解碼器14、一脈衝串控制電路16 模態没定控制電路18、一脈衝串位址計數器2〇、一時 5序控制電路22、一位址閂定器24、一位址解碼器26、一記 憶體晶格陣列28、一讀取/寫入放大器3〇、一脈衝串轉移 暫存器32、一資料輸出控制電路34、和一資料輸入控制電 路36 〇 其合併有一定時器之更新控制電路1〇，可在一預定之 1〇周期中，輸出一更新請求信號REFZ，藉以更新其記憶體 晶格陣列28之記憶體晶袼MC。 其仲裁器12可判斷出何者首先到達，係上述之更新請 求k號REFZ、或係一存取指令，以及可依據此首先到達 之L唬，輸出一控制信號。當其記憶體晶格陣列28，要循 15序地做存取（脈衝串存取）時，上述之存取指令，便會自其 外部供應給其虛擬SRAM，以及一讀取或寫入運作，便會 循序地被執行。當一晶片致能信號/CE ,和一位址狀態信 號/ADS，兩者均呈現低位準時，上述之存取指令，便會被 辨認出。在一脈衝串存取中，在一存取指令下，將會有多 20數之資料輸出或輸入（一脈衝串存取運作）。 當判斷出其首先到達的，為上述之更新請求信號 REFZ時’其仲裁器12便會輸出一更新起始信號REFS%-作用信號ACTZ。當判斷出其首先到達的，為上述之存取 才曰7時其仲裁器12便會輸出一作用信號ACTZ。該等晶 17 580704 玖、發明說明 片致能信號/CE和位址狀態信號/ADS，在施加上係分別經 由一晶片致能端子，和一位址狀態端子。此虛擬SRAM， 可於上述之位址狀態信號/ADS呈現低位準時，使一供應至 其之位址信號ADD有效。反之，此虛擬SRAM，可於上述 5 之位址狀態信號/ADS呈現高位準時，使一供應至其位址信 號ADD無效。理應暸解的是，由於此虛擬SRAM係具有該 等SRAM介面，上述位址信號ADD之列和行位址，係在同 一時刻下施加。 當上述之位址狀態信號/ADS，顯示其低位準時，其指 10 令解碼器14，便會解碼上述之晶片致能信號/CE、一輸出 致能信號/OE、和一寫入致能信號/WE(彼等各亦將被泛稱 為“指令信號CMD”），以及將會依據其解碼之結果，輸出 一些控制信號，給其時序控制電路22、資料輸出控制電路 34、資料輸入控制電路36、等等。該等輸出致能信號/OE 15 和寫入容許信號/WE，在施加上係分別經由一輸出致能端 子，和一寫入致能端子。該等晶片致能、輸出致能、和寫 入致能等端子，各亦將被泛稱為“指令端子”。 其脈衝串控制電路16將可接收：一些外部時鐘信號 CLK、晶片致能信號/CE、一脈衝串位址推進信號/ADV、 20 和一供應自其模態設定控制電路18之潛時信號LTC，以及 可輸出一脈衝串信號BSTZ、一些脈衝串時鐘信號BCLK( 一選通信號）、一要供應至其時序控制電路22之時序信號 、和一等候信號WAIT。該等外部時鐘信號CLK和脈衝串 位址推進信號/ADV，在施加上係分別經由一外部時鐘信 18 580704 玖、發明說明 號端子，和一脈衝串位址推進端子。上述之等候信號 WAIT，將會經由一等候端子，輸出至其外部而至此虛擬 SRAM。其脈衝串控制電路16，可運作為一用來輸出該等 脈衝串時鐘信號BCLK之第一脈衝串控制電路，以及可運 5作為一用來輸出上述脈衝串信號BSTZ之第二脈衝串控制 電路。 其模態設定控制電路18將可接收：上述之晶片致能信 號/CE、上述之輸出致能信號/〇E、上述之寫入致能信號 /WE、一高位元組信號/UB(一第一資料有效信號）、一低位 1〇元組信號/LB(一第二資料有效低的信號）、和上述之位址 信號ADD，以及可輸出上述之潛時信號LTC，和一脈衝串 長度信號BL。該等/UB和/LB信號，在施加上係分別經由 一高位元組端子（一第一資料有效端子），和一低位元組端 子（一第二資料有效端子）。此等/UB和/LB信號，係一些可 15用以遮罩部份讀取和寫入資料之信號。 八模態β又疋控制電路丨8，係一可用以設定此虛擬 SRAM之運作模態的電路，以及係具有—可自其外部加以 «又疋之模態暫存器。該等潛時^^丁。和脈衝串長度BL，將可 被設定作為該等運作模態。此等設定之潛時LTC和脈衝串 2〇長度BL，係分別輸出作為該等潛時信號LTC和脈衝串長度 仏號BL。上述之潛時LTC，為自一存取指令（讀取指令）施 之夺間點起至第一資料輸出之時間點止的時鐘信號數。 上述之脈衝串長度BL，為其資料依據一存取指令而做輸入 或輸出之次數。 19 580704 玖、發明說明 其脈衝串位址計數器20，可與一來自其時序控制電路 22之時序化號同步地，產生一起因於上述位址信號之 内部位址信號IADD。其脈衝串位址計數器2〇產生此内部 位址t唬IADD之次數，係較上述脈衝串長度信號BL所表 5示之脈衝串長度少一個。其脈衝串位址計數器20，於接收 到一高位準之脈衝串位址推進信號/ADv時，便會停止其 向上計數之運作。上述之位址信號ADD在施加上，係透過 其一位址端子。 其時序控制電路22，可接收其來自該等仲裁器12、指 ⑺令解碼器14、脈衝串控制電路16、等等之控制信號，以及 可輸出一些用以控制該等脈衝串位址計數器2〇、位址閂定 态24、位址解碼器26、讀取/寫入放大器3〇、等等之運作 的時序信號。 15 20
其位址閂疋盗24，可與一位址閂定信號ELAT同步地 ，閃定上述之位址信號ADD，亦可與一位址問定信號ila丁
同v地閂定上述之内部位址信號I ADD，以及可輸出此 荨閂疋之#號，給其位址解碼器26。 其位址解碼器26 ,可解碼其位址問定器24所問定之位 址信號，以及可輸出_些用以選擇其記憶體晶袼陣列Μ中 之記憶體晶袼MC的信號。更明確地說，其位址解碼器％ 可依據.亥等位址^號，輸出一可用以選擇一稍後將做描 述之子、、且線WL的子組線信號，和—些可用以啟通一稍後 亦將做描述之行開關sw之行線信號。 其記憶體晶袼陣列28係具有：多數排列成-矩陣之揮 20 玖、發明說明 發性記憶體晶格MC ;多數連接至該等記憶體晶格mc之字 組線WL ;多數亦連接至該等記憶體晶格mc之位元線bl ; 多數連接至此等位元線WL之感測放大器SA ;和多數可使 该等位元線BL連接至其讀取/寫入放大器3〇之行開關sw。 鑲等記憶體晶格MC，如同一典型之DRAM者，各係具有 一可以電荷來保持資料之電容器，以及亦具有一佈置在其 電容器與一相聯結之位元線BL間的轉移電晶體。每一轉移 電晶體之閘極，係連接至一相聯結之字組線。 該等行開關sw ,係被分類成一對應於上述/UB信號之 第一行開關組，和一對應於上述之/LB信號之第二行開關 組。在一脈衝串寫入運作期間，其第一組行開關，唯有當 上述之/UB信號，呈現一低位準時，方會響應該等位址信 號而被啟通。在上述之時脈衝串寫入運作期間，其第二組 行開關，唯有當上述之/LB信號，呈現一低位準時，方會 響應該等位址信號而被啟通。亦即，彼等寫入資料，係由 控制该等行開關sw，來加以遮罩。 實際上，其時序控制電路22，係響應該等/UB和/LB信 唬，來激勵其位址解碼器26 ,而輸出上述之行選擇信號€乙 ，猎以控制該等第一和第二行開關組之運作。上述寫入資 料之遮罩控制可加以執行，直至彼等資料輸入/輸出端子 DQ處所接收之寫入資料，傳送至該等行開關請為止。所 以，上述寫入資料之遮罩控制，將可輕易地加以實行。 其項取/寫入放大器30’可與一讀取放大器致能信號 RAEN同步地，將其記憶體晶格陣列28所供應之並列讀取 580704 玖、發明說明 資料，輸出至其資料匯流排DB。其讀取/寫入放大器3〇 , 亦可與一寫入放大器致能信號WAEN同步地，將其脈衝串 轉移暫存器32所供應之並列寫入資料，輸出至其記憶體晶 袼陣列28。 5 其脈衝串轉移暫存器32 ,係具有多數可用以保持資料 之資料暫存器（DT0、DTi、和其他）。此脈衝串轉移暫存 器32，可將上述來自其讀取/寫入放大器3〇之並列讀取資 料，轉換成一些串列資料，以及可與上述之脈衝串時鐘信 號BCLK同步地，將此等串列資料，輸出至一共用資料匯 1〇流排CDB。其脈衝串轉移暫存器32,亦可將一些來自此共 用資料匯流排CDB之串列資料，轉換成一些並列資料，以 及可與上述之脈衝串時鐘信號BCLK同步地，將此等並列 資料’輸出至其讀取/寫入放大器3〇。 其資料輸出控制電路34，可在一讀取運作期間受到激 15勵，而將上述共用資料匯流排CDB上面之讀取資料，經由 一些輸出緩衝儲存器，輸出至其資料輸入/輸出端子1)卩。 此等資料輸入/輸出端子DQ ,係由十六個位元所構成。其 資料輸出控制電路34,可於上述之高位元組信號/UB，呈 現一低位準時，輸出上述16_位元讀取資料之高八位元。 2〇此賣料輸出控制電路34，可於上述之低位元組信號/LB， 呈現一低位準時，輸出上述16y立元讀取資料之低八位元 。該等資料輸入/輸出端子DQ，係由一個八位元對應於上 述/UB信號之第一資料端子組UDQ和一個八位元對應於上 述/LB#號之第二資料端子組LDq所構成。 22 坎、發明說明 其資料輸入控制電路36，可在一寫入運作期間受到激 而、”呈由其負料輸入/輸出端子Dq，接收彼等寫入資料 以及可將其接收之資料，輸出至上述之共用資料匯流排 5 CDB。該等脈衝串轉移暫存器32、資料輸出控制電路％、 5和資料輸入控制電路36,係運作為一可循序輸入或輸出多 數資料之資料輸入/輸出電路。 第2圖係顯示第〗圖中所顯示之仲裁器12的細節。 此仲裁器12係具有一更新判斷部分12a、一更新保持 部分12b、一指令產生部分12c、和一存取保持部分i2d。 1〇 上述具有一 RSi反器之更新判斷部分12a，可在上述 作用信號ACTZ之低位準期間運作，以及可判斷出首先要 到達的，為上述之更新請求信號REFZ，或為一存取信號 ACSZ。此存取信號ACSZ，係一可指示該等/ce和从〇8信 就之OR邏輯值（負邏輯）的信號。亦即，當其信 丄5號’改變至一低位準時，便會有一存取指令之供應㈣測 到，以及將會輸出上述之ACSZ信號。上述之更新判斷部 分12a，於判斷首先到達的，為上述之refz信號時，便會 將一更新致能信號REFENZ，轉換成一高位準。該更新判 斷部分12a，於判斷首先到達的，為上述之八(：^信號時， 2〇便會使上述之更新致能信號REFENZ，保持在一低位準下 〇 上述之更新保持部分12b ,可於上述之更新致能信號 REFENZ ,呈現其低位準時，或於上述之脈衝串信號 ，呈現一高位準時，保持上述之更新請求信號refz。此 23 玖、發明說明 保持更新請求信號REFZ，係與上述脈衝串信號BSTZ之下 降緣同步地，輸出成為其更新起始信號REFS1，以及成為 一更新起始信號REFS2。上述之更新保持部分12b，係於 上述之更新致能信號REFENZ，呈現其高位準時，以及進 5 —步於上述之脈衝串信號BSTZ，呈現其低位準時，響應 上述之更新請求信號REFZ，輸出該等更新起始信號REFS1 和REFS2 〇上述之更新保持部分12b，可與其更新運作完 成下所輸出之更新停止信號RSTPZ同步地，停止輸出上述 之更新起始信號REFS1。 10 上述之脈衝串信號BSTZ，係一在一脈衝串存取運作 期間（在一脈衝串讀取或寫入運作期間）所輸出之信號。亦 即，依據本發明，在一脈衝串運作期間，上述之更新請求 ，並不會喪失，而會被保持，以及其對應於此保持之更新 請求的更新運作，將會於其記憶體晶格陣列28之脈衝串運 15 作後（在上述虛擬SRAM之脈衝串運作的完成前）被執行。 所以，其自脈衝串運作起至其更新運作之起始止的時間， 將可被縮短，故其資料傳送之速率，將可得到提昇。 上述之指令產生部分12c，可響應上述之更新起始信 號REFS2，或一存取起始信號ACSS，而輸出上述之作用信 20 號ACTZ。此作用信號ACTZ之輸出，將可容許該等脈衝串 存取運作或更新運作能被執行。 上述之存取保持部分12d，可於上述之作用信號ACTZ ，呈現一低位準時，響應上述之存取信號ACSZ，輸出上 述之存取起始信號ACSS。在上述之存取保持部分12d，於 24 玖、發明說明 上述作用信號ACTZ之高位準期間接收到上述存取信號 ACSZ的情況中，其將不會喪失而會保持該存取信號ACSZ ，以及其可與上述作用信號ACTZ之下降緣同步地，輸出 上述之保持存取信號ACSZ，而作為上述之存取起始信號 5 ACSS。通常，在其脈衝串存取運作期間，正當其記憶體 晶格陣列28在運作時，並無新的存取指令，會使任何做其 記憶體晶格陣列28之存取的請求被供應。所以，上述存取 信號ACSZ之保持，可於上述之作用信號ACTZ與其更新運 作相關聯而輸出時方被執行。 10 第3圖係顯示第2圖中所顯示之仲裁器12的運作。第3 圖係顯示一存取指令被接收到後立即發生一更新請求之情 況。亦即，一更新運作係在一脈衝串讀取運作後方被執行 。在此一範例中，其讀取潛時係被設定為“4”，以及其脈 衝串長度係被設定為“4”。 15 首先，會有一位址信號ADD(AO)、和/ADS、/CE、和 /OE信號，與第零個CLK信號（第3(a)圖）之上昇緣同步地供 應。亦即，會有一讀取指令供應。其仲裁器12，將會響應 該等/ADS和/CE信號（第3(b)圖），而輸出一存取信號ACSZ 。在此存取信號ACSZ輸出之後，便會有一更新請求信號 20 REFZ輸出（第3(c)圖）。上述之更新判斷部分12a，將會判斷 出首先到達的，為上述之ACSZ信號，以及將會使上述之 更新致能信號REFENZ，保持在一低位準下。上述之更新 保持部分12b，將會接收此低位準之REFENZ信號，以及可 用以保持上述之更新請求信號REFZ，如此圖中之虛線（第 25 580704 玖、發明說明 3(d)圖）所示，直至其更新運作之起始為止。 上述之存取保持部分12(ι，將會接收上述之ACSZ信號 ，以及會輸出上述之存取起始信號ACSS。上述之指令產 生部分12c，將會接收此ACSS信號，以及輸出上述之作用 5化^ACTZ(第3(e)圖）。此ACTZ信號之轉為高位準，將可 使知其記憶體晶格陣列28，自一備用狀態STBY，改變至 一作用狀態ACTV。 第1圖中所顯示之脈衝串控制電路i 6，將會接收一存 取指令，以及會輸出一脈衝串信號BSTZ(第圖），和一 1〇等候^唬WAIT(第3b)圖）。上述合併有此虛擬SRAM之系 統，於接接收上述之等候信號WAIT，而偵測出並無讀取 >料自其虛擬SRAM輸出時，舉例而言便可能會存取另一 裝置。所以，其系統匯流排之利用率，將可得到提昇。 其後，上述之脈衝串讀取運作將會開始，以及上述之 15第一讀取資料D0和D1，將會輸出至其資料匯流排DB(第 3(h)圖）。其後，其記憶體晶格陣列28之讀取運作將會被完 成，以及將會輸出該等讀取資料〇2和D3。其脈衝串控制 電路16，將會使上述之脈衝串信號BSTZ，改變為一低位 準（第3⑴圖）。 其5己憶體晶袼陣列28，在該等讀取資料D2和D3輸出 之後，將會被解激。其仲裁器12之更新保持部分12b，將 會與上述脈衝串信號BSTZ(第3(j)圖）之下降緣同步地，輸 出彼等更新起始信號rEFS1*REFS2 ,以便起始其更新運 作。因此，該等更新起始信號REFS1*rEFS2，係在其記 26 580704 玖、發明說明 憶體晶格陣列28之運作後方會輸出，而不必等候其脈衝串 轉移暫存器32輸出該等讀取資料〇2和〇3之完成。在該等 "貝取^料之輸出完成前，起始其不會使用上述資料匯流排 DB之更新運作，將可提昇該等資料匯流排db之利用率。 5更明讀地說，其次一存取指令，將可在-較早之時序下被 接收。 上述之作用“號ACTZ，響應上述之更新起始信號 REFS2將會再次改變至其高位準，此將會使得其更新運 · 作被執行（第3(k)圖）。亦即，其記憶體晶格陣列28之狀態 1〇 ,將會於該等讀取資料〇2和〇3，轉移至其資料輸入/輸出 鈿子DQ之際，改變至一更新狀態ref。 有更新彳τ止信號RSTPZ，會與其更新運作之完成同 ν也輸出以及该荨更新起始信號REFS 1和作用信號 Z將會改變至彼等對應之低位準（第3(1)、（m)圖）。接 15著’其記憶體晶格陣列28之狀態，將會改變至一備用狀態 STBY。其後’彼等/CE和/〇E信號，係使呈現彼等對應之 籲 肉位準’而造成其脈衝串讀取運作之完成（第3⑻圖）。 第4圖一係可顯示其仲裁器12之另一運作的時序圖。 彼等對應於第3圖之相同運作的運作，將省略彼等之詳細 20說明。第4圖係顯示一緊接一存取指令被接收前發生一更 2請求之情況。亦即，—更新運作係在—脈衝串讀取運作 前被執行。在此—範例中，其讀取科係被設定為“4”， 以及其脈衝串長度係被設定為“4，，。 首先’會有一更新請求信號REFZ輸出（第4⑷圖）。上 27 580704 玖、發明說明 述之更新判斷部分12a，將會判斷出首先到達的，為上述 之更新請求信號REFZ，以及將會使上述之更新致能信號 REFENZ，改變為一高位準（第4(b)圖）。在此一時刻，由於 其記憶體晶格陣列28，係在一備用狀態STBY中，將不會 5 有一脈衝串信號BSTZ輸出。因此，上述之更新保持部分 12b，將會接收此REFENZ信號，以及將會輸出該等更新起 始信號REFS1和REFS2(第4(c)圖）。
其後，與上述第零個CLK信號之上昇緣同步地，將會 有一位址信號ADD(AO)、和/ADS、/CE、和/OE信號供應 10 ，以及有一存取信號ACSZ，將會改變為一高位準（第4(d) 圖）。上述之指令產生部分12c，將會響應上述之更新起始 信號REFS2(第4(e)圖），而輸出一作用信號ACTZ。接著， 其更新運作將會被執行。有一等候信號WAIT，將會在其 更新運作期間，以及在其作用周期之開端處，改變為一高 15 位準（第4(f)圖）。此等候信號WAIT之詳細說明，將在下文 參照第6圖來加以完成。 上述之存取保持部分12d，將會接收上述高位準之 ACTZ信號，以及將會保持此ACSZ信號（第4(g)圖）。上述 之存取保持部分12d，係與上述ACTZ信號對應於其更新運 20 作之完成的下降緣（第4(h)圖）同步地，輸出上述之ACSS信 號。上述ACTZ信號之轉為高位準，將會使得其記憶體晶 格陣列28，自其更新狀態REF，直接轉換至其作用狀態 ACTV，而不會經歷其備用狀態STBY。因此，上述之脈衝 串讀取運作，將可較早被起始。 28 580704 玖、發明說明 其後，與第3圖相類似，上述之脈衝串讀取運作將會 被執行，以及將會輸出彼等讀取資料D0-D3(第4(i)圖）。 第5圖係一可顯示其仲裁器12之又一運作的時序圖。 彼等與第3圖之相同運作的運作之說明將加以省略。第5圖 5係顯示當一全脈衝串模態業已被建立成其運作模態時在接 收到一存取指令之後立即發生一更新請求的情況。此“全 脈衝串模態（全脈衝串功能），，，係一種運作模態，其中，在 上述/CE信號之低位準期間，資料將會響應一存取指令， 循序地做輸出（或做輸入）。 10 在上述之全脈衝串模態中，第1圖中所顯示之脈衝串 位址計數器20 ,將會在上述/CE信號之低位準期間，循序 地產生一些内部位址信號IADD。特言之，在該等對應於 所選子組線WL之内部位址信號IADD循序產生出後，該等 對應於相鄰字組線WL之内部位址信號1八〇〇，將會循序產 生出。亦即，在上述之全脈衝串運作期間，該等字組線 WL之選擇將會被交換。 在此圖中，該等對應於讀取資料〇11_3、Dn_2、Dn-1、 和Dn之字組線机，係不同於其對應於該等讀取資料训、 D2和D3之子組線WL。亦即，該等字組線WL之選 20擇，在其第八個時鐘信號周期期間，將會被交換。第5圖 x參考私軚（a)至（m)所指明之運作，係與第3圖中之同一 參考指標⑷至㈣所指明的運作相同，以及因而將省略彼 等之詳細說明。 在彼等讀取資料由於上述字組線Wk交換而無法被 29 580704 玖、發明說明 輸出的周期中，便會有—等候信號丽了輸出（第5⑻圖）。 為要父換該等字組線WL，第丨圖中所顯示之仲裁器 和脈衝串控制電路16，將會重新激勵一度曾被解激之脈衝 串信號BSTZ和作用信號ACTZ(第5⑻圖）。接著，其連接 5至该等重新選定之字組線WL的脈衝串記憶體晶格μ。之讀 取運作，將會被完成。 第6圖係顯示第i圖中所顯示之脈衝串控制電路^的細 10 15 此脈衝串控制電路16係具有：—7_位元移位暫存器 16a, 一可輸出上述脈衝串時鐘信號BCLK而多達一依據上 述脈衝串長度BL之次數的組合電路16b; _可輪出一可繼 續至上述脈衝串時鐘信號BCLK之輸出為止的等候信號 WAm之正反器電路16c :和一等候控制電路_。第㈣ 中之指標“DLY”和“PLS，，，係分別指明一延遲電路、另一 延遲電路、和一脈波產生器。 其等候控制電路16d，可在其脈衝串存取運作期間， 於無資料來回於其資料輸人/輸出端子叫做輸入或輸出時 ，輸出上述之㈣信號衝了2。舉例”，上述之等候信 號WAIT2，係在其全脈衝串運作期間，於該等字組線乳 之選擇被交換時方會輸出。上述輸出至其等候端子之等候 信號WAIT，為上述等候信號職叫觀取之⑽邏輯值 圖中所顯示 第7圖係顯示第6圖中所顯示之脈衝串控制電㈣的運 作。在此一範例中，下文將說明一潛時在第^ 30 20 580704 玫、發明說明 之模態設定控制電路18的模態暫存器中被設定為“4，，之情 況。如今，在此一情況中，參照第6圖，在該等接收到一 LTC信號之NAND邏輯閘中，唯有其已接收到—計數信號 BCNT3之NAND邏輯閘，會運作為一反相電路，而其他 5 NAND邏輯閘，將會輸出一些高位準。 首先，會有一存取指令（在此一範例中，為一由於上 述/OE信號之低位準所致的讀取指令）供應，以及第工圖中 所顯示之脈衝串控制電路16 ,將會使得上述之脈衝串信號 BSTZ，改變為一高位準（第7(a)圖）。此高位準之脈衝串信 1〇號681^，將會取消其移位暫存器16a之重置。此移位暫存 器16a，將會與彼等外部時鐘信號clk同步地，使得上述 之計數信號BCNT1-4，循序改變為高位準（第7(b)圖）。 其正反器電路16c，係與上述計數信號BCNT1之上昇 緣同步地被設定，以及上述之等候信號WAIT1，將會改變 15 為一高位準（第7(c)圖）。 其一致能信號BCNTEN ,係與上述計數信號BcNT3之 上昇緣同步地，改變為一高位準（第7(d)圖）。其正反器電 路16c ’會被上述高位準之致能信號BCNTEN重置，以及 上述之等候信號WAIT1，將會改變為一低位準（第7(幻圖） 20 〇
上述高位準之致能信號BCNTEN ,將會使得上述之脈 衝串時鐘信號BCLK，與上述之外部時鐘信號CLK同步地 輸出（第7(f)圖）。該脈衝串時鐘信號BCLK(選通信號），係 輸出使達一對應於其模態暫存器中所設定之脈衝串長度BL 31 580704 玖、發明說明 的次數。接著，彼等讀取資料，將會與上述之脈衝串時鐘 信號BCLK同步地，輸出至該等資料輸入/輸出端子Dq。 其脈衝串控制電路16，將會與其第六外部時鐘信號 CLK同步地，使得上述之脈衝串信號BSTZ，改變為—低 5位準（第7(g)圖）。亦即，上述之脈衝串信號BSTZ，在輪出 上係依據上述脈衝串時鐘信號BCLK輸出之期間。上述低 位準之脈衝串信號BSTZ，將會重置其移位暫存器16a，而 使得上述之計數信號BCNTl_4，改變為彼等之低位準（第 7(h)圖）。 10 上述计數彳纟5虎BCNT3之低位準，將會使得上述之致能 信號BCNTEN，改變為一低位準，此將可使得上述脈衝串 時鐘信號BCLK之輸出被停止（第7(i)圖）。結果，彼等讀取 資料之輸出’將會依據其楔態暫存器中所設定之潛時Ltc 而被起始’以及該等讀取資料，將會輸出而達一對應於上 15 述之脈衝串長度BL的次數（第7⑴圖）。 第8圖係顯示第1圖中所顯示之模態設定控制電路丨8中 的模態暫存器之設定方法。 此模態暫存器之設定，在完成上係循序四次地供以一 預定指令 CMD(CMD1、CMD2、CMD3、CMD4)，和一預 20 定位址ADD(C0DE1、CODE2、CODE3、CODE4)，以及隨 後供應一些預定之碼CODE5和CODE6，給彼等之位址端子 。上述之脈衝串長度BL，係依據上述之碼CODE5來加以 設定，以及上述之潛伏LTC，係依據上述之碼CODE6來加 以設定。亦即，其模態暫存器，將會接收該等碼CODE5和 32 580704 玖、發明說明 CODE0，作為一些可用以設定其運作模態之設定信號。舉 例而言’當上述之碼CODE5為十六進位制之〇時，其運作 模悲會被e又疋為一 8 ·字組脈衝串模態；而當上述之碼為十 六進位制之3時，其運作模態便會被設定為一全脈衝串模 5 態。 第9圖係顯示一在以上所述虛擬sraM中之全脈衝串模 態期間的讀取運作。 首先，會有一位址信號ADD(An)、和/ADS、/CE、和 /OE信號，與上述第零個CLK信號之上昇緣同步地供應（第 10 9(a)圖）。第1圖中所顯示之時序控制電路22，可輸出一位 址閃定信號ELAT，藉以閂定其外部所供應之位址信號 ADD(第9(b)圖）。其位址閂定器24，將會與上述位址問定 信號ELAT同步地，閂定該位址信號ADD(第9(c)圖）。 其次’其時序控制電路22，將會輸出一讀取放大器致 15能信號RAEN(第9(旬圖）。此讀取放大器致能信號RAEN， 將會激勵其讀取/寫入放大器30,而使得彼等並列讀取資 料D0和D1，能輸出至其資料匯流排db〇和DB1(第9(e)圖） 。此等並列讀取資料D0和D1，將會與上述之脈衝串時鐘 信號BCLK同步地，被其脈衝串轉移暫存器32之資料暫存 20 器’轉換成一些串列資料，以及接著會循序輸出至上述之 共用資料匯流排CDB。接著，該等讀取資料D0和D1，將 會與上述之時鐘信號CLK同步地，自該等資料輸入/輸出端 子DQ輸出（第9(fl)圖）。 其次’其時序控制電路22，將會輸出一位址閂定器信 33 580704 玖、發明說明 號ILAT(第9(g)圖）。其位址閂定器24，將會與此位址閂定 為信號ILAT同步地，閂定上述之内部位址信號 IADD(An+l)。接著，在一類似以上所述之方式中，將會 輸出該等對應於上述内部位址信號IADd之讀取資料〇2和 5 D3(第 9(i)圖）。 其後’其時序控制電路22，將會循序輸出彼等位址閂 疋k號ILAT(第9(j)圖），以及彼等讀取資料，將會依據其 脈衝串位址計數器20所輸出之内部位址信號认以)循序地 馨 輸出（第9(k)圖）。 1〇 第10圖係顯示以上所述之虛擬SRAM中的全脈衝串模 態期間之寫入運作。 首先’會有一位址信號ADD(An)、和/ADS、/CE、和 /WE信號，與上述第零個CLK信號之上昇緣同步地供應（第 10(a)圖）。第1圖中所顯示之時序控制電路22，可輸出一位 15址閂定信號ELAT，藉以閂定其外部所供應之位址信號 add(第ίο⑻圖）。其位址閂定器24，將會與上述位址閂定 籲 信號ELAT同步地，閂定該位址信號ADD(第1〇(^圖）。 在此寫入運作中，彼等寫入資料，將會與上述時鐘信 · 唬CLK之對應上昇緣同步地循序被供應，其方式可使彼等 2〇寫入資料之串列供應，能與上述CLK信號在接收到該存取 指令之對應上昇緣同步地被起始（第1〇⑷圖）。其脈衝串轉 移暫存器32之資料暫存器，將會與上述之其脈衝串時鐘信 號BCLK同步地，循序保持來自上述共用資料匯流排咖 之寫入資料’以及會將此等保持資料，傳遞至該等資料匯 34 580704 玫、發明說明 流排DB0和DB1。亦即，上述共用資料匯流排CDB上面之 串列寫入資料，將會被轉換成一些並列寫入資料（第1 〇(e) 圖）。 其讀取/寫入放大器30，將會與一寫入放大器致能信 5號WAEN同步地，將該等資料匯流排DB0和DB1所供應之 寫入資料，寫入至其記憶體晶格陣列28(第10(f)圖）。 其後’與第9圖相類似，將會有一内部位址信號j Add ，與一位址閂定信號ILAT同步地被閂定（第1 〇(g)圖）。接著 ’彼等寫入資料D3、D4、D5、等等，將會循序寫入該等 10對應於上述内部位址信號I ADD之記憶體晶格MC内（第 10(h)圖）。 第11圖係顯示上述脈衝串位址推進信號/ADV之功能 〇 此/ADV信號在供應上，可暫時停止一脈衝串存取運 15作，以及可維持彼等讀取資料之輸出。舉例而言，若有一 高位準之/ADV信號，與上述第四個時鐘信號CLK之上昇 緣同步被供應，其脈衝串存取運作，將會暫時被停止，以 及彼等與其次一時鐘信號周期同步輸出之讀取資料1)1，不 僅在其第四個時鐘信號周期中會被維持，而且在其第五個 20時鐘信號周期中，亦會被維持。亦即，上述信號/ADV之 供應，將會使得其虛擬SRAM之内部運作，向後轉移一個 時鐘信號周期。 第12圖係顯示該等低位元組信號/LB和高位元組舰信 號在-脈衝串讀取運作期間的功能。在此圖中，為有較佳 35 580704 玖、發明說明 之暸解計，上述之共用資料匯流排CDB，係被描述為一些 獨立之匯流排：一對應於上述/LB信號之LCDB，和一對應 於上述/UB信號之UCDB。 上述之/LB信號，為一在供應上可使彼等資料之低八 5 位元有效的信號，而上述之/UB信號，為一在供應上可使 彼等資料之高八位元有效的信號。依據此一實施例，在其 讀取運作中，若有一高位準之/LB信號（或/UB信號），與一 時鐘信號CLK之上昇緣同步供應，則上述要與其次一時鐘 信號周期同步輸出之讀取資料，將會受到抑止而不會被輸 10 出。亦即，第1圖中所顯示之資料輸出控制電路34内的輸 出緩衝儲存器，將會被解激，藉以使得上述之資料輸入/ 輸出端子DQ，轉變成一高阻抗狀態。 第13圖係顯示該等低位元組信號/LB和高位元組/UB信 號在一脈衝串寫入運作期間的功能。在此圖中，同樣為有 15 較佳之瞭解計，上述之共用資料匯流排CDB，係被描述為 一些獨立之匯流排：一對應於上述/LB信號之LCDB，和一 對應於上述/UB信號之UCDB。而且，為有較佳之瞭解計 ，上述之資料匯流排DB0，係被描述為一些獨立之匯流排 :一對應於上述/LB信號之LDB0，和一對應於上述/UB信 20 號之 UDB1° 依據此一實施例，在其寫入運作中，若有一高位準之 /LB信號（或/UB信號），與一時鐘信號CLK之上昇緣同步供 應，則上述要與此時鐘信號周期同步供應之寫入資料，將 會被解激。特言之，當上述之/LB信號（或/UB信號）呈現一 36 580704 玖、發明說明 高位準時，該等對應之行選擇信號cl(lcl〇，ucl〇, lcli，ucli)將不會被輸出，以致該等行開關8冒將不會被 啟通。所以，該等對應於上述高位準之/LB信號（或/UB信 唬）的寫入資料，將不會被寫入進其記憶單元％^内。 5 舉例而言，上述與第零個時鐘信號CLK同步之/UB信 號，係呈現一高位準（B1)。上述與第一個時鐘信號^乙尺同 步之/LB信號，係呈現一高位準（C1)。因此，該等對應之 行選擇信號UCL0和LCL1，將不會被輸出，以及該等傳送 至其資料匯流排LDB1和UDB0之寫入資料，將不會被寫入 10 進其記憶體晶格MC内。 在以上所述之第一實施例中，當上述之更新請求信號 與存取“令之供應彼此相衝突時，其仲裁器12 將會決定首先要執行者，為其更新運作，或為其脈衝串存 取運作所以，在上述之虛擬SRAM中，其更新與脈衝串 存取運作’將可循序地被執行，而不會相重疊。由於其脈 衝串存取運作在執行上，不會與其更新運作相衝突，該等 讀取資料，將可在一高速率下輸出，以及該等寫入資料， 將可在一兩速率下輸入。亦即，其資料傳送速率將可得到 提昇。 ^其仲裁H 12中’係形成有上述之更新保持部分⑶，其 可在上述之脈衝串存取運作期間，保持上述之更新請求信 號REFZ。所以，當上述之脈衝串存取運作，在其更新運 =之刖被執仃時，上述之更新請求信號refz，將可避免 喪失。而且，在其仲裁器12中，係形成有上述之存取保持 37 580704 玖、發明說明 部分.其可在上述之更新運作運作期間，保持一存取 指令。所以，當上述之更新運作，在其脈衝串存取運作之 前被執行時’上述之存取請求，將可避免喪失。 5 上述之更新保持部分12b，將會響應上述脈衝串信號 BSTZ之輪出的完成，而輸出該等更新起始信號鹏… REFS2。所以，當其脈衝串存取運作首先被執行時其脈 衝串存取運作起至其更新運作之起始止的時間將可被縮 短。結果，其次一存取指令將可提早供應，以及其資料傳 送之速率，因而將可得到提昇。 10 上述之更新保持部分12b，亦可輸出該等更新起始信 號綱i和鹏2，而不必等候來自其脈衝串轉移暫存器 32之讀取資料的輸出之完成。所以，其更新運作將可在其 脈衝串運作期間被起始，以及其資料傳送之速率因而將 可得到進一步之提昇。 15 20 在其全脈衝串運作時，上述之更新保持部分⑶，可 於該等字組線WL之選擇被交換時，輸出該等更新起始信 狀卿和REFS2。於其脈衝串運作被中斷（在交換 組線WL之時刻）之際，執行其更新運作，將可極小化其更 新運作會干擾到其外部存取之影響。結果，甚至是當其更 新運作被引進其全脈衝串運作内時，其f料傳送之速率， 將可避免被降級。 其脈衝串位址計數器20,將會響應上述依據該存取指 令所供應之位址信號ADD’而循序產生其脈衝串運作所需 要之内部位址信號MDD。在其虛擬张細產生其脈衝串運 38 玖、發明說明 作所需要之位址信號，將可降低該等位址信諕之時滯的影 響。因此，其運作周期將可獨立於其位址時滯而被縮短， 以及其資料傳送之速率，將可因而進一步得到提昇。 其中係形成有上述之等候端子，其可輸出上述用以指 示其資料輸入/輸出端子DQ之無效性的等候信號WAIT。所 以，上述合併有此虛擬SRAM之系統，將可依據上述之等 候4號WAIT，在一最佳之時序下，存取該虛擬SRAM。舉 例而言，其用以管理此系統之cpu等裝置，將可在上述等 候仏號WAIT之輸出期間，存取一不同之裝置。結果，此 10系統匯流排之利用率，將可得到提昇。 該等寫入資料之輸入，和該等讀取資料之輸出，將會 依據α亥專/UB和/LB信號而被遮罩。所以，甚至是當彼等資 料信號DQ之位元寬度很大時，上述合併有該虛擬sraM2 系統，仍可有效率地寫入及讀取該等資料信號。 15 在其寫入運作期間，該等寫入資料，係藉由啟斷彼等 運作於一相當遲之時序下的行開關，來加以遮罩。所以， 忒等寫入資料之遮罩控制，將可輕易地被執行。 其模態設定控制電路18，將會在該等位址和指令端子 處，循序四次地接收彼等預定邏輯值之信號，以及接著將 會接收.亥等供應至其位址端子之信號c〇DE5和⑶沉6，作 為上述可用以設定該等讀取潛時LTC和脈衝串長度BL有關 之設定信號。此將可消除設置任何用以設定其運作模態之 專用端子的必要性。 在其時脈衝串運作期間，其記憶體晶格陣列28，將會 39 580704 玖、發明說明 在^等讀取資料被傳送至其脈衝串轉移暫存器以資料暫 存為後被解激。其記憶體晶袼陣列28在其脈衝串讀取運作 期間之急速解激，將會容許一響應-更新請求或其次一存 取5月求之運作，能較早被起始。結果，其資料傳送之速率 5 ，將可得到提昇。 第14圖係顯示一依據本發明之第二實施例的半導體記 憶體。在此一實施例中，彼等對應於第-實施例中之相同 -牛的it件係、以相同之參考標記來指明，以及將省略彼 孀 等之詳細說明。 依據此貫施例，會有一時序控制電路38、一讀取/ 寫入放大器40、和一脈衝串轉移暫存㈣，形成來分別取 代其第-實施例中之時序控制電路22 '讀取/寫入放大器 30'和脈衝串轉移暫存器32。其一可使該等讀取/寫入放 大器40與脈衝串轉移暫存器42相連接之資料匯流排db， 15係具有如同上述共用資料匯流排CDB之位元寬度。此一實 施例之其他結構，係與上述之第一實施例者相同。 # 在一時脈衝串運作期間，其時序控制電路38，將會與 彼等時鐘信號CLK之對應上昇緣同步地，輸出彼等讀取放 . 大器致能信號_或寫入放大器致能信號其脈 — 20衝串轉移暫存器42，將會直接經由上述之共用資料匯流排 CDB ’將其讀取/寫入放大器4〇所供應之讀取資料，傳遞 至其資料輸出控制電路34。亦即，該等讀取資料，並未遭 受到上述並列-串列之變換。其脈衝串轉移暫存器42，將 會直接經由上述之資料匯流排DB，將其輸入控制電路36 40 玖、發明說明 所供應之寫人資料，傳遞至其讀取放大器40。亦即 ’該等寫人資料，並未遭受到上述串列·並列之變換。 第15圖係顯不第14圖中所顯示之虛擬的全脈衝 串讀取運作。彼等對應於第-實施例（第5圖）之同-運作的 5運作之詳細說明，將予以省略。 第5圖中，一更新晴求，係於一存取指令被接收後 立即發生。亦即，一更新運作，係於一讀取運作之後被執 行。在此一範例中，上述之讀取潛時LTC，係被設定成“4，， 〇 1〇 首先，有一讀取指令，會與第零個CLK信號之上昇緣 同步地供應，以及第2圖中所顯示之仲裁器12a，將會輸出 一存取信號ACSZ(第15(a)圖）。其仲裁器12之更新判斷部 分12a，將會在上述讀取指令供應之後，接收一更新請求 信號REFZ。因此，其一更新致能信號REFENZ，將會被保 15持在一低位準（第15(b)圖）下。上述之指令產生部分12〇， 將會響應上述之存取信號ACSZ，輸出一作用信號ACTZ( 第15(c)圖）。此作用信號ACTZ之轉至一高位準，將會使得 其記憶體晶袼陣列28，自一備用狀態STBY，轉移至一作 用狀態ACTV。 20 其次，有一脈衝串信號BSTZ，將會改變為一高位準 ，以及有一等候信號WAIT，將會呈現一高位準，而達一 段預定時間。其時序控制電路38，將會與其第三至第六個 時鐘信號CLK之對應上昇緣同步地，輸出彼等讀取放大器 致能信號RAEN(第15(d)圖）。其脈衝串控制電路16，將會 41 玖、發明說明 與上述第三至第六個時鐘信號CLK之對應上昇緣同步地， 輸出彼等脈衝串時鐘信號BCLK(第15(e)圖）。接著，其讀 取運作將會被執行，以及彼等讀取資料Dn-3、Dn-2、Dn-1 和Dn，將會循序輸出至上述之資料匯流排db(第15(f)圖 5 ) 〇 在此一實施例中，其讀取/寫入放大器4〇 ,將會依據 該等對應之時鐘信號信號CLK，輸出該等讀取資料Dn_3、
Dn-2、Dn-1、和Dn。因此，其記憶體晶格陣列以必然會 運作，直至其第四個讀取資料Dn，傳送至其讀取/寫入放 1〇大器4〇為止。所以，上述作用狀態aCTV之周期的長度， 係較第一實施例（第5圖）中者，長一個時鐘信號周期（第 15(g)圖）。 在其項取運作完成之後，其更新運作將會被執行（第 15(h)圖）。其更新運作在執行上，係較第一實施例（第5圖） 15中者，遲一個時鐘信號周期。因此，其全脈衝串運作中之 次一讀取運作，亦係遲一個時鐘信號周期被起始。所以， 其資料傳送之速率，係低於上述之第一實施例中者（第5圖） 〇 然而，當上述虛擬SRAM中之脈衝串運作被致能之際 20 ，執行其脈衝串運作中之讀取運作間的更新運作，將可提 供一高於其先存技藝之資料傳送速率。 此實施例將可提供一些類似前述之第一·實施例的效果 〇 第16圖係顯示一依據本發明之半導體記憶體的第三實 42 580704 玫、發明說明 施例。在此一實施例中，彼等對應於第一實施例中之相同 元件的元件，係以相同之參考標記來指明，以及將省略彼 等之詳細說明。 依據此一實施例，會有一指令解碼器44、一脈衝串控 5制電路46(第一脈衝串控制電路）、一模態設定控制電路48 、和一脈衝串轉移暫存器5〇，形成來分別取代其第一實施 例中之指令解碼器14、脈衝串控制電路16、模態設定控制 電路18、和脈衝串轉移暫存器32。此一實施例之其他結構 ，係與上述之第一實施例者相同。 1〇 其指令解碼器44，於經由其指令端子接收到一讀取或 寫入私令時，會分別輸出一讀取控制信號尺〇2，或一寫入 控制L號WRZ。在-讀取運作期間，其脈衝串控制電路私 ，將會接收上述之讀取控制信號RDZ，將會依據一讀取潛 時信號RLTC，計數該等時鐘信號，使達某一定之次數， 15以及其後將會依據-脈衝串長度BL ,輸出一讀取脈衝串時 紹a ^RBCLK，使達某_定之次數。在_寫人運作期間， 其脈衝串控制電路46，將會接收上述之寫入控制信號WRZ ，將會依據一寫入潛時信號WLTc ,計數該等時鐘信號， 使達某一定之次數，以及其後將會依據一脈衝串長度BL， 2〇輸出一寫入脈衝串時鐘信號WBCLK，使達某一定之次數 〇 其模態設定控制電路48，係具有一可自外部加以設定 之模態暫存器。該等其脈衝串長度BL·、讀取潛時RLTC、 和寫入潛時WLTC ,係在此模態暫存器内被設定。此模態 43 580704 玖、發明說明 暫存器中所没定之值，將會作為—脈衝串長度信號π、一 喝取潛時信號RLTC、和一寫入潛時信號wltc，輸出至其 脈衝串控制電路46和脈衝串位址計數器2〇。上述之讀取潛 時RLTC，係其自一讀取指令供應之時間點起至第一資料 5輸出之時間點止的時鐘信號數。特言之，上述之讀取潛時 RLTC，係表示其讀取運作期間，該等自—晶片致能信號 /CE之下降緣起至其第一資料之輸出止的時鐘信號數。 上述之寫入潛時WLTC，係其自一寫入指令供應之時 間點起至第一資料輸入之時間點止的時鐘信號數。特言之 10 ，上述之寫入潛時机代，係表示其寫入運作期間，該等 自一晶片致能信號/CE之下降緣起至其第一資料之輸入止 的時鐘信號數。因此，此一實施例之特性在於，該等讀取 和寫入運作有關之潛時，將可彼此獨立地加以設定。 其脈衝串轉移暫存器50,係具有多數可用以保持資料 之資料暫存器（DT0、DT1、等等）。其脈衝串轉移暫存器 5〇 ’可將其讀取/寫人放大器3G所供應之並列讀取資料， 轉換成一些串列資料，以&可與上述之讀取脈衝串時鐘信 號RBCLK同步地，將該等轉換之串列資料，輸出至其共用 資料匯流排CDB。而且，其脈衝串轉移暫存器5〇，可將其 20共用資料匯流排CDB所供應之串列寫入資料，轉換成一些 並列:貝料以及可與上述之寫入脈衝串時鐘信號 同步地，將該等轉換之並列資料，輸出至其讀取/寫入資 料放大器30。 第17和18圖係顯示第16圖中所顯示之脈衝串控制電路 44 玫、發明說明 的、、田即第17圖係顯示其脈衝串控制電路私用以在其讀 取運作期間產生一讀取脈衝串時鐘信號仙似和一等候信 號WAIT之電路部分，而第18圖係顯示其脈衝串控制電路 46用以在其寫入運令 逆作期間產生一寫入脈衝串時鐘信號 WBCLK之電路部分。 在第17圖中，其脈衝串控制電路46，係具有一時鐘信 唬產生電路46a ; 一 7_位元移位暫存器楊；一可用以輸出 彼等凟取脈衝串時鐘信號RBCLK之組合電路46c · 一可用 以輸出一等候信號WAIT1之正反器電路16c ; 一等候控制 電路16d; —些延遲電路DLY;和一脈衝產生電路pLs。其 時鐘信號產生電路46a ,將會在一晶片致能信號/CE之低位 準期間運作，以及將會輸出彼等時鐘信號CLK，而作為彼 等内部時鐘信號RCLK1。其時鐘信號產生電路46a，係運 作為一位準偵測電路，可被用來偵測當一存取指令改變至 其作用位準（低位準）時所供應之晶片致能信號/CE(指令信 號。 其移位暫存器46b和組合電路46c，大致係與其第一實 施例之移位暫存器16a和組合電路16b(第6圖）相同。所以， 該等移位暫存器46b和組合電路46c之基本運作，係與其第 一實施例之對應電路者相同（第7圖）。其組合電路46e之反 相器和2-輸入NAND邏輯閘的符號中所指示之數字，係對 應於上述讀取潛時RLTC之值。舉例而言，當上述之讀取 潛時RLTC，被設定為“4”時，唯有其標號為“4”之NAND邏 輯閘會被激勵。 580704 玖、發明說明 5 10 15 20 當有一輸出致能信號/0E，呈現一低位準（亦即，當一 RDZ信號呈現—高位準）時，其組合電路偏，將會較一晶 片致能信狀E(-讀取齡之供應），延後_段對應於一 讀取潛時町C之供應的時鐘信號數，輸出上述之讀取脈 衝串時鐘信號RBCLK，而達某一依據一脈衝串長度肌之 次數。亦即，該等移位暫存器偏和組合電路46。，係共同 運作為-輸出控制電路，其可在測量到—段自該等晶片致 能信號/CE和輸出致能信號/〇E改變至彼等之作用位準時起 的預定時間後，起始該等讀取脈衝串時鐘仙咖之輸出。 其用以產生上述等候信號WAIT之電路，係與其第一 實施例中者相同，以及因而將省略其之說明。 在第18圖中，其脈衝串控制電路46係具有··一時鐘信 號產生電路46d、一7-位元移位暫存器46e、和一可用以輸 出彼等寫入脈衝串時鐘信號WBCLK之組合電路46f。當有 一晶片致能信號/CE，呈現一低位準時，其時鐘信號產生 電路46d，將會運作而輸出一些時鐘信號CLK，作為彼等 内部時鐘信號WCLK1。其時鐘信號產生電路46d ,係運作 為一位準偵測電路，其可用來偵測當一存取指令改變至其 作用位準時所供應之晶片致能信號/CE(指令信號）。 該等移位暫存器46e和組合電路46f，係與第π圖中所
顯示之移位暫存器46b和組合電路46c相同。其組合電路 46f之反相器和2-輸入NAND邏輯閘的符號中所指示之數字 ，係對應於上述寫入潛時WLTC之值。舉例而言，當上述 之寫入潛時WLTC，被設定為“4”時，唯有其標號為“4，，之 46 580704 玖、發明說明 NAND邏輯閘會被激勵。 當有一寫入致能信號/WE，呈現一低位準（亦即，當一 WDZ信號呈現一高位準）時，其組合電路46f，將會較一晶 片致能信號/CE(—寫入指令之供應），延後一段對應於一 5 寫入潛時WLTC之供應的時鐘信號數，輸出上述之寫入脈 衝串時鐘信號WBCLK，而達某一依據一脈衝串長度BL之 次數。亦即，該等移位暫存器46e和組合電路46f，係共同 運作為一輸出控制電路，其可在測量到一段自上述晶片致 能信號/CE改變至其作用位準時起之預定時間後，起始該 10 等寫入脈衝串時鐘WBCLK之輸出。該等移位暫存器46e和 組合電路46f之基本運作，係與第一實施例之對應電路者 相同（第7圖）。 第18圖之延遲電路DLY1和DLY2的延遲時間，係不同 於第17圖之延遲電路DLY1和DLY2者。亦即，以上所述之 15 預定時間，在該等讀取與寫入運作之間，係具有不同之長 度。然而，理應瞭解的是，第18圖之延遲電路DLY1和 DLY2的延遲時間，係可被設定至如同第17圖之延遲電路 DLY1和DLY2的值，故以上所述讀取與寫入運作中之預定 時間的長度，係可使相同。 20 第19圖係顯示第16圖中所顯示之模態設定控制電路48 中之模態暫存器的設定方法。 其模態暫存器在設定上，係循序四次地供以一預定指 令 CMD(CMD1、CMD2、CMD3、CMD4)和一預定位址 ADD(C0DE1、CODE2、CODE3、CODE4)，以及隨後供應 47 580704 玖、發明說明 一預疋之碼CODE5至其位址端子。亦即，其模態暫存芎， 將會接收上述之碼CODE5 ’作為一可用以設定其運作模態 之設定信號。該等用以設定其模態暫存器之時鐘信號周期 數，係較上述之第一實施例中者少一個。 5 在此貫施例中，一位元組供應作為上述碼CODE5之位 址A7_A0中，其低二位元係被用來設定上述之脈衝串長度 BL，其次二位元係被用來設定上述之讀取潛時rltc，以 及其高三位元係被用來設定上述之寫入潛時貿^^^。上述 之凟取潛時RLTC，可被設定成八個可能值“ 1，，至“8”中之任 10何一個。上述之寫入潛時WLTC，亦可被設定成八個可能 值“0”至“7”中之任何一個。因此，該等讀取和寫入運作有 關之潛時，將可彼此獨立地被設定。換言之，第16圖中所 顯示之脈衝串控制電路46，將可在其讀取期間和寫入運作 期間，產生該等具有時序互相獨立之脈衝串時鐘信號 15 RBCLK和WBCLK。結果，上述合併有該虛擬SRAM之系 統的適用性，將可得到提昇。 第20圖係顯示其第三實施例之虛擬SRAM中的脈衝串 模態期間之讀取運作。其讀取運作之基本時序，係與其第 一實施例（第7和9圖）中者相同，以及因而將省略彼等對應 20於其第一實施例之同一運作的運作之說明。在此一範例中 ，上述之讀取潛時RLTC，係被設定為“4，，。 首先，第17圖中所顯示之時鐘信號產生電路46&，將 會受到一晶片致能信號/CE之低位準的激勵，而起始彼等 内部時鐘信號RCLK1之輸出（第20⑷圖）。上述晶片致能信 48 580704 玖、發明說明 號/CE之低位準，和一輸出致能信號/OE之低位準，將會使 得一讀取控制信號RDZ能被輸出（第20(b)圖）。其移位暫存 器46b，將會與其第二個時鐘信號CLK同步地，使得一計 數信號BCNT3，能改變為一高位準（第20(c)圖）。 5 其組合電路46c，將會受到上述讀取控制信號RDZ之 高位準的激勵，而輸出彼等時鐘信號CLK，作為彼等讀取 脈衝串時鐘信號RBCLK(第20(d)圖）。亦即，該等讀取脈衝 串時鐘信號RBCLK之輸出，係與其第三個時鐘信號CLK同 步地被起始。 10 其後，與其第一實施例相類似，彼等讀取資料，係與 該等讀取脈衝串時鐘信號RBCLK同步地循序輸出。上述合 併有該虛擬SRAM之系統，將會與其第四個時鐘信號CLK 之上昇緣同步地，接收其第一個讀取資料（第20(e)圖。 第16圖中所顯示之脈衝串位址計數器20，將會經由其 15 時序控制電路22，藉由接收其脈衝串控制電路46與該等讀 取脈衝串時鐘信號RBCLK之輸出的起始同步下所輸出之控 制信號，而向上計數，以及接著輸出其計數值，而作為一 内部位址信號IADD(第20(f)圖）。 雖然並未示出，理應瞭解的是，當上述之讀取潛時 20 RLTC被設定為“1”時，其組合電路46c將總會被激勵。所以 ，其第一個讀取脈衝串時鐘信號RBCLK，在輸出上係與其 第零個時鐘信號信號CLK同步。接著，上述之讀取資料， 將會在一可容許此等讀取資料能與其第一個時鐘信號CLK 同步地被此系統接收之時序下被輸出。 49 玖、發明說明 第21圖係顯示其第三實施例之虛擬SRAM中的脈衝串 模態期間之寫入運作。彼等對應於其第一實施例（第10圖） 之同一運作的運作之說明，將予以省略。在此一範例中， 上述之寫入潛時WLTC，係被設定為“4”。 首先，第18圖中所顯示之時鐘信號產生電路46d，將 會受到一晶片致能信號/CE之低位準的激勵，而起始彼等 内部時鐘信號WCLK1之輸出（第21(a)圖）。上述晶片致能信 號/CE之低位準，和一寫入致能信號/WE之低位準，將會 使得一寫入控制信號WDZ能被輸出（第21(b)圖）。其移位暫 存器46e，將會與其第三個時鐘信號CLK同步地，使得一 計數信號BCNT，能改變為一高位準（第2(c)圖）。 其組合電路46f，將會受到上述寫入控制信號WDZ之 高位準的激勵，而輸出彼等時鐘信號CLK，作為彼等寫入 脈衝串時鐘信號WBCLK(第21(d)圖）。亦即，該等寫入脈 衝串時鐘信號WBCLK之輸出，係與其第四個時鐘信號 CLK同步地被起始。 上述合併有該虛擬SRAM之系統，舉例而言，將會與 其第三個時鐘信號信號CLK之下降緣同步地，輸出其第一 個寫入資料，給該虛擬SRAM(第21(e)圖）。此虛擬SRAM ’將會與其第四個時鐘信號CLK之上昇緣同步地，接收此 一寫入資料，以及會將此寫入資料，傳遞至上述之共用資 料匯流排CDB(第21(f)圖）。此共用資料匯流排（：1：^上面之 寫入資料，將會與彼等寫入脈衝串時鐘信號Wbclk同步 地，傳送至一資料匯流排DB(DBO或DB1)。 580704 玖、發明說明 第16圖所顯示之脈衝串位址計數器20，將會經由其時 序控制電路22，藉由接收其脈衝串控制電路46與該等寫入 脈衝串時鐘信號WBCLK之輸出的起始同步輸出之一控制 信號，而向上計數，以及接著產生其計數值，而作為一内 5 部位址信號IADD(第21(f)圖）。其後，其循序供應之寫入資 料，將會與該等寫入脈衝串時鐘信號WBCLK同步地，被 傳送至其資料匯流排DB ’以及接者被寫入進其記憶體晶 格MC内。 雖然並未示出，理應暸解的是，當上述之寫入潛時 10 WLTC被設定為“0”時，其組合電路46f將總會被激勵。所 以，其第一個寫入脈衝串時鐘信號WBCLK，在輸出上係 與其第零個時鐘信號信號CLK同步。此時，上述合併有該 虛擬SRAM之系統，將會以一可容許此等寫入資料能與其 第零個時鐘信號CLK同步地被該虛擬SRAM接收之時序下 15 ，輸出該等寫入資料。 以上所述之貫施例’將可提供一些類似於前述之第一 實施例的效果。此外，由於彼等讀取資料之輸入或彼等寫 入資料之輸出的起始，係較上述晶片致能信號/CE之位準 改變，遲某一預定之潛時RLTC或WLTC，上述合併有該虛 20擬SRAM之系統，將可輕易地控制該虛擬SRAM。亦即， 該系統之配置將可被簡化。理應瞭解的是，該虛擬sram ，可觸發上述晶片致能信號/CE之位準改變，以起始其資 料輸入/輸出之運作。所以，本發明不僅可應用至一些時 鐘信號同步式虛擬SRAM，而且亦可應用至一些時鐘作號 51 580704 玖、發明說明 非同步式虛擬SRAM。 起始彼等讀取資料之輸出的時序，和起始彼等寫入資 料之輸入的時序，可依據其模態暫存器中所保持而可自外 部加以設定之潛時RLTC和WLTC，來加以設定。所以，其 5 最佳之潛時RLTC和WLTC，將可依據其系統性能，來加以 設定。 上述之模態暫存器，能彼此獨立地設定該等讀取潛時 RLTC和寫入潛時WLTC。所以，此等潛時RLT(^ WLTC， 可靈活地依據其系統之特性來加以設定，故此系統之性能 10 ，將可得到提昇。 第22圖係顯示一 依據本發明之半導體記憶體的第四實 施例。在此一實施例中，彼等對應於其第一和第三實施例 中之相同元件的元件，係以相同之參考標記來加以指明， 以及將省略彼等之詳細說明。 依據此一實施例，會有一指令解碼器44、一脈衝串控
器50,形成來分別取代其第一實施例中之指令解竭器14、 脈衝串控制電路16、模態設定控制電路18、和脈衝串轉移 暫存器32。此-實施例之其他結構，係與上述之第一實施 20例者相同。該等指令解碼器44和脈衝串轉移暫存器5〇，係 與其第二實施例之對應電路相同。
讀取脈衝串時鐘信號RBCLK。 山双肊抬就/OE，而產生彼等 。而且，此脈衝串控制電路52 52 580704 玖、發明說明 ’將會在一寫入運作期間 寫入致能信號/WE WBCLK。 響應一寫入控制信號WDZ和一 而產生彼等寫入脈衝串時鐘信號 其模態設定控制電路54，將會輸出-預定之讀取潛時 5信號RLTC，和-預定之寫人潛時信號wltc。 帛23和24圖係顯不第22圖巾所顯示之脈衝串控制電路 52的細節。第23圖係顯示其脈衝串控制電路52用以在其讀 取運作期間產生料讀取脈衝串時鐘㈣酸^和一等候 信號WAIT之電路部分，而㈣圖則係顯示其脈衝串控制 1〇電路52用以在寫入運作期間產生該等寫入脈衝串時鐘信號 WBCLK之電路部分。 第23圖中所顯不之脈衝串控制電路52 ,係與其第三個 實施例（第17圖）之對應電路相同，除了供應至其時鐘信號 產生電路46a的，為上述之輸出致能信號/〇E，而非上述之 15晶片致能信號/CE外。此脈衝串控制電路52之移位暫存器 46b和組合電路46c，係共同運作為一輸出控制電路，其可 在測量到一段自上述輸出致能信號/〇E改變至其作用位準 時起之預定時間後，起始該等讀取脈衝串時鐘RBCLK之輸 出。 20 第24圖中所顯示之脈衝串控制電路52，係與其第三個 實施例（第18圖）之對應電路相同，除了供應至其時鐘信號 產生電路46d的，為上述之寫入致能信號/WE，而非上述 之晶片致能信號/CE外。此脈衝串控制電路52之移位暫存 器46e和組合電路46f，係共同運作為一輸出控制電路，其 53 580704 玖、發明說明 可在測量到一段自上述寫入致能信號/WE改變至其作用位 準時起之預定時間後，起始該等寫入脈衝串時鐘WBCLK 之輸出。 第25圖係顯示第22圖中所顯示之模態設定控制電路54 5 的細節。 此模態設定控制電路54，係具有一模態暫存器54a , 和一些連接至此模態暫存器54a之對應8-位元輸出A0-A7的 開關電路5 4 b。上述與其第三實施例之模態暫存器相同的 模態暫存器54a，將可依據前文參照第19圖所述之方法， 10 設定該等脈衝串長度BL、讀取潛時RLTC、和寫入潛時 WLTC。 每一開關電路54b係具有：一連接至一電源電壓VDD 之開關SW1 ; —連接至一接地電壓VSS之開關SW2 ; —連 接至一接地電壓VSS之開關SW2 ;和一連接至其模態暫存 15 器54a之一對應輸出的開關SW3。此等開關SW1、SW2、和 SW3中的一個，會在上述虛擬SRAM之製作程序（接線程序 )中，使呈傳導性。 特言之，其接線程序中所使用之兩片光罩，係事先加 以製備。在此兩光罩之一中，係形成有一可促使每一開關 20 電路54b之開關SW3成傳導性的接線樣式，而在另一光罩 中’係形成有一可促使每一開關電路54b之開關SW1或 SW2成傳導性的接線樣式。接著，該等光罩將會選擇性地 被用來製作一些其中可依據其模態暫存器54a之值來修飾 該等脈衝串長度BL和潛時RLTC和WLTC的產品，和一些其 54 580704 玖、發明說明 中可將該等脈衝串長度BL和潛時RLTC和WLTC固定至彼等 預定之值的產品。 其模態設定控制電路54，將會依據其製作程序中選擇 性地所用光罩之一的接線樣式在其虛擬SRAM的基體上面 5 所形成之開關（SW1、SW2、或SW3)，來輸出該等脈衝串 長度BL和潛時RLTC和WLTC。其脈衝串控制電路52，將會 在依據其模態設定控制電路54所輸出之脈衝串長度BL和潛 時RLTC和WLTC的時序下，輸出該等脈衝串時鐘信號 RBCLK(或WBCLK)。換言之，其脈衝串控制電路52，將 10 會測量上述對應於連接至其開關電路54b之導電性樣式者 為何的電壓值之潛時RLTC(或WLTC)的時間，以及在此測 量之後，起始該等脈衝串時鐘信號RBCLK(或WBCLK)之 輸出。 第26圖係顯示其第四實施例之虛擬SRAM中脈衝串模 15 態期間的讀取運作。在此一範例中，其讀取潛時RLTC係 被設定為“2”。此讀取潛時RLTC，為其自一輸出致能信號 /OE被激勵時起至其第一讀取資料輸出時止之時鐘信號數 〇 其脈衝串控制電路52，將會在其讀取運作期間，響應 2〇 一輸出致能信號/OE之激勵’來起始彼等内部時鐘信號 RCLK1之輸出（第26(a)圖）。其脈衝串讀取運作期間之以下 運作的基本時序，係與其第三實施例（第20圖）中者相同， 以及因而將省略彼等之說明。 第27圖係顯示其第四實施例之虛擬SRAM中的脈衝串 55 580704 玖、發明說明 模態期間之寫人運作。在此_範例中，其寫人潛時 係被設定為“2”。此寫入潛時WLTC，為其自—寫入致能信 號/WE被激勵時起至其第一寫入資料輸入時止之時鐘信號 數。 5 *脈衝串控制電路52’將會在其寫入運作期間，響應 一寫入致能信號/WE之激冑，來起始彼等内部時鐘信號 WCLK1之輸出(第27⑷圖)。其脈衝串寫入運作期間之以下 運作的基本時序，係與其第三實施例（第21圖）中者相同， 以及因而將省略彼等之說明。 10 m所述之此-實施例，將可提供_些類似於其前述 之第-和第三實_的效果。此外’由於該等潛時町。 和WLTC，可藉由選擇性地使用該等光罩，來加以設定， 彼等將可依據該等要被包裝之半導體記憶體之產品規範（ 運作頻率等），來加以設^。此實施例在其中透過同一製 15作程序所製作且在其運作頻率方面具有充分之裕度的虛擬 s R A Μ係依據該等光罩之選擇性使用而被包裝成一些具有 不同之運作頻率的不同產品之情況中，尤其是有利的。 第28圖係顯示一依據本發明之半導體記憶體的第五實 施例。在此一實施例中，彼等對應於其第一和第三實施例 20中之相同元件的元件，係以相同之參考標記來指明，以及 將省略彼等之詳細說明。 依據此一實施例，會有一指令解碼器44、一脈衝串控 制電路46、一模態設定控制電路56、和一脈衝串轉移暫存 器50，形成來分別取代其第一實施例中之指令解碼器14、 56 580704 玖、發明說明 脈衝串控制電路16、模態設定控制電路18、和脈衝串轉移 暫存器3 2。此一實施例之其他結構，係與上述之第一實施 例者相同。該等指令解碼器44、脈衝串控制電路46、和脈 衝串轉移暫存器50，係與其第二實施例之對應電路相同。 5 第29圖係顯示其模態設定控制電路56之細節。 此模態没疋控制電路56，係具有一模態暫存器56a、 和一些可用以接收其模態暫存器56a之對應8•位元輸出A〇_ A7的模態設定電路56b。其與第三實施例之模態暫存器相 同的模態暫存器56a，可依據其先前參照第19圖所描述之 1〇方法，來設定該等脈衝串長度BL·、讀取潛時RLTC、和寫 入潛時WLTC。 每模悲设定電路56b，係具有兩個各可被程式規劃 出卜位元^料之熔線。此等被一在其虛擬SRAM通電下 暫時呈現一高位準之起始器信號STTZ(—通電重置信號）初 15始化的熔線電路56e，將會依據彼等、熔線mi和π]程式規 劃之條件’而輸出一些邏輯值。當其熔線FS1已被程式規 劃（成-斷開之條件）時，彼等信號νι*/νι，將會分別改 變-些至低位準和高位準。當其熔線州未被程式規劃（成 -尚未被斷開之條件）時，該等信號νι*/νι，便會分別改 20變至一些高位準和低位準。同s，當當其炫線fs2已被程 式規(成_開之條件）時，彼等信號V2和/V2，將會分 另J改菱至』低位準和高位準。當其熔線FS2未被程式規 成尚未被斷開之條件）時，該等信號V2和/V2，便會 分別改變至一些高位準和低位準。 57 580704 玖、發明說明
依據此一實施例，在一其中之脈衝串長度BL、讀取潛 時RLTC、和寫入潛時WLTC可依據其模態暫存器56a中之 設定值來加以修飾的製作產品之情況中，其每一模態設定 電路56b之熔線FS1和FS2，在一試驗程序中，將會被置於 5 其尚未被斷開之條件中。此時，在每一模態設定電路56b 中，一如第29圖所顯示之兩個NAND邏輯閘的底下一個邏 輯閘之NAND邏輯閘，將會輸出一可啟通一 CMOS傳輸閘 之低位準。接著，其模態暫存器56a中之設定值，將會輸 出而作為該等脈衝串長度BL、讀取潛時RLTC、和寫入潛 10 時 WLTC。 在一將該等脈衝串長度BL、讀取潛時RLTC、和寫入 潛時WLTC設定至一些預定值之情況中，其每一模態設定 電路56b之熔線FS1或FS2，在其製作程序中將會被切斷。 此時，該等CMOS傳輸閘將會被啟斷，以致其模態暫存器 15 56a之輸出將會被遮罩掉。若其熔線FS1被切斷，而其熔線
FS2並未被切斷，便會有一接地電壓VSS輸出。反之，若 其熔線FS2被切斷，而其熔線FS1並未被切斷，便會有一電 源電壓VDD輸出。亦即，其每一模態設定電路56b，將會 依據該等熔線FS1和FS2之程式規劃條件，而輸出一高位準 20 或低位準。在此一方式下，一些其中之脈衝串長度BL、讀 取潛時RLTC、和寫入潛時WLTC被固定至一些預定值之產 品，將會被製作出。 因此，其模態設定控制電路56，將會依據該等熔線 FS1和FS2之程式規劃條件，而將該等脈衝串長度BL、讀 58 玖、發明說明 取潛時RLTC、和寫入潛時WLTC，輸出至該等脈衝串位址 計數器20和脈衝串控制電路46。換言之，其脈衝串控制電 路46，將會測量出其對應於上述依據該等熔線FS1和FS2之 程式規劃條件的潛時RLTC(或WLTC)之時間，以及將會在 5 此測量之後，起始該等脈衝串時鐘信號RBCLK(或 WBCLK)之輸出。 此實施例中之脈衝串讀取和寫入運作，係與其第三實 施例中者相同，以及因而將省略彼等之說明。 以上所述之此一實施例，將可提供一些類似於其前述 10 之第一和第三實施例的效果。此外，該等潛時RLTC和 WLTC，可藉由程式規劃該等熔線FS1和FS2，來加以設定 。所以，依據一取樣試驗中所評估之最高運作頻率，來程 式規劃熔線FS1和FS2，將可依據其所製作之虛擬SRAM的 實際性能，被設定至其前述之預定時間。此實施例在其中 15 藉由使用同一光罩和同一製作程序所製作之虛擬SRAM係 依據彼等運作頻率中的對應實際性能而被分類及包裝之情 況中，尤其是有利的。 前述之第一和第二實施例，係被描述為一些其中在脈 衝串讀取運作期間之潛時LTC係被設定為“4”的範例。然而 20 ，本發明並非受限於此等實施例。該潛時LTC可依據其時 鐘信號周期，而被設定至一最佳之值。 本發明係被描述為一些其中用以設定模態暫存器中之 脈衝串長度BL和潛時LTC的碼CODE5和CODE6係在該等位 址端子處被接收的範例。然而，本發明並非受限於此等範 59 580704 玖、發明說明 咖卜舉例而言’該等指令或資料端子，可被改用來接收該 等碼 CODE5和 CODE6。 刖述之第三、第四、和第五實施例，係被描述為一些 其中之碩取和寫入潛時RLTC和WLTC係彼此獨立地被設定 5的範例。然而，本發明並非受限於此種實施例。舉例而言 ’誠如第30圖中所示，其模態暫存器之位元A4-A2，可為 該等讀取和寫潛時RLT(^aWLTC所共用。取而代之的是， 上述之寫入潛時WLTC，可被設定使總是較其讀取潛時 RLTC小“1”。在此種情況中，其模態暫存器之位元數目， 1〇 將可被減少。 本發明並非受限於以上之實施例，以及在不違離本發 明之精神與界定範圍之下，將可完成多種不同之修飾體。 其部份或所有元件中，均可完成任何之改良。 【圖式簡單說明3 15 本發明之性質、原理、和適用性，將可藉由下文在閱 讀上配合所附諸圖之詳細說明，而更臻明確，其中之相同 零件，係以同一參考數字來加以指明，其中： 第1圖係一可顯示本發明之第一實施例的方塊圖； 第2圖係一可顯示第1圖之仲裁器的細節之方塊圖； 2〇 第3圖係一可顯示第2圖之運作的時序圖； 第4圖係一可顯示第2圖之另一運作的時序圖； 第5圖係一可顯示第2圖之又一運作的時序圖； 第6圖係一可顯示第1圖之脈衝串控制電路的細節之方 塊圖； 60 580704 玖、發明說明 第7圖係一可顯示第6圖之脈衝串控制電路的細節之方 塊圖； 第8圖係一可顯示第丨圖之模態暫存器的設定方法之解 釋圖； 5 第9圖係一可顯示其第一實施例之脈衝串讀取運作的 時序圖； 第1〇圖係一可顯示其第一實施例之脈衝串寫入運作的 時序圖， 第11圖係一可顯示其/ADV信號之功能的時序圖； 10 第12圖係一可顯示其脈衝串讀取運作中之/LB和/UB信 號的功能之時序圖； 第13圖係一可顯示其脈衝串寫入運作中之/LB*/U]B信 號的功能之時序圖； 第14圖係一可顯示本發明之第二實施例的方塊圖； 15 第15圖係一可顯示其第二實施例之脈衝串讀取運作的 時序圖， 第16圖係一可顯示本發明之第三實施例的方塊圖； 第17圖係一可顯示第16圖之脈衝串控制電路的基本部 分之方塊圖； 20 第18圖係一可顯示第16圖之脈衝串控制電路的另一基 本部分之方塊圖； 第19圖係一可顯示第16圖之模態暫存器的設定方法之 解釋圖； 第2 0圖係一可顯示其第三實施例中之脈衝串讀取運作 61 580704 玖、發明說明 的時序圖； 第21圖係一可顯示其第三實施例中之脈衝串寫入運作 的時序圖； 第22圖係一可顯示本發明之第四實施例的方塊圖； 5 第23圖係一可顯示第22圖之脈衝串控制電路的基本部 分之方塊圖； 第24圖係一可顯示第22圖之脈衝串控制電路的另一基 本部分之方塊圖； 第25圖係一可顯示第22圖之模態設定控制電路的基本 10 部分之方塊圖； 第26圖係一可顯示其第四實施例中之脈衝串讀取運作 的時序圖； 第27圖係一可顯示其第四實施例中之脈衝串寫入運作 的時序圖； 15 第28圖係一可顯示本發明之第五實施例的方塊圖； 第29圖係一可顯示第28圖之模態設定控制電路的基本 部分之方塊圖；而 第3 0圖則係一可顯示其模態暫存器之另一範例的解釋 圖。 20 62 玖、發明說明 【圖式之主要元件代表符號表】 10…更新控制電路 12…仲裁器 12a···更新判斷部分 12b···更新保持部分 12c···指令產生部分 12d···存取保持部分 14…指令解碼器 16…脈衝串控制電路 16a*"7_位元移位暫存器 16 b…組合電路 16c···正反器電路 16d···等候控制電路 18…模態設定控制電路 20…脈衝串位址計數器 22…時序控制電路 24…位址閂定器 26…位址解碼器 28…記憶體晶格陣列 30…讀取/寫入放大器 32…脈衝串轉移暫存器 34…資料輸出控制電路 36…資料輸入控制電路 38…時序控制電路 40…讀取/寫入放大器 42…脈衝串轉移暫存器 44···指令解碼器 46…脈衝串控制電路 46a···時鐘信號產生電路 461ν··7-位元移位暫存器 46c…組合電路 4 6 d…時鐘信號產生電路 46e".7-位元移位暫存器 46f···組合電路 48…模態設定控制電路（ 模態暫存器） 50…脈衝串轉移暫存器 52…脈衝串控制電路 54…模態設定控制電路（ 模態暫存器） 54a···模態暫存器 54b···開關電路 56…模態設定控制電路（ 模態暫存器） 56a···模態暫存器 DLY…延遲電路 PLS…脈衝產生電路 63

Claims (1)

  1. 580704 拾、申請專利範圍 1· 一種半導體記憶體，其係包含： 一記憶體晶袼陣列，其係由一些各具有一電容器 之記憶體晶格所組成； 一更新控制電路，其可用以在一預定之周期中， 產生一可用以更新該等記憶體晶格之更新請求； 一第一脈衝串控制電路，其可用以輸出一預定數 目之選通信號，使對應於一存取指令，此存取指令係 一可循序脈衝串存取上述記憶體晶格陣列之指令； 一資料輸入/輸出電路，其可與每一該等選通信號 同步地，循序輸入/輸出彼等要來回於上述記憶體晶格 陣列做傳送之資料；和 一仲裁器，其可於該等更新請求與存取指令彼此 相衝突時，決定一更新運作和一脈衝串存取運作，何 者要首先被執行。 15 2·如申請專利範圍第1項之半導體記憶體，其中之仲裁器 ，係包括一更新保持部分，其可於脈衝串存取運作首 先被執行時，用以在上述之脈衝串存取運作期間，保 持上述之更新請求。 3·如申請專利範圍第2項之半導體記憶體，其係進一 2〇 ^ 括一第二脈衝串控制電路，其可輸出一對應於上述預 定數目之選通信號的輸出期間之期間的脈衝串信號， 其中用以保持一更新請求之更新保持部分，將會輸出 了f應上述脈衝串信號之輸出的完成而起始其更新 運作之更新起始信號。 64 拾、申請專利範圍 4. 如申請專利範圍第2項之半導體記憶體，其中在其記憶 體晶格陣列之運作後，其用以保持—更新請求之更新 保持部分’將會輸出一可起始其更新運作而不必等候 其資料輸入/輸出電路所輸出之資料的完成之更新起始 信號。 5. 如申請專利範圍第2項之半導體記憶體，其中係進一步 包括多數各係連接至該等記憶體晶格之某一預定數目 的記憶體晶格之字組線；以及係具有一可循序地選擇 其多數之字組線的全脈衝串功能，其可依據上述之存 取指令，存取該等記憶體晶格，其中 當交換該等字組線的選擇時，其用以在一全脈衝 串期間保持上述更新請求之更新保持部分，將會輸出 一可用以起始其更新運作之更新起始信號。 6·如申請專利範圍第2項之半導體記憶體，其中： 其資料輸入/輸出電路，係包括一資料暫存器，其 可用以將其記憶體晶格陣列所傳遞之並列讀取資料， 變換成一些串列資料；和 其用以保持上述更新請求之更新保持部分，將會 在其貝料暫存器完成輸出該等串列資料之前，輸出一 可用以起始其更新運作之更新起始信號。 7_如申請專利範圍第1項之半導體記憶體，其中之仲裁器 ，係包括_存取保持部分，其可用以於其更新運作首 先被執行時，在其更新運作期間，保持上述之存取指 令。 65 580704 拾、申請專利範圍 8·如申請專利範圍第丨項之半導體記憶體，其中係進一步 包括一位址計數器，其可接收一依據上述存取指令所 供應之外部位址，以及可循序產生一些起因於此外面 位址之内部位址。 5 9·如申請專利範圍第8項之半導體記憶體，其中之資料輸 入/輸出電路，係包括一資料暫存器，其可用以保持上 述外部和内部位址所指定之記憶體晶格所輸出的讀取 資料，以及可循序將其所保持之讀取資料，與上述之 選通信號同步地，輸出至一共用資料匯流排。 10 10.如申請專利範圍第9項之半導體記憶體，其中之記憶體 晶格陣列，係在上述讀取資料被傳送至其資料暫存器 之後，方會被解激。 11. 如申請專利範圍第8項之半導體記憶體，其中之資料輸 入/輸出電路，係包括一資料暫存器，其可與上述之選 15 ㈣號同步地’循序保持彼等傳送至上述外部和内部 位址所指定之記憶體晶格的寫入資料，以及可將其所 保持之寫人資料’輸出至上述之記憶體晶格陣列。 12. 如中請專利範圍第i項之半導體記憶體，其中之脈衝串 控制電路’將會與彼等外部時鐘信號同步地，輸出該 20 等選通信號。 13. 如中請專利項之半導趙記憶體，其中進―步係 包括： 一晶片致能端子，其可用以接收一可激勵彼等内 部電路之晶片致能信號；和 66 580704 拾、申請專利範圍 一位址狀態端子，其可接收一用以指示一外部位 址之有效性的位址狀態信號，其中之仲裁器，可於該 等晶片致能信號和位址狀態信號至少有一輸入時，摘 測出上述存取指令之供應。 5 I4·如申請專利範圍第1項之半導體記憶體，其中進一步係 包括一等候端子，其可在一自上述存取指令之接收起 至彼等讀取資料之輸出止的期間内，輸出一可用以指 示彼等資料輸出端子之無效性的等候信號。 15·如申請專利範圍第8項之半導體記憶體，其中進一步係 ° 包括一位址狀態端子，其可接收一用以指示上述外部 位址之有效性的位址狀態信號· 16·如申請專利範圍第丨項之半導體記憶體，其中進一步係 包括： •丨训侧®觸千， 15 20 多數之資料輸入/輸出端子組，彼等各係由該等資 料輸入/輸出端子之某-預定數目的資料輸入/輸出= 所製成；和 多數之資料有效端子，彼等可接收一些可指亍傳 送至該等資料端子組之資料的有效性之資料有:號 〇 π.如申請專利範圍第16項之半導體記憶體丨中之資; 輸入/輸出電路’係包括一些輸出緩衝儲存器彼：： 可在上述資料有效信號之無效期間，抑制其記憶趙曰 格陣列所傳送之讀取資料的輸出，該等輸出緩衝^ 67 拾、申請專利範圍 器組，係對應於該等資料端子組。 18. 如申請專利範圍第16項之半導體記憶體，丨中進一步 係包括： 多數之行開關，彼等可使該等記憶體晶格，連接 至该4資料輸入/輸出電路； 多數之行開關組，彼等係由該等行開關之某一預 疋數目的仃開關所構成，以及係對應於該等資料端子 組；和 -控制電路’其可於有一資料有效信號為無效時 ，啟斷該等行_組對應於此無效之㈣有效信號的 一個行開關。 19. 如申請專利範圍第i項之半導體記憶體，其中進一步係 匕括脈衝串推進端子，其可用以接收—可暫時中止 其脈衝串存取運作以維持彼等讀取資料之輸出的脈衝 串推進信號。 2〇·如申請專利範圍第i項之半導體記憶體，其中進一步係 包括一模態設定控制電路，其可用以在該等外部輸入 端子循序多次地接收到一些預定之邏輯值的信號後， 接收供應至其至少一外部輸入端子之信號，而作為一 用以設定一運作模態之設定信號。 21·如申請專利範圍第2G項之半導體記憶體，其中之模態 設定控制電路，係包括一模態暫存器，其可用來設定 一身為自該存取指令之接收起至彼等讀取資料輸出之 起始止的時鐘信號數之潛時。 68 拾、申請專利範圔 22.如申請專利範圍第綱之半導體記憶 = 電路，係包括—模態暫存器，其= ^自⑦存取指令之接收起至彼等讀取資料輪出 起始止的時鐘信號數之潛時。 23.如申請專利範圍第1項之半導體記憶體，其中之第_脈 衝串控制電路係包括： 脈 一位準_電路，其可用則貞測出該等在供應上 作為-存取指令之指令信號中，有一個轉變至其作用 位準；和 10 之 -輸出控制電路，其可用以在測量到其位準偵測 電路之福測起的一段預定時間後，起始該等選通信號 之輸出。 ； 24. —種半導體記憶體，其係包含： 八有些5己憶體晶格之記憶體晶格陣列； -第-脈衝串控制電路，其可用以輸出—預定數 目之選通信號，使對應於—可循序脈衝串存取上述記 憶體晶格陣列之指令之存取指令；和 一資料輸入/輸出電路，其可與每一該等選通信號 同步地，循序輸人/輸出彼等要來回於上述記憶體晶格 陣列做傳送之資料，其中之第一脈衝串控制電路係包 括： 一位準偵測電路，其可用以偵測出該等在供應上 作為一存取指令之指令信號中，有一個轉變至其作用 位準；和 69 580704 拾、申請專利範圍 一輸出控制電路，其可用以在測量到其位準偵測 電路之偵測起的一段預定時間後，起始該等選通信號 之輸出。 25.如申請專利範圍第24項之半導體記憶體，其中之第一 5 脈衝串控制電路，在一讀取運作期間，可在一身為一 指令信號之晶片致能信號的作用位準之偵測起的預定 時間後，起始該等選通信號之輸出，此等選通信號， 係一些可用以輸出其記憶體晶格陣列所傳送之資料有 關的信號。 1〇 26.如申請專利範圍第24項之半導體記憶體，其中之第— 脈衝串控制電路，在一讀取運作期間，可在一身為一 指令信號之輸出致能信號的作用位準之摘測起的預定 時間後，起始該等選通信號之輸出，此等選通信號， 係-些可用以輸出其記憶體晶格陣列所傳送之資料 15 關的信號。 ”·如申請專利範圍第24項之半導體記憶體，其中之第— 脈衝串控制電路，在一寫入運作期間，可在一身為一 指令信號之晶片致能信號的作用位準之读測起的預定 _後，起始該等選通信號之輸出，此等選通信號， 係-些可用以輸入彼等要傳送至其記憶體晶格陣列所 之資料有關的信號。 28.如申請專利範圍第24項之半導體記憶體，其中之第— _串控制電路，在一寫入運作期間，可在一身為— 指令信號之寫入致能信號的作用位準之摘測起的預定 70 拾·、申請專利範圍 時間後，起始該等選通信號之輸出，此等選通信號， 係"些可用以輸入彼等要傳送至其記憶體晶格陣列所 之資料有關的信號。 ^如中請專利範圍第24項之半導體記憶體，其中之讀取 5冑作中及寫人運作中之預定時間的長度，係彼此不相 同。 30.如申請專利㈣第24項之半導趙記㈣其中之讀取 運作中及寫入運作中之預定時間的長度，係彼此相同 〇 10 31.如中請專利範圍第24項之半導體記憶體，其中進一步 係包括-位址計數器，其可接收一在供應上對應於上 述存取指令之外部位址，以及可循序產生_些起因於 此外面位址之内部位址，其中之位址計數器，將會響 應該等選通信號之輸出的起始，而向上計數，以產生 5 該等内部位址。 32.如申請專利範圍第24項之半導體記憶體，其中進一步 係包括-模態暫存器，其可用以自其外部來設定上述 之預定時間’以及其中之第—脈衝串控制電路，將會 依據此模態暫存器中所設定之值，來測量上述之預定 > 時間。 33·如申請專利範圍第24項之半導體記憶體，其中進一步 係包括一開關，其係由一依據其半導體記憶體之製作 程序中所使用的光罩之樣式外形而形成在其半導體基 體上面之導電性樣式所構成，以及其中之第一脈衝串 71 580704 拾、申請專利範圍 控制電路，將會依據此導電性 僳式之目的地的電壓值 ，來測$上述之預定時間。 34.如申請專利範圍第24項之半導體記憶體#中進一步 係包括一熔線，其中係程式規劃有一可指示上述預定 時間之負sfl ’以及其中之第一脈衝串控制電路，將會 依據此熔線中所程式規劃之資訊，來測量上述之預定 時間。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI401681B (zh) * 2007-12-19 2013-07-11 Fujitsu Semiconductor Ltd 半導體記憶體、記憶體系統與記憶體存取控制方法

Families Citing this family (47)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003297080A (ja) * 2002-03-29 2003-10-17 Mitsubishi Electric Corp 半導体記憶装置
KR100481818B1 (ko) * 2002-07-24 2005-04-11 (주)실리콘세븐 디램 셀을 사용하며, 버스트 억세스 구동이 가능한 동기식 에스램 호환 메모리 및 그 구동 방법
JP2005085289A (ja) * 2003-09-04 2005-03-31 Elpida Memory Inc 半導体記憶装置
WO2005041201A1 (ja) * 2003-10-24 2005-05-06 International Business Machines Corporation 半導体記憶装置及びそのリフレッシュ方法
JP2005285271A (ja) * 2004-03-30 2005-10-13 Nec Electronics Corp 半導体記憶装置
JP4717373B2 (ja) * 2004-05-20 2011-07-06 富士通セミコンダクター株式会社 半導体メモリ
JP4615896B2 (ja) * 2004-05-25 2011-01-19 富士通セミコンダクター株式会社 半導体記憶装置および該半導体記憶装置の制御方法
JPWO2006008796A1 (ja) * 2004-07-16 2008-05-01 富士通株式会社 半導体記憶装置
JP4275033B2 (ja) * 2004-08-23 2009-06-10 Ｎｅｃエレクトロニクス株式会社 半導体記憶装置とテスト回路及び方法
JP4562468B2 (ja) * 2004-09-13 2010-10-13 ルネサスエレクトロニクス株式会社 半導体記憶装置
KR100564633B1 (ko) 2004-09-25 2006-03-28 삼성전자주식회사 향상된 동작 성능을 가지는 반도체 메모리 장치 및 이에대한 액세스 제어 방법
KR100549871B1 (ko) * 2004-10-22 2006-02-06 삼성전자주식회사 데이터 핀의 상태에 의해서 동작 모드가 결정되는 반도체메모리 장치 및 이를 이용한 동작 모드 결정 방법
JP4329697B2 (ja) 2005-01-12 2009-09-09 ヤマハ株式会社 音楽再生装置および同装置に適用されるコンピュータ読み取り可能な音楽再生プログラム
KR100600331B1 (ko) * 2005-05-30 2006-07-18 주식회사 하이닉스반도체 연속적인 버스트 모드로 동작 가능한 슈도 ｓｒａｍ
JP4753637B2 (ja) * 2005-06-23 2011-08-24 パトレネラ キャピタル リミテッド， エルエルシー メモリ
KR100670665B1 (ko) * 2005-06-30 2007-01-17 주식회사 하이닉스반도체 반도체 메모리 장치의 레이턴시 제어 회로
KR100695512B1 (ko) 2005-06-30 2007-03-15 주식회사 하이닉스반도체 반도체 메모리 장치
JP4362573B2 (ja) * 2005-07-28 2009-11-11 パトレネラ キャピタル リミテッド， エルエルシー メモリ
JP4518563B2 (ja) * 2005-09-02 2010-08-04 インターナショナル・ビジネス・マシーンズ・コーポレーション 半導体記憶装置
JP4234126B2 (ja) 2005-09-28 2009-03-04 インターナショナル・ビジネス・マシーンズ・コーポレーション メモリ、メモリ・アクセス制御方法
JP2007115087A (ja) * 2005-10-21 2007-05-10 Oki Electric Ind Co Ltd 半導体装置
KR100646271B1 (ko) * 2005-12-08 2006-11-23 주식회사 하이닉스반도체 반도체 메모리 장치
KR100689863B1 (ko) 2005-12-22 2007-03-08 삼성전자주식회사 반도체 메모리 장치 및 그에 따른 방법
JP2007250087A (ja) * 2006-03-16 2007-09-27 Fujitsu Ltd ダイナミックメモリコントローラ
JP2007273028A (ja) * 2006-03-31 2007-10-18 Matsushita Electric Ind Co Ltd 半導体記憶装置
JP5011818B2 (ja) * 2006-05-19 2012-08-29 富士通セミコンダクター株式会社 半導体記憶装置及びその試験方法
CN100547575C (zh) * 2006-09-12 2009-10-07 威盛电子股份有限公司 初始设定装置的方法及初始设定***
KR100837811B1 (ko) * 2006-11-15 2008-06-13 주식회사 하이닉스반도체 데이터 변환 회로 및 이를 이용한 반도체 메모리 장치
KR100929836B1 (ko) * 2008-06-04 2009-12-07 주식회사 하이닉스반도체 반도체 소자
JP5256879B2 (ja) * 2008-06-23 2013-08-07 富士通セミコンダクター株式会社 半導体記憶装置
US7894290B2 (en) * 2008-10-22 2011-02-22 Qimonda Ag Method and apparatus for performing internal hidden refreshes while latching read/write commands, address and data information for later operation
US7859932B2 (en) * 2008-12-18 2010-12-28 Sandisk Corporation Data refresh for non-volatile storage
TWI401694B (zh) * 2009-01-14 2013-07-11 Nanya Technology Corp 動態隨機存取記憶體行命令位址的控制電路及方法
KR200458368Y1 (ko) * 2009-03-25 2012-02-15 최구락 창틀고정용 환기장치
KR20110001396A (ko) * 2009-06-30 2011-01-06 삼성전자주식회사 전력 소모를 줄일 수 있는 반도체 메모리 장치
KR101060899B1 (ko) * 2009-12-23 2011-08-30 주식회사 하이닉스반도체 반도체 메모리 장치 및 이의 동작 방법
KR101096222B1 (ko) * 2009-12-30 2011-12-22 주식회사 하이닉스반도체 반도체 메모리 장치 및 그 동작 방법
JP5430484B2 (ja) 2010-04-15 2014-02-26 ルネサスエレクトロニクス株式会社 半導体記憶装置、及びその制御方法
US8854873B1 (en) * 2011-05-05 2014-10-07 Adesto Technologies Corporation Memory devices, architectures and methods for memory elements having dynamic change in property
JP2013229068A (ja) * 2012-04-24 2013-11-07 Ps4 Luxco S A R L 半導体装置及びこれを備える情報処理システム
JP5429335B2 (ja) * 2012-08-15 2014-02-26 富士通セミコンダクター株式会社 半導体メモリおよびシステム
US9311977B2 (en) * 2014-08-27 2016-04-12 Stmicroelectronics Asia Pacific Pte Ltd Event controlled decoding circuit
KR102370156B1 (ko) * 2017-08-23 2022-03-07 삼성전자주식회사 메모리 시스템, 및 이를 위한 메모리 모듈과 반도체 메모리 장치
JP6429260B1 (ja) * 2017-11-09 2018-11-28 華邦電子股▲ふん▼有限公司Ｗｉｎｂｏｎｄ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏｒｐ． 疑似スタティックランダムアクセスメモリおよびそのリフレッシュ方法
US10372330B1 (en) 2018-06-28 2019-08-06 Micron Technology, Inc. Apparatuses and methods for configurable memory array bank architectures
US10796750B2 (en) 2018-07-10 2020-10-06 Globalfoundries Inc. Sequential read mode static random access memory (SRAM)
KR20210158571A (ko) * 2020-06-24 2021-12-31 에스케이하이닉스 주식회사 레이턴시 설정 회로를 포함하는 반도체 메모리 장치

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4357686A (en) * 1980-09-24 1982-11-02 Sperry Corporation Hidden memory refresh
US5557578A (en) * 1995-05-01 1996-09-17 Apple Computer, Inc. Dynamic memory refresh controller and method
JP3352577B2 (ja) * 1995-12-21 2002-12-03 インターナショナル・ビジネス・マシーンズ・コーポレーション 記憶装置
US5808959A (en) * 1996-08-07 1998-09-15 Alliance Semiconductor Corporation Staggered pipeline access scheme for synchronous random access memory
JP4000206B2 (ja) * 1996-08-29 2007-10-31 富士通株式会社 半導体記憶装置
DE69629598T2 (de) * 1996-09-26 2004-06-24 Mitsubishi Denki K.K. Synchron-halbleiterspeichervorrichtung
JP3504104B2 (ja) * 1997-04-03 2004-03-08 富士通株式会社 シンクロナスｄｒａｍ
KR100253564B1 (ko) * 1997-04-25 2000-05-01 김영환 고속 동작용 싱크로노스 디램
US5903496A (en) 1997-06-25 1999-05-11 Intel Corporation Synchronous page-mode non-volatile memory with burst order circuitry
US6028804A (en) * 1998-03-09 2000-02-22 Monolithic System Technology, Inc. Method and apparatus for 1-T SRAM compatible memory
US6075740A (en) 1998-10-27 2000-06-13 Monolithic System Technology, Inc. Method and apparatus for increasing the time available for refresh for 1-t SRAM compatible devices
US6298413B1 (en) * 1998-11-19 2001-10-02 Micron Technology, Inc. Apparatus for controlling refresh of a multibank memory device
US6651196B1 (en) * 1999-02-16 2003-11-18 Fujitsu Limited Semiconductor device having test mode entry circuit
JP4555416B2 (ja) * 1999-09-22 2010-09-29 富士通セミコンダクター株式会社 半導体集積回路およびその制御方法
JP4641094B2 (ja) * 2000-11-17 2011-03-02 富士通セミコンダクター株式会社 半導体メモリ
US6545942B2 (en) * 2001-02-21 2003-04-08 Fujitsu Limited Semiconductor memory device and information processing unit
JP2002304885A (ja) * 2001-04-05 2002-10-18 Fujitsu Ltd 半導体集積回路
GB2380035B (en) * 2001-09-19 2003-08-20 3Com Corp DRAM refresh command operation

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI401681B (zh) * 2007-12-19 2013-07-11 Fujitsu Semiconductor Ltd 半導體記憶體、記憶體系統與記憶體存取控制方法

Also Published As

Publication number Publication date
DE60213560T2 (de) 2007-10-25
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KR100895661B1 (ko) 2009-05-07
DE60222947T2 (de) 2008-02-14
KR100888833B1 (ko) 2009-03-17
US6847570B2 (en) 2005-01-25
CN1452177A (zh) 2003-10-29
EP1355318A2 (en) 2003-10-22
DE60222947D1 (de) 2007-11-22
KR20080075467A (ko) 2008-08-18

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