JP4641094B2 - 半導体メモリ - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、キャパシタからなるメモリセルを有する半導体メモリに関し、特に、メモリセルのリフレッシュを内部で自動的に実行する技術に関する。
【０００２】
【従来の技術】
キャパシタからなるメモリセルを有する半導体メモリとして、DRAMが知られている。DRAMは、メモリセルを小さく構成できるため高集積化に適している。しかし、DRAMは、メモリセルに記憶されたデータを保持するためにリフレッシュ動作を必要とする。また、DRAM等の半導体メモリは、読み出し動作および書き込み動作後に、ビット線をイコライズするプリチャージ動作を必要とする。プリチャージ期間には、読み出し動作・書き込み動作を実行できないため、データの入出力効率が低下する。
【０００３】
このため、近時のDRAMでは、メモリコアを独立に動作する複数のバンクで構成し、一つのバンクのプリチャージ期間に、他のバンクの動作を可能にすることで、データの入出力効率を向上している。
一方、SRAMの使いやすさとDRAMの高集積を狙った半導体集積回路として、仮想SRAM（Virtually SRAM）が知られている。仮想SRAMは、リフレッシュ用の制御回路およびDRAMと同様のメモリコアを備えている。
【０００４】
仮想SRAMは、リフレッシュ動作の時間を読み出しサイクル、書き込みサイクルに含めることで、外部からリフレッシュ動作を見えなくしている。仮想SRAMの詳細は、東芝レビュー41巻3号1986年pp.227-230（株式会社東芝）に記載されている。
【０００５】
【発明が解決しようとする課題】
ところで、仮想SRAMでは、読み出し動作・書き込み動作のサイクル時間をリフレッシュ動作の時間分だけ実力値より長くしなくてはならない。このため、アクセス時間が大幅に長くなるという問題があった。
【０００６】
従来と同等のサイクル時間で動作し、かつ、リフレッシュ動作を自動的に実行するDRAMは、提案されていない。これは、複数のバンクを有するDRAMにおいても同様である。
【０００７】
本発明の目的は、リフレッシュを外部から見えることなく実行できる半導体メモリを提供することにある。
特に、本発明の目的は、独立して動作可能な複数のバンクを有する半導体メモリにおいて、リフレッシュを外部から見えることなく実行することにある。
【００１０】
【課題を解決するための手段】
本発明の半導体メモリでは、メモリセルを有し独立に動作する複数のバンクと、リフレッシュ発生回路と、アドレス生成回路と、複数の保持回路と、リフレッシュ制御回路とを備えている。リフレッシュ発生回路は、メモリセルをリフレッシュするためのリフレッシュ要求を所定の間隔で発生する。アドレス生成回路は、複数のリフレッシュアドレスを生成する。保持回路は、各リフレッシュアドレスが示す各バンク内のメモリセルについて、それぞれリフレッシュの完了・未完了の情報を保持する。リフレッシュ制御回路は、リフレッシュ要求の発生時に、各保持回路に保持された情報に基づいて、非動作中のバンクのうち、リフレッシュアドレスに対応するリフレッシュが未完了のメモリセルをリフレッシュする。すなわち、複数のリフレッシュアドレスのいずれかについて、リフレッシュ要求毎に、未だリフレッシュされていないバンクが順次リフレッシュされる。リフレッシュ動作は、非動作中のバンクで実行されるため、リフレッシュ動作を外部から認識されることなく実行できる。すなわち、複数のバンクを有する半導体メモリにおいて、メモリセルのリフレッシュを内部で自動的に実行できる。
【００１１】
あるリフレッシュアドレスでリフレッシュすべきバンクが動作中の場合、別のリフレッシュアドレスで別のバンクをリフレッシュできる。この結果、一つのバンクについて連続してアクセスできる最大時間を長くできる。
アドレス生成回路は、リフレッシュカウンタと、アドレス保持回路とを備えている。リフレッシュカウンタは、リフレッシュアドレスを生成する。アドレス保持回路は、リフレッシュカウンタが前回生成したリフレッシュアドレスを保持する。このため、簡易な回路で複数のリフレッシュアドレスを生成できる。
【００１２】
本発明の半導体メモリでは、アドレス保持回路に対応する保持回路が保持する情報が全て完了になったときに、リフレッシュカウンタに対応する保持回路は、保持している情報をアドレス保持回路に対応する保持回路に転送し、この後、情報を全て未完了に変更する。リフレッシュカウンタは、現在のカウンタ値をアドレス保持回路に転送し、この後、カウントアップされる。このため、複数のリフレッシュアドレスを使用して、複数のバンクをリフレッシュする場合にも、保持回路が保持する情報と、リフレッシュアドレスとを常に対応させることができ、各バンクのメモリセルを確実にリフレッシュできる。
【００１３】
本発明の半導体メモリでは、一つのバンクを連続してアクセスできる最大時間の仕様は、“（リフレッシュ要求の発生間隔）×（バンクの数）×（保持回路の数−１）”より短く設定されている。一つ目の保持回路で未完了を示すバンクが動作中の場合、二つ目以降の保持回路（別のリフレッシュアドレス）で未完了を示す複数のバンクをリフレッシュできる。
上記最大時間の仕様を、リフレッシュ要求の発生間隔に“（バンクの数）×（２つ目以降の保持回路の数）”を乗じた時間より短くすることで、全てのリフレッシュ要求に対応して、いずれかのバンクを必ずリフレッシュできる。すなわち、一つのバンクを連続してアクセスできる最大時間を長くしても、全てのメモリセルを確実にリフレッシュできる。
【００１４】
上記最大時間の仕様を、リフレッシュ要求の発生間隔に“（バンクの数）×（２つ目以降の保持回路の数）”を乗じた時間より短くすることで、全てのリフレッシュ要求に対応して、いずれかのバンクを必ずリフレッシュできる。すなわち、一つのバンクを連続してアクセスできる最大時間を長くしても、全てのメモリセルを確実にリフレッシュできる。
【００１５】
本発明の半導体メモリでは、優先回路を備えている。優先回路は、非動作中のバンクのうち、リフレッシュアドレスに対応するリフレッシュが未完了のメモリセルが複数あるときに、リフレッシュするバンクを決める。このため、複数のリフレッシュアドレスが生成される場合においても、リフレッシュを競合することなく実行できる。
【００１６】
【発明の実施の形態】
以下、本発明の実施形態を図面を用いて説明する。各図面において太線で示した信号線は、複数本で構成されていることを示している。また、太線が接続されたブロックの一部は、複数の回路で構成されている。
図１は、本発明に関連する半導体メモリの第１の実施形態を示している。
【００１７】
この半導体メモリは、シリコン基板上にCMOSプロセスを使用して64ＭビットSDRAM（Synchronous DRAM）１０として形成されている。このSDRAM１０は、主に民生機器向けに設計されており、最大クロック周波数は、20ＭＨｚである。SDRAM１０は、使い勝手を良くするために、メモリセルのリフレッシュをバンク毎に自動的に実行する機能を有している。このため、ユーザは、リフレッシュを全く考慮することなく、SDRAMを搭載するシステム基板を設計できる。
【００１８】
SDRAM１０は、コマンドデコーダ１２、状態レジスタ１４、リフレッシュ発生回路１６、リフレッシュ制御回路１８、リフレッシュカウンタ２０、および４つのバンクBK0-BK3を有している。
コマンドデコーダ１２は、外部からのコマンド信号CMDを受け、コマンドを解析し、アクティブ信号ACT、読み出し信号RD、書き込み信号WR、およびプリチャージ信号PRE等を出力している。状態レジスタ１４は、アクティブ信号ACT、プリチャージ信号PRE、および外部からのバンクアドレスBAを受け、バンクBK0-BK3の状態をそれぞれ示す状態信号ST0〜ST3を出力している。バンクBK0〜BK3は、状態信号ST0〜ST3が低レベルのときに、リフレッシュが可能な状態になっている。具体的には、バンクBK0（またはBK1〜BK3）に対応する状態信号ST0（ST1〜ST3）は、アクティブコマンドが供給され、バンクBK0（またはBK1〜BK3）が活性化された後、プリチャージコマンドが供給されプリチャージ動作が実行されるまで高レベルにされている。なお、全ての信号名の末尾の数字０〜３は、それぞれバンクの番号に対応する。
【００１９】
リフレッシュ発生回路１６は、オシレータを内蔵しており、所定の周期でリフレッシュ要求信号REFRQを発生する。リフレッシュ制御回路１８は、リフレッシュ要求信号REFRQおよび状態信号ST0〜ST3を受け、カウントアップ信号UP、遅延リフレッシュ信号REFD、および選択信号SEL0〜SEL3を出力している。リフレッシュカウンタ２０は、カウントアップ信号UPおよび遅延リフレッシュ信号REFDを受け、メモリセルをリフレッシュするリフレッシュアドレスREFADを出力している。
【００２０】
バンクBK0〜BK3は、複数のメモリセル、アドレスデコーダ、およびセンスアンプ等を有している。バンクBK0〜BK3は、リフレッシュアドレスREFADと、バンクアドレスBA、外部からのアドレスAD（行アドレスRAD、列アドレスCAD）とを受けている。バンクBK0〜BK3は、それぞれ高レベルの選択信号SEL0〜SEL3を受けたときに、リフレッシュ動作を実行する。この実施形態では、１回のリフレッシュ要求に対して、選択信号SEL0〜SEL3のいずれかが活性化され、バンクBK0〜BK3のいずれかがリフレッシュされる。
【００２１】
この実施形態では、１回のリフレッシュ要求に応じて1024のメモリセルがリフレッシュされる。64Ｍ個のメモリセルを全てリフレッシュするために、64ｋ回のリフレッシュ要求が必要である。また、メモリセルは、最大64msの期間データを保持できるように形成されている。したがって、64msの間に64ｋ回のリフレッシュが必要であり、リフレッシュ要求の発生間隔は、976ns以下にしなくてはならない。リフレッシュ要求信号REFRQの発生間隔は、リフレッシュ発生回路１６のオシレータの周期で決められている。このため、この実施形態では、製造プロセス、電圧変化、温度変化を考慮して、リフレッシュ要求信号REFRQの発生間隔を510nsにしている。そして、後述するように、リフレッシュ要求が４回発生する期間（2040ns）にバンクBK0〜BK3が１回ずつリフレッシュされる。
【００２２】
図２は、リフレッシュ制御回路１８およびリフレッシュカウンタ２０の詳細を示している。
リフレッシュ制御回路１８は、リフレッシュの起動回路２２、保持回路２４、優先回路２６、状態取込回路２８、バンク選択回路３０を有している。
起動回路２２は、リフレッシュ要求信号REFRQを保持するラッチを有しており、バンクBK0〜BK3のいずれかがリフレッシュ可能なときにリフレッシュ開始信号REFSを出力する。
【００２３】
保持回路２４は、リフレッシュ開始信号REFSおよび優先回路２６からのセット信号SET0〜SET3を受け、完了信号CMP0〜CMP3およびカウントアップ信号UPを出力している。
優先回路２６は、完了信号CMP0〜CMP3、状態ラッチ信号STL0〜STL3、/STL0〜/STL3、およびリフレッシュパルスREFPを受け、セット信号SET0〜SET3および選択信号SE0〜SE3を出力している。
【００２４】
状態取込回路２８は、４つのラッチ２８ａと、遅延回路２８ｂと、パルス発生回路２８ｃとを有している。ラッチ２８ａは、リフレッシュ開始信号REFSの立ち上がりエッジに同期してそれぞれ状態信号ST0〜ST3を取り込み、取り込んだ信号を状態ラッチ信号STL0〜STL3として出力する。状態ラッチ信号STL0〜STL3、およびこれ等信号を反転した状態ラッチ信号/STL0〜/STL3は、優先回路２６に出力されている。遅延回路２８ｂは、リフレッシュ開始信号REFSを所定時間遅延させ、遅延リフレッシュ信号REFDとして出力する。パルス発生回路２８ｃは、遅延リフレッシュ信号REFDの立ち下がりエッジに同期してリフレッシュパルスREFPを生成する。
【００２５】
バンク選択回路３０は、４つのラッチ３０ａを有している。ラッチ３０ａは、遅延リフレッシュ信号REFDの立ち上がりエッジに同期してそれぞれ選択信号SE0〜SE3を取り込み、取り込んだ信号を選択信号SEL0〜SEL3として出力している。リフレッシュカウンタ２０は、カウントアップ信号UPの立ち上がりエッジを受けてカウントアップするカウンタ２０ａと、カウンタ２０ａが出力するカウンタ値を遅延リフレッシュ信号REFDの立ち上がりエッジに同期して取り込み、取り込んだ信号をリフレッシュアドレスREFADとして出力するラッチ２０ｂとを有している。
【００２６】
図３は保持回路２４の詳細を示している。
保持回路２４は、RSフリップフロップ２４ａと、CMOS伝達ゲート２４ｂと、ANDゲート２４ｃと、パルス発生回路２４ｄとを有している。RSフリップフロップ２４ａは、セット端子Ｓでセット信号SET0〜SET3を受けたとき、それぞれ完了信号CM0〜CM3を高レベルにし、リセット端子Ｒでカウントアップ信号UPを受けたとき、それぞれ完了信号CM0〜CM3を低レベルにする。CMOS伝達ゲート２４ｂは、高レベルのリフレッシュ開始信号REFSを受けてオンし、完了信号CM0〜CM3をそれぞれ完了信号CMP0〜CMP3として伝達する。ANDゲート２４ｃは、完了信号CM0〜CM3が全て高レベルのときに、完了信号CMPを高レベルにする。パルス発生回路２４ｄは、完了信号CMPの立ち上がりエッジを受けて、カウントアップ信号UP（高レベルのパルス）を発生する。
【００２７】
図４は、優先回路２６の詳細を示している。
優先回路２６は、選択信号SE0〜SE3をそれぞれ出力するANDゲート２６ａ、２６ｂ、２６ｃ、２６ｄと、セット信号SET0〜SET3をそれぞれ出力する４つのANDゲート２６ｅとを有している。
ANDゲート２６ａは、完了信号CMP0が低レベルで、状態ラッチ信号/STL0が高レベルのときに選択信号SE0を活性化する。すなわち、選択信号SE0は、リフレッシュアドレスREFADに対応するバンクBK0のリフレッシュが完了されておらず、かつ、バンクBK0が非動作中のときに活性化される。
【００２８】
ANDゲート２６ｂは、完了信号CMP1が低レベルで、状態ラッチ信号/STL1が高レベルで、完了信号CMP0、状態ラッチ信号STL0のいずれかが高レベルのときに、選択信号SE1を活性化する。すなわち、選択信号SE1は、リフレッシュアドレスREFADに対応するバンクBK1のリフレッシュが完了されておらず、バンクBK1が非動作中で、バンクBK0がリフレッシュを完了しているか、動作中のときに活性化される。
【００２９】
ANDゲート２６ｃは、完了信号CMP2が低レベルで、状態ラッチ信号/STL2が高レベルで、完了信号CMP0、状態ラッチ信号STL0のいずれかが高レベルで、完了信号CMP1、状態ラッチ信号STL1のいずれかが高レベルのときに、選択信号SE2を活性化する。すなわち、選択信号SE2は、リフレッシュアドレスREFADに対応するバンクBK2のリフレッシュが完了されておらず、バンクBK2が非動作中で、バンクBK0、BK1のリフレッシュが完了しているか、動作中のときに活性化される。
【００３０】
ANDゲート２６ｄは、完了信号CMP3が低レベルで、状態ラッチ信号/STL3が高レベルで、完了信号CMP0、状態ラッチ信号STL0のいずれかが高レベルで、完了信号CMP1、状態ラッチ信号STL1のいずれかが高レベルで、完了信号CMP2、状態ラッチ信号STL2のいずれかが高レベルのときに、選択信号SE3を活性化する。すなわち、選択信号SE3は、リフレッシュアドレスREFADに対応するバンクBK3のリフレッシュが完了されておらず、バンクBK3が非動作中で、バンクBK0〜BK2がリフレッシュを完了しているか、動作中のときに活性化される。
【００３１】
この結果、バンクBK0〜BK3が全て非動作中で、リフレッシュが未完了のとき、バンクBK0、BK1、BK2、BK3の順で優先度が高くなる。
図５は、上述したSDRAM１０のリフレッシュ動作の概要を示している。図において、長円で囲った“REF”および四角で囲った“REF”は、それぞれ、リフレッシュアドレスREFADが“０”および“１”のリフレッシュ動作を示している。図中の“Ａ”、“Ｒ”、“Ｐ”は、それぞれアクティブコマンド、読み出しコマンド、プリチャージコマンドの供給を示している。
【００３２】
この例では、SDRAM１０は、バンクBK0〜BK3に対して、それぞれアクティブコマンド、２回の読み出しコマンド、およびプリチャージコマンドを受け、順次、バースト読み出し動作を実行する。例えば、350nsに供給された読み出しコマンドに基づくバースト読み出し動作中に、バンクBK1のアクティブコマンドおよび読み出しコマンドが供給される。バースト長は“４”に設定されており、１回の読み出しコマンドの供給により、４つのデータが出力される。換言すれば、読み出しコマンドは、４クロック毎に供給可能である。
【００３３】
タイミング図の始まりにおいて、バンクBK1、BK3のリフレッシュアドレスREFAD（＝０）に対応するリフレッシュは完了している。このため、図３に示した完了信号CM1、CM3は、高レベルに変化している。
SDRAM１０のtRAS（/RAS active time）の最大時間（タイミング仕様）は、フレッシュ要求信号REFRQの発生間隔より短く、500nsにされている。tRASは、アクティブコマンドの受け付け後、プリチャージコマンドを受け付けるまでの時間であり、ワード線を選択した状態で連続して読み書き動作が可能な時間である。このため、例えば、アクティブコマンドの供給と同時にリフレッシュ要求が発生し、リフレッシュ動作が実行できなかった場合にも、その読み出し動作は、次のリフレッシュ要求時までに完了する。このため、次のリフレッシュ要求に応じてそのバンクのリフレッシュ動作を必ず実行できる。
【００３４】
まず、バンクBK0の読み出し動作中にリフレッシュ要求信号REFRQが発生する（図５（ａ））。図２に示した起動回路２２は、リフレッシュ要求信号REFRQを受け、リフレッシュが完了していないバンクのうちバンクBK2がリフレッシュ可能と判断し、リフレッシュ開始信号REFSを活性化する。ここで、もしバンクBK0、BK2がともにアクティブのとき、起動回路２２は、リフレッシュ要求を保持し、バンクBK0、BK2のいずれかが非アクティブ状態になったときリフレッシュ開始信号REFSを活性化する。
【００３５】
図４に示した優先回路２６は、完了信号CMP0〜CMP3、状態ラッチ信号STL0〜STL3、/STL0〜STL3に基づいて、選択信号SE2を活性化する。高レベルの選択信号SE2は、選択信号SEL2としてバンクBK2に伝達され、バンクBK2のリフレッシュ動作が実行される。（図５（ｂ））。この後、バンクBK0、BK1は活性化されている。
次のリフレッシュ要求信号REFRQが活性化されると、起動回路２２は、リフレッシュが完了していないバンクのうちバンクBK0がリフレッシュ可能と判断し、リフレッシュ開始信号REFSを活性化する（図５（ｃ））。そして、バンクBK0のリフレッシュ動作が実行される。（図５（ｄ））。バンクBK0のリフレッシュにより、リフレッシュアドレスREFAD（＝０）について全てのバンクBK0〜BK3のリフレッシュが完了する。図３に示した保持回路２４は、RSフリップフロップ２４ａを全てセットし、カウントアップ信号UPを出力する。図２に示したリフレッシュカウンタ２０は、カウントアップ信号UPを受け、カウンタ値を進め、リフレッシュアドレスREFADを“１”にする（図５（ｅ））。
【００３６】
この後、リフレッシュ要求信号REFRQが発生する毎に、リフレッシュアドレスREFAD（＝１）に対応するバンクBK0〜BK3のリフレッシュ動作が順次実行される（図５（ｆ）、（ｇ）、（ｈ））。このように、SDRAM１０は、外部から供給されるコマンドとは無関係に内部回路を制御し、リフレッシュ動作を実行する。すなわち、リフレッシュ動作は、外部から認識されることなく実行される。
【００３７】
図６は、図５に示したタイミングのうち、200ns〜1000nsの期間におけるリフレッシュ制御回路１８の動作を示している。
まず、リフレッシュ要求信号REFRQに基づいてリフレッシュ開始信号REFSが活性化される（図６（ａ））。このとき、バンクBK0は活性化されており、状態信号ST0は高レベルになっている。図２に示した状態取込回路２８のラッチ２８ａは、リフレッシュ開始信号REFSの立ち上がりエッジに同期して高レベルの状態信号ST0を取り込み、状態ラッチ信号STL0を高レベルにする（図６（ｂ））。
【００３８】
保持回路２４は、リフレッシュの完了したバンクBK1、BK3に対応するRSフリップフロップ２２ａをセットしており、完了信号CM0〜CM3をそれぞれ低レベル、高レベル、低レベル、高レベルにしている（図６（ｃ））。保持回路２４のCMOS伝達ゲート２４ｂは、リフレッシュ開始信号REFSの活性化によりオンし、完了信号CM0〜CM3を完了信号CMP0〜CMP3として出力する（図示せず）。すなわち、完了信号CMP0、CMP2は低レベル、完了信号CMP1、CMP3は高レベルになる。
【００３９】
図４に示した優先回路２６のANDゲート２６ａは、低レベルの状態ラッチ信号/STL0により非活性化される。ANDゲート２６ｂ、２６ｄは、それぞれ高レベルの完了信号CMP1、CMP3により非活性化される。ANDゲート２６ｃは、高レベルの状態ラッチ信号STL0（バンクBK0のアクティブに基づく）、高レベルの完了信号CMP1（バンクBK1のリフレッシュ完了に基づく）、低レベルの完了信号（バンクBK2のリフレッシュ未完了に基づく）、および高レベルの状態ラッチ信号/STL2（バンクBK2の非アクティブに基づく）により、選択信号SE2を活性化する（図６（ｄ））。すなわち、バンクBK0は動作中、BK1はリフレッシュを完了しているため、その次に優先度の高いバンクBK2がリフレッシュされる。
【００４０】
状態取込回路２８の遅延回路２８ｂは、リフレッシュ開始信号REFSから所定時間遅れて遅延リフレッシュ信号REFDを活性化する（図６（ｅ））。状態取込回路２８のパルス発生回路２８ｃは、遅延リフレッシュ信号REFDの立ち下がりエッジに同期してリフレッシュパルスREFPを生成する（図６（ｆ））。
図２に示したバンク選択回路３０は、遅延リフレッシュ信号REFDの立ち上がりエッジに同期して選択信号SEL2を活性化し、選択信号SEL1を非活性化する（図６（ｇ））。そして、リフレッシュアドレスREFAD（＝０）に対応するバンクBK2のリフレッシュ動作が実行される。バンクBK2がリフレッシュされている期間、状態信号ST2は高レベルになる（図６（ｈ））。
【００４１】
バンクBK2に対応するANDゲート２６ｅは、選択信号SE2の活性化を受け、リフレッシュパルスREFPが高レベルの期間にセット信号SET2を高レベルに変化する（図６（ｉ））。バンクBK2に対応する保持回路２４のRSフリップフロップ２４ａは、セット信号SET2の活性化に同期してセットされ、完了信号CM2を高レベルにする（図６（ｊ））。状態信号ST0は、バンクBK0のプリチャージ動作が完了したときに低レベルに変化する（図６（ｋ））。
【００４２】
次のリフレッシュ要求信号REFRQが発生し、リフレッシュ開始信号REFSが活性化される（図６（ｌ））。状態取込回路２８のラッチ２８ａは、リフレッシュ開始信号REFSの立ち上がりエッジに同期して低レベルの状態信号ST0を取り込み、状態ラッチ信号STL0を低レベルにする（図６（ｍ））。優先回路２６のANDゲート２６ａは、低レベルの完了信号CMP0および高レベルの状態ラッチ信号/STL0（信号STL0の反転論理）を受け、選択信号SE0を高レベルに変化する（図６（ｎ））。すなわち、最も優先度の高いバンクBK0が、非動作中で、リフレッシュが未完了のため、リフレッシュされる。
【００４３】
上述と同様に、遅延リフレッシュ信号REFDおよびリフレッシュパルスREFPが生成される（図６（ｏ））。バンク選択回路３０は、遅延リフレッシュ信号REFDの立ち上がりエッジに同期して選択信号SEL0を活性化し、選択信号SEL2を非活性化する（図６（ｐ））。そして、リフレッシュアドレスREFAD（＝０）に対応するバンクBK0のリフレッシュ動作が実行される。バンクBK0がリフレッシュされている期間、状態信号ST0は高レベルになる（図６（ｑ））。
【００４４】
バンクBK0に対応するANDゲート２６ｅは、選択信号SE0の活性化を受け、リフレッシュパルスREFPが高レベルの期間にセット信号SET0を高レベルに変化する（図６（ｒ））。バンクBK0に対応するRSフリップフロップ２４ａは、セット信号SET0の活性化に同期してセットされ、完了信号CM0を高レベルに変化させる（図６（ｓ））。保持回路２４のANDゲート２４ｃは、高レベルの完了信号CM0〜CM3を受け、完了信号CMPを高レベルに変化させる（図６（ｔ））。
【００４５】
保持回路２４のパルス生成回路２４ｄは、完了信号CMPの立ち上がりエッジに同期してカウントアップ信号UP（高レベルのパルス信号）を生成する（図６（ｕ））。RSフリップフロップ２４ａは、カウントアップ信号UPを受けてリセットされ、完了信号CM0〜CM3を低レベルに変化させる（図６（ｖ））。リフレッシュカウンタ２０は、カウントアップ信号UPを受けてカウントアップし、リフレッシュアドレスREFADを“１”にする（図６（ｗ））。
【００４６】
リフレッシュカウンタ２０のカウントアップに同期して保持回路２４が初期化（全て未完了の情報に変更）されるため、同じリフレッシュアドレスREFADで２回リフレッシュしたり、リフレッシュが実行されないといった不具合が防止される。
以上、この実施形態では、バンクBK0〜BK3について、それぞれリフレッシュの完了・未完了の情報を保持し、リフレッシュ要求の発生時に、保持された情報に基づいて、非動作中のバンクのうち、リフレッシュが未完了のバンクをリフレッシュした。非動作中のバンクを狙ってリフレッシュを実行するため、リフレッシュ動作を外部から認識されることなく実行できる。すなわち、メモリセルのリフレッシュを内部で自動的に実行できる。
【００４７】
保持回路２４のラッチ２４ａが全てセットされたことに基づいて、リフレッシュカウンタ２０をカウントアップした。このため、一つのリフレッシュアドレスREFADに対応するバンクBK0〜BK3のメモリセルを確実にリフレッシュできる。
tRASの最大時間（仕様）を、リフレッシュ要求の発生間隔より短く設定した。
このため、全てのバンクBK0〜BK3に対してリフレッシュサイクルを必ず挿入することができ、全てのメモリセルを確実にリフレッシュできる。
【００４８】
リフレッシュ可能なバンクが複数あるときに、リフレッシュするバンクを決める優先回路２６を形成した。このため、バンクBK0〜BK3のリフレッシュを競合することなく実行できる。
図７は、本発明の半導体メモリの第２の実施形態を示している。第１の実施形態で説明した回路・信号と同一の回路・信号については、同一の符号を付け、これ等回路・信号についての詳細な説明は省略する。
【００４９】
この実施形態では、リフレッシュ制御回路３２が第１の実施形態のリフレッシュ制御回路１８と相違している。その他の構成は、第１の実施形態と同一である。すなわち、本実施形態の半導体メモリは、４つのバンクBK0〜BK3を有し、最大クロック周波数が２０ＭＨｚの６４ＭビットSDRAM（Synchronous DRAM）として形成されている。リフレッシュ要求信号REFRQの発生間隔は、510nsにされている。
【００５０】
リフレッシュ制御回路３２は、第１の実施形態と同一の起動回路２２、状態取込回路２８、バンク選択回路３０と、第１保持回路３４、第２保持回路３６、第１優先回路３８、第２優先回路４０、リフレッシュカウンタ４２とを有している。起動回路２２および状態取込回路２８に入出力される信号は、第１の実施形態と同一である。バンク選択回路３０に入出力される信号は、第１優先回路３８からの選択信号SE10〜SE13と第２優先回路４０からの選択信号SE20〜SE23とのOR論理が入力されることを除き、第１の実施形態と同一である。
【００５１】
第１保持回路３４は、リフレッシュ開始信号REFS、第１優先回路３８からのセット信号SET10〜SET13、および第２保持回路３６からの完了信号CMP20〜CMP23を受け、完了信号CMP10〜CMP13およびカウントアップ信号UPを出力している。
第２保持回路３６は、リフレッシュ開始信号REFS、第１優先回路３８からのカウントアップ信号UP、および第２優先回路４０からのセット信号SET20〜SET23を受け、完了信号CMP20〜CMP23を出力している。
【００５２】
第１優先回路３８は、完了信号CMP10〜CMP13、状態ラッチ信号STL0〜STL3、/STL0〜/STL3、およびリフレッシュパルスREFPを受け、セット信号SET10〜SET13、選択信号SE10〜SE13、アドレス選択信号ASEL1、および許可信号PER0〜PER3を出力している。
第２優先回路４０は、完了信号CMP20〜CMP23、状態ラッチ信号STL0〜STL3、/STL0〜/STL3、およびリフレッシュパルスREFPを受け、セット信号SET20〜SET23、選択信号SE20〜SE23、およびアドレス選択信号ASEL2を出力している。
【００５３】
図８は、第１保持回路３４の詳細を示している。
第１保持回路３４は、第１の実施形態の保持回路２４のRSフリップフロップ２４ａの代わりにセット端子Ｓ付きのラッチ３４ａを有している。ラッチ３４ａを除く構成は、保持回路２４と同一である。ラッチ３４ａは、カウントアップ信号UPの立ち上がりエッジに同期して、それぞれ完了信号CMP20〜CMP23を取り込み、取り込んだ信号を完了信号CM10〜CM13として出力している。ラッチ３４ａは、それぞれセット端子Ｓでセット信号SET10〜SET13を受けたときに、完了信号CM10〜CM13を高レベルにする。CMOS伝達ゲート２４ｂは、高レベルのリフレッシュ開始信号REFSを受けてオンし、完了信号CM10〜CM13をそれぞれ完了信号CMP10〜CMP13として伝達する。
【００５４】
図９は第２保持回路３６の詳細を示している。
第２保持回路３６は、各バンクBK0〜BK3に対応するセット端子Ｓ付きのラッチ３６ａと、CMOS伝達ゲート２４ｂとを有している。ラッチ３６ａは、カウントアップ信号UPの立ち上がりエッジに同期して、それぞれ完了信号CM20〜CM23を低レベルにし、セット端子Ｓでセット信号SET10〜SET13を受けたときに、完了信号CM20〜CM23を高レベルにする。CMOS伝達ゲート２４ｂは、高レベルのリフレッシュ開始信号REFSを受けてオンし、完了信号CM20〜CM23をそれぞれ完了信号CMP20〜CMP23信号として伝達する。
【００５５】
図１０は、第１優先回路３８の詳細を示している。
第１優先回路３８は、第１の実施形態の優先回路２６にORゲート３８ａを追加して構成されている。ORゲート３８ａを除く構成は、優先回路２６と同一である。ORゲート３８ａは、ANDゲート２６ａ〜２６ｄから出力される選択信号SE10〜SE13のいずれかが高レベルのときに、アドレス選択信号ASEL1を高レベルに変化する。また、第１優先回路３８は、完了信号CMP10と状態ラッチ信号STL0のOR論理を許可信号PER0として出力し、完了信号CMP11と状態ラッチ信号STL1のOR論理を許可信号PER1として出力し、完了信号CMP12と状態ラッチ信号STL2のOR論理を許可信号PER2として出力し、完了信号CMP13と状態ラッチ信号STL3のOR論理を許可信号PER3として出力している。優先回路３８の優先順は、第１の実施形態の優先回路２６と同様に、バンクBK0、BK1、BK2、BK3の順にされている。
【００５６】
図１１は、第２優先回路４０の詳細を示している。
第２優先回路４０は、選択信号SE20〜SE23をそれぞれ出力するANDゲート４０ａ、４０ｂ、４０ｃ、４０ｄと、セット信号SET20〜SET23をそれぞれ出力する４つのANDゲート４０ｅと、優先回路３８のORゲート３８ａと同一のORゲート４０ｆを有している。
【００５７】
ANDゲート４０ａは、完了信号CMP20が低レベルで、状態ラッチ信号/STL0が高レベルで、許可信号PER0〜PER3が高レベルのとき、選択信号SE20を活性化する。
すなわち、選択信号SE20は、許可信号PER0〜PER3が全て高レベルで、リフレッシュアドレスREFADに対応するバンクBK0のリフレッシュが実行されておらず、バンクBK0が非動作中のときに活性化される。
【００５８】
ANDゲート４０ｂは、完了信号CMP21が低レベルで、状態ラッチ信号/STL1が高レベルで、完了信号CMP20、状態ラッチ信号STL0のいずれかが高レベルで、許可信号PER0〜PER3が高レベルのとき、選択信号SE21を活性化する。すなわち、選択信号SE21は、許可信号PER0〜PER3が全て高レベルで、リフレッシュアドレスREFADに対応するバンクBK1のリフレッシュが実行されておらず、かつ、バンクBK1が非動作中で、バンクBK0がリフレッシュを完了しているか、動作中のときに活性化される。
【００５９】
ANDゲート４０ｃは、完了信号CMP22が低レベルで、状態ラッチ信号/STL2が高レベルで、完了信号CMP20、状態ラッチ信号STL0のいずれかが高レベルで、完了信号CMP21、状態ラッチ信号STL1のいずれかが高レベルで、許可信号PER0〜PER3が高レベルのとき、選択信号SE22を活性化する。すなわち、選択信号SE22は、許可信号PER0〜PER3が全て高レベルで、リフレッシュアドレスREFADに対応するバンクBK2のリフレッシュが実行されておらず、バンクBK2が非動作中で、バンクBK0、BK1がリフレッシュを完了しているか、非動作中のときに活性化される。
【００６０】
ANDゲート４０ｄは、完了信号CMP23が低レベルで、状態ラッチ信号/STL3が高レベルで、完了信号CMP20、状態ラッチ信号STL0のいずれかが高レベルで、完了信号CMP21、状態ラッチ信号STL1のいずれかが高レベルで、完了信号CMP22、状態ラッチ信号STL2のいずれかが高レベルで、許可信号PER0〜PER3が高レベルのとき、選択信号SE23を活性化する。すなわち、選択信号SE23は、許可信号PER0〜PER3が全て高レベルで、リフレッシュアドレスREFADに対応するバンクBK3のリフレッシュが実行されておらず、かつ、バンクBK3が非動作中で、バンクBK0〜BK2がリフレッシュを完了しているか、動作中のときに活性化される。
【００６１】
第２優先回路４０の優先順は、優先回路３８と同様に、バンクBK0、BK1、BK2、BK3の順にされている。第１優先回路３８と第２優先回路４０とでは、第１優先回路３８が優先される。
図１２はリフレッシュカウンタ４２の詳細を示している。
リフレッシュカウンタ４２は、カウンタ４２ａと、ラッチ４２ｂ、４２ｃと、３つのANDゲートとを有している。カウンタ４２ａは、カウントアップ信号UPの立ち上がりエッジを受けてカウントアップする。ラッチ４２ｂは、カウントアップ信号UPの立ち上がりエッジに同期して、カウンタ４２ａのカウンタ値であるリフレッシュアドレス信号REFAD1を取り込み、取り込んだ信号をリフレッシュアドレス信号REFAD2として出力する。リフレッシュアドレス信号REFAD1は、アドレス選択信号ASEL1が高レベルのときにラッチ４２ｃに伝達される。リフレッシュアドレス信号REFAD2は、アドレス選択信号ASEL2が高レベルのときにラッチ４２ｃに伝達される。ラッチ４２ｃは、遅延リフレッシュ信号REFDの立ち上がりエッジに同期してリフレッシュアドレス信号REFAD1、REFAD2のいずれかを取り込み、取り込んだ信号をリフレッシュアドレスREFADとして出力する。
【００６２】
図１３は、上述したSDRAMのリフレッシュ動作の概要を示している。図において、長円で囲った“REF”、四角で囲った“REF”、および菱形で囲った“REF”は、それぞれ、リフレッシュアドレスREFADが“０”、“１”、および“２”のリフレッシュ動作を示している。図中の“Ａ”、“Ｒ”、“Ｐ”は、それぞれアクティブコマンド、読み出しコマンド、プリチャージコマンドの供給を示している。この例では、バースト長は“８”に設定されており、１回の読み出しコマンドの供給により、８つのデータが出力される。換言すれば、読み出しコマンドは、８クロック毎に供給可能である。
【００６３】
タイミング図の始まりにおいて、図１２に示したリフレッシュカウンタ４２のラッチ４２ｂは、リフレッシュアドレスREFAD1（＝０）を出力し、カウンタ４２ａは、リフレッシュアドレスREFAD2（＝１）を出力している。リフレッシュアドレスREFAD1、REFAD2に対応するバンクBK0〜BK3のリフレッシュは、いずれも実行されていない。
【００６４】
リフレッシュ発生回路１６（図１）は、第１の実施形態と同様に510ns毎にリフレッシュ要求信号REFRQを発生する。このSDRAMのtRAS（/RAS active time）の最大時間（タイミング仕様）は、2000nsにされている。具体的には、tRASの最大時間は、“（リフレッシュ要求の発生間隔）×（バンクの数）×（保持回路の数−１）”より小さくされている。リフレッシュアドレスREFAD1に対応する第１保持回路３４において未完了を示すバンクが動作中の場合、別のリフレッシュアドレスREFAD2に対応する第２保持回路３６において未完了を示す複数のバンクをリフレッシュ可能である。したがって、tRASの最大時間を、リフレッシュ要求の発生間隔に“（バンクの数）×（保持回路の数−１）”を乗じた時間より短くすることで、全てのリフレッシュ要求に対応して、バンクBK0〜BK3のいずれかを必ずリフレッシュすることができる。すなわち、一つのバンクを連続してアクセスできる最大時間を長くしても、全てのメモリセルを確実にリフレッシュできる。
【００６５】
この実施形態では、リフレッシュ要求が８回発生する期間（4080ns）にバンクBK0〜BK3でそれぞれ２回のリフレッシュが必要になる。
まず、バンクBK0の読み出し動作中にリフレッシュ要求信号REFRQが発生する（図１３（ａ））。図７に示した起動回路２２は、バンクBK1がリフレッシュ可能と判断し、リフレッシュ開始信号REFSを活性化する（図１３（ｂ））。
【００６６】
バンクBK1〜BK3は、非動作中であり、リフレッシュは完了していない。このため、図１０に示した第１優先回路３８は、許可信号PER1〜PER3を低レベルにしている。すなわち、リフレッシュアドレスREFAD1に対応するバンクがリフレッシュ可能な場合、図１１に示した第２優先回路４０のANDゲート４０ａ〜４０ｄは、いずれも活性化されない。したがって、リフレッシュアドレスREFAD1、REFAD2のリフレッシュが競合することはない。
【００６７】
第１優先回路３８のANDゲート２６ｂは、高レベルの状態ラッチ信号STL0、/STL1およびインバータを介して低レベルの完了信号CMP11を受け、選択信号SE11を高レベルに変化する。高レベルの選択信号SE11により、アドレス選択信号ASEL1は高レベルになる。リフレッシュカウンタ４２は、高レベルのアドレス選択信号ASEL1を受け、リフレッシュアドレス信号REFAD1（＝０）をリフレッシュアドレスREFADとして出力する（図１３（ｃ））。そして、リフレッシュアドレスREFADに対応するバンクBK1のリフレッシュ動作が実行される（図１３（ｄ））。
【００６８】
次のリフレッシュ要求信号REFRQが活性化されると、起動回路２２は、バンクBK2がリフレッシュ可能と判断し、リフレッシュ開始信号REFSを活性化する（図１３（ｅ））。第１優先回路３８のANDゲート２６ｃは、高レベルの完了信号CMP11、状態ラッチ信号/STL2、およびインバータを介して低レベルの完了信号CMP12を受け、選択信号SE12を高レベルに変化する。第２優先回路４０のANDゲート４０ａ〜４０ｄは、低レベルの許可信号PER2〜PER3を受けているため、いずれも活性化されない。そして、バンクBK2のリフレッシュ動作が実行される。（図１３（ｆ））。
【００６９】
次のリフレッシュ要求信号REFRQが活性化されたとき、バンクBK0は非動作中である。起動回路２２は、バンクBK0がリフレッシュ可能と判断し、リフレッシュ開始信号REFSを活性化する（図１３（ｇ））。第１優先回路３８のANDゲート２６ａは、高レベルの状態ラッチ信号/STL0、およびインバータを介して低レベルの完了信号CMP10を受け、選択信号SE10を高レベルに変化する。そして、バンクBK0のリフレッシュ動作が実行される。（図１３（ｈ））。
【００７０】
この後、アクティブコマンドが供給され、バンクBK3の読み出し動作が開始される（図１３（ｉ））。
次のリフレッシュ要求信号REFRQが発生する（図１３（ｊ））。バンクBK0、BK1、BK2は、リフレッシュを完了したため、完了信号CMP10、CMP11、CMP12は高レベルになる。バンクBK3は動作中のため、状態ラッチ信号STL3は、高レベルになる。この結果、許可信号PER0〜PER3は全て高レベルになり、第２優先回路４０の動作が可能になる。すなわち、リフレッシュアドレスREFAD1に対応するバンクBK0〜BK3がいずれもリフレッシュできない場合、第２優先回路４０が動作し、バンクBK0〜BK3がリフレッシュアドレスREFAD2を使用してリフレッシュされる。
【００７１】
第２優先回路４０は、インバータを介して低レベルの完了信号CMP20および高レベルの状態ラッチ信号/STL0を受け、選択信号SE20およびアドレス選択信号ASEL2を高レベルに変化する。
リフレッシュカウンタ４２は、高レベルのアドレス選択信号ASEL2を受け、リフレッシュアドレス信号REFAD2（＝１）をリフレッシュアドレスREFADとして出力する（図１３（ｋ））。そして、リフレッシュアドレスREFADに対応するバンクBK0のリフレッシュ動作が実行される（図１３（ｌ））。
【００７２】
この後、順次リフレッシュ要求信号REFRQが発生する（図１３（ｍ）、（ｎ））。バンクBK3は動作中であるため、リフレッシュアドレスREFAD（＝０）に対応するバンクBK3は、リフレッシュはできない。このため、リフレッシュアドレスREFAD（＝１）に対応するバンクBK1、BK2のリフレッシュ動作が実行される（図１３（ｏ）、（ｐ））。
【００７３】
次のリフレッシュ要求信号REFRQが発生したとき、リフレッシュできるバンクがないため、起動回路２２は、リフレッシュ要求を一時保持する。起動回路２２は、バンクBK3のプリチャージ動作が完了した後、リフレッシュ開始信号REFSを活性化する（図１３（ｑ））。そして、リフレッシュアドレスREFAD（＝０）に対応するバンクBK3のリフレッシュ動作が実行される（図１３（ｒ））。
【００７４】
バンクBK3のリフレッシュにより、図８に示した第１保持回路３４のラッチ２４ａが全てセットされ、カウントアップ信号UPが生成される。リフレッシュカウンタ４２のラッチ４２ｂは、カウンタ４２ａからのリフレッシュアドレスREFAD2を取り込み、リフレッシュアドレスREFAD1として出力する。カウンタ４２ａは、カウントアップする。この結果、リフレッシュアドレスREFAD1、REFAD2は、それぞれ“１”、“２”になる（図１３（ｓ））。第１保持回路３４には、第２保持回路３６の情報が転送される。第２保持回路３６のラッチ２４ａは、カウントアップ信号UPの活性化を受けてリセットされる。
【００７５】
次のリフレッシュ要求信号REFRQが発生したとき、起動回路２２は、バンクBK3がリフレッシュ可能と判断し、リフレッシュ開始信号REFSを活性化する（図１３（ｔ））。そして、リフレッシュアドレスREFAD（＝１）に対応するバンクBK3のリフレッシュ動作が実行される（図１３（ｕ））。
バンクBK3のリフレッシュにより、図８に示した第１保持回路３４のラッチ２４ａが再び全てセットされ、カウントアップ信号UPが生成される。リフレッシュアドレスREFAD1は、“２”になり、リフレッシュアドレスREFAD2は、“３”になる（図１３（ｖ））。第１保持回路３４には、第２保持回路３６の情報が転送される。第２保持回路３６のラッチ２４ａは、カウントアップ信号UPの活性化を受けてリセットされる。
【００７６】
この後、順次リフレッシュ要求信号REFRQが発生する（図１３（ｗ）、（ｘ））。バンクBK3が活性化されているため、リフレッシュアドレスREFAD（＝２）に対応するバンクBK2、BK0のリフレッシュが実行される（図１３（ｙ）、（ｚ））。
図１４および図１５は、図１３に示したタイミングのうち、2000ns〜4000nsの期間におけるリフレッシュ制御回路３２の動作を示している。図１４に示した３番目のリフレッシュ要求信号REFRQは、図１５に示した最初のリフレッシュ要求信号REFRQに対応する。
【００７７】
図１４のタイミング図の始まりにおいて、バンクBK2、BK3は、読み出し動作を実行しており、状態信号ST2、ST3が高レベルになっている。選択信号SEL0〜SEL3は、遅延リフレッシュ信号REFDが前回発生したときの選択信号SE10〜SE13、SE20〜SE23の状態を保持している。前回のリフレッシュ要求でリフレッシュアドレス（＝１）に対応してバンクBK0がリフレッシュされたため、選択信号SE20は、高レベルになっている。
【００７８】
状態ラッチ信号STL0〜STL3は、リフレッシュ要求信号REFRQが前回発生したときのバンクBK0〜BK3の状態を保持している。リフレッシュアドレスREFAD（＝０）に対応するリフレッシュは、バンクBK0〜BK2で完了している。リフレッシュアドレス（＝１）に対応するリフレッシュは、バンクBK0のみ完了している。このため、完了信号CM10〜CM12、CM20は、高レベルになっている。
【００７９】
リフレッシュ要求信号REFRQが発生すると、リフレッシュ開始信号REFS、遅延リフレッシュ信号REFD、およびリフレッシュパルスREFPが順次活性化される（図１４（ａ）、（ｂ））。図７に示した状態取込回路２８は、リフレッシュ開始信号REFSに同期して低レベルの状態信号ST0を取り込み、状態ラッチ信号STL0を低レベルに変化させる（図１４（ｃ））。図９に示した第２保持回路３６は、高レベルの完了信号CM20をリフレッシュ開始信号REFSに同期して完了信号CMP20として出力する（図示せず）。図１１に示した第２優先回路４０のANDゲート４０ａ、４０ｂは、完了信号CMP20の変化に応じて、選択信号SE20、SE21をそれぞれ低レベル、高レベルに変化させる（図１４（ｄ））。図７に示したバンク選択回路３０は、高レベルの選択信号SE21を受けて、選択信号SEL1を高レベルに変化させる（図１４（ｅ）。アドレス選択信号ASEL2は、高レベルの選択信号SE20を受けて、高レベルを保持する。図１２に示したリフレッシュカウンタ４２は、高レベルのアドレス選択信号ASEL2を受けて、リフレッシュアドレスREFAD2（＝１）をリフレッシュアドレスREFADとして出力する（図１４（ｆ））。そして、リフレッシュアドレスREFADに対応するバンクBK1のリフレッシュ動作が実行される。バンクBK1がリフレッシュされている期間、状態信号ST1は高レベルになる（図１４（ｇ））。
【００８０】
第２優先回路４０における選択信号SE21を受けるANDゲート４０ｅは、リフレッシュパルスREFPが高レベルの期間にセット信号SET21を高レベルに変化させる（図１４（ｈ））。第２保持回路３６のセット信号SET21を受けるラッチ３６ａは、完了信号CM21を高レベルに変化させる（図１４（ｉ））。状態信号ST2は、バンクBK2のプリチャージ動作が完了したときに低レベルに変化する（図１４（ｊ））。
【００８１】
次のリフレッシュ要求信号REFRQが発生し、リフレッシュ開始信号REFS、遅延リフレッシュ信号REFD、およびリフレッシュパルスREFPが順次活性化される（図１４（ｋ）、（ｌ））。
状態取込回路２８は、リフレッシュ開始信号REFSに同期して低レベルの状態信号ST2を取り込み、状態ラッチ信号STL2を低レベルに変化させる（図１４（ｍ））。第２保持回路３６は、リフレッシュ開始信号REFSに同期して、高レベルの完了信号CM21を完了信号CMP21として出力する（図示せず）。第２優先回路４０のANDゲート４０ｂ、４０ｃは、完了信号CMP21の変化に応じて、選択信号SE21、SE22をそれぞれ低レベル、高レベルに変化させる（図１４（ｎ））。バンク選択回路３０は、高レベルの選択信号SE22を受けて、選択信号SEL2を高レベルにする（図１４（ｏ））。アドレス選択信号ASEL2は、高レベルの選択信号SE21に応じて、高レベルを保持する。リフレッシュカウンタ４２は、高レベルのアドレス選択信号ASEL2により選択されるリフレッシュアドレスREFAD2（＝１）をリフレッシュアドレスREFADとして出力する（図１４（ｐ））。そして、リフレッシュアドレスREFADに対応するバンクBK2のリフレッシュ動作が実行される。バンクBK2がリフレッシュされている期間、状態信号ST2は高レベルになる（図１４（ｑ））。
【００８２】
第２優先回路４０における選択信号SE22を受けるANDゲート４０ｅは、リフレッシュパルスREFPが高レベルの期間にセット信号SET22を高レベルに変化させる（図１４（ｒ））。第２保持回路３６のセット信号SET22を受けるラッチ３６ａは、完了信号CM22を高レベルに変化させる（図１４（ｓ））。状態信号ST0は、バンクBK0に対応するアクティブコマンドを受けて高レベルに変化する（図１４（ｔ））。
【００８３】
図１５において、次のリフレッシュ要求信号REFRQが発生する（図１５（ａ））。このとき、リフレッシュアドレスREFAD1（＝０）のリフレッシュを実行していないバンクBK3は、読み出し動作を実行している。起動回路２２は、バンクBK3のプリチャージ動作の完了を待って、リフレッシュ開始信号REFSを活性化する（図１５（ｂ））。リフレッシュ開始信号REFSの活性化により、遅延リフレッシュ信号REFDおよびリフレッシュパルスREFPが順次活性化される（図１５（ｃ））。
【００８４】
状態取込回路２８は、リフレッシュ開始信号REFSに同期して高レベルの状態信号ST0および低レベルの状態信号ST3を取り込み、状態ラッチ信号STL0、STL3をそれぞれ高レベル、低レベルに変化させる（図１５（ｄ））。
このとき、第１保持回路３４は、低レベルの完了信号CM13に基づいて完了信号CMP13のみを低レベルにしている（図示せず）。第２保持回路３６は、低レベルの完了信号CM23に基づいて完了信号CMP23のみを低レベルにしている（図示せず）。第１優先回路３８のANDゲート２６ｄは、高レベルの状態ラッチ信号/STL3（低レベルの状態ラッチ信号STL3）を受けて、選択信号SE13を高レベルに変化させる（図１５（ｅ））。許可信号PER3は、低レベルの完了信号CMP13、低レベルの状態ラッチ信号STL3に応じて低レベルになる（図示せず）。第２優先回路４０のANDゲート４０ａ〜４０ｄは、低レベルの許可信号PER3を受けて非活性化される。このため、選択信号SE22は低レベルに変化する（図１５（ｆ））。
【００８５】
バンク選択回路３０は、高レベルの選択信号SE13を受けて、選択信号SEL3を高レベルにする（図１５（ｇ））。アドレス選択信号ASEL1は、高レベルの選択信号SE13を受けて高レベルに変化する。アドレス選択信号ASEL2は、低レベルの選択信号SE22を受けて低レベルに変化する（図１５（ｈ））。リフレッシュカウンタ４２は、高レベルのアドレス選択信号ASEL1を受け、リフレッシュアドレスREFAD1（＝０）をリフレッシュアドレスREFADとして出力する（図１５（ｉ））。そして、リフレッシュアドレスREFADに対応するバンクBK3のリフレッシュ動作が実行される。バンクBK3がリフレッシュされている期間、状態信号ST3は高レベルになる（図１５（ｊ））。
【００８６】
第１優先回路３８における選択信号SE13を受けるANDゲート２６ｅは、リフレッシュパルスREFPが高レベルの期間にセット信号SET13を高レベルに変化させる（図１５（ｋ）））。第１保持回路３４のセット信号SET13を受けるラッチ３４ａは、完了信号CM13を高レベルに変化させる（図１５（ｌ））。そして、完了信号CMPおよびカウントアップ信号UPが生成される（図１５（ｍ））。
【００８７】
第１保持回路３４のラッチ３４ａは、カウントアップ信号UPに同期して、第２保持回路が出力する完了信号CMP20〜CMP23をそれぞれ取り込む。すなわち、第２保持回路３６に保持されている情報が、第１保持回路３４に転送される（図１５（ｎ））。第２保持回路３６のラッチ３６ａは、カウントアップ信号UPに同期して、リセットされる（図１５（ｏ））。リフレッシュカウンタ４２は、カウントアップ信号UPに同期して、リフレッシュアドレスREFAD2をラッチ４２ｂに転送し、リフレッシュアドレスREFAD2をカウントアップする（図１５（ｐ））。
【００８８】
次のリフレッシュ要求信号REFRQが発生し、リフレッシュ開始信号REFS、遅延リフレッシュ信号REFD、およびリフレッシュパルスREFPが順次活性化される（図１５（ｑ）、（ｒ））。
状態取込回路２８は、リフレッシュ開始信号REFSに同期して低レベルの状態信号ST3を再び取り込み、状態ラッチ信号STL3を低レベルに保持する（図１５（ｓ））。
【００８９】
このとき、第１保持回路３４は、低レベルの完了信号CM13に基づいて完了信号CMP13のみを低レベルにしている（図示せず）。第２保持回路３６は、低レベルの完了信号CM21〜CM23に基づいて全ての完了信号CMP21〜CMP23を低レベルにしている（図示せず）。第１優先回路３８のANDゲート２６ｄは、高レベルの状態ラッチ信号/STL3（低レベルの状態ラッチ信号STL3）を受けて、選択信号SE13を高レベルに保持する（図１５（ｔ））。許可信号PER3は、低レベルの完了信号CMP13、状態ラッチ信号STL3に応じて低レベルになる。第２優先回路４０のANDゲート４０ａ〜４０ｄは、低レベルの許可信号を受けて非活性化される。
【００９０】
バンク選択回路３０は、高レベルの選択信号SE13を受けて、選択信号SEL3を高レベルに保持する（図１５（ｕ））。アドレス選択信号ASEL1、ASEL2は、それぞれ高レベル、低レベルに保持される（図１５（ｖ））。リフレッシュカウンタ４２は、高レベルのアドレス選択信号ASEL1を受け、リフレッシュアドレスREFAD1（＝１）をリフレッシュアドレスREFADとして出力する（図１５（ｗ））。そして、リフレッシュアドレスREFADに対応するバンクBK3のリフレッシュ動作が実行される。バンクBK3がリフレッシュされている期間、状態信号ST3は高レベルになる（図１５（ｘ））。
【００９１】
第１優先回路３８における選択信号SE13を受けるANDゲート２６ｅは、リフレッシュパルスREFPが高レベルの期間にセット信号SET13を高レベルに変化させる（図１５（ｙ）））。第１保持回路３４のセット信号SET13を受けるラッチ３４ａは、完了信号CM13を高レベルに変化させる（図１５（ｚ））。そして、完了信号CMPおよびカウントアップ信号UPが生成され（図１５（Ａ））、上述と同様に、第２保持回路３６に保持されている情報が、第１保持回路３４に転送される（図１５（Ｂ））。第２保持回路３６のラッチ３６ａは、カウントアップ信号UPに同期してリセットされる（図１５（Ｃ））。リフレッシュカウンタ４２は、カウントアップ信号UPに同期してリフレッシュアドレスREFAD2をラッチ４２ｂに転送し、リフレッシュアドレスREFAD2をカウントアップする（図１５（Ｄ））。
【００９２】
この実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、この実施形態では、連続する２つのリフレッシュアドレス信号REFAD1、REFAD2を同時に生成し、これ等アドレスREFAD1、REFAD2に対応する第１保持回路３４、第２保持回路３６を形成した。このため、リフレッシュの完了・未完了の情報を、２つのアドレスREFAD1、REFAD2について保持することができる。この結果、リフレッシュアドレスREFAD1に対応するメモリセルをリフレッシュすべきバンクが動作中のときに、別のバンクのリフレッシュアドレスREFAD2に対応するメモリセルをリフレッシュできる。したがって、一つのバンクについて連続してアクセスできるtRASを長くすることができる。この例では、tRASの最大時間を第１の実施形態に比べ４倍にできる。この結果、一般にページ動作と称する連続アクセスの最大回数を増やすことができる。
【００９３】
２つのリフレッシュアドレスREFAD1、REFAD2を、カウンタ４２ａと、前回のカウンタ値を保持するラッチ４２ｂとにより生成した。すなわち、簡易な回路で２つのリフレッシュアドレスREFAD1、REFAD2を生成できる。
第１保持回路３４のラッチ３４ａが全てセットされたことに基づいて、第２保持回路３６のラッチ３６ａが保持する情報をラッチ３４ａに転送し、この後ラッチ３６ａをリセットした。同時に、カウンタ４２ａのカウント値（リフレッシュアドレス信号REFAD2）をラッチ４２ｂに転送し、この後カウンタ４２ａをカウントアップした。このため、２つのリフレッシュアドレスREFAD1、REFAD2を使用してバンクBK0〜BK3をリフレッシュする場合にも、保持回路３４、３６が保持する情報と、リフレッシュアドレスREFAD1、REFAD2とを常に対応させることができ、バンクBK0〜BK3のメモリセルを確実にリフレッシュできる。
【００９４】
第１保持回路３４および第２保持回路３６にそれぞれ対応して、第１優先回路３８およびこの第１優先回路３８より優先度の低い第２優先回路４０を形成した。そして、４つのバンクBK0〜BK3内において、２つのリフレッシュアドレスREFAD1、REFAD2で選択される８つのリフレッシュ領域について、リフレッシュの優先順を決めた。このため、４つのバンクBK0〜BK3を有し、複数のリフレッシュアドレスが生成される場合においても、リフレッシュを競合することなく実行できる。
【００９５】
図１６は、本発明に関連する半導体メモリの第３の実施形態を示している。第１の実施形態で説明した信号と同一の信号については、同一の符号を付けている。
この実施形態では、リフレッシュ制御回路４４が第１の実施形態のリフレッシュ制御回路１８と相違している。その他の構成は、第１の実施形態と同一である。本実施形態の半導体メモリは、４つのバンクBK0〜BK3を有し、最大クロック周波数が１０ＭＨｚの６４ＭビットSDRAMとして形成されている。リフレッシュ要求信号REFRQの発生間隔は、510nsにされている。
【００９６】
リフレッシュ制御回路４４は、リフレッシュの起動回路４６、遅延回路４８、保持回路５０、リフレッシュカウンタ５２、および状態取込回路５４を有している。
起動回路４６は、リフレッシュ要求信号REFRQおよびプリチャージ終了信号PREENDを受け、リフレッシュ開始信号REFSを出力している。プリチャージ終了信号PREENDは、プリチャージ動作の終了後に活性化される高レベルのパルス信号である。
【００９７】
保持回路５０は、パワーオンリセット信号POR、リフレッシュ開始信号REFS、リフレッシュタイミング信号REFT、および状態ラッチ信号STL0〜STL3を受け、カウントアップ信号UP、選択信号SEL0〜SEL3を出力している。リフレッシュタイミング信号REFTは、リフレッシュ開始信号REFSを遅延回路４８で遅延させた信号と、プリチャージ終了信号PREENDとのOR論理をとった信号である。
【００９８】
リフレッシュカウンタ５２は、カウントアップ信号UPの立ち上がりエッジに同期してリフレッシュアドレスREFADを１つ増加させる。
状態取込回路５４は、第１の実施形態の状態ラッチ回路２８のラッチ２８ａを有している。状態取込回路５４は、リフレッシュタイミング信号REFTの立ち上がりエッジに同期して状態信号ST0〜ST3を取り込み、取り込んだ信号を状態ラッチ信号STL0〜STL3として出力する。
【００９９】
図１７は、起動回路４６の詳細を示している。
起動回路４６は、フリップフロップ４６ａ、４６ｂ、４６ｃ、遅延回路４６ｄ、４６ｅ、パルス生成回路４６ｆ、および複数のインバータを有している。フリップフロップ４６ａは、リフレッシュ要求信号REFRQの活性化（高レベル）に応じてセットされ、リフレッシュラッチ信号REFLを高レベルにし、リフレッシュリセット信号REFRの活性化（低レベル）に応じてリセットされ、リフレッシュラッチ信号REFLを低レベルにする。フリップフロップ４６ａは、リフレッシュ要求信号REFRQを保持するバッファとして動作する。
【０１００】
フリップフロップ４６ｂは、プリチャージ終了信号PREENDの活性化（高レベル）に応じてセットされ、プリチャージラッチ信号PRELを高レベルにし、遅延プリチャージ信号/PREDの活性化（低レベル）に応じてリセットされ、プリチャージラッチ信号PRELを低レベルにする。遅延プリチャージ信号/PREDは、プリチャージ終了信号PREENDの反転信号を遅延回路４６ｄを介して遅らせた信号である。遅延回路４６ｄの遅延時間は、リフレッシュ動作の判定に必要な時間に設定されている。
【０１０１】
フリップフロップ４６ｃは、プリチャージラッチ信号PRELの活性化時に、リフレッシュラッチ信号REFLの受け付けを禁止し、プリチャージラッチ信号PRELの非活性化時に、リフレッシュラッチ信号REFLをリフレッシュアクティブ信号REFACTとして伝達する。
パルス発生回路４６ｆは、リフレッシュアクティブ信号REFACTの立ち上がりエッジに同期して、高レベルのリフレッシュパルスREFPを発生する。遅延回路４６ｅは、リフレッシュ開始信号REFSの反転信号を所定の時間遅らせ、リフレッシュリセット信号REFRを生成する。遅延回路４６ｅにより、リフレッシュラッチ信号REFLのパルス幅が所定の値に確保される。
【０１０２】
図１８は、保持回路５０の詳細を示している。
保持回路５０は、２ビットのカウンタ５０ａ、カウンタ５０ａの出力をデコードするデコーダ５０ｂ、４つのRSフリップフロップ５０ｃ、４つの遅延回路５０ｄ、および出力回路５０ｅを有している。
カウンタ５０ａは、リフレッシュ開始信号REFSの立ち下がりエッジに同期してカウントアップし、下位ビットに対応するカウント信号RBA0および上位ビットに対応するRBA1を出力する。
【０１０３】
デコーダ５０ｂは、４つの３入力ANDゲートを有している。ANDゲートは、それぞれ、リフレッシュ開始信号REFSの高レベル時に、カウント信号RBA0、RBA1に応じて、カウンタ値“０”に対応する選択信号BS0、カウンタ値“１”に対応する選択信号BS1、カウンタ値“２”に対応する選択信号BS2、カウンタ値“３”に対応する選択信号BS3のいずれかを活性化する。
【０１０４】
RSフリップフロップ５０ｃは、セット端子Sでそれぞれ選択信号BS0〜BS3を受け、リセット端子Rでそれぞれ選択信号SEL0〜SEL3を遅延させた遅延信号とパワーオンリセット信号PORとのOR論理を受けている。すなわち、RSフリップフロップ５０ｃは、選択信号BS0〜BS3の活性化を受けたときに完了信号CMP0〜CMP3をそれぞれ活性化し、選択信号SEL0〜SEL3の遅延信号またはパワーオンリセット信号PORの活性化を受けたときに完了信号CMP0〜CMP3をそれぞれ非活性化する。ここで、選択信号BS0〜BS3、SEL0〜SEL3、および完了信号CMP0〜CMP3の末尾の数字は、バンクの番号に対応している。
【０１０５】
遅延回路５０ｄは、選択信号SEL0〜SEL3をそれぞれ所定の時間遅延させ、遅延信号として出力する。選択信号SEL3を遅延させた遅延信号は、インバータを介してカウントアップ信号UPとして出力される。
出力回路５０ｅは、それぞれ状態ラッチ信号STL0〜STL3が低レベル、かつリフレッシュタイミング信号REFTの高レベルの期間に活性化され、完了信号CMP0〜CMP3を選択信号SEL0〜SEL3として出力する。すなわち、出力回路５０ｅは、完了信号CMP0〜CMP3の活性化を受け、対応するバンクBK0〜BK3が非動作中であるときに、選択信号SEL0〜SEL3を活性化する。
【０１０６】
図１９は、起動回路４６の動作を示している。
まず、リフレッシュ要求信号REFRQが、プリチャージ終了信号PREENDより早く活性化された場合（図１９（ａ））、図１７に示したフリップフロップ４６ａは、リフレッシュラッチ信号REFLを活性化する（図１９（ｂ））。
【０１０７】
フリップフロップ４６ｃは、リフレッシュラッチ信号REFLの高レベルに応じてリセットされ、リフレッシュアクティブ信号REFACTを、高レベルに変化させる（図１９（ｃ））。パルス発生回路４６ｆは、リフレッシュアクティブ信号REFACTの立ち上がりエッジに同期してリフレッシュ開始信号REFSを活性化する（図１９（ｄ））。遅延回路４６ｅは、リフレッシュ開始信号REFSの反転信号を所定時間遅らせ、リフレッシュリセット信号REFRとして出力する（図１９（ｅ））。フリップフロップ４６ａは、リフレッシュリセット信号REFRの立ち下がりエッジに応じてリセットされ、リフレッシュラッチ信号REFLを低レベルに変化させる（図１９（ｆ））。フリップフロップ４６ｃは、リフレッシュラッチ信号REFLの低レベルに応じてセットされ、リフレッシュアクティブ信号REFACTを低レベルに変化させる（図１９（ｇ））。
【０１０８】
フリップフロップ４６ｂは、プリチャージ終了信号PREENDが活性化に応じてプリチャージラッチ信号PRELを活性化する（図１９（ｈ））。しかし、フリップフロップ４６ｃは、リフレッシュラッチ信号REFLの活性化期間には、プリチャージラッチ信号PRELによっては動作しない。遅延回路４６ｄは、プリチャージ終了信号PREENDの反転信号を所定時間遅らせ、遅延プリチャージ信号/PREDとして出力する（図１９（ｉ））。フリップフロップ４６ｂは、遅延プリチャージ信号PREDの立ち下がりエッジに応じてリセットされ、プリチャージラッチ信号PRELを低レベルに変化させる（図１９（ｊ））。
【０１０９】
このように、プリチャージ動作の完了から所定の時間以後にリフレッシュ要求信号REFRQが発生した場合、リフレッシュ要求信号REFRQに同期してリフレッシュ開始信号REFSが活性化される。
一方、プリチャージ終了信号PREENDが、リフレッシュ要求信号REFRQより早く活性化された場合（図１９（ｋ））、プリチャージラッチ信号PRELは、リフレッシュラッチ信号REFLより早く活性化される（図１９（ｌ））。そして、フリップフロップ４６ｃは、プリチャージラッチ信号PRELが高レベルの期間、リフレッシュラッチ信号REFLの受け付けを禁止する。この後、プリチャージラッチ信号PRELの非活性化に応じて、リフレッシュアクティブ信号REFACTが活性化され（図１９（ｍ））、リフレッシュ開始信号REFSが活性化される（図１９（ｎ））。すなわち、プリチャージ動作の完了から所定の時間が経過していないときにリフレッシュ要求信号REFRQが発生した場合、リフレッシュ開始信号REFSの活性化は、所定の期間遅らされる。このように、プリチャージ動作の完了からリフレッシュ動作の判定期間、リフレッシュ要求信号REFRQの受け付けをマスクすることで、例えば、誤ったアドレスのメモリセルをリフレッシュすることが防止される。
【０１１０】
図２０は、上述したSDRAMのリフレッシュ動作の概要を示している。図において、長円で囲った“REF”および四角で囲った“REF”は、それぞれ、リフレッシュアドレスREFADが“０”および“１”のリフレッシュ動作を示している。図中の“Ａ”、“Ｒ”、“Ｐ”は、それぞれアクティブコマンド、読み出しコマンド、プリチャージコマンドの供給を示している。
【０１１１】
この例では、SDRAMは、バンクBK0〜BK3に対して、それぞれアクティブコマンド、読み出しコマンド、およびプリチャージコマンドを受け、順次、バースト読み出し動作を実行する。バースト長は“２”に設定されており、１回の読み出しコマンドＲの供給により、連続して２つのデータが出力される。tRASの最大時間（タイミング仕様）は、500nsに設定され、リフレッシュ要求信号REFRQの発生間隔は、510nsに設定されている。図１８に示した保持回路５０は、リフレッシュ要求信号REFRQに同期して変化するカウント信号RBA0、RBA1に応じて、バンクBK0〜BK3にそれぞれ対応するRSフリップフロップ５０ｃを順次セットする。すなわち、この実施形態では、発生したリフレッシュ要求信号REFRQに応答してリフレッシュされるバンクBK0〜BK3は、カウンタ５０ａのカウンタ値により決められる。
【０１１２】
タイミング図において、バンクBK0、BK1に対応するリフレッシュ要求信号REFRQが順次発生する（図２０（ａ）、（ｂ））。バンクBK0、BK1は、いずれも動作していないため、保持回路５０は、リフレッシュ開始信号REFSを受け、図示しない選択信号SEL0、SEL1を順次活性化する。そして、バンクBK0、BK1のリフレッシュ動作が実行される（図２０（ｃ）、（ｄ））。
【０１１３】
次に、バンクBK2、BK3に対応するリフレッシュ要求信号REFRQが順次発生する（図２０（ｅ）、（ｆ））。バンクBK2、BK3は、それぞれ動作しているため、保持回路５０は、受けたリフレッシュ開始信号REFSを保持し、バンクBK2、BK3が非動作状態になった後、図示しない選択信号SEL2、SEL3を順次活性化する。そして、バンクBK2、BK3のリフレッシュ動作が実行される（図２０（ｇ）、（ｈ））。選択信号SEL3の活性化により、図示しないカウントアップ信号UPが活性化され、リフレッシュアドレスREFADが“０”から“１”に変化する（図２０（ｉ））。次のリフレッシュ要求信号REFRQに同期して再びバンクBK0のリフレッシュ動作が実行される（図２０（ｊ））。このように、SDRAMは、外部から供給されるコマンドとは無関係に内部回路を制御し、リフレッシュ動作を実行する。すなわち、リフレッシュ動作は、外部から認識されることなく実行される。
【０１１４】
図２１は、図２０に示したタイミングのうち、100ns〜1120nsの期間におけるリフレッシュ制御回路４４の動作を示している。
まず、バンクBK0に対応するリフレッシュ要求信号REFRQが発生し、リフレッシュ開始信号REFSが活性化される（図２１（ａ））。図１８に示したデコーダ５０ｂは、リフレッシュ開始信号REFSの活性化に同期して選択信号BS0を活性化する（図２１（ｂ））。図１６に示した遅延回路４８は、リフレッシュ開始信号REFSの活性化に基づいて、リフレッシュタイミング信号REFTを活性化する（図２１（ｃ））。選択信号BS0に対応するRSフリップフロップ５０ｃは、完了信号CMP0を活性化する（図２１（ｄ））。図１８に示したカウンタ５０ａは、リフレッシュ開始信号REFSの立ち下がりエッジに同期して、RBA0を高レベルにし、カウンタ値を“１”にする（図２１（ｅ））。出力回路５０ｅは、高レベルの完了信号CMP0を受け、リフレッシュタイミング信号REFTの活性化に同期して選択信号SEL0を活性化する（図２１（ｆ））。選択信号SEL0の活性化によりバンクBK0のリフレッシュ動作が実行される。リフレッシュ動作中、状態信号ST0が高レベルに変化する（図２１（ｇ））。選択信号SEL0の活性化から所定の時間後に、RSフリップフロップ５０ｃがリセットされ、完了信号CMP0が非活性化される（図２１（ｈ））。この後、バンクBK0の通常動作が実行され、状態信号ST0が再び高レベルになる（図２１（ｉ））。通常動作後のプリチャージ動作が完了すると、プリチャージ終了信号PREENDが活性化され、リフレッシュタイミング信号REFTが活性化される（図２１（ｊ））。
【０１１５】
次に、バンクBK1に対応するリフレッシュ要求信号REFRQが発生し、リフレッシュ開始信号REFSが活性化される（図２１（ｋ））。リフレッシュ開始信号REFSの活性化に同期してカウンタ値“１”に対応する選択信号BS1およびリフレッシュタイミング信号REFTが活性化される（図２１（ｌ））。カウンタ５０ａは、リフレッシュ開始信号REFSの立ち下がりエッジに同期してカウンタ値を“２”にする（図２１（ｍ））。この後、上述と同様にバンクBK1がリフレッシュされる。バンクBK1は、リフレッシュ動作後に通常動作を開始する（図２１（ｎ））。バンクBK2は、バンクBK1の動作中に通常動作を開始する（図２１（ｏ））。
【０１１６】
図２２は、図２０に示したタイミングのうち、1120ns〜2140nsの期間におけるリフレッシュ制御回路４４の動作を示している。
まず、バンクBK2に対応するリフレッシュ要求信号REFRQが発生し、リフレッシュ開始信号REFSが活性化される（図２２（ａ））。リフレッシュ開始信号REFSの活性化に同期してカウンタ値“２”に対応する選択信号BS2およびリフレッシュタイミング信号REFTが活性化される（図２２（ｂ））。選択信号BS2の活性化に応じて完了信号CMP2が活性化される（図２２（ｃ））。カウンタ５０ａは、リフレッシュ開始信号REFSの立ち下がりエッジに同期してカウンタ値を“３”にする（図２２（ｄ））。図１６に示した状態取込回路５４は、リフレッシュタイミング信号REFTの立ち上がりエッジに同期して状態信号ST0〜ST3を取り込み、状態ラッチ信号STL1、STL2を高レベルに変化させる（図２２（ｅ））。出力回路５０ｅの完了信号CMP2を受けるANDゲートは、高レベルの状態ラッチ信号STL2をインバータを介して受け、非活性化される。このため、選択信号SEL2は活性化されない（図２２（ｆ））。
【０１１７】
バンクBK1の通常動作が完了し、プリチャージ終了信号PREENDが活性化され、リフレッシュタイミング信号REFTが活性化される（図２２（ｇ））。このとき、状態ラッチ信号STL2は高レベルを保持しているため、選択信号SEL2は活性化されない。次に、バンクBK2の通常動作が完了し、プリチャージ終了信号PREENDが活性化され、リフレッシュタイミング信号REFTが活性化される（図２２（ｈ））。状態取込回路５４は、リフレッシュタイミング信号REFTに同期して状態ラッチ信号STL2を低レベルに変化させる（図２２（ｉ））。出力回路５０ｅは、バンクBK2が非動作状態（状態ラッチ信号STL2の低レベル）になったことに基づいて選択信号SEL2を活性化する（図２２（ｊ））。そして、バンクBK2のリフレッシュ動作が実行される。このように、カウンタ値が示すバンクが動作中の場合、その動作の完了を待ってリフレッシュ動作が実行される。tRAS（500ns）が、リフレッシュ要求間隔（510ns）より短いため、バンクは、リフレッシュ要求間隔内に必ずアイドル状態になり、リフレッシュされる。
【０１１８】
次に、バンクBK3に対応するリフレッシュ要求信号REFRQが発生し、リフレッシュ開始信号REFSが活性化される（図２２（ｋ））。リフレッシュ開始信号REFSの活性化に同期してカウンタ値“３”に対応する選択信号BS3およびリフレッシュタイミング信号REFTが活性化される（図２２（ｌ））。選択信号BS3の活性化に応じて完了信号CMP3が活性化される（図２２（ｍ））。カウンタ５０ａは、リフレッシュ開始信号REFSの立ち下がりエッジに同期してカウンタ値を再び“０”にする（図２２（ｎ））。バンクBK3が動作中のため、リフレッシュタイミング信号REFTの立ち上がりエッジに同期して状態ラッチ信号STL3が高レベルに変化する（図２２（ｏ））。このため、選択信号SEL3は活性化されない（図２２（ｐ））。
【０１１９】
この後、バンクBK3の通常動作が完了に伴い、選択信号SEL3が活性化され（図２２（ｑ））、バンクBK3のリフレッシュ動作が実行される。遅延回路５０ｄにより、選択信号SEL3の活性化から所定時間遅れて、カウントアップ信号UP（負論理）が活性化される（図２２（ｒ））。図１６に示したリフレッシュカウンタ５２は、カウントアップ信号UPの立ち上がりエッジに同期してカウントアップし、リフレッシュアドレスREFADDを“０”から“１”に変化させる（図２２（ｓ））。
【０１２０】
この実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、この実施形態では、プリチャージ動作の完了からリフレッシュ動作の判定期間、リフレッシュ要求信号REFRQの受け付けをマスクしたので、誤ったアドレスのメモリセルをリフレッシュすることを防止できる。
２ビットのカウンタ５０ａにより、リフレッシュ要求信号REFRQに応じてリフレッシュすべきバンクを指定した。この結果、バンクBK0〜BK3のリフレッシュ動作を分散でき、ピーク電流を下げることができる。
【０１２１】
図２３は、本発明に関連する半導体メモリの第４の実施形態を示している。第３の実施形態で説明した回路・信号と同一の回路・信号については、同一の符号を付けている。
この実施形態では、リフレッシュ制御回路５８が第１の実施形態のリフレッシュ制御回路１８と相違している。その他の構成は、第１の実施形態と同一である。本実施形態の半導体メモリは、４つのバンクBK0〜BK3を有し、最大クロック周波数が１０ＭＨｚの６４ＭビットSDRAMとして形成されている。リフレッシュ要求信号REFRQの発生間隔は、2040nsにされている。また、SDRAMは、全バンクBK0〜BK3のプリチャージを同時に行うプリチャージオールコマンドを有している。
【０１２２】
リフレッシュ制御回路５８は、第３の実施形態と同一の起動回路４６、遅延回路４８、リフレッシュカウンタ５２、および状態取込回路５４と、保持回路６０、フリップフロップ６２とを有している。
保持回路６０は、パワーオンリセット信号POR、リフレッシュ開始信号REFS、リフレッシュタイミング信号REFT、および状態ラッチ信号STL0〜STL3を受け、完了信号CMP0〜CMP3、選択信号SEL0〜SEL3を出力している。フリップフロップ６２は、リフレッシュ開始信号REFSの活性化に基づいてカウントアップ信号UPを低レベルに変化させ、完了信号CMP0〜CMP3が全て非活性化したことに基づいてカウントアップ信号UPを高レベルにする。
【０１２３】
図２４は、保持回路６０の詳細を示している。
保持回路６０は、第３の実施形態の保持回路５０（図１８）からカウンタ５０ａおよびデコーダ５０ｂを除いて構成されている。保持回路６０のRSフリップフロップ５０ｃは、リフレッシュ開始信号REFSをセット端子Sで直接受けている。すなわち、この実施形態では、リフレッシュ要求が発生し、リフレッシュ開始信号REFSが活性化されると、全てのRSフリップフロップ５０ｃがセットされ、完了信号CMP0〜CMP3が活性化される。バンク毎にリフレッシュ要求を発生しなくてよいため、リフレッシュ要求の間隔は、第３の実施形態の４倍の2040nsに設定されている。
【０１２４】
図２５は、上述したSDRAMのリフレッシュ動作の概要を示している。この例では、バンクBK1に対応するアクティブコマンドＡが時刻100nsに供給され、バンクBK1は、時刻1200nsまで通常動作を実行する。バンクBK0、BK2、BK3の通常動作の実行タイミングは、第３の実施形態（図２０）と同一である。バースト長は“２”に設定されている。tRASの最大時間（タイミング仕様）は、2000nsに設定されている。
【０１２５】
図２３に示した保持回路６０は、リフレッシュ要求信号REFRQに同期して図示しない完了信号CMP0〜CMP3を活性化する。そして、非動作中のバンクBK0、BK2、BK3の選択信号SEL0、SEL2、SEL3が活性化され、これ等バンクのリフレッシュ動作が同時に実行される（図２５（ａ））。次に、バンクBK1のプリチャージ動作が完了した後、バンクBK1のリフレッシュ動作が実行される（図２５（ｂ））。全てのバンクBK0〜BK3のリフレッシュが完了した後、リフレッシュアドレスREFADが“０”から“１”に変更される（図２５（ｃ））。
【０１２６】
最初のリフレッシュ要求から2040ns後、次のリフレッシュ要求が発生する（図２５（ｄ））。このとき、バンクBK0〜BK3は、いずれも動作していないため、同時にリフレッシュされる（図２５（ｅ））。この例においても、リフレッシュ動作は、外部から認識されることなく実行される。
【０１２７】
図２６は、図２５に示したタイミングのうち、100ns〜1120nsの期間におけるリフレッシュ制御回路５８の動作を示している。
この実施形態では、リフレッシュ要求信号REFRQが発生し、リフレッシュ開始信号REFSが活性化されると（図２６（ａ））、全てのバンクBK0〜BK3に対応する完了信号CMP0〜CMP3が活性化される（図２６（ｂ））。リフレッシュ開始信号REFSの活性化により、リフレッシュタイミング信号REFTが活性化され（図２６（ｃ））、カウントアップ信号UPが低レベルに変化する（図２６（ｄ））。リフレッシュタイミング信号REFTの活性化時に動作しているバンクBK1に対応して、状態ラッチ信号STL1が高レベルに変化する（図２６（ｅ））。
【０１２８】
図２４に示した出力回路５０ｅは、高レベルの完了信号CMP0〜CMP3を受け、リフレッシュタイミング信号REFTの活性化に同期して、低レベルの状態ラッチ信号STL0、STL2、STL3に対応する選択信号SEL0、SEL2、SEL3を活性化する（図２６（ｆ））。そして、非動作中のバンクBK0、BK2、BK3が同時にリフレッシュされる（図２６（ｇ））。この後、バンクBK0の通常動作が実行され、この期間状態信号ST0が高レベルになる（図２６（ｈ））。通常動作後のプリチャージ動作が完了すると、リチャージ終了信号PREENDが活性化され、リフレッシュタイミング信号REFTが活性化される（図２６（ｉ））。次に、バンクBK2の通常動作が実行され、状態信号ST2が高レベルになる（図２６（ｊ））。この時点で、リフレッシュアドレスREFAD（＝“０”）でリフレッシュされていないバンクは、BK1だけである。
【０１２９】
図２７は、図２５に示したタイミングのうち、1120ns〜2140nsの期間におけるリフレッシュ制御回路５８の動作を示している。
バンクBK1の通常動作が完了し、プリチャージ動作が完了すると、状態信号ST1が低レベルに変化し（図２７（ａ））、プリチャージ終了信号PREENDおよびリフレッシュタイミング信号REFTが活性化される（図２７（ｂ））。リフレッシュタイミング信号REFTの活性化に基づいて、状態ラッチ信号STL1が低レベルに変化し（図２７（ｃ））、選択信号SEL1が活性化される（図２７（ｄ））。そして、バンクBK1のリフレッシュ動作が実行される。
【０１３０】
選択信号SEL1の活性化から所定の時間後に、バンクBK1に対応するRSフリップフロップ５０ｃがリセットされ、完了信号CMP1が非活性化される（図２７（ｅ））。図２３に示したフリップフロップ６２は、完了信号CMP0〜CMP3が全て低レベルになったことに基づいて、カウントアップ信号UPを高レベルに変化させる（図２７（ｆ））。そして、リフレッシュアドレスREFADが“０”から“１”に変化する（図２７（ｇ））。
【０１３１】
この後、バンクBK2、BK3の通常動作が順次完了し（図２７（ｈ）、（ｉ））、プリチャージ終了信号PREENDおよびリフレッシュタイミング信号REFTが活性化される（図２７（ｊ）、（ｋ））。
この実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、この実施形態では、バンク毎にリフレッシュ要求を発生しなくてよいため、リフレッシュ要求の間隔を、第３の実施形態の４倍の2040nsに設定できる。
【０１３２】
図２８は、本発明に関連する半導体メモリの第５の実施形態を示している。第３の実施形態で説明した回路・信号と同一の回路・信号については、同一の符号を付けている。
この実施形態では、リフレッシュ制御回路６４が第１の実施形態のリフレッシュ制御回路１８と相違している。その他の構成は、第１の実施形態と同一である。本実施形態の半導体メモリは、４つのバンクBK0〜BK3を有し、最大クロック周波数が１０ＭＨｚの６４ＭビットSDRAMとして形成されている。リフレッシュ要求信号REFRQの発生間隔は、510nsにされている。また、SDRAMは、全バンクBK0〜BK3のプリチャージを同時に行うプリチャージオールコマンドを有している。
【０１３３】
リフレッシュ制御回路６４は、第３の実施形態と同一の起動回路４６、遅延回路４８、および状態取込回路５４と、保持回路６６、リフレッシュアドレス制御回路６８とを有している。
保持回路６６は、パワーオンリセット信号POR、リフレッシュ開始信号REFS、リフレッシュタイミング信号REFT、および状態ラッチ信号STL0〜STL3を受け、完了信号CMP0〜CMP3、選択信号SEL0〜SEL3、選択信号BS3、およびリフレッシュアドレスを選択するアドレス選択信号RAC0〜RAC3を出力している。
【０１３４】
リフレッシュアドレス制御回路６８は、パワーオンリセット信号POR、完了信号CMP0〜CMP3、アドレス選択信号RAC0〜RAC3、および選択信号BS3を受け、リフレッシュアドレス信号REFAD0、REFAD1を出力している。
図２９は、保持回路６６の詳細を示している。
保持回路６６は、第３の実施形態の保持回路５０（図１８）にバンクBK0〜BK3にそれぞれ対応するトグルフリップフロップ６６ａを追加して構成されている。トグルフリップフロップ６６ａは、電源オン時に活性化されるパワーオンリセット信号PORによりリセットされ、その後、選択信号SEL0〜SEL3の立ち下がりエッジに同期してそれぞれアドレス選択信号RAC0〜RAC3のレベルを反転する。すなわち、アドレス選択信号RAC0〜RAC3は、バンクBK0〜BK3でリフレッシュが実行されたときに反転する。リフレッシュは、アドレス選択信号RAC0〜RAC3が低レベルのとき、リフレッシュアドレスREFAD0を使用して実行され、アドレス選択信号RAC0〜RAC3が高レベルのとき、リフレッシュアドレスREFAD1を使用して実行される。
【０１３５】
図３０は、リフレッシュアドレス制御回路６８の詳細を示している。
リフレッシュアドレス制御回路６８は、トグルフリップフロップ６８ａ、NANDゲートおよびインバータを有する制御回路６８ｂ、フリップフロップ６８ｃ、リフレッシュカウンタ６８ｄ、スイッチ６８ｅ、６８ｆ、およびラッチ６８ｇ、６８ｈを有している。
【０１３６】
トグルフリップフロップ６８ａは、パワーオンリセット信号PORによりリセットされ、その後、選択信号BS3の立ち下がりエッジに同期して相補の切り替え信号SWA、SWBのレベルを反転する。すなわち、切り替え信号SWA、SWBは、バンクBK3のリフレッシュ要求が発生する毎に、交互に活性化（高レベル）される。
制御回路６８ｂは、８つの２入力NANDゲートと、２つの５入力NANDゲートと、インバータとを有している。４つの２入力NANDゲートは、アドレス選択信号RAC0〜RAC3が高レベルのときにそれぞれ活性化され、完了信号CMP0〜CMP3の反転レベルを状態信号A0〜A3として出力する。別の４つの２入力NANDゲートは、アドレス選択信号RAC0〜RAC3が低レベルのときにそれぞれ活性化され、完了信号CMP0〜CMP3の反転レベルを状態信号B0〜B3として出力する。一方の５入力NANDゲートは、切り替え信号SWAおよび状態信号A0〜A3が全て高レベルになったときに、カウントアップ信号UPAを低レベルに変化させる。他方の５入力NANDゲートは、切り替え信号SWBおよび状態信号B0〜B3が全て高レベルになったときに、カウントアップ信号UPBを低レベルに変化させる。
【０１３７】
フリップフロップ６８ｃは、選択信号BS3の活性化に応じてカウントアップ信号UPを高レベルに変化させ、カウントアップ信号UPA、UPBのいずれかの低レベルを受けてカウントアップ信号UPを低レベルに変化させる。リフレッシュカウンタ６８ｄは、カウントアップ信号UPの立ち下がりエッジに同期してリフレッシュアドレスREFADを１つ増加させる。
【０１３８】
スイッチ６８ｅ、６８ｆは、例えばCMOS伝達ゲート等で構成されている。スイッチ６８ｅは、切り替え信号SWBが高レベル、かつカウントアップ信号UPが低レベルのときにリフレッシュアドレス信号REFADをラッチ６８ｇに出力する。スイッチ６８ｆは、切り替え信号SWAが高レベル、かつカウントアップ信号UPが低レベルのときにリフレッシュアドレス信号REFADをラッチ６８ｈに出力する。ラッチ６８ｇ、６８ｈは、取り込んだリフレッシュアドレスREFADをリフレッシュアドレスREFAD0、REFAD1としてそれぞれ出力する。すなわち、切り替え信号SWBが高レベルのときにリフレッシュアドレスREFAD0が変更可能になり、切り替え信号SWAが高レベルのときリフレッシュアドレスREFAD1が変更可能になる。そして、リフレッシュアドレスREFAD0、REFAD1のいずれかを用いてリフレッシュ動作が実行される。
【０１３９】
図３１は、リフレッシュアドレス制御回路６８の動作原理を示している。
リフレッシュアドレス制御回路６８の状態は、アドレス選択信号RAC0〜RAC3および完了信号CMP0〜CMP3のレベルに応じて、バンクBK0〜BK3毎にそれぞれ状態１〜状態４になる。状態１において、バンクBK0〜BK3に対応するリフレッシュ要求が順次発生する。バンクBK3のリフレッシュ要求が発生し、図示しない選択信号BS3が活性化されると、状態は、状態１から状態２に遷移し、非動作中のバンクのリフレッシュが順次実行される。すなわち、選択信号BS3の活性化後、リフレッシュアドレス制御回路６８の状態が状態２でなくなったときに、１つのリフレッシュアドレスに対応して、全バンクBK0〜BK3のリフレッシュが完了したことになる。この期間、状態１、２にあるバンクでは、リフレッシュアドレスREFAD0が使用され、また、さらに状態が変化し、状態３、４にあるバンクでは、リフレッシュアドレスREFAD1が使用される。この後、全バンクの状態が状態２以外になると、リフレッシュアドレス制御回路６８は、リフレッシュアドレスREFAD、REFAD0を“１”増加させ、状態２から状態３に遷移する。
【０１４０】
状態３、４において、バンクBK3のリフレッシュ要求が発生し、選択信号BS3が活性化されると、状態は、状態３から状態４に遷移し、非動作中のバンクのリフレッシュが実行される。すなわち、選択信号BS3の活性化後、リフレッシュアドレス制御回路６８の状態が状態４でなくなったときに、１つのリフレッシュアドレスに対応して、全バンクBK0〜BK3のリフレッシュが完了したことになる。状態３、４にあるバンクでは、リフレッシュアドレスREFAD1が使用され、また、さらに状態が変化し、状態１、２にあるバンクでは、REFAD0が使用される。この後、全バンクの状態が、状態３以外になると、リフレッシュアドレス制御回路６８は、リフレッシュアドレスREFAD、REFAD1を“１”増加させ、状態４から状態１に遷移する。
【０１４１】
なお、破線で示した状態１〜４の境界は、バンクBK0〜BK3のリフレッシュ動作のタイミングに応じて、バンク毎に図の左右方向にずれる。このため、図示した各信号は、境界において全て同時に変化するわけではない。
図３２は、上述したSDRAMのリフレッシュ動作の概要を示している。この例では、バンクBK0に対応するアクティブコマンドＡが時刻0nsに供給され、バンクBK0は、時刻1800nsまで通常動作を実行する。バンクBK1〜BK3の通常動作の実行タイミングは、第３の実施形態（図２０）と同一である。バースト長は、“２”に設定されている。tRASの最大時間（タイミング仕様）は、2000nsに設定されている。
【０１４２】
図において、バンクBK0に対応するリフレッシュ要求信号REFRQが発生したとき、バンクBK0は、活性化されている（図３２（ａ））。このため、このリフレッシュ要求は、図２９に示したRSフリップフロップ５０ｃに保持される。次に、バンクBK1に対応するリフレッシュ要求信号REFRQが発生し、バンクBK1のリフレッシュ動作が実行される（図３２（ｂ））。リフレッシュは、図３０に示したラッチ６８ｇが出力するリフレッシュアドレスREFAD0を使用して実行される。次に、バンクBK2、BK3に対応するリフレッシュ要求信号REFRQが順次発生する（図３２（ｃ）、（ｄ））。バンクBK2、BK3は、それぞれ活性化されているため、これ等リフレッシュ要求は、RSフリップフロップ５０ｃに保持される。
【０１４３】
バンクBK2のプリチャージ動作の完了に対応して、図２８に示したリフレッシュタイミング信号REFTが活性化され、バンクBK2のリフレッシュ動作が実行される（図３２（ｅ））。同様に、バンクBK0、BK3のプリチャージ動作の完了に対応して、図２８に示したリフレッシュタイミング信号REFTがそれぞれ活性化され、バンクBK0、BK3のリフレッシュ動作が実行される（図３２（ｆ）、（ｇ））。
【０１４４】
バンクBK3のリフレッシュ動作により、１つのリフレッシュアドレス（＝“０”）に対応する全てのバンクBK0〜BK3のリフレッシュ動作が完了する。このため、リフレッシュアドレスREFADは、“１”から“２”に変化し、リフレッシュアドレスREFAD0は、“０”から“２”に変化する（図３２（ｈ））。本実施形態では、リフレッシュアドレスREFADが増加する毎に、リフレッシュアドレスREFAD0、REFAD1が交互に２ずつ増加する。そして、一方のリフレッシュアドレスを使用してリフレッシュが実行される。連続する２つのリフレッシュアドレスを使用することで、tRASを第３の実施形態の４倍（2000ns）にできる。また、リフレッシュ動作は、外部から認識されることなく実行される。
【０１４５】
図３３は、図３２に示したタイミングのうち、100ns〜1120nsの期間におけるリフレッシュ制御回路６４の動作を示している。
まず、第３の実施形態（図２１）と同様に、リフレッシュ要求信号REFRQ、リフレッシュ開始信号REFS、およびリフレッシュタイミング信号REFTが活性化され（図３３（ａ）、（ｂ））、完了信号CMP0が活性化される（図３３（ｃ））。このとき、アドレス選択信号RAC0〜RAC3は、低レベルにされ、状態信号A0〜A3、B0〜B3は高レベルにされ、切り替え信号SWA、SWBは、それぞれ高レベル、低レベルにされている（図３３（ｄ））。図３０に示した制御回路６８ｂは、完了信号CMP0の反転レベルを状態信号B0として出力する（図３３（ｅ））。バンクBK0が動作中のため、状態ラッチ信号STL0が高レベルに変化し、バンクBK0のリフレッシュは実行されない（図３３（ｆ））。
【０１４６】
次に、バンクBK1に対応するリフレッシュ要求信号REFRQが活性化される（図３３（ｇ））。バンクBK1は、非動作中であるため、図２１と同様に選択信号SEL1が活性化され、リフレッシュ動作が実行される（図３３（ｈ））。アドレス選択信号RAC0が低レベルのため、バンクBK1のリフレッシュは、リフレッシュアドレスREFAD0（＝“０”）に対して実行される。選択信号SEL1の活性化により、アドレス選択信号RAC1は、高レベルに変化する（図３３（ｉ））。このため、バンクBK1に対応する次のリフレッシュ要求が発生したとき、リフレッシュアドレスREFAD1が使用される。制御回路６８ｂは、完了信号CMP1の反転レベルを状態信号B1として出力する（図３３（ｊ））。
【０１４７】
図３４は、図３２に示したタイミングのうち、1120ns〜2140nsの期間におけるリフレッシュ制御回路６４の動作を示している。
まず、第３の実施形態（図２２）と同様に、バンクBK2に対応するリフレッシュ要求信号REFRQ、リフレッシュ開始信号REFS、およびリフレッシュタイミング信号REFTが活性化され（図３４（ａ）、（ｂ））、完了信号CMP2が活性化される（図３４（ｃ））。制御回路６８ｂは、完了信号CMP2の反転レベルを状態信号B2として出力する（図３４（ｄ））。バンクBK2が動作中のため、状態ラッチ信号STL2が高レベルに変化し、バンクBK2のリフレッシュは実行されない（図３４（ｅ））。
【０１４８】
バンクBK1の通常動作が完了し、プリチャージ終了信号PREENDが活性化され、リフレッシュタイミング信号REFTが活性化される（図３４（ｆ））。この後、バンクBK2の通常動作が完了し、プリチャージ終了信号PREENDが活性化され、リフレッシュタイミング信号REFTが活性化される（図３４（ｇ））。リフレッシュタイミング信号REFTの活性化に応じて選択信号SEL2が活性化され、リフレッシュアドレスREFAD0に対応してバンクBK2のリフレッシュ動作が実行される（図３４（ｈ））。選択信号SEL2の活性化により、アドレス選択信号RAC2は、高レベルに変化する（図３４（ｉ））。
【０１４９】
次に、バンクBK3に対応するリフレッシュ要求信号REFRQ、リフレッシュ開始信号REFS、リフレッシュタイミング信号REFT、および選択信号BS3が活性化され（図３４（ｊ）、（ｋ）、（ｌ））、完了信号CMP3が活性化される（図３４（ｍ））。バンクBK3が動作中のため、状態ラッチ信号STL3が高レベルに変化し、バンクBK3のリフレッシュは実行されない（図３４（ｎ））。選択信号BS3の活性化に応じて、切り替え信号SWA、SWBがそれぞれ低レベル、高レベルに変化し（図３４（ｏ）、（ｐ））、カウントアップ信号UPAが高レベルに変化する。図３０に示したフリップフロップ６８ｃは、選択信号BS3の活性化に応じてセットされ、カウントアップ信号UPを高レベルに変化させる（図３４（ｑ））。
【０１５０】
次に、バンクBK0の通常動作が完了し、プリチャージ終了信号PREENDが活性化され、リフレッシュタイミング信号REFTが活性化される（図３４（ｒ））。リフレッシュタイミング信号REFTの活性化に応じて選択信号SEL0が活性化され、リフレッシュアドレスREFAD0に対応してバンクBK0のリフレッシュ動作が実行される（図３４（ｓ））。選択信号SEL0の活性化により、アドレス選択信号RAC0は、高レベルに変化する（図３４（ｔ））。
【０１５１】
次に、バンクBK3の通常動作が完了し、プリチャージ終了信号PREENDが活性化され、リフレッシュタイミング信号REFTが活性化される（図３４（ｕ））。リフレッシュタイミング信号REFTの活性化に応じて選択信号SEL3が活性化され、リフレッシュアドレスREFAD0に対応してバンクBK3のリフレッシュ動作が実行される（図３４（ｖ））。選択信号SEL3の活性化により、アドレス選択信号RAC3は、高レベルに変化する（図３４（ｗ））。
【０１５２】
バンクBK3のリフレッシュ動作により完了信号CMP3が非活性化される（図３４（ｘ））。この時点で、リフレッシュアドレスREFAD0に対応するバンクBK0〜BK3のリフレッシュが完了する。このため、カウントアップ信号UP、UP0がそれぞれ低レベル、高レベルに変化し（図３４（ｙ））、リフレッシュアドレスREFADは、“１”から“２”に変化し、REFAD0は、“０”から“２”に変化する。（図３４（ｚ））。
【０１５３】
図３５は、上述したSDRAMのリフレッシュ動作の別の例を示している。この例では、バンクBK0は、時刻0〜1800nsまで通常動作を実行する。バンクBK1は、時刻800〜1200nsまで通常動作を実行する。バンクBK2は、時刻1000〜2900nsまで通常動作を実行する。バンクBK3は、時刻1500〜2000nsまで通常動作を実行する。図において、バンクBK0に対応するリフレッシュ要求信号REFRQが発生したとき、バンクBK0は、活性化されている（図３５（ａ））。このため、このリフレッシュ要求は保持される。次に、バンクBK1に対応するリフレッシュ要求信号REFRQが発生し、リフレッシュアドレスREFAD0に対応するバンクBK1のリフレッシュ動作が実行される（図３５（ｂ））。次に、バンクBK2、BK3に対応するリフレッシュ要求信号REFRQが順次発生する（図３５（ｃ）、（ｄ））。バンクBK2、BK3に対応するリフレッシュ要求は、それぞれバンクBK1、BK0のプリチャージ動作と重なる。このため、図１７に示した起動回路４６により、リフレッシュ開始信号REFSの活性化タイミングがずらされる（図３５（ｅ）、（ｆ））。
【０１５４】
バンクBK0、BK3の動作が完了し、リフレッシュアドレスREFAD0に対応するバンクBK0、BK3のリフレッシュ動作が実行される（図３５（ｇ）、（ｈ））。次に、バンクBK0、BK1に対応するリフレッシュ要求信号REFRQが順次発生し（図３５（ｉ）、（ｊ））、リフレッシュアドレスREFAD1に対応するバンクBK0、BK1のリフレッシュ動作が実行される（図３５（ｋ）、（ｌ））。
【０１５５】
次に、バンクBK2の動作が完了し、リフレッシュアドレスREFAD0に対応するバンクBK2のリフレッシュ動作が実行される（図３５（ｍ））。バンクBK2のリフレッシュ動作により、１つのリフレッシュアドレス（＝“０”）に対応する全てのバンクBK0〜BK3のリフレッシュ動作が完了する。このため、リフレッシュアドレスREFADは、“１”から“２”に変化し、リフレッシュアドレスREFAD0は、“０”から“２”に変化する（図３５（ｎ）））。
【０１５６】
次に、バンクBK2、BK3に対応するリフレッシュ要求信号REFRQが順次発生し（図３５（ｏ）、（ｐ））、リフレッシュアドレスREFAD1（＝“１”）に対応するバンクBK2、BK3のリフレッシュ動作が実行される（図３５（ｑ）、（ｒ））。バンクBK3のリフレッシュ動作により、１つのリフレッシュアドレス（＝“１”）に対応する全てのバンクBK0〜BK3のリフレッシュ動作が完了する。このため、リフレッシュアドレスREFADは、“２”から“３”に変化し、リフレッシュアドレスREFAD1は、“１”から“３”に変化する（図３５（ｓ）））。
【０１５７】
この後、バンクBK0、BK1に対応するリフレッシュ要求信号REFRQが順次発生し（図３５（ｔ）、（ｕ））、リフレッシュアドレスREFAD0（＝“２”）に対応するバンクBK0、BK1のリフレッシュ動作が実行される（図３５（ｖ）、（ｗ））。
図３６は、図３５に示したタイミングのうち、時刻1120〜2140nsの期間におけるリフレッシュ制御回路６４の動作を示している。なお、図３５の時刻100〜1120nsの期間のタイミング図は、図３３と同一であるため説明を省略する。
【０１５８】
まず、バンクBK2に対応するリフレッシュ要求信号REFRQが活性化され（図３６（ａ））、完了信号CMP2が活性化される（図３６（ｂ））。この例では、バンクBK2が動作中のため、状態ラッチ信号STL2が高レベルに変化し、バンクBK2のリフレッシュは実行されない（図３６（ｃ））。このため、状態信号B2は、低レベルを維持する（図３６（ｄ））。
【０１５９】
次に、バンクBK3に対応するリフレッシュ要求信号REFRQが活性化され（図３６（ｅ））、完了信号CMP3および選択信号BS3が活性化される（図３６（ｆ））。選択信号BS3の活性化により、切り替え信号SWA、SWBのレベルが反転する（図３６（ｇ））。バンクBK3が動作中のため、状態ラッチ信号STL3が高レベルに変化し、バンクBK3のリフレッシュは実行されない（図３６（ｈ））。
【０１６０】
次に、バンクBK0の通常動作が完了し、プリチャージ終了信号PREEND、リフレッシュタイミング信号REFT、および選択信号SEL0が活性化され、リフレッシュアドレスREFAD0に対応するバンクBK0のリフレッシュ動作が実行される（図３６（ｉ）、（ｊ））。アドレス選択信号RAC0は、選択信号SEL0の非活性化に応じて高レベルに変化する（図３６（ｋ））。
【０１６１】
同様に、バンクBK3の通常動作が完了し、プリチャージ終了信号PREEND、リフレッシュタイミング信号REFT、および選択信号SEL3が活性化され、リフレッシュアドレスREFAD0に対応するバンクBK3のリフレッシュ動作が実行される（図３６（ｌ）、（ｍ））。アドレス選択信号RAC3は、選択信号SEL0の非活性化に応じて高レベルに変化する（図３６（ｎ））。この時点で、リフレッシュアドレスREFAD0に対応するバンクBK2のリフレッシュ動作が実行されていないため、リフレッシュアドレスREFAD、REFAD0は、カウントアップされない。
【０１６２】
図３７は、図３５に示したタイミングのうち、時刻2140〜3160nsの期間におけるリフレッシュ制御回路６４の動作を示している。
まず、バンクBK0に対応するリフレッシュ要求信号REFRQが活性化され（図３７（ａ））、完了信号CMP0が活性化される（図３７（ｂ））。バンクBK0は非動作中のため、選択信号SEL0が活性化され、リフレッシュ動作が実行される（図３７（ｃ））。アドレス選択信号RAC0は、選択信号SEL0の非活性化に応じて低レベルに変化する（図３７（ｄ））。図３０に示した制御回路６８ｂは、完了信号CMP0の反転レベルを状態信号A0として出力する（図３７（ｅ））。
【０１６３】
次に、バンクBK1に対応するリフレッシュ要求信号REFRQが活性化され（図３７（ｆ））、完了信号CMP1が活性化される（図３７（ｇ））。バンクBK1は非動作中のため、選択信号SEL1が活性化され、リフレッシュアドレスREFAD1（＝“１”）に対応するリフレッシュ動作が実行される（図３７（ｈ））。アドレス選択信号RAC1は、選択信号SEL1の非活性化に応じて低レベルに変化する（図３７（ｉ））。制御回路６８ｂは、完了信号CMP1の反転レベルを状態信号A1として出力する（図３７（ｊ））。
【０１６４】
次に、バンクBK2の通常動作が完了し、プリチャージ終了信号PREEND、リフレッシュタイミング信号REFT、および選択信号SEL2が活性化され、リフレッシュアドレスREFAD0に対応するバンクBK2のリフレッシュ動作が実行される（図３７（ｋ）、（ｌ））。アドレス選択信号RAC2は、選択信号SEL2の非活性化に応じて高レベルに変化する（図３７（ｍ））。この時点で、リフレッシュアドレスREFAD0に対応するバンクBK0〜BK3のリフレッシュが完了する。このため、完了信号CMP2の非活性化に応じてカウントアップ信号UP、UP0がそれぞれ低レベル、高レベルに変化し（図３７（ｎ））、リフレッシュアドレスREFADは、“１”から“２”に変化し、REFAD0は、“０”から“２”に変化する。（図３７（ｏ））。
【０１６５】
図３８は、図３５に示したタイミングのうち、時刻3160〜4180nsの期間におけるリフレッシュ制御回路６４の動作を示している。
まず、バンクBK2に対応するリフレッシュ要求信号REFRQが活性化され（図３８（ａ））、完了信号CMP2が活性化される（図３８（ａ））。バンクBK2は非動作中のため、選択信号SEL2が活性化され、リフレッシュ動作が実行される（図３８（ｃ））。アドレス選択信号RAC2は、選択信号SEL2の非活性化に応じて低レベルに変化する（図３８（ｄ））。制御回路６８ｂは、完了信号CMP2の反転レベルを状態信号A2として出力する（図３８（ｅ））。
【０１６６】
次に、バンクBK3に対応するリフレッシュ要求信号REFRQが活性化され（図３８（ｆ））、完了信号CMP3が活性化される（図３８（ｇ））。バンクBK3は非動作中のため、選択信号SEL3が活性化され、リフレッシュアドレスREFAD1に対応するリフレッシュ動作が実行される（図３８（ｈ））。アドレス選択信号RAC3は、選択信号SEL3の非活性化に応じて低レベルに変化する（図３８（ｉ））。制御回路６８ｂは、完了信号CMP3の反転レベルを状態信号A3として出力する（図３７（ｊ））。選択信号BS3の活性化に応じて、カウントアップ信号UPが高レベルに変化し（図３８（ｋ））、切り替え信号SWA、SWBが再び反転する（図３８（ｌ）、（ｍ））。
【０１６７】
この時点で、リフレッシュアドレスREFAD1に対応するバンクBK0〜BK3のリフレッシュが完了する。このため、完了信号CMP3の活性化に応じてカウントアップ信号UP、UP1がそれぞれ低レベル、高レベルに変化し（図３８（ｎ））、リフレッシュアドレスREFADは、“２”から“３”に変化し、REFAD1は、“１”から“３”に変化する。（図３８（ｏ））。
【０１６８】
この実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、この実施形態では、連続する２つのリフレッシュアドレスを使用してリフレッシュ動作を実行することで、tRASを第３の実施形態の４倍（2000ns）にできる。
また、第３の実施形態と同様に、バンクBK0〜BK3のリフレッシュ動作を分散させたので、ピーク電流を下げることができる。
【０１６９】
図３９は、本発明の半導体メモリの第６の実施形態を示している。第３の実施形態で説明した回路・信号と同一の回路・信号については、同一の符号を付けている。
この実施形態では、リフレッシュ制御回路７０が第１の実施形態のリフレッシュ制御回路１８と相違している。その他の構成は、第１の実施形態と同一である。本実施形態の半導体メモリは、４つのバンクBK0〜BK3を有し、最大クロック周波数が１０ＭＨｚの６４ＭビットSDRAMとして形成されている。リフレッシュ要求信号REFRQの発生間隔は、510nsにされている。また、SDRAMは、全バンクBK0〜BK3のプリチャージを同時に行うプリチャージオールコマンドを有している。
【０１７０】
リフレッシュ制御回路７０は、第３の実施形態と同一の起動回路４６、遅延回路４８、および状態取込回路５４と、保持回路７２、リフレッシュアドレス制御回路７４とを有している。
保持回路７２は、パワーオンリセット信号POR、リフレッシュ開始信号REFS、リフレッシュタイミング信号REFT、および状態ラッチ信号STL0〜STL3を受け、完了信号CMP00〜CMP03、CMP10〜CMP13、選択信号SEL0〜SEL3、選択信号BS03、BS13を出力している。
【０１７１】
リフレッシュアドレス制御回路７４は、パワーオンリセット信号POR、完了信号CMP00〜CMP03、CMP10〜CMP13、および選択信号BS03、BS13を受け、リフレッシュアドレス信号REFAD0、REFAD1を出力している。リフレッシュアドレス制御回路７４は、複数のリフレッシュアドレスを生成するアドレス生成回路である。
図４０は、保持回路７２の詳細を示している。
【０１７２】
保持回路７２は、３ビットのカウンタ７２ａ、カウンタ７２ａの出力をデコードするデコーダ７２ｂ、８つのRSフリップフロップ５０ｃ、８つの遅延回路５０ｄ、および出力回路７２ｃを有している。
カウンタ７２ａは、リフレッシュ開始信号REFSの立ち下がりエッジに同期してカウントアップし、カウント信号RBA0、RBA1、RBA2を出力する。ここで、カウント信号RBA0が下位ビットに対応している。
【０１７３】
デコーダ７２ｂは、８つの３入力ANDゲートを有している。デコーダ７２ｂは、リフレッシュ開始信号REFSの高レベル時に、カウント信号RBA0〜RBA2に応じて、カウンタ値“０”に対応する選択信号BS00、カウンタ値“１”に対応する選択信号BS01、カウンタ値“２”に対応する選択信号BS02、カウンタ値“３”に対応する選択信号BS03、カウンタ値“４”に対応する選択信号BS10、カウンタ値“５”に対応する選択信号BS11、カウンタ値“６”に対応する選択信号BS12、カウンタ値“７”に対応する選択信号BS13のいずれかを活性化する。
【０１７４】
RSフリップフロップ５０ｃは、セット端子Sでそれぞれ選択信号BS00〜BS03、BS10〜BS13を受け、リセット端子Rでそれぞれ選択信号SEL00〜SEL03、SEL10〜SEL13を遅延させた遅延信号とパワーオンリセット信号PORとのOR論理を受けている。すなわち、RSフリップフロップ５０ｃは、選択信号BS00〜BS03、BS10〜BS13の活性化を受けたときに完了信号CMP00〜CMP03、CMP10〜CMP13をそれぞれ活性化し、選択信号SEL00〜SEL03、SEL10〜SEL13の遅延信号またはパワーオンリセット信号PORの活性化を受けたときに完了信号CMP00〜CMP03、CMP10〜CMP13をそれぞれ非活性化する。ここで、選択信号BS00〜BS03、BS10〜BS13、SEL00〜SEL03、SEL10〜SEL13、および完了信号CMP00〜CMP03、CMP10〜CMP13の末尾の数字は、バンクの番号に対応している。遅延回路５０ｄは、選択信号SEL00〜SEL03、SEL10〜SEL13をそれぞれ所定の時間遅延させ、遅延信号として出力する。
【０１７５】
出力回路７２ｃは、選択信号SEL00〜SEL03、SEL10〜SEL13のうち、同一のバンクに対応する２つの信号のOR論理をそれぞれ選択信号SEL0〜SEL3として出力する。選択信号SEL00〜SEL03、SEL10〜SEL13は、それぞれ状態ラッチ信号STL0〜STL3が低レベル、かつリフレッシュタイミング信号REFTの高レベル期間に、活性化している完了信号CMP00〜CMP03、CMP10〜CMP13に応じて出力される。すなわち、出力回路７２ｃは、完了信号CMP00〜CMP03、CMP10〜CMP13の活性化を受け、対応するバンクBK0〜BK3が非動作中であるときに、選択信号SEL00〜SEL03、SEL10〜SEL13を活性化する。
【０１７６】
図４１は、リフレッシュアドレス制御回路７４の詳細を示している。
リフレッシュアドレス制御回路７４は、フリップフロップ７４ａ、７４ｂ、パルス発生回路７４ｃ、７４ｄ、および第５の実施形態のリフレッシュアドレス制御回路６８と同一のフリップフロップ６８ｃ、リフレッシュカウンタ６８ｄ、スイッチ６８ｅ、６８ｆ、ラッチ６８ｇ、６８ｈを有している。
【０１７７】
フリップフロップ７４ａは、選択信号BS03の活性化に応じてセットされ、完了信号CMPAを高レベルに変化させ、完了信号CMP00〜CMP03の全ての非活性化に応じてリセットされ、完了信号CMPAを低レベルに変化させる。フリップフロップ７４ｂは、選択信号BS13の活性化に応じてセットされ、完了信号CMPBを高レベルに変化させ、完了信号CMP10〜CMP13の全ての非活性化に応じてリセットされ、完了信号CMPBを低レベルに変化させる。
【０１７８】
パルス発生回路７４ｃは、完了信号CMPAの立ち下がりエッジに同期して正のパルス信号PLSAを生成する。パルス発生回路７４ｄは、完了信号CMPBの立ち下がりエッジに同期して正のパルス信号PLSBを生成する。パルス信号PLSA、PLSBのOR論理は、カウントアップ信号UPとしてリフレッシュカウンタ６８ｄに供給される。
図４２および図４３は、SDRAMが図３０に示したタイミングで動作するときのリフレッシュアドレス制御回路７０の動作を示している。図４２および図４３は、それぞれ上述した図３３および図３４に対応している。図３３および図３４と同じタイミングの波形については、説明を省略する。
【０１７９】
図４２において、まず、バンクBK0に対応するリフレッシュ要求信号REFRQ、が活性化され（図４２（ａ））、完了信号CMP00が活性化される（図４２（ｂ））。このとき、バンクBK0は動作中のため、リフレッシュは実行されない。
次に、バンクBK1に対応するリフレッシュ要求信号REFRQが活性化され（図４２（ｃ））、完了信号CMP01が活性化される（図４２（ｄ））。バンクBK1は非動作中のため、選択信号SEL1が活性化され、リフレッシュが実行される（図４２（ｅ））。
【０１８０】
図４３において、バンクBK2に対応するリフレッシュ要求信号REFRQが活性化され（図４３（ａ））、完了信号CMP02が活性化される（図４３（ｂ））。このとき、バンクBK2は動作中のため、リフレッシュは実行されない。バンクBK1、BK2の通常動作が完了し、プリチャージ終了信号PREENDが活性化され、リフレッシュタイミング信号REFTが順次活性化される（図４３（ｃ））。選択信号SEL2が活性化され、リフレッシュアドレスREFAD0に対応してバンクBK2のリフレッシュ動作が実行される（図４３（ｄ））。選択信号SEL2の非活性化により、完了信号CMP02は非活性化される（図４３（ｅ））。
【０１８１】
次に、バンクBK3に対応するリフレッシュ要求信号REFRQが活性化され（図４３（ｆ））、完了信号CMP03が活性化される（図４３（ｇ））。選択信号BS03の活性化に応じて、完了信号CMPAが高レベルに変化する（図４３（ｈ））。バンクBK0の通常動作が完了し、プリチャージ終了信号PREENDが活性化され、リフレッシュタイミング信号REFTが活性化される（図４３（ｉ））。選択信号SEL0が活性化され、リフレッシュアドレスREFAD0に対応してバンクBK0のリフレッシュ動作が実行される（図４３（ｊ））。選択信号SEL0の非活性化により、完了信号CMP00は非活性化される（図４３（ｋ））。
【０１８２】
次に、バンクBK3の通常動作が完了し、プリチャージ終了信号PREENDが活性化され、リフレッシュタイミング信号REFTが順次活性化される（図４３（ｌ））。選択信号SEL3が活性化され、リフレッシュアドレスREFAD0に対応してバンクBK0のリフレッシュ動作が実行される（図４３（ｍ））。選択信号SEL3の非活性化により、完了信号CMP03は非活性化される（図４３（ｎ））。完了信号CMP03の非活性化により、完了信号CMPAが低レベルに変化し、パルス信号PLSAが生成される（図４３（ｏ））。そして、カウントアップ信号UP、UP0が活性化され、リフレッシュアドレスREFAD、REFAD0が“２”に変化する（図４３（ｐ））。
【０１８３】
図４４〜図４５は、SDRAMが図３５に示したタイミングで動作するときの時刻1120〜4180nsにおけるリフレッシュアドレス制御回路７０の動作を示している。図４４〜図４５は、それぞれ上述した図３６〜図３８に対応している。図３６〜図３８と同じタイミングの波形については、説明を省略する。
図４４において、まず、バンクBK2に対応するリフレッシュ要求信号REFRQが活性化され（図４４（ａ））、完了信号CMP02が活性化される（図４４（ｂ））。このとき、バンクBK2は動作中のため、リフレッシュは実行されない。
【０１８４】
次に、バンクBK3に対応するリフレッシュ要求信号REFRQが活性化され（図４４（ｃ））、完了信号CMP03が活性化される（図４４（ｄ））。選択信号BS03の活性化に応じて、完了信号CMPAが高レベルに変化する（図４４（ｅ））。バンクBK0の通常動作が完了し、プリチャージ終了信号PREENDが活性化され、リフレッシュタイミング信号REFTが順次活性化される（図４４（ｆ））。選択信号SEL0が活性化され、リフレッシュアドレスREFAD0に対応してバンクBK0のリフレッシュ動作が実行される（図４４（ｇ））。選択信号SEL0の非活性化により、完了信号CMP00は非活性化される（図４４（ｈ））。
【０１８５】
次に、バンクBK3の通常動作が完了し、プリチャージ終了信号PREENDが活性化され、リフレッシュタイミング信号REFTが順次活性化される（図４４（ｉ））。選択信号SEL3が活性化され、リフレッシュアドレスREFAD0に対応してバンクBK0のリフレッシュ動作が実行される（図４４（ｊ））。選択信号SEL3の非活性化により、完了信号CMP03は非活性化される（図４３（ｋ））。このとき、リフレッシュアドレスREFAD0に対応するバンクBK2のリフレッシュが完了していないため、完了信号CMPAは変化せず、リフレッシュアドレスREFAD、REFAD0は変化しない。
【０１８６】
図４５において、バンクBK0に対応するリフレッシュ要求信号REFRQが活性化され（図４５（ａ））、完了信号CMP10が活性化される（図４５（ｂ））。バンクBK0は非動作中のため、選択信号SEL0が活性化され、リフレッシュアドレスREFAD1に対応するバンクBK0のリフレッシュ動作が実行される（図４５（ｃ））。
【０１８７】
次に、バンクBK1に対応するリフレッシュ要求信号REFRQが活性化され（図４５（ｄ））、完了信号CMP11が活性化される（図４５（ｅ））。バンクBK1は非動作中のため、選択信号SEL1が活性化され、リフレッシュアドレスREFAD1に対応するバンクBK1のリフレッシュ動作が実行される（図４５（ｆ））。
この後、バンクBK2の通常動作が完了し、プリチャージ終了信号PREENDが活性化され、リフレッシュタイミング信号REFTが活性化される（図４５（ｇ））。選択信号SEL2が活性化され、リフレッシュアドレスREFAD0に対応してバンクBK2のリフレッシュ動作が実行される（図４５（ｈ））。選択信号SEL2の非活性化により、完了信号CMP02は非活性化される（図４５（ｉ））。完了信号CMP02の非活性化により、完了信号CMPAが低レベルに変化し、パルス信号PLSAが生成される（図４５（ｊ））。そして、カウントアップ信号UP、UP0が活性化され、リフレッシュアドレスREFAD、REFAD0が“２”に変化する（図４５（ｋ））。
【０１８８】
図４６において、バンクBK2に対応するリフレッシュ要求信号REFRQが活性化され（図４６（ａ））、完了信号CMP12が活性化される（図４６（ｂ））。バンクBK2は非動作中のため、選択信号SEL2が活性化され、リフレッシュアドレスREFAD1に対応するバンクBK2のリフレッシュ動作が実行される（図４６（ｃ））。
次に、バンクBK3に対応するリフレッシュ要求信号REFRQが活性化され（図４６（ｄ））、完了信号CMP13が活性化される（図４６（ｅ））。選択信号BS13の活性化に応じて、完了信号CMPBが高レベルに変化する（図４６（ｆ））。バンクBK3は非動作中のため、選択信号SEL3が活性化され、リフレッシュアドレスREFAD1に対応するバンクBK3のリフレッシュ動作が実行される（図４６（ｇ））。選択信号SEL3の活性化により、完了信号CMP13が非活性化される（図４６（ｈ））。この時点で、リフレッシュアドレスREFAD1に対応するバンクBK0〜BK3のリフレッシュ動作が完了している。このため、完了信号CMP13の非活性化により、完了信号CMPBが低レベルに変化し、パルス信号PLSBが生成される（図４６（ｉ））。そして、カウントアップ信号UP、UP0が活性化され、リフレッシュアドレスREFAD、REFAD1が“３”に変化する（図４６（ｊ））。
【０１８９】
この実施形態においても、上述した第５の実施形態と同様の効果を得ることができる。
なお、上述した実施形態では、読み出し動作中にリフレッシュ動作が発生する例について述べた。書き込み動作中にリフレッシュ動作が発生する場合にも、読み出し動作と同様のタイミングでリフレッシュ動作が自動的に実行される。
【０１９０】
上述した第２、第５、第６の実施形態では、２つのリフレッシュアドレスを使用して、バンクBK0〜BK3をリフレッシュした例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、３つ以上のリフレッシュアドレスを使用して、バンクBK0〜BK3をリフレッシュしてもよい。この場合、生成するリフレッシュアドレスの数に対応して保持回路、優先回路を増やすだけで、tRASを容易に長くできる。
【０１９１】
上述した第５および第６の実施形態では、バンクBK0〜BK3に対応してそれぞれリフレッシュ要求を発生した例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、第４の実施形態と同様に、全バンクBK0〜BK3に対して同時にリフレッシュ要求を発生してもよい。
上述した実施形態では、リフレッシュカウンタ２０を、バンクBK0〜BK3に共通に１つ形成した例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、リフレッシュカウンタ２０を、バンクBK0〜BK3毎に形成してもよい。
【０１９２】
以上、本発明について詳細に説明してきたが、上記の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。
【０１９５】
【発明の効果】
本発明の半導体メモリでは、リフレッシュ動作を外部から認識されることなく実行できる。すなわち、複数のバンクを有する半導体メモリにおいて、メモリセルのリフレッシュを内部で自動的に実行できる。
あるリフレッシュアドレスでリフレッシュすべきバンクが動作中の場合、別のリフレッシュアドレスで別のバンクをリフレッシュできる。この結果、一つのバンクについて連続してアクセスできる最大時間を長くできる。
【０１９６】
本発明の半導体メモリでは、簡易な回路で複数のリフレッシュアドレスを生成できる。
本発明の半導体メモリでは、複数のリフレッシュアドレスを使用して、複数のバンクをリフレッシュする場合にも、保持回路が保持する情報と、リフレッシュアドレスとを常に対応させることができ、各バンクのメモリセルを確実にリフレッシュできる。
【０１９７】
本発明の半導体メモリでは、一つのバンクを連続してアクセスできる最大時間を長くすることができ、一般にページ動作と称する連続アクセスの最大回数を増やすことができる。
本発明の半導体メモリでは、複数のリフレッシュアドレスが生成される場合においても、リフレッシュを競合することなく実行できる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態を示すブロック図である。
【図２】図１のリフレッシュ制御回路およびリフレッシュカウンタを示す回路図である。
【図３】図１の保持回路を示す回路図である。
【図４】図１の優先回路を示す回路図である。
【図５】第１の実施形態におけるリフレッシュ動作の概要を示すタイミング図である。
【図６】第１の実施形態におけるリフレッシュ制御回路の動作を示すタイミング図である。
【図７】本発明の第２の実施形態におけるリフレッシュ制御回路を示すブロック図である。
【図８】図７の第１保持回路を示す回路図である。
【図９】図７の第２保持回路を示す回路図である。
【図１０】図７の第１優先回路を示す回路図である。
【図１１】図７の第２優先回路を示す回路図である。
【図１２】図７のリフレッシュカウンタを示す回路図である。
【図１３】第２の実施形態におけるリフレッシュ動作の概要を示すタイミング図である。
【図１４】第２の実施形態におけるリフレッシュ制御回路の動作を示すタイミング図である。
【図１５】第２の実施形態におけるリフレッシュ制御回路の動作を示すタイミング図である。
【図１６】本発明の第３の実施形態におけるリフレッシュ制御回路を示すブロック図である。
【図１７】図１６の起動回路の詳細を示す回路図である。
【図１８】図１６の保持回路の詳細を示す回路図である。
【図１９】第３の実施形態における起動回路の動作を示すタイミング図である。
【図２０】第３の実施形態におけるリフレッシュ動作の概要を示すタイミング図である。
【図２１】第３の実施形態におけるリフレッシュ制御回路の動作を示すタイミング図である。
【図２２】第３の実施形態におけるリフレッシュ制御回路の動作を示すタイミング図である。
【図２３】本発明の第４の実施形態におけるリフレッシュ制御回路を示すブロック図である。
【図２４】図２３の保持回路の詳細を示す回路図である。
【図２５】第４の実施形態におけるリフレッシュ動作の概要を示すタイミング図である。
【図２６】第４の実施形態におけるリフレッシュ制御回路の動作を示すタイミング図である。
【図２７】第４の実施形態におけるリフレッシュ制御回路の動作を示すタイミング図である。
【図２８】本発明の第５の実施形態におけるリフレッシュ制御回路を示すブロック図である。
【図２９】図２８の保持回路の詳細を示す回路図である。
【図３０】図２８のリフレッシュアドレス制御回路の詳細を示す回路図である。
【図３１】図２８のリフレッシュアドレス制御回路の動作を示すタイミング図である。
【図３２】第５の実施形態におけるリフレッシュ動作の概要を示すタイミング図である。
【図３３】第５の実施形態におけるリフレッシュ制御回路の動作を示すタイミング図である。
【図３４】第５の実施形態におけるリフレッシュ制御回路の動作を示すタイミング図である。
【図３５】第５の実施形態におけるリフレッシュ動作の別の例を示すタイミング図である。
【図３６】図３５におけるリフレッシュ制御回路の動作を示すタイミング図である。
【図３７】図３５におけるリフレッシュ制御回路の動作を示すタイミング図である。
【図３８】図３５におけるリフレッシュ制御回路の動作を示すタイミング図である。
【図３９】本発明の第６の実施形態におけるリフレッシュ制御回路を示すブロック図である。
【図４０】図３９の保持回路の詳細を示す回路図である。
【図４１】図３９のリフレッシュアドレス制御回路の詳細を示す回路図である。
【図４２】第６の実施形態におけるリフレッシュ制御回路の動作を示すタイミング図である。
【図４３】第６の実施形態におけるリフレッシュ制御回路の動作を示すタイミング図である。
【図４４】第６の実施形態におけるリフレッシュ制御回路の動作を示す別のタイミング図である。
【図４５】第６の実施形態におけるリフレッシュ制御回路の動作を示す別のタイミング図である。
【図４６】第６の実施形態におけるリフレッシュ制御回路の動作を示す別のタイミング図である。
【符号の説明】
１０ SDRAM
１２ コマンドデコーダ１２
１４ 状態レジスタ
１６ リフレッシュ発生回路
１８ リフレッシュ制御回路
２０ リフレッシュカウンタ
２０ａ カウンタ
２０ｂ ラッチ
２２ 起動回路
２４ 保持回路
２４ａ RSフリップフロップ
２４ｂ CMOS伝達ゲート
２４ｃ ANDゲート
２４ｄ パルス発生回路
２６ 優先回路
２６ａ、２６ｂ、２６ｃ、２６ｄ、２６ｅ ANDゲート
２８ 状態取込回路
２８ａ ラッチ
２８ｂ 遅延回路
２８ｃ パルス発生回路
３０ バンク選択回路
３０ａ ラッチ
３２ リフレッシュ制御回路
３４ 第１保持回路
３４ａ ラッチ
３６ 第２保持回路
３６ａ ラッチ
３８ 第１優先回路
３８ａ ORゲート
４０ 第２優先回路
４０ａ、４０ｂ、４０ｃ、４０ｄ、４０ｅ ANDゲート
４０ｆ ORゲート
４２ リフレッシュカウンタ
４２ａ カウンタ
４２ｂ、４２ｃ ラッチ
４４ リフレッシュ制御回路
４６ リフレッシュの起動回路
４６ａ、４６ｂ、４６ｃ フリップフロップ
４６ｄ、４６ｅ 遅延回路
４６ｆ パルス生成回路
４８ 遅延回路
５０ 保持回路
５０ａ ２ビットカウンタ
５０ｂ デコーダ
５０ｃ RSフリップフロップ
５０ｄ 遅延回路
５０ｅ 出力回路
５２ リフレッシュカウンタ
５４ 状態取込回路
リフレッシュ制御回路
保持回路６０
フリップフロップ６２
リフレッシュ制御回路６４
保持回路６６
リフレッシュアドレス制御回路６８
トグルフリップフロップ６６ａ
トグルフリップフロップ６８ａ
制御回路６８ｂ
フリップフロップ６８ｃ
リフレッシュカウンタ６８ｄ
スイッチ６８ｅ、６８ｆ
ラッチ６８ｇ、６８ｈ
リフレッシュ制御回路７０
保持回路７２
リフレッシュアドレス制御回路７４
カウンタ７２ａ
デコーダ７２ｂ
出力回路７２ｃ
フリップフロップ７４ａ、７４ｂ
パルス発生回路７４ｃ、７４ｄ
A0、A1、A2、A3 状態信号
ACT アクティブ信号
AD アドレス
ASEL1、ASEL2 アドレス選択信号
B0、B1、B2、B3 状態信号
BA バンクアドレス
BK0〜BK3 バンク
BS0〜BS3 選択信号
BS00、BS01、BS02、BS03 選択信号
BS10、BS11、BS12、BS13 選択信号
CAD 列アドレス
CM0〜CM3 完了信号
CM10〜CM13、CM20〜CM23 完了信号
CMD コマンド信号
CMP 完了信号
CMP0〜CMP3 完了信号
CMP00〜CMP13、CMP10〜CMP13、CMP20〜CMP23 完了信号
CMPA、CMPB 完了信号
PER0〜PER3 許可信号
PRE プリチャージ信号
/PRED 遅延プリチャージ信号
PREEND プリチャージ終了信号
PREL プリチャージラッチ信号
PLSA、PLSB パルス信号
RAC0〜RAC3 アドレス選択信号
RAD 行アドレス
RBA0、RBA1、RBA2 カウント信号
RD 読み出し信号
REFAD リフレッシュアドレス
REFAD0、REFAD1、REFAD2 リフレッシュアドレス信号
REFD 遅延リフレッシュ信号
REFP リフレッシュパルス
REFRQ リフレッシュ要求信号
REFS リフレッシュ開始信号
REFT リフレッシュタイミング信号
SE0〜SE3 選択信号
SE10〜SE13、SE20〜SE23 選択信号
SEL0〜SEL3 選択信号
SEL00、SEL01、SEL02、SEL03 選択信号
SEL10、SEL11、SEL12、SEL13 選択信号
SET0〜SET3 セット信号
SET10〜SET13、SET20〜SET23 セット信号
ST0〜ST3 状態信号
STL0〜STL3、/STL0〜/STL3 状態ラッチ信号
SWA、SWB 切り替え信号
UP カウントアップ信号
UP0、UP1
UPA、UPB
WR 書き込み信号

Claims (3)

1. メモリセルを有し独立に動作する複数のバンクと、
   前記メモリセルをリフレッシュするためのリフレッシュ要求を所定の間隔で発生するリフレッシュ発生回路と、
   複数のリフレッシュアドレスを生成するアドレス生成回路と、
   前記各リフレッシュアドレスが示す前記各バンク内の前記メモリセルについて、それぞれリフレッシュの完了・未完了の情報を保持する複数の保持回路と、
   前記リフレッシュ要求の発生時に、非動作中の前記バンクのうち、前記各保持回路に保持された情報に基づいて、前記リフレッシュアドレスに対応するリフレッシュが未完了の前記メモリセルをリフレッシュするリフレッシュ制御回路とを備え、
   前記アドレス生成回路は、前記リフレッシュアドレスを生成するリフレッシュカウンタと、該リフレッシュカウンタが前回生成した前記リフレッシュアドレスを保持するアドレス保持回路とを備え、
   前記アドレス保持回路が保持する前記リフレッシュアドレスに対応する前記保持回路に保持する前記情報が全て完了になったときに、
   前記リフレッシュカウンタが生成する前記リフレッシュアドレスに対応する前記保持回路は、保持している情報を前記アドレス保持回路が保持する前記リフレッシュアドレスに対応する前記保持回路に転送した後、該情報を全て未完了に変更し、
   前記リフレッシュカウンタは、現在のカウンタ値を前記アドレス保持回路に転送した後、カウントアップされることを特徴とする半導体メモリ。
2. 請求項１記載の半導体メモリにおいて、
   一つの前記バンクを連続してアクセスできる最大時間の仕様は、
   （リフレッシュ要求の発生間隔）×（バンクの数）×（保持回路の数−１）
   より短く設定されていることを特徴とする半導体メモリ。
3. 請求項１記載の半導体メモリにおいて、
   非動作中の前記バンクのうち、前記リフレッシュアドレスに対応するリフレッシュが未完了の前記メモリセルが複数あるときに、リフレッシュする該メモリセルを決める優先回路を備えていることを特徴とする半導体メモリ。

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