TW567610B - Nonvolatile semiconductor memory device - Google Patents
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Description
567610
五、發明說明（1) 【發明所屬之技術領域】 本發明係關於非揮發性半導體記憶裝置；更特定的 話’係關於包括MOM〇S(Metal 〇xide Nitl*ide 〇xide
Semiconductoi·)型記憶體單元的非揮發性半導體記憶裝 置。 【先前技術】 “習知非揮發性半導體記憶裝置，係如第託圖所示，設 置著具有層積著浮置閘極2 〇與控制閘極2丨之閘極構造的記 憶體單7G者乃屬一般已知者。該記憶體單元係具有··形成 於矽基板1主表面上的源極區域4、汲極區域5、及上述層 積閘極。浮置閘極20係在Q1主表面上隔著絕緣膜而形成， 並在此浮置閘極20上，隔著絕緣膜22而形成控制閘極21。 控制閘極2 1與浮置閘極2 〇係由絕緣膜2 3所覆蓋著。 但是’最近就非揮發性半導體記憶裝置有提案如第2 6 圖所示之具MONOS型記憶體單元者。 如第26圖所示，此記憶體單元係在閘極7與通道之 間，具有由：氧化膜6a、氮化膜6b、及氧化膜6c之層積構 造所構成的絕緣膜（以下稱「0N0膜6」）。對該0N0膜6中的 氮化膜6b植入電子、或從氮化膜6b中抽取出電子，藉此而 執行對記憶體單元的資料寫入（program)與刪除（erase)。 另外，因為氮化膜6 b屬於絕緣膜，因此一經被此氣化膜6 b 所捕獲的電子便未在氮化膜6 b内移動。 上述MONOS型記憶體單元係具有如下述的各種優點。 換句話說，製造容易且可廉價的進行製造。此外，藉由一
2075-5337-PF(Nl).ptd 第5頁 567610 1、發明說明（2) """ " " _ ' ' --------1 個單元在物理性互異的二個位置處捕獲電子， 單元。具鱧…如第26圖所示，在氮化膜二見左2 與右邊部分可確保電子捕獲部，並藉由在各電子捕 ，部的捕獲電子，便可執行資料的寫入。另外，在寫入 讀取（read)時，藉由更換流入於通道中的電流方向··便可 將對電子植入量的臨限電壓變化量予以變大。 對M0N0S型記憶體單元的寫入係利用通道熱電子 (Channel Hot Electron:CHE)而執行，而刪除則利用 F - N(F〇wler-N〇rdheini)通道現象而執行。 第2 6圖之記憶體單元係在左右側具有電子捕獲部（電 子，獲區域）L，R，藉由對此電子捕獲部（電子捕獲區域）L， R施行電子植入而執行寫入。因為植入於電子捕獲部L，R中 的電子並未在氮化膜6b中進行移動，因此源極/汲極便將 反轉，便可將2位元寫入於1單元中。 在刪除動作時，便從電子捕獲部L，r利用F-N通道現象 而抽除電子。依此而執行位元單位的刪除。讀取係對各位 元而執行’若將閘極電壓設定為既定值的話，則便可不管 另一位元的資料，可正確的讀取標的位元的資料。另外， 對第2 6圖所示記憶體單元之各端子的電壓施加法，有如美 國專利USP608 1 456號公報中所揭示者。 除上述M0N0S型記憶體單元之外，如第27圖所示，電 子捕獲層亦存在有包括含島狀石夕之氧化膜2 4的記憶體單 元0 如第2 5圖所示形態之記憶體單元，當對述於導體的浮
2075-5337-PF(Nl).ptd 第 6 頁 567610 五、發明說明（3) 置閘極20植 電壓、寫入 句話說，製 但是， 在除上述要 可能性。若 或延長寫入 若獲得 可確保刪除 餘裕。但是 如第2 9圖所 間的臨限電 位元。若存 話，將形成 【發明内容 本發明 一種在記憶 需臨限電壓 本發明 的非揮發性 導體基板上 域及汲極區 層之間的下 如上述 :電子之情況時’電子植入量將依存於如寫入 時間、氧化膜臈厚等等較容易控制的因素寫 造步驟的誤差在原理上將較難產生。 、 當MONOS型記憶體單元之情況時，電子植入 ，之外’尚有依存氮化膜6b之結晶缺陷準 二晶缺陷準位較少的話，即便提昇寫入電壓的 時間，仍無法獲得所需臨限電壓變化量。 所需臨限電壓變化量的#，便如第2“所示， 狀!^1’）與寫入狀態（，0,）間的臨限電壓分布 二若若無法獲得所需臨限電壓變化量的咭， =，無法確保刪除狀態（，1，）與寫入狀態（，〇，） 堅分布餘裕，便將存在獲得誤辨識，丨，盘，之 f著含有具此種臨限電壓分布之位元的產品 導致產品良率降低的主因之一。 ] =解決上述課題者。本發明之目的在於提供 體早凡的刪除狀態與寫入狀態之間，可確保所 分布餘裕的非揮發性半導體記憶裝置。 f非揮發性半導體記憶裝置係含有記憶體單元 p導體記憶裝置；包括：半導體基板；位於半 =，且包括有記憶體單元之源極區域、通道區 ，的半導體層·’以及位於半導 板 絕緣層。 藉由在下絶緣膜上形成半導體層（即，採用
567610 五、發明說明（4) SOKSilicon 〇n Insulator)構造），便可增加記憶體單元 電流。所以，電荷捕獲部便可捕獲較多的電子，並可增大 記憶體單元的臨限電壓變化量。 在上述通道區域上具有絕緣膜，而此絕緣膜係包括 有··可捕獲電荷的第1電荷捕獲絕緣膜。藉此構造便可在 第1電荷捕獲絕緣膜中，安定的捕獲電子。 上述下絕緣膜最好包括可捕獲電子的第2電荷捕獲絕 緣膜。該下絕緣膜係包括如：第丨絕緣膜、第2電荷捕獲絕 緣膜]以及第2絕緣膜的層積構造。第丨與第2電荷捕獲絕 緣膜最好為氮化膜◊該下電極係包括有了多晶矽膜或雜質 擴散區$。最好將上述第2電荷捕獲絕緣膜t電荷捕獲區 域’，第2電何儲存絕緣膜中由平面觀之，設置有：包括 汲極區域交界所對應部分的區㉟、以及包括汲 荷載體通常為電子，而分的區域。此外，上述電 荷」，亦可與「電子」存絕緣膜等中所謂的電 电卞」進仃取代。 上述非揮發性半導艚 供使第1電荷儲存絕緣膜捕〜带裝置係在絕緣膜上包括施加 之閘極（配線部）。此产7 丁獲電荷之電位用的記憶體單元 捕獲絕緣膜。上絕绫2异，下絕緣膜最好具有第2電荷 獲絕緣膜、與第2絕淡、子具有：第1絕緣膜、第1電荷捕 有：第3絕緣膜第、2 = 積構造。 7捕獲絕緣膜、與第4絕緣膜的層 上述第1與H 9 Φ μ + 何儲存絕緣膜之至少其中一者，最好
2075-5337-PF(Nl).ptd $ 8頁 567610 五、發明說明（5) =虱化膜所構成。亦可使上述第丨、第2、第3及第4絕緣膜 之至少其中一個的電容量，不同於其餘膜的電容 上述非揮發性半導體記憶裝置亦可包括：施加供使第 v荷捕獲絕緣膜捕獲電荷用之電位的下電極。該下電極 =括有：多晶矽膜或雜質擴散區域。最好在此第丨與第2 儲存捕獲絕緣膜中，由平面觀之，在包括上述源極區 與通道交界面所對應部分的區域、以及包括上述汲極區 三與通道區域交界面所對應部分的區域等二區域中，設置 :第1與第2電荷捕獲絕緣膜。並不僅限於第i電荷捕獲絕 :膜與第2電荷捕獲區域均含有一個電荷捕獲區域，當然 夕數情況為各自具有二個電荷捕獲區域。此外， 3個以上。 ^ 再者上述所明包括上述源極區域與通道交界面所 由應部分的區，」係指在上述第i與第2電荷捕獲絕緣膜 al)上述父界面所對應的區域、從上述交界面所 對應部分起至源極區域内的區域、以及（a3)從上述交界面 至通道區域内的區域等任何區域。亦可為組 二4U1)〜（a3)的區域。所謂「包括上述汲極區域與通道 區域交界面所對應部分的區域」，亦係指相同區域。 ，佈$的非揮發性半導體記憶裝置係可在—個上述記 隐早7〇中’记憶著4位元的資訊量。 【實施方式】 ' 以下採用第1圖〜第24 說明。在下述說明中，係 圖’針對本發明的實施形態進行 針對本發明使用於包括MONOS型
2075-5337-PF(Nl).ptd 第9頁 567610 五、發明說明（6) 記憶體單元之非揮發性半導體記憶裝置的情況進行說明。 (實施形態1 ) 非揮發性半導體記憶裝置通常係具有··形成記憶體單 元（記憶體單元電晶體）的記憶體單元區域、與形成執行記 憶體單元動作控制之周邊電路的周邊電路區域。 第1圖所示係本實施形態1中，非揮發性半導體記憶裝 置之記憶體單元剖面構造例。 如第1圖所示，記憶體單元係形成於在p型矽基板（半 導體基板）1主表面上，隔著氧化矽膜等絕緣膜2而所形成 石夕層（半導體層或3〇1(3丨1丨(：〇11〇111115111&1:〇1〇層）3上。該 圮憶體單元係具有由依限制通道區域之方式而隔開形成的 源極區域（雜質擴散區域）4、汲極區域（雜質擴散區域）5、 ΟΝΟ膜6、及閘極7。 源極區域4與汲極區域5可藉由對矽層3選擇性的植入 雜質而形成。源極區域4與汲極區域5係譬如當記憶體單元 為η 通道M0S(Metal Oxide Semiconductor)電晶體之情況 時，便由η型（第1導電型）雜質擴散區域所構成。此時便對 通道區域導入ρ型（第2導電型）雜質。 0Ν0膜6係由··氧化矽膜等氧化膜“、氮化矽膜等氮化 膜6b、及氧化矽膜等氧化膜6c之層積構造所構成的絕緣 膜此0N〇膜6中的氮化膜6b將成為電子捕獲絕緣膜（電荷 捕獲絕緣膜）。在電子捕獲絕緣膜中，特別係捕獲電子的 部分將屬於電子捕獲區域（電荷捕獲區域）。 因為氮化膜6b屬於絕緣膜，因此所捕獲到的電子在氮
567610 五、發明說明（7) 化膜6 b中幾乎未移動。所以，藉由對氮化膜6 b二端附近植 入電子，便可在氮化膜6b的二個位置處儲存著電子。即， 可實現2位元/1單元。閘極7係可由如經摻雜入雜質的多晶 矽配線等而所形成。 如第1圖所示，因為記憶體單元具有SOI構造，因此記 憶體單元電流便較大於第2 6圖所示習知例。所以，可捕獲 更多的通道熱電子，並可如第4圖所示，使臨限電壓變化 篁（Δνΐΐι)較大於第26圖所示習知例。此外，因為屬於go! 元件’因此次漏電流（subieak current)亦將可較低於習 知例，且可減小待機時的電流。 其次，針對第1圖所示M0N0S型記憶體單元動作進行說 明。在下述表1中，記載著仙叨3型記憶體單元之在寫入^ j取、刪除時對各端子所施加的電壓、與讀取時的記憶體 單元臨限電壓。寫入係利用通道熱電子（Channe丨“ £lectron:CHE)而執行，而刪除則利用 〇 F - N(Fowler-Nordheim)通道現象而執行。 567610 五、發明說明（8) 则跨 费 sofiif 涝 )πβΗ 舜 9Φ )DSlf 费 m 舜 νφ ϊαΜ 费 m 孫 m 霉 η η fawiii tr4 涔 m 费 〇 Ο ο ο CO fO ΓΌ m Lh ο 00 3 CO CSJ ο ο 〇 〇 _ ο KJ) 〇 3 υο υο Os) u) υο U) 〇〇 υο 〇 ο 一 一 〇 3 〇 ο o o ο ο 〇 〇 〇 ο ο ο W 3 io 一 1—^ k; 在 一 t 1 1 1 3 ο i ο Ρ Μ ·—A w, 1 1—L p m 1 ο m ο η m i m 1 1 1 1 1 m O m ο m I 1—* η s Μ 〇 P η 〇 Ρ m 霉 §£ η 一 m 霉 1 1 1 1 K 薛 爿1 譬如在對第1圖之記憶體單元右邊的第1電子捕獲絕緣 膜中之電子捕獲區域植入電子之時，便對閘極7施加1 0V， 並對汲極區域5施加5V，而對源極區域4與基板（表1中之B) 施加0V或接地。藉此，電子便從源極區域4朝向汲極區域5
第12頁 2075-5337-PF(Nl).ptd 567610 五、發明說明（9) 战動’並在汲極區域5附近’使轉成通道熱電子的電子植 入於氮化膜6b之電子捕獲區域中。因為經植入於氮化膜⑽ 中的電子在氮化膜6b中並未移動，因此源極/汲極便將反 轉’而可將2位元寫入於1單元中。 在刪除動作時，便對閘極7施加ov，並對汲極區域5施 加1 0 V，且使源極區域4呈浮置狀態，而對基板施加〇 V。藉 此便利用F-N通道現象，從氮化膜6b中抽取出電子。依此 方式便執行位元單位的刪除。 圖之i'mii每個位元而執行。譬如當讀取第1 園之§己憶體單凡右側的位分咨斗iL 4 m , ou…, J们位凡貝枓之際，便對閘極7施加 3V ’對汲極區域5與基板施加〇v，並對 a 口士 # — μ 士人爲/ ν见對原極區域4施加2V。 此令，s =屬於軚的（focoused)位元的右側位元上並 附電子之情況時’記憶體單元之臨限電壓vth較低 (1 · 1 V )，且在記憶體單元中將流通菩 —一 泣，偵矸剌斷亡彳目丨丨你一士 θ L k者電流。错由檢測此電 々丨L便了妾j斷右側位7^中疋否寫入資料。 如表1所示，即便右側位元中並' 糾 位元中並未寫入資料的話，圮情f βσ — ' ’右右側 低；而若右側位元中有寫入以二的臨”壓將變 電壓將變高。即，得知若將讀取時:己憶體早兀的臨限 值（如3V)的話，則不管另一位元的次二極電壓設定為既定 標的位元的資料。另外，左側位元^ ’均可正確的讀取 i同樣的執行。 】位凡的資料讀取亦將依照表 第2圖所不係第1圖所示例子的 示，取代氮化膜6b，亦可採用將 乂。如第2圖所 捕獲區域形成島狀之 2075-5337-PF(Nl).Ptd 第13頁 567610 五、發明說明（ίο) 含矽的氧化膜（含矽之氧化膜）24。在為形成此種氧化膜24 方面，僅要採用如LPCVD(Low Pressure Chemical Vapor
Deposition)法，在既定溫度且含SiH4的既定環境下，成長 較薄氧化膜24的話便可。 在本例子的情況下，亦可期待如同第丨圖之情況相同 的效果。另外，在下述所有的實施形態中，取代當作電子 捕獲絕緣膜用的氮化膜，而改為使用可吸附電子的島狀含 矽之氧化膜2 4。 第3圖所示係第1圖所示例子的第2變化例。如第3圖所 不，本變化例係埋藏絕緣膜由〇N〇膜所構成。即，在矽基 板1主表面上形成0N0膜13，並在該0N0膜][3上形成矽層3。 0N0膜13係由氧化膜13a、氮化膜Ub、及氧化膜之層積 構造所構成的絕緣膜，當作s〇I構造之埋藏絕緣膜的機 月b，同時形成第2電荷捕獲絕緣膜之氮化膜丨3b的其中一部 ^ί形成第2電子捕獲區域（第2電荷捕獲區域）。除此之 外的構造，均如同第1圖的情況。
譬如當將可對記憶體單元右側的位元進行寫入之第3 圖所示電位，施加於久i生 向iF + 各要件際，電子便將從通道區域， 亂於上二Γ向流動’此電子不僅將在汲極區域5附近，
ΪΓ )，而且亦將散亂於下方（基板側）。 未到區域上Ϊ第3圖之例所示，藉由不僅在記憶體單元的 ;散亂於通道區方亦設置電子捕獲絕緣膜’便可; 的例子中，雖：：：：！電子予以捕獲。&第1圖與第2丨 …、法捕獲散«L於通道區域下方的電子，但；
567610 五、發明說明（11) 相關電子對記憶體單元 換句話說，可有效 圓所示，依相同的電壓 較第1圖、第2圖之記憶 之臨限電壓。譬如可實 臨限電壓變化（Δνΐ±): 如上述，因為第卜 較大於第2 6圖所示習知 具有如第29圖所示臨限 升良率。 其次’針對具有上 之製造方法進行說明。 的臨限電壓上升亦可產生功效。 =利用無效的上述電子，而如第4 施^條件、相同的寫入電流，便可 艘單元，更有效的提昇記憶體單元 現第1圖、第2圖所示記憶體單元之 二倍的臨限電壓變化（2Z\Vth)。 3圖中任一記憶體單元，均可獲得 例的臨限電壓變化，因此便可減少 電壓分布之產品的存在機率，可提 述構造的非揮發性半導體記憶裝置 在為製造第1圖所示元件方面，係依週知方法 在具SOI構造之基板（即，矽基板丨）上，隔著絕緣膜 矽層3的基板。在此矽層3上形成元件隔離區域，並7 3中’對構成通道區域的區域植入既定雜質。 ” 曰 在矽層3上，利用如CVDCChemical Vapoi^
Deposition)法等’形成氧化膜6a、氮化膜化、及氧 6c，並在氧化膜6c上利用CVD法等形成經雜質摻雜過. 膜。在該多晶矽膜上’利用照相製版而形成罩幕^秋^ 用ό亥罩幕’對多晶石夕膜、氧化膜6C、氮化膜μ、及& 米 6a施行選擇性的蝕刻處理。藉此而形成〇N〇膜6與間膜 然後’以閘極1 2為罩幕，對石夕層3植入與經植入、 ° 、 中之雜質不同導電型的雜質，而形成源極區域4與沒極區
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2圖所示元件之時’僅要取代氮化麟，並 =上逃手法而形成島狀之切的氧化賴的話便可。此 用「’v η在Λ造第3圖所示元件之時，則僅要在石夕基板1上，利 用CVD法等形細㈣3，並在該刪心上制後述手法 形成矽層3的話便可。 (實施形態2) :、a採用第^ 7圖’針對本發明實施形態2進行說 。本實施形態2係第3圖所示記憶體單元的改良例。 通道區域垂直方向（第5圖上下方向）的電流密度，係 於通道摻雜量、矽層3厚度、〇N〇膜6厚度等處理元件 >數、以及閘極電壓、汲極電壓等設計參數。 第3圖所示記憶體單元可認為藉由上述參數的組合， 隨寫入時之通道區域垂直方向的電子，僅使上方之_膜6 正下方部分的位能變低，而使通道區域深度方向（朝向下 方或基板方向）的位能急遽的提高。此情況下，實際上電 子移動的區域，在通道區域上方部 >，僅為位於‘膜6正 =方的通道區域表層部。所以，便可獲得形成第丨電子（電 荷）捕獲絕緣膜之上方的氮化膜6b便將較容易捕獲電子， 但是在形成第2電子（電荷）捕獲絕緣膜之下方的 則較難捕獲電子的狀態。 ’膜13b 所以，在本實施形態2中，便設置著供將電子吸近於 下方之0N0膜13側的電極部。更詳言之，對具有電子捕: 區域的上下絕緣膜（0Ν0膜6, 13)二者均設置著電極部，$
567610 五、發明說明（13) 可將電子吸近於雙方的電子捕獲區域中，便使電子較容易 被捕獲於電子捕獲區域中。 在第5圖所示例子中’在矽基板1上形成氧化矽膜等絕 緣膜8，並在絕緣膜8内形成閘極12。下方的閘極12係設置 於上方的閘極7正下方，並電耦接於上方的閘極7。除此之 外的構造均如同第3圖所示的情況。 如，5圖所tf ’對上述記憶體單元的各要件施加既定 電差。耢此隨電子的位能，便將使通道區域上方盘下方均 變低。換句話說，如第5圖所示，在通道區域的上方與下 :二子均可移動。所以，即便下方的氮化膜13b 亦可捕獲一成乎如同上方之氮化膜6b等量的電子便可如同 第7圖所示，獲得更大的臨限電壓變化。 据々圖：示例子中，於矽基板1主表面上形成n+雜質 擴政£域9。此n+雜質擴散區域9中所含n型雜 丝 以上且lxl〇22(/cm3)以下m 呂 區域9亦電耗接於問極7β除此之外的構造均如同第3圖所 不的It况it匕情況下’亦因為在寫入時，可對#雜質擴散 區域9施加如同閘極7相同的電壓，因此便可獲得如同第5 圖所示情況的效果。 其次、，針對本實施形態2的非揮發性半導體記憶裝置 之製造方法，採用第1 5〜2 4圖進行說明。 如第15圖所示，在矽基板表面上，依5 7〇keV叫 x 1 0 j / c m ) 4 χ 1 Ο15 ( / c m2)的條件，將钟（a s)選擇性的植 入。藉此而形成n+雜質擴散區域g。 567610 ________ 五、發明說明（14)^ --: 其次，如第16圖所示，採用CVD法等，在矽基板i主表 面上沉積氧化膜13a、氮化膜13b及氧化膜13c。在此氧化 膜13c上選擇性的形成罩幕（未圖示），然後採用該罩幕， 對氧化膜13a、氮化膜13b及氧化膜13c施行蝕刻處理。藉 此便如第1 7圖所示，形成到達矽基板！主表面上的開口部 15° 其次，對矽基板1施行熱處理，俾從矽基板丨成長出矽 層。藉此便如第1 8圖所示，從開口部丨5内橫跨至氧化膜 Uc上形成矽層3。在此矽層3上選擇性的形成罩幕（未圖 ，），並採用該罩幕，對矽層3、氧化膜13a、氮化膜13b及 氧化膜1 3c施行蝕刻處理。藉此便如第丨9圖所示，形成到 達石夕基板1主表面上的開口部1 6。 其次，採用CVD法等，依填充於開口部丨6内之方式， f石夕層3上形成氧化矽膜等絕緣膜丨7。藉由對此絕緣膜j 7 施行CMP(Chemical mechanical polising)等，便可將絕 緣膜1 7埋藏於開口部1 6内。在此之後便依如同實施形態j 的相同手法，依如第20圖與第21圖所示，形成_〇膜6、閘 極7，更形成源極區域4與汲極區域5。藉此便可形成如第6 圖所示非揮發性半導體記憶裝置的記憶體單元。 在形成第5圖所示記憶體單元之時，便如第2 2圖所 示’在石夕基板1主表面上，採用CVD法沉積著氧化矽膜等絕 緣膜8。對此絕緣膜8施行選擇性蝕刻處理，便如第23圖所 示，形成溝渠（凹部）1 8。依埋藏於溝渠丨8之方式，採用 CVD法等，在絕緣膜8上沉積著經摻雜過雜質的多晶矽膜。
2075-5337-PF(Nl).ptd 第18頁 567610 五、發明說明（15) 藉由對此多晶矽膜施行CMP等，而將多晶矽膜埋藏於溝渠 1 8内，便可形成下方的閘極1 2。 其次，在閘極12上，如第24圖所示，採用CVD法等， 沉積著氧化膜13a、氮化膜13b及氧化膜13c。然後，藉由 施行照相製版或蝕刻處理等，而形成貫穿絕緣膜8、氧化 膜13a、氮化膜13b、及氧化膜13c並到達矽基板1的開口部 1 9。在此之後便依如同上述第6圖所示例子相同的手法， 便可形成第5圖所示非揮發性半導體記憶裝置的記憶體 元。 〜 (實施形態3) 其次，採用第8圖與第9圖，針對本發明實施形態3進 行說明。本實施形態3係實施形態2的改良例。 “ 在上述實施形態2中，對上下閘極7, 12施加相同的 壓，俾將使記憶體單元的臨限電壓變化予以變大。但β ， 臨限電壓變化雖變大，但是記憶體單元的臨限電壓卻 種。 ’ ζ 實現限電壓的變化量變大的話，便可認為將可 貫現3種臨限電壓。所以，在本實施形態3中，便 1 ΤΛ限電-壓的記憶體單元（βρ，實現3值/電子料區ΐϊ δ己憶體早兀）的手法進行說明。 Α之 第8圖所示，本實施形態3的記憶體單元 極7，12上轉接著電壓控制機㈣。電壓 機 = 的電壓個別進行控制，可 僅轭加相同的電壓，亦可施加不同的電壓 12
567610 五、發明說明（16) 構造均如同第5圖所示情況。 第9圖所示例子，係將第6圖所示記憶體單元的n+雜質 擴散區域9、與閘極7耦接於電壓控制機構11，便可使施加 於閘極7上的電壓，與施加於n+雜質擴散區域9上電壓變為 不同。 施加於本實施形態3之記憶體單元各元件上的電壓， 如表2所示。記憶體單元之左右各位元狀態與此時的臨限 電壓，係如表3與表4所示。 【表2】 動作 存取位元 S(V) D(V) 上方G(V) 下方G(V) R 0 5 10 0 寫入 R 0 5 10 10 L 5 0 10 0 L 5 0 10 10 刪除 R 浮置 10 0 0 L 10 浮置 0 0 R1 2 0 3 0 請取 R2 2 0 5.5 0 L1 0 2 3 0 L1 0 2 5.5 0 如表2與第8圖所示，為能在上方僅對右側的電子捕獲區
2075-5337-PF(Nl).ptd 第20頁 567610 五、發明說明（17) —-- 域l〇b(R)植入電子，僅要對上方的閘極7施加1〇v、對下方 的閘極12與源極區域4施加0V、並對汲極區域5施加5V的話 便可。當僅對左側的電子捕獲區域1〇3(1〇植入電子之情況 時，則僅要將施加於源極區域4與汲極區域5中的電壓予以 互換的話便可。 為對右側上下電子捕獲區域1〇b(R)、電子捕獲區域 l〇d(R)植入電子，僅要對上方的閘極7與下方的閘極12施 加1 0V、對源極區域4施加〇v、並對汲極區域5施加5V的話 便可。為對左側上下電子捕獲區域1〇a(L)、電子捕獲區域 1 〇c(L)植入電子，則僅要將施加於源極區域4與汲極區域5 中的電壓予以互換的話便可 如上述’電子捕獲區域的位置係由平面觀之，在上述 第1與第2的電荷捕獲絕緣膜中，由平面觀之，在（al)對應 於上述源〉及極/通道交界面的區域、（a2)從對應上述交界 面的部分起至源極區域内或汲極區域内的區域、以及（a3) 從對應上述交界面的部分起至通道區域内的區域等任何區 域。亦可為組合等（al)〜（a3)的區域。 在為刪除右側位元的資料方面，僅要對上方的閘極7 與下方的閘極1 2施加0 V、並使源極區域4呈浮置狀態，且 對及極區域5施加1 〇 V的話便可。在為刪除左側位元的資料 方面，則僅要將施加於源極區域4與汲極區域5中的電壓予 以互換的話便可 其次’針對讀取動作進行說明。考慮讀取右側電子捕 獲區域之資料的情況。參照表2之R 1，對上方的閘極7施加
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—----- —- 五、發明說明08) 3V，對源極區域4施加2V，並對下方的閘極12與汲極區域5 施加0V。此時，若在記憶體單元中流通著電流的話，資料 便為，2,。當未流通著電流之情況時，接著便對各元件施 加R2中所示電壓。然後，若記憶體單元中流通著電流的 話’資料便為，1，。即便此R2中’若未流通著電流的話， 資料便為’ 〇 ’ 。 元 化 如此的話’因為可實現3值/電子儲存區域的記憶體單 因此相較於實施形態2的情況，便可達3/2倍的高集聚 表3 CHE楢入/非楢入 譆取電壓 (右側譆取） Vth 資料 (右） 上方右 下方右 上方左 下方左 S D 非楢入 非楢入 非植入 非榷入 2 0 1 “2，， 楢入 非楢入 2 0 1.1 楢入 植入 2 0 1.2 植入 非植入 非楢入 非榷入 2 0 4 « 1 π 楢入 非榷入 2 0 4.1 榷入 榷入 2 0 4.2 植入 植入 非椹入 非榷入 2 0 7 ‘‘ 〇，， 植入 非楢入 2 0 7.1 植入 植入 2 0 7.2 如表3所示’當左側的位元的上下電子捕獲區域中並 未捕獲電子之情況時’不管左側位元之上下電子捕獲區域
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中，是否有捕獲電子，讀取左側位元時的記憶體單元之臨 限電壓vth將降低為1V+2V。此外，當僅右側電子捕獲區 域中捕獲電子之情況時，在讀取右側位元時的記憶體單元 之臨限電壓Vth將便為中間值的4v〜4· 2V ,而當右側位元的 上下電子捕獲區域中捕獲電子之情況時，在讀取右側位元 時的記憶體單元之臨限電壓Vth將提高至7V〜7. 2V。 【表4】 CHE楢入/非楮入 請取電壓 (左側請取） Vth 資料 (左） 上方左 下方左 上方右 下方右 D S 弗榷入 弈楢入 非楢入 菲榷入 2 0 1 “2” 楢入 非楢入 2 0 1.1 植入 榷入 2 0 1.2 榷入 非榷入 非植入 非楢入 2 0 4 U | » 楢入 非楢入 2 0 4.1 楢入 植入 2 0 4.2 楢入 植入 非植入 非榷入 2 0 7 “〇，， 楢入 非榷入 2 0 7.1 植入 植入 2 0 7.2 如表4所示，即便左側的位元亦相同，當上下電子捕 獲區域中並未捕獲電子之情況時，在讀取左側位元時的記 憶體單元之臨限電壓Vth將降低為IV〜1· 2V ;而當僅上側電 子捕獲區域中捕獲電子之情況時，在讀取左側位元時的記
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— II 五、發明說明（20) 憶體單7C之臨限電壓Vth將便為中間值的4V〜4· 2V，而當上 下電子捕獲區域中捕獲電子之情況時，在讀取左側位元時 的$己憶體單元之臨限電壓\^h將提高至7V〜7.2V。 (實施形態4 ) 其次’採用第1 0〜1 2圖，針對本發明之實施形態4進行 說明。本實施形態4係使對電子捕獲區域中之電子捕獲量 臨限電壓的作用度產生變化，而實現4值/電子儲存區域的 記憶體單元。 如第1 0圖所示，在第8圖所示記憶體單元中，氧化膜 6&，6(：，13&，13〇之電容(：1八2,03川4為相等。此情況下，因 為對上下電子捕獲區域中的電子捕獲量臨限電壓之作用度 相寺’因此在電子捕獲量相等的情況下，便可實現如實施 形態3之3值/電子儲存區域的記憶體單元。 但是，如第11圖所示，若設定為Cl=C2 = C3 = Cn， C4 = Cn/9的話，便可將記憶體單元之臨限電壓設定為4種 類。即，藉由使具有電子捕獲區域的絕緣膜中既定部分 (譬如：氧化膜13a)的電容產生變化，便可獲得4種臨限電 壓。 以下，針對其理由進行說明。著眼於右側的位元，設 |定為在上側捕獲電荷qu，而對下側則捕獲電荷qi。被捕獲 電荷之附近的上下電極間之電容分別為Cl，C2, C3, C4。此 時，讀取右側時（對源極區域4施加2V、對汲極區域5施加 0V、對下側閘極1 2施加0V)的記憶體單元之臨限電壓（對上 側閘極7施加的電壓）V t h (q u，q 1 )便如下式所示。
2075-5337-PF(Nl).ptd 第24頁 567610 五、發明說明（21) 【式1】
Vth(qu, ql)=qu/Cl + (C3/(C4 + C3)X (1/C1 +1/C2)q1+2χ φί x (1+C3x C4/CC3+C4) x (1/C1+1/C2))
= qu/Cl + (C3/(C4 + C3)x ( 1/C1 +1/C2) + A …⑴ 在式（1)中，0f為費米勢（Fermi potential)，A係下 述式（2 )所示。 A = 2x 0f(l+C3x C4/(C3 + C4))x (1/C1 + 1/C2 )) ··· ( 2 ) 其中’右設定為Cl=C2 = C3 = Cn ’ C4 = Cn/9 的話，Vth(cju，ql) 便如下述式（3 )所示。 【式2】
Vth(qu,ql)=qu/Cl+C3/(C3+C4)x (1/Cl+1/C2)ql+A =qu/Cn+2/(C4+Cn)x ql+A =qu/Cn+2/(Cn/9+Cn)x ql+A = qu/Cn+l. 8 x (ql/Cn) + A ."(3) 由式（3)，便形成 Vth(0,0) = A， Vth(q,〇)=q/Cn + A， Vth—(0，q) = 1.8x (q/CrO+A，Vth(q，q) = 2.8x (q/Cn)+A’，而 可實現4值/電子儲存區域（2位元/電子儲存區域、4位元八 單元）的記憶體單元。所以，相較於2位元/丨單元之下，便 可貫現2倍的向集聚化。 /其-人，針對氧化膜1 3 c之厚度（d)與介電率（ε )之條件
Cn=e4x(s/d4)
567610 五、發明說明（22)
Vth(q,0)=(q/Cn)+A, Vth(0,q)=2/(a+l)x (q/Cn)+A,
Vth(q，q)=(q/Cn)+2/(a+l)x (q/Cn)+A 〇 所以，△VthSZ^thKqjhVthKiKqXq/Cn)、△
Vth21= Vth(0，q)-Vth(q，0)=((卜a)/(l+a))x (q/Cn) 、 △ Vthl0=Vth(q,0) -Vth(0,0)=(q/Cn)。 此時，0·7χ (q/Cn)SZ\Vth21較為恰當。此乃因為△ V t h 2 1若過小的話，便形成如第2 9圖所示的臨限電壓分布 狀態。 藉此便形成a$3/17，C4$(3/17)xCn。所以，當在 電谷τc 1之絕緣膜與電容量C4之絕緣膜的介電率相等之情 況下’厚度條件便為d4-(17/3)xdi ;而當在電容量〇1之 絕緣膜與電容量C4之絕緣膜的厚度相等之情況下，介電率 條件便為ε4 2(17/3)χ ε1。如此藉由適當調整位於電子 域上下處之絕緣膜部分中至少其中-部份的厚度或 丨，便可實現4值/電子儲存區域的記憶體單元。 褡肋I述ft表7所示本實施形態4之記憶體單元的電荷捕 獲狀態、與臨限電壓間之關係。 电
567610 五、發明說明（23) 【表5】 動作 存取位元 S(V) D(V) 上方G(V) 下方G(V) R 0 5 10 0 R 0 5 0 12 寫入 R 0 5 10 12 L 5 0 10 0 L 5 0 0 12 L 5 0 10 12 刪除 R 浮置 12 0 0 L 12 浮置 0 0 R1 2 0 3 0 R2 2 0 5.5 0 請取 R3 2 0 8 0 L1 0 2 3 0 L2 0 2 5.5 0 L3 0 2 8 0 藉由對記憶體單元的各元件施加上述表5中所示各電 壓，便將如同上述各實施形態之情況，可執行寫入、刪 除、及讀取動作。
2075-5337-PF(Nl).ptd 第27頁 567610 五、發明說明（24) 【表6】 CHE楢入/非權入 諳取電壓 (右側譆取） Vth 資料 (右） 上方右 下方右 上方左 下方左 S D 非楢入 非植入 非植入 非植入 2 0 1 “ 3 ” 植入 非楢入 2 0 1.1 非植入 植入 2 0 1.15 植入 楢入 2 0 1.2 楢入 非榷入 非植入 非植入 2 0 4 “2，， 楢入 非植入 2 0 4.1 非植入 植入 2 0 4.15 榷入 楢入 2 0 4.2 非楢入 植入 非植入 非植入 2 0 7 1 >9 楢入 非植入 2 0 7,1 非植入 楢入 2 0 7.15 植入 植入 2 0 7.2 榷入 楢入 非植入 非楢入 2 0 9 “ 〇，， 椹入 非植入 2 0 9.1 非楢入 植入 2 0 9.15 植入 楢入 2 0 9.2 考慮讀取右側電子捕獲區域的資料之情況。參照表5之 R1，對上方閘極7施加3V，對源極區域4施加2V，對下方閘 極1 2與汲極區域5施加0V。此時，若記憶體單元中流通著 電流的話，資料便為’ 3’ 。當未流通著電流之情況時，接 著便對各元件施加R2所示電壓。然後，若記憶體單元中流
2075-5337-PF(Nl).ptd 第28頁
I 567610 五、發明說明（25) 通著電流的話，資料仍為，2，。即便此R 2中未流通著電流 的話，接著便對各元件施加R 3所示電壓。然後，若記憶體 單元中流通著電流的話，資料便為，1，。即便此R 3中未流 通著電流的話，資料仍為，〇，。 【表7】 CHE榷入/弗植入 請取電壓 (左側請取） Vth 資料 (左） 上方左 下方左 上方右 下方右 S D 非植入 非楢入 非榷入 非楢入 0 2 1 ‘‘ 3，， 楢入 菲權入 0 2 1.1 非楢入 榷入 0 2 , 1.15 植入 植入 0 2 1.2 楢入 非楢入 非權入 非楢入 0 2 4 “2” 植入 非植入 0 2 4.1 非榷入 榷入 0 2 4.15 楢入 植入 0 2 4.2 非楢入 植入 非楢入 非楢入 0 2 7 “ 1 ” 植入 非植入 0 2 7.1 非楢入 權入 0 2 7.15 植入 權入 0 2 7.2 楢入 補入 非楢入 非植入 0 2 9 ‘‘〇，， 楢入 非植入 0 2 9.1 非楢入 植入 0 2 9.15 楢入 楢入 0 2 9.2 當讀取左側電子捕獲區域的資料之情況，亦與讀取右
2075-5337-PF(Nl).ptd 第29頁 567610 五、發明說明（26) ' 側電子捕獲區域的資料之情況時的基本想法相同。 (實施形態5 ) 其次’採用第1 3圖與第1 4圖，針對本發明實施形態5 進行說明。本實施形態5的特徵在於無上方的電子捕獲區 域。此情況下’亦可確保如同第1圖所示例子相同的臨限 電壓變化量。此外’在上方閘極中並不必要設計電子捕獲 區域’在對記憶體單元進行寫入或刪除時，亦無對上方的 閘極施加高電壓。所以，便可將上方閘極下面的絕緣膜變 薄，並使該絕緣膜之形成程序（所謂的邏輯 CMOS(Complementary Metal-Oxide Semiconductor)程序） 形成共通化。 第1 3圖與第1 4圖所示係。本實施形態5之具體例。如 第13圖所示，在矽層3下形成0N0膜13、絕緣膜8及閘極 1 2，並在矽層3上隔著較薄絕緣膜1 4而形成閘極7。藉由對 下側的閘極1 2施加1 〇V電壓，便可使電子吸附於〇Ν0膜1 3中 的氮化膜13b上。 另外’上側之閘極7雖未直接關聯到記憶體單元之寫 入或刪除動作的配線層，但是藉由將上方閘極7電位固定 於如接地電位上，便可達記憶體單元動作的安定化或抑制 漏電流的功效。此外，亦捨省略形成上方閘極7。 在第1 4圖所示例子中，取代第1 3圖的下方閘極1 2，而 改為設置n+雜質擴散區域9。此n+雜質後散區域9係設置於 閘極7的正下方，藉由對n+雜質擴散區域9施加既定電壓， 而執行寫入或刪除動作。
2075-5337-PF(Nl).ptd 第30頁 567610
五、發明說明（27) 下述表8〜表1 0中所示係本實施形態5中，在執行記 體單元之寫入、刪除、讀取時，對各端子所施加的電^壓… 及記憶體單元之臨限電壓^另外，針對記憶體單元之動 作，基本上係如同實施形態1的情況。 【表8】 動作 存取位元 S(V) D(V) 上方G(V) 下方G(v) 寫入 R 0 5 0 10 L 5 0 0 10 棚[盼 R 浮置 10 0 0 iTtnj \W L 10 浮置 0 0 讀取 R2 2 0 0 3 L2 0 2 0 3 【表9】 CHE植入/非植入 讀取電壓 (左側讀取） Vth 資料 (右） 上方右 下方左 S D 非植入 非植入 2 0 1 “ 1 ” 植入 2 0 1.1 植入 非植入 2 0 4 ‘‘〇，， 植入 2 0 4.1
2075-5337-PF(Nl).ptd 第31頁 567610 五 、發明說明（28) CHE植入/非植入 讀取電壓 (左側讀取） Vth 資料 (左） 上方左 下方右 S D 非植入 非植入 0 2 1 1 “ 1 ” 植入 0 2 1.1 植入 非植入 0 2 4 “〇，， 植入 0 2 4.1 I—_L 旭八 J_0 2 4.1 _ 以上雖針對本發明實施形態進行說明，但是亦可組合各實 施形態的特徵。 外曰=照本發明的話’因為可將記憶體單元的臨限電壓變 達：丄因此可確保將臨限電壓分布餘裕予以變大，俾 載二:力藉：Γ卿構造便可增加可動載 另外，尚可執行記.;體1將；昇記憶體單元的驅動能力。 化。而且亦可降低低消耗功率 當熹電荷捕獲區域之膜荷儲、，電仙·。 膜或含碎之氧化膜等絕緣腹。了料絕緣膜）係採用氮化 子在膜中並未移動，因此可在因為所捕獲到的電 元的資訊量。 在5己憶體單元置中記憶著2位 再者’當下絕緣膜你— 時’便可在第!與第2電荷以2電荷儲存絕緣模 所以，可更確實的實現較，膜二者中均捕〜:兄 次的fe限電壓變化。 X %何。 2075-5337-PF(N]).ptd 苐32頁 567610 五、發明說明（29) 電極在電荷捕獲絕緣膜中設置著捕獲 & I^藉由對下電極施加既定電壓，便可將電荷 電荷捕獲絕緣膜中，並使電荷儲存於第2電荷儲 存絕緣膜中。 Τ m ^ 膜中當：Ϊ第1甘與第2電荷儲存絕緣膜之上下位置處的絕緣 的产、牙^^其中一個膜之電容量不同於其餘膜之電容量 的情況時’便譬如表6與表7所示，可獲得 的臨限電壓，且可將4位元的資訊量記憶於 區域（即各記憶體單元）中。 值’電子儲存
2075-5337-PF(Nl).ptd 第33頁 567610 圓式簡單說明 第1圖係本發明實施形態1中，非揮發性半導體記憶裝 置之記憶體單元剖視圖。 第2圖與第3圖係第1圖之記憶體單元之第1與第2變化 例剖視圖。 第4圖係寫入（程式）時間、與記憶體單元之臨限電壓 Vth間之關係圖。 第5圖係本發明實施形態2中，非揮發性半導體記憶裝 置之記憶體單元剖視圖。 第6圖係第5圖之記憶體單元變化例剖視圖。 第7圖係寫入（程式）時間、與記憶體單元之臨限電壓 Vth間之關係圖。 第8圖係本發明實施形態3中，非揮發性半導體記憶裝 置之記憶體單元剖視圖。 第9圖係第8圖之記憶體單元變化例剖視圖。 第1 0圖係與第8圖之記憶體單元相同形式的記憶體單 元剖視圖。 第1 1圖係本發明實施形態4中，非揮發性半導體記憶 裝置之記憶體單元剖視圖。 第1 2圖係第1 1圖之記憶體單元變化例剖視圖。 第1 3圖係本發明實施形態5中，非揮發性半導體記憶 裝置之記憶體單元剖視圖。 第1 4圖係第1 3圖之記憶體單元變化例剖視圖。 第1 5〜2 1圖係第6圖所示非揮發性半導體記憶裝置之製 造步驟的第1〜第7步驟剖視圖。
2075-5337-PF(Nl).ptd 第34頁 567610 圓式簡單說明 第2 2〜2 4圖係第5 , > +騾的第卜第q! 非揮發性半導體記憶裝置之製 造步驟的弟i第3步驟剖視圖。 第25圖係習知非趂獻以，# 一例的剖視圖。 發性半導體記憶裝置之記憶體單兀 第2=習知非揮發性 另一例的剖視圖。 k衣直之‘ U肢 第2 7圖係習知非揮發柯 σ ^ ^ ^点丨沾立丨、日门 發14 + ^體記憶裂置之記憶體系兀 再另一例的剖視圖。 1〜& 圖 圖 第28圖係當可確保臨限電壓之分布餘裕的情況示意 第29圖係、當無法確保臨限電壓之分布餘裕的情況示意 符號說明】 1碎基板 3矽層 5 〉及極區域 * 6a，6b, 6c氧化膜 9 n+雜質擴散區域 l〇a, 10b, 10c, lOd 11電壓控制機構 13 ΟΝΟ 膜 1 5，1 6，1 9 開口部 2 0浮置閘極 L，R電子捕獲部 2, 8, 13a，13b，13c，24 4源極區域 6 ΟΝΟ 膜 1閘極 電子捕獲區域 12閘極 1 4 ’ 1 7，2 2，2 3 絕緣膜 18溝渠 21控制閘極 氧化膜
Claims (1)
- 567610包括記愧體單元 1 · 一種非揮發性半導體記憶裝置 該非揮發性半導體記憶裝置包括： 半導體基板； 半導體層，位於該半導體基板上方， 嚴$彡：m $ Ur、 ^ ^ I 有δ己憶體 早π之源極區域、通道區域及汲極區域；以及 下絕緣層，位於該半導體基板與該半導體層之間。 申請專利範圍第1項之非揮發性半導體記憶裝 置中，在該通道區域上具有絕緣膜； 而該絕緣膜係包括有可捕獲電荷的第i電荷捕獲絕緣 罟3甘t申明專利範圍第2項之非揮發性半導體記憶裝 =，其中，在該絕緣膜上係包括該記憶體單元之閘極，而 S Ϊ，單元之閘極係對該第1電荷捕獲絕緣膜施加供使 捕獲電荷用的電位。 4 ·如申晴專利範圍第3項之非揮發性半導 ，，其中，該絕緣膜係具有第1絕緣膜、該第i電荷〜捕^絕 ^膜、及第2絕緣膜的層積構造； 該下絕緣獏係具有第3絕緣膜、捕獲電荷的該第2電荷 捕獲絕緣骐、及第4絕緣膜的層積構造。 5·如申請專利範圍第4項之非揮發性半導體記憶裝 置’其中，該第1與第2電荷捕獲絕緣膜之至 〜一係 由氮化膜所構成。 /、 申請專利範圍第4項之非揮發性半導體記憶裝 置’/、中，該第1，第2,第3及第4絕緣膜中，至少其中一者2075-5337-PF(Nl).ptd 第36頁 567610的電容量係不同於其餘膜的電容量。 7·如申請專利範圍第4項之非揮發性半導體記憶裝 置，其中，包括施加供使該第2電荷捕獲絕緣膜中捕^ 荷用之電位用的下電極。 I 8·如申請專利範圍第7項之非揮發性半導體記憶裝 置，其中，該下電極係含有多晶矽膜或雜質擴散區域。 9甘=申請專利範圍第4項之非揮發性半導體記憶裝 第1電荷捕獲絕緣膜中，係在包括該源極 £域與没極區域之交界所對應部分的區域1及包括 極區域與通道區域之交界所對應部分的“捕 獲電荷之第1電荷捕獲區域； T °又罝者捕 在該第2電荷捕獲絕έ羞胺；巾 总+ 、蓄π a々一贸^ 中係在包括該源極區域與 通道Q域之父界所對摩邮公的p a 盥m θ ” ： 、以及包括該汲極區域 與通道Q域之父界所對應部分的區域 之第2電荷捕獲區域。 又直者捕U電何 1 0 ·如申請專利範圍第1項 置，其中，該下絕緣膜係包括 膜0 之非揮發性半導體記憶裝 可捕獲電荷的電荷捕獲絕緣 11.如”專利範圍第10項之非揮 置’其中，該下絕緣膜係包括如：導雷裝— 捕獲絕緣膜、以及第2絕緣膜的層積構造：膜4第2電何 1如申請專利範圍第i i項 置，其中，該第1盥雷y秘從Μ 卜评赘f玍千导體e己憶裝 n & φ 4 電何捕獲絕緣膜係氮化膜。 13.如“專利範圍第η項之非揮發性半導體記憶裝2075-5337-PF(Nl).ptd 第37頁 567610申請專利範圍 置，其中，包括也 之電位的下電極^使該第2電荷捕獲絕緣膜中捕獲電荷用 如申請專利範圍第13項之非揮 直其中，該下雷代於A h A 卞守篮d憶裝 域。 β,、匕括有·夕晶矽膜或雜質擴散區 1 5·如申請專利範圍第1 1項之非揮發性丰 =其中，在該第2電荷捕獲絕緣膜中 2肢記憶褒 域與汲極區域交界所對應部分的區域、匕括該源極區 域與通道區域交界所對應部分的區域中，=該沒極區 的電荷捕獲區域。 °又置有捕獲電荷
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