JP2836613B2

JP2836613B2 - 半導体不揮発性記憶素子、半導体不揮発性記憶回路及びその動作方法

Info

Publication number: JP2836613B2
Application number: JP8319755A
Authority: JP
Inventors: 利司阪本; 久雄川浦
Original assignee: Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1996-11-29
Filing date: 1996-11-29
Publication date: 1998-12-14
Anticipated expiration: 2016-11-29
Also published as: JPH10163349A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体不揮発性記憶
素子、半導体不揮発性記憶回路及びその動作方法に係
り、特に低消費電力、高集積化が可能な半導体不揮発性
記憶素子、半導体不揮発性記憶回路及びその動作方法に
関する。

【０００２】

【従来の技術】従来より知られている半導体記憶素子と
してＭＮＯＳ記憶素子がある。このＭＮＯＳ記憶素子
は、ＭＯＳトランジスタの酸化膜層とゲート電極の間に
シリコン窒化膜を設けて、シリコン窒化膜に存在する捕
獲中心を記憶媒体とした不揮発性記憶素子である。上記
のシリコン窒化膜層には電子の捕獲中心が多数存在す
る。酸化膜層の膜厚を１００Å以下にしておくと、酸化
膜を通してのファウラー・ノウトハイム・トンネル機構
により、半導体と窒化膜の間に電子の交換が可能とな
る。捕獲された電子は、電界を加えない限りその場所に
留まっていて、履歴効果がある。また、窒化膜内に捕獲
された電子は、半導体と酸化膜界面の表面準位を変える
ので、電界効果トランジスタのしきい値電圧が変化す
る。このしきい値電圧の変化により、記憶内容を読みと
ることができる。

【０００３】また、従来知られている別の半導体記憶素
子として、読み出し回路に単一電子トランジスタを利用
した不揮発性記憶素子がある。この単一電子トランジス
タは、わずかな電荷の変化、すなわち電子の個数に換算
すると１０^-4個の変化をも感知できる高感度な電荷計で
あることから、記憶媒体に蓄積する電荷量はわずかでよ
い。そのために、低消費電力な記憶素子を構成すること
が可能となる。これまでに報告されている、単一電子ト
ランジスタを読み出し回路に用いた不揮発性記憶素子
は、金属を材料として作製されてきている。例えば、ド
レッセルハウスらが文献（フィジカル・レビュー・レタ
ー、第７２巻、９０４頁（１９９４年））にて報告した
素子がその代表例である。

【０００４】

【発明が解決しようとする課題】上記の従来の２つの半
導体不揮発性記憶素子のうち、前者のゲート絶縁膜が酸
化膜と窒化膜の２層になっているＭＮＯＳ記憶素子は、
プログラミングに数百から数千個の電子を必要とする。
なぜなら、読み出し用電界効果トランジスタのしきい値
電圧の変化には、数百個単位の電子数が必要となるため
である。そのため、プログラム時に高電界を絶縁膜に加
える必要があり、絶縁膜の寿命が短かくなったり、消費
電力が大きくなるなどの問題がある。また、読み出しに
用いる電界効果トランジスタを微細化しようとすると、
ショートチャネル効果のためにオフ時に電流が流れ、ス
タンバイ時にも消費電力が増大する問題がある。

【０００５】一方、後者の読み出し回路に単一電子トラ
ンジスタを利用した不揮発性記憶素子では、単一電子ト
ランジスタを読み出し回路に用いていることから、プロ
グラム時および読み出し時の消費電力は小さくて済む
が、その反面、読み出し回路、記憶媒体および配線が同
一平面内に配置されていることから、１つの記憶素子あ
たりの面積は、積層構造のＭＮＯＳ記憶素子と比較する
と大きくなってしまう。

【０００６】記憶素子を微細化するには、ＭＮＯＳ記憶
素子のように、配線や記憶媒体を、読み出し回路が形成
される平面に対して上層に配置する必要がある。しか
し、単一電子トランジスタの材料が金属の場合には、絶
縁膜を形成する際の高温雰囲気に対する熱耐性がない。
従って、後者の不揮発性記憶素子では、微細化して大規
模集積回路（ＬＳＩ）を形成することは困難である。ま
た、記憶媒体にはトンネル接合列を用いているが、作製
方法が複雑であり、均一な特性を得ることが困難であ
る。

【０００７】本発明は以上の点に鑑みなされたもので、
製造コストおよび量産性の面で有利な半導体ＬＳＩプロ
セスを用い、単一電子トランジスタを読み出し回路に利
用した低消費電力型の、しかも微細化および大規模集積
化が可能な半導体不揮発性記憶素子、半導体不揮発性記
憶回路及びその動作方法を提供することを目的とする。

【０００８】

【課題を解決するための手段】上記の目的を達成するた
め、本発明の半導体不揮発性記憶素子は、半導体基板を
被覆する第１の絶縁膜上に単一電子トランジスタが形成
され、単一電子トランジスタ上に第２の絶縁膜、電子捕
獲中心を有する第３の絶縁膜及び第４の絶縁膜が順次に
積層され、第４の絶縁膜上に制御ゲート電極が形成さ
れ、電子捕獲中心を記憶媒体とする構成としたものであ
る。

【０００９】ここで、電子捕獲中心を有する第３の絶縁
膜はシリコン窒化膜であり、第２の絶縁膜及び第４の絶
縁膜がそれぞれシリコン酸化膜であり、第２の絶縁膜が
第４の絶縁膜に比べて膜厚が薄く形成されているか、又
は第４の絶縁膜が第２の絶縁膜に比べて膜厚が薄く形成
されていることを特徴とする。

【００１０】また、本発明の半導体不揮発性記憶回路
は、上記の目的達成のため、複数個の半導体不揮発性記
憶素子がマトリクス状に配列された記憶配列と、これら
複数個の半導体不揮発性記憶素子のうち、同じ行に配置
された２以上の半導体不揮発性記憶素子の制御ゲートに
対し同じ行アドレス線を介してゲート電圧を同時に印加
する行アドレス復号回路と、上記複数個の半導体不揮発
性記憶素子のうち、同じ列に配置された２以上の半導体
不揮発性記憶素子のドレインに同じ列アドレス線を介し
て接続された、全部で複数の検出増幅器と、複数の検出
増幅器にそれぞれ列アドレス信号を入力する列アドレス
復号回路とを有する半導体不揮発性記憶回路において、
記憶配列を構成する複数個の半導体不揮発性記憶素子の
それぞれを、半導体基板を被覆する第１の絶縁膜上に単
一電子トランジスタが形成され、単一電子トランジスタ
上に第２の絶縁膜、電子捕獲中心を有する第３の絶縁膜
及び第４の絶縁膜が順次に積層され、第４の絶縁膜上に
制御ゲート電極が形成され、電子捕獲中心を記憶媒体と
する構成とし、上記の単一電子トランジスタのドレイン
を列アドレス線に接続すると共にソースを接地し、制御
ゲート電極を行アドレス線に接続した構成としたもので
ある。

【００１１】更に、本発明の半導体不揮発性記憶回路の
動作方法は、複数の列アドレス線から選択された第１の
列アドレス線と、複数の行アドレス線から選択された第
１の行アドレス線との各組み合わせにより指定された、
第１の半導体不揮発性記憶素子を読み出すために、列ア
ドレス復号回路が第１の列アドレス線に接続された検出
増幅器を介して第１の正電位を第１の列アドレス線に印
加すると共に、行アドレス復号回路より第１の行アドレ
ス線を介して第１の半導体不揮発性記憶素子の制御ゲー
ト電極に第２の正電位を印加し、かつ、第１の行アドレ
ス線以外の第２の行アドレス線に接続された複数個の第
２の半導体不揮発性記憶素子の制御ゲート電極をそれぞ
れ接地電位として第２の半導体不揮発性記憶素子の単一
電子トランジスタをオフ状態とし、第１の半導体不揮発
性記憶素子の制御ゲート電極に第２の正電位を印加した
とき、第１の半導体不揮発性記憶素子が消去状態にある
場合は、その単一電子トランジスタの出力がクーロンブ
ロッケードのためにオフ状態であり、第１の半導体不揮
発性記憶素子がプログラミング状態にある場合は、その
単一電子トランジスタがオン状態となることを利用して
読み出しを行うことを特徴とする。

【００１２】本発明では窒化膜層である第３の絶縁膜に
は、多数の電子を捕獲する捕獲中心が存在することがわ
かっている。この捕獲中心を記憶媒体に用い、かつ単一
電子トランジスタで読み出しを行うことで、高集積、高
信頼性を備えた記憶回路を構成することが可能となる。

【００１３】

【発明の実施の形態】次に、本発明の実施の形態につい
て図面と共に説明する。図１（ａ）及び（ｂ）は本発明
になる半導体不揮発性記憶素子の第１の実施の形態の断
面図及び上面図を示す。

【００１４】同図（ａ）、（ｂ）において、半導体不揮
発性記憶素子１０はシリコンのような半導体基板１２上
に、後に詳述する製造方法により作製される。半導体基
板１２上には、第１の絶縁膜１３が被覆されている。第
１の絶縁膜１３は、例えばシリコン酸化膜でよい。第１
の絶縁膜１３上には、単一電子トランジスタ１４が製作
されている。

【００１５】単一電子トランジスタ１４は、２つのトン
ネル障壁３２、３４と、このトンネル障壁３２、３４に
よってドレイン３１およびソース３５と電気的に絶縁さ
れたアイランド３３からなる。ドレイン３１、ソース３
５、およびアイランド３３の材料としては、例えば不純
物濃度が高く縮退したシリコン層が用いられる。高く縮
退した不純物濃度とは、１×１０¹⁹／ｃｍ³から１×１
０²¹／ｃｍ³程度であり、シリコン層の厚さは５０Åか
ら５００Å程度でよい。アイランド３３の横幅、奥行き
はそれぞれ２００Å以下である。トンネル障壁３２、３
４は、伝導電子またはホールにとって障壁となるもの
で、障壁の高さは１ｅＶ以上が望ましい。

【００１６】単一電子トランジスタ１４上には第２の絶
縁膜１５ａが被覆されている。第２の絶縁膜１５ａに
は、ドレイン３１の一部分上に被せられている第１の部
分２１ａ、単一電子トランジスタ１４、ドレイン３１の
一部分とソース３５の一部分の上に被せられている第２
の部分２２ａ、およびソース３５の一部分上に被せられ
ている第３の部分２３ａとが備えられている。第２の絶
縁膜１５ａの第２の部分２２ａは、シリコン酸化膜でよ
いが、１０Åから５０Å程度の厚さが望ましい。第２の
絶縁膜１５ａの第１の部分２１ａおよび第３の部分２３
ａは、シリコン酸化膜でよく、２００Åから２０００Å
程度の厚さが望ましい。

【００１７】第２の絶縁膜１５ａ上には、電子捕獲中心
２０を有する第３の絶縁膜１６ａが被覆されている。電
子捕獲中心２０を有する第３の絶縁膜１６ａには、第２
の絶縁膜１５ａの第１の部分２１ａ上に被せられている
第１の部分２４ａ、第２の絶縁膜１５ａの第２の部分２
２ａ上に被せられている第２の部分２５ａ、第２の絶縁
膜１５ａの第３の部分２３ａ上に被せられている第３の
部分２６ａとが備えられている。電子捕獲中心２０を有
する第３の絶縁膜１６ａは、シリコン窒化物またはシリ
コン酸窒化物でよく、２００Åから１０００Å程度の厚
さが望ましい。

【００１８】電子捕獲中心２０を有する第３の絶縁膜１
６ａの上には、第４の絶縁膜１７ａが被覆されている。
第４の絶縁膜１７ａは、シリコン酸化物でよく、１００
Åから５００Å程度の厚さが望ましい。第４の絶縁膜１
７ａ上には、制御ゲート１８が被覆されている。この実
施の形態は、第２の絶縁膜１５ａの第２の部分２２ａの
膜厚が、第４の絶縁膜１７ａのそれに比べて薄く形成さ
れている。

【００１９】図２（ａ）及び（ｂ）は本発明になる半導
体不揮発性記憶素子の第２の実施の形態の断面図及び上
面図を示す。この実施の形態の半導体不揮発性記憶素子
１０も、第１の実施の形態と同様にシリコンのような半
導体基板１２上に後述する製造方法により作製される。
半導体基板１２上には、第１の絶縁膜１３が被覆されて
いる。第１の絶縁膜１３は、例えばシリコン酸化膜であ
り、その上には、単一電子トランジスタ１４が製作され
ている。

【００２０】単一電子トランジスタ１４は、２つのトン
ネル障壁３２、３４と、このトンネル障壁３２、３４に
よってドレイン３１およびソース３５と電気的に絶縁さ
れたアイランド３３からなる。ドレイン３１、ソース３
５、およびアイランド３３は、図１と同様に不純物濃度
が１×１０¹⁹／ｃｍ³から１×１０²¹／ｃｍ³程度の高く
縮退したシリコン層が、５０Åから５００Å程度の厚さ
で成膜された構造である。アイランド３３の横幅、奥行
きはそれぞれ２００Å以下である。トンネル障壁３２、
３４は、伝導電子またはホールにとって障壁となるもの
で、障壁の高さは１ｅＶ以上が望ましい。

【００２１】単一電子トランジスタ１４上には第２の絶
縁膜１５ｂが被覆されている。第２の絶縁膜１５ｂに
は、ドレイン３１の一部分上に被せられている第１の部
分２１ｂ、単一電子トランジスタ１４、ドレイン３１の
一部分とソース３５の一部分の上に被せられている第２
の部分２２ｂ、およびソース３５の一部分上に被せられ
ている第３の部分２３ｂとが備えられている。第２の絶
縁膜１５ｂの第２の部分２２ｂは、シリコン酸化膜でよ
く、１００Åから５００Å程度の厚さが望ましい。第２
の絶縁膜１５ｂの第１の部分２１ｂおよび第３の部分２
３ｂは、シリコン酸化膜でよく、２００Åから２０００
Å程度の厚さが望ましい。

【００２２】第２の絶縁膜１５ｂ上には、電子捕獲中心
２０を有する第３の絶縁膜１６ｂが被覆されている。電
子捕獲中心２０を有する第３の絶縁膜１６ｂには、第２
の絶縁膜１５ｂの第１の部分２１ｂ上に被せられている
第１の部分２４ｂ、第２の絶縁膜１５ｂの第２の部分２
２ｂ上に被せられている第２の部分２５ｂ、第２の絶縁
膜１５ｂの第３の部分２３ｂ上に被せられている第３の
部分２６ｂとが備えられている。電子捕獲中心を有する
第３の絶縁膜１６ｂは、シリコン窒化物またはシリコン
酸窒化物でよいが、５０Åから５００Å程度の厚さであ
る。

【００２３】電子捕獲中心２０を有する第３の絶縁膜１
６ｂの上には、第４の絶縁膜１７ｂが被覆されている。
第４の絶縁膜１７ｂは、シリコン酸化物でよく、１０Å
から５０Å程度の厚さが望ましい。第４の絶縁膜１７ｂ
上には、制御ゲート１８が被覆されている。すなわち、
この実施の形態は、第１の実施の形態とは逆に第４の絶
縁膜１７ｂが第２の絶縁膜１５ｂの第２の部分２２ｂに
比べて膜厚が薄い点に特徴がある。

【００２４】次に、本発明の半導体不揮発性記憶回路に
ついて説明する。図３は本発明になる半導体不揮発性記
憶回路の一実施の形態の構成図を示す。同図において、
半導体不揮発性記憶回路４０には、半導体不揮発性記憶
素子１０が複数個マトリクス状に配列された記憶配列５
０がある。半導体不揮発性記憶回路４０には、また、記
憶配列５０の周辺回路として、列アドレス復号回路４
１、行アドレス復号回路４３、複数の検出増幅器５４ａ
から５４ｚが含まれる。

【００２５】半導体不揮発性記憶素子１０の各々のドレ
イン（Ｄ）３１、ソース（Ｓ）３５、および制御ゲート
１８の接続は以下の通りである。同一の行の中の半導体
不揮発性記憶素子１０の制御ゲート１８同士は同一の行
アドレス線に接続される。行アドレス線は５３ａから５
３ｚまで複数本あり、それぞれ同一行の半導体不揮発性
記憶素子１０の制御ゲートを共通接続すると共に、一端
が行アドレス復号回路４３に接続されている。

【００２６】記憶配列５０中の同一の列の中の半導体不
揮発性記憶素子１０の各々のドレイン３１同士は列アド
レス線により共通接続される。列アドレス線は５１ａか
ら５１ｚまで複数本あり、それぞれ同一列の半導体不揮
発性記憶素子１０のドレイン同士を共通接続すると共
に、一端が検出増幅器５４ａ〜５４ｚのうち対応する検
出増幅器を介して列アドレス復号回路４１に接続されて
いる。更に、記憶配列５０内の複数個の半導体不揮発性
記憶素子１０の各々のソース３５は接地される。

【００２７】図４（ａ）は、図３に示した列アドレス線
５１ａ〜５１ｚ中の任意の１本の列アドレス線５１ｎ
と、行アドレス線５３ａ〜５３ｚのうちの任意の１本の
行アドレス線５３ｍに接続されている半導体不揮発性記
憶素子１０と、列アドレス線５１ｎに接続されている１
つの検出増幅器５４ｎの等価回路を示す。半導体不揮発
性記憶素子１０は図１及び図２の半導体不揮発性記憶素
子１０のいずれでもよい。従って、前述したように、半
導体不揮発性記憶素子１０は、単一電子トランジスタ１
４と捕獲中心２０を有する。

【００２８】単一電子トランジスタ１４は、ドレイン３
１、ソース３５と２つのトンネル障壁３２、３４によっ
て、ドレイン３１およびソース３５と電気的に絶縁され
たアイランド３３からなる。捕獲中心２０は、静電容量
Ｃ₁のキャパシタを介して制御ゲート１８と接続され、
かつ、静電容量Ｃ₂のキャパシタを介してアイランド３
３に接続されている。トンネル障壁３２、３４は、それ
ぞれ図４（ｂ）に示すように、静電容量Ｃのキャパシタ
と抵抗値Ｒの抵抗が並列接続された回路として置き換え
ることができる。

【００２９】図１及び図２に示した窒化膜層である第３
の絶縁層２５ａ、２５ｂには、多数の電子を捕獲する捕
獲中心２０が存在することがわかっている。この捕獲中
心２０を記憶媒体に用い、かつ単一電子トランジスタ１
４で読み出しを行うことで、以下、説明するように、高
集積、高信頼性を備えた記憶回路を構成することが可能
となる。従来のＭＮＯＳ記憶素子を用いた半導体不揮発
性記憶回路と比較すると、記憶媒体にプログラムする電
子の数は数百個から数十個に減らすことができ、絶縁膜
の寿命が格段に延びると共に電子数の減少に比例して消
費電力を減らすことができる。

【００３０】次に、本発明の半導体不揮発性記憶回路の
実施の形態の動作について説明する。［消去動作］まず、図１に示した構造の電気的に可変な
半導体不揮発性記憶素子の消去動作について説明する。
図３の記憶配列５０を構成する図１の構造の複数個の半
導体不揮発性記憶素子１０のうち、所望の半導体不揮発
性記憶素子１０の記憶内容を消去する際には、特定の行
アドレス線、例えば行アドレス線５３ｍに−Ｖ_Gの負電
圧を印加し、行アドレス線の残りは接地電位にすると共
に、特定の列アドレス線、例えば列アドレス線５１ｎに
正電圧＋Ｖ_Dを印加する。このことにより、選択された
半導体不揮発性記憶素子１０のドレイン３１に正電圧＋
Ｖ_Dが印加され、選択された半導体不揮発性記憶素子１
０の制御ゲート１８に負電圧−Ｖ_Gが印加される。

【００３１】ドレイン３１と制御ゲート１８間に生じた
電界によって、窒化膜層である第３の絶縁膜１６ａ中の
捕獲中心２０に捕獲された電子が、酸化膜層である第２
の絶縁膜１５ａ中を通してのファウラー・ノルトハイム
・トンネル機構によってドレイン３１に注入される。こ
れにより、窒化膜層である第３の絶縁膜１６ａ中の捕獲
中心２０に電子が無い状態になる。このとき、第４の絶
縁膜１７ａは制御ゲート１８側から電子が注入されるの
を防ぎ、効率的に電子が捕獲中心２０から引き抜くこと
ができる。第４の絶縁膜１７ａの有効性は、公知の文献
（Frank R.Libsch and Marvin H.White,Solid State El
ectronics,Vol.33,No.1,pp.105-126）に述べられてい
る。

【００３２】記憶配列５０の選択された行の半導体不揮
発性記憶素子１０の記憶内容のみを消去する際には、特
定の行アドレス線、例えば行アドレス線５３ｍに負電圧
−Ｖ_Gを印加し、行アドレス線の残りは接地電位にする
と共に、複数の列アドレス線５１ａから５１ｚまでのす
べてに正電圧Ｖ_Dを印加する。この方法で、記憶配列５
０の中の行アドレス線５３ｍに接続されている同一行の
半導体不揮発性記憶素子１０の記憶内容のみが消去され
る。

【００３３】記憶配列５０のすべての半導体不揮発性記
憶素子１０の記憶内容を消去する際には、複数の行アド
レス線５３ａから５３ｚまでのすべてに、−Ｖ_Gの負電
圧を印加し、かつ、複数の列アドレス線５１ａから５１
ｚまでのすべてにＶ_Dの正電圧を印加する。この方法
で、記憶配列５０の中のすべての図１に示した構造の半
導体不揮発性記憶素子１０の記憶内容が消去される。

【００３４】次に、図２に示した構造の半導体不揮発性
記憶素子１０の消去動作について説明する。図３の記憶
配列５０を構成するそれぞれ図２に示す構造の複数個の
半導体不揮発性記憶素子１０の中から、所望の半導体不
揮発性記憶素子の記憶内容を消去する際には、特定の行
アドレス線、例えば行アドレス線５３ｍに正電圧＋Ｖ_G
を印加し、行アドレス線の残りは接地電位にすると共
に、特定の列アドレス線、例えば列アドレス線５１ｎに
負電圧−Ｖ_Dを印加する。このことにより、選択された
半導体不揮発性記憶素子１０のドレイン３１に負電圧−
Ｖ_Dが印加され、選択された半導体不揮発性記憶素子１
０の制御ゲート１８に正電圧＋Ｖ_Gが印加される。

【００３５】これにより、ドレイン３１と制御ゲート１
８間に生じた電界によって、窒化膜層である第３の絶縁
膜１６ｂ中の捕獲中心２０に捕獲された電子が、酸化膜
層である第４の絶縁膜１７ｂを通してのファウラー・ノ
ルトハイム・トンネル機構によって制御ゲート１８に注
入される。これにより、窒化膜層である第３の絶縁膜１
６ｂ中の捕獲中心２０に電子が無い状態になる。このと
き、第４の絶縁膜１７ｂは制御ゲート１８側から電子が
注入されるのを防ぎ、効率的に電子が捕獲中心２０から
引き抜くことができる。

【００３６】記憶配列５０の選択された行の半導体不揮
発性記憶素子１０の記憶内容のみを消去する際には、特
定の行アドレス線、例えば行アドレス線５３ｍに負電圧
−Ｖ_Gを印加し、行アドレス線の残りは接地電位にする
と共に、複数の列アドレス線５１ａから５１ｚまでのす
べてに正電圧Ｖ_Dを印加する。この方法で、記憶配列５
０の中の行アドレス線５３ｍに接続されている同一行の
半導体不揮発性記憶素子１０の記憶内容のみが消去され
る。

【００３７】記憶配列５０のすべての半導体不揮発性記
憶素子１０の記憶内容を消去する際には、複数の行アド
レス線５３ａから５３ｚまでのすべてに、正電圧＋Ｖ_G
を印加すると共に、複数の列アドレス線５１ａから５１
ｚまでのすべてに負電圧−Ｖ_Dを印加する。この方法
で、記憶配列５０の中の半導体不揮発性記憶素子１０の
すべてが消去される。［プログラミング動作］次に、図３の電気的に可変な半
導体不揮発性記憶回路のプログラミング動作について説
明する。図３の記憶配列５０を構成する図１の構造の複
数個の半導体不揮発性記憶素子１０のうち、所望の半導
体不揮発性記憶素子１０をプログラミングする際には、
特定の行アドレス線、例えば行アドレス線５３ｍに正電
圧＋Ｖ_Gを印加し、行アドレス線の残りは接地電位にす
ると共に、特定の列アドレス線、例えば列アドレス線５
１ｎに負電圧−Ｖ_Dを印加する。このことにより、選択
された半導体不揮発性記憶素子１０のドレイン３１に負
電圧−Ｖ_Dが印加され、選択された半導体不揮発性記憶
素子１０の制御ゲート１８に正電圧＋Ｖ_Gが印加され
る。

【００３８】ドレイン３１と制御ゲート１８間に生じた
電界によって、ドレイン３１中の電子が、図１（ａ）に
示した第２の絶縁膜１５ａを通してのファウラー・ノル
トハイム・トンネル機構によって窒化膜である第３の絶
縁膜１６ａに注入される。注入された電子が第３の絶縁
膜１６ａの伝導帯に誘起され、その一部の電子が捕獲中
心２０に捕獲される。捕獲中心２０は負に帯電すること
でプログラミング動作が行われる。このとき、第４の絶
縁膜１７ａはゲート電極側に電子が突き抜けるのを防
ぎ、効率的に電子を捕獲中心２０に捕獲させると共に、
ゲート電極側からのホールの注入を防ぐことができるた
め、捕獲された電子が中性化するのを防ぐ。

【００３９】次に、図２に示した構造の半導体不揮発性
記憶素子を有する図３の電気的に可変な半導体不揮発性
記憶回路のプログラミング動作について説明する。図３
の記憶配列５０を構成する図２の構造の複数個の半導体
不揮発性記憶素子１０のうち、所望の半導体不揮発性記
憶素子１０をプログラミングする際には、特定の行アド
レス線、例えば行アドレス線５３ｍに負電圧−Ｖ_Gを印
加し、行アドレス線の残りは接地電位にすると共に、特
定の列アドレス線、例えば列アドレス線５１ｎに正電圧
＋Ｖ_Dを印加する。このことにより、選択された半導体
不揮発性記憶素子１０のドレイン３１に正電圧＋Ｖ_Dが
印加され、選択された半導体不揮発性記憶素子１０の制
御ゲート１８に負電圧−Ｖ_Gが印加される。

【００４０】ドレイン３１と制御ゲート１８間に生じた
電界によって、制御ゲート１８中の電子が、第４の絶縁
膜１７ｂを通してのファウラー・ノルトハイム・トンネ
ル機構によって第３の絶縁膜１６ｂに注入される。注入
された電子が第３の絶縁膜１６ｂの伝導帯に誘起され、
その一部の電子が捕獲中心２０に捕獲される。捕獲中心
２０は負に帯電することでプログラミング動作が行われ
る。このとき、第２の絶縁膜１５ｂはソース３５および
ドレイン３１側に電子が突き抜けるのを防ぎ、効率的に
電子を捕獲中心２０に捕獲させる。また、ソース３５お
よびドレイン３１側からのホールの注入を防ぐことがで
きるため、捕獲された電子が中性化するのを防ぐ。

【００４１】［読み出し動作］次に、読み出し動作につ
いて説明する。この読み出し動作においては、単一電子
トランジスタ１４を用いる。

【００４２】単一電子トランジスタ１４の動作原理は公
知で、例えば、文献（アイ・イー・イー・イー・トラン
ザクション・オン・マグネティックス、Ｖｏｌ．ＭＡＧ
−２３，Ｎｏ．２，１１４２頁（１９８６年）、K.K.Li
kharevによる）に叙述されている。半導体不揮発性記憶
素子１０の中の単一電子トランジスタ１４の動作につい
て説明する。

【００４３】図４において、制御ゲート１８に行アドレ
ス線５３ｍを介して電圧Ｖ_Wを印加し、単一電子トラン
ジスタ１４のドレイン３１に電圧Ｖ_Dを印加した場合の
ドレイン３１に流れる電流Ｉは、図５のようになる。た
だし、Ｖ_W＝０Ｖのとき、捕獲中心２０に蓄えられた電
荷量Ｑ_Tが０で、かつ、アイランド３３に蓄えられた電
荷量Ｑ₀が０であったとする。制御ゲート１８に電圧Ｖ_W
を印加すると、アイランド３３と捕獲中心２０との間の
キャパシタに電荷が誘起される。その電荷量Ｑ₂は、Ｑ₂ ＝Ｃ₀Ｖ_W （１）と表される。ただし、

【００４４】

【数１】である。Ｑ₂が電子の素電荷ｅの半整数倍に等しいと
き、すなわち、

【００４５】

【数２】のとき、電流Ｉは極大となり、単一電子トランジスタは
オン状態になる。電流Ｉが極大となるゲート電圧付近以
外では、電流は完全に抑制されたオフ状態である。この
電流の抑制はクーロンブロッケード効果として知られ、
周期的な電流振動はクーロンブロッケード振動と呼ばれ
ている。

【００４６】ク−ロンブロッケード効果が発現するため
には、以下の条件が必要となる。

【００４７】

【数３】アイランド３３に付随する静電容量の和で、２Ｃ＋Ｃ₀
に等しく、２つのトンネル障壁の静電容量の和２Ｃと制
御ゲートとの静電容量Ｃ₀との和である。また、ｋ_BＴは
ボルツマン定数、Ｔは素子の動作温度である。（４）式
の条件を室温環境（Ｔ＝３００Ｋ）で満たすためには、

【００４８】

【数４】そのためには、アイランド３３の直径が１０ｎｍ以下で
ある必要がある。

【００４９】電圧Ｖ_Wを印加する前の初期状態におい
て、捕獲中心２０に有限の電荷（Ｑ_T≠０）が存存する
場合について論考する。捕獲中心２０に電荷Ｑ_Tが蓄積
されていたとすると、アイランド３３と捕獲中心２０と
の間のキャパシタ上の電荷Ｑ₂は、

【００５０】

【数５】となる。（２）式と同様に考えると、Ｑ₂が電子の素電
荷ｅの半整数倍になるとき、すなわち、

【００５１】

【数６】のとき、電流Ｉが極大となる。電流が極大となるときの
制御ゲートの値Ｖ_Wは、（２）式と比較すると、｛Ｃ₂／
（Ｃ₁＋Ｃ₂）｝×Ｑ_Tだけ小さくなることがわかる。

【００５２】次に、図４（ａ）を用いて、読み出し方法
について論述する。捕獲中心２０に電荷Ｑ_Tが蓄積され
た場合には、単一電子トランジスタ１４のソース３５を
流れる電流Ｉが極大となるのは、制御ゲートの値Ｖ_Wが
（６）式の条件を満たすときである。蓄積された電荷Ｑ
_Tによって、電流Ｉが極大となるＶ_Wの値が変化すること
を利用して読み出し動作を行う。

【００５３】プログラミング動作時に、クーロンブロッ
ケード振動を１／４周期分だけ変化させる電荷量を捕獲
中心２０に蓄積する。このときの条件は、（６）式の右
辺の第２項が１／（４ｅ）に等しい場合である。すなわ
ち、

【００５４】

【数７】であり、このときのＱ_Tは、（ｅ／４）×（Ｃ₁＋Ｃ₂）
／Ｃ₂だけ蓄積すればよい。

【００５５】プログラミング動作によって、（ｅ／４）
×（Ｃ₁＋Ｃ₂）／Ｃ₂なる電荷が蓄積されたときの制御
ゲート電圧Ｖ_Wに対する電流Ｉは、図６において破線で
示してある。また、消去動作によって、電荷が消去され
た場合の電流は図６に実線で示されている。

【００５６】制御ゲート電圧Ｖ_Wが接地電位の場合、電
荷がプログラムされている場合および消去されている場
合とも電流Ｉは０であり、単一電子トランジスタ１４は
オフ状態にある。一方、Ｖ_WをＶ_W＝Ｖ_W1＝ｅ／（４
Ｃ₀）に設定すると、電荷が書き込まれている場合には
電流Ｉが図６に破線で示すように流れ、単一電子トラン
ジスタ１４がオン状態になり、電荷が消去されている場
合には、単一電子トランジスタ１４はオフ状態のままで
ある。

【００５７】単一電子トランジスタ１４がオン状態にな
ると、図４（ａ）に示した検出増幅器５４ｎ内の負荷抵
抗６１に電位降下が起こり、差動増幅回路６２の２つの
入力の間に電位差が発生する。この電位差を差動増幅回
路６２によって、増幅して出力する。単一電子トランジ
スタ１４がオフ状態の場合には、負荷抵抗６１には電位
降下が起こらず、差動増幅回路６２の２つの入力にも電
位差は発生しない。

【００５８】そこで、選択した半導体不揮発性記憶素子
１０の読み出しを行うには、選択した行アドレス線５３
ｍに接続されている制御ゲートに電圧Ｖ_W＝Ｖ_W1を印加
し、他の行アドレス線は接地電位にしておく。さらに選
択した列アドレス線５１ｎにＶ_Dを印加し、他の列アド
レス線は接地電位にする。選択した列アドレス線５１ｎ
に接続された複数の単一電子トランジスタ１４の中で、
選択された行アドレス線５３ｍに接続された単一電子ト
ランジスタ１４以外は、常にオフ状態である。なぜな
ら、制御ゲート１８が接地されているため、捕獲中心２
０に蓄積された電荷の有無に関わらず、単一電子トラン
ジスタ１４がオフ状態であるからである。

【００５９】選択された行アドレス線５３ｍと、選択さ
れた列アドレス線５１ｎに接続された単一電子トランジ
スタ１４は、電荷が蓄積されていない場合にはオフ状態
であり、電荷が蓄積されている場合にはオン状態とな
る。なぜなら、選択された単一電子トランジスタ１４の
制御ゲート電圧には、電圧Ｖ_W1が印加されているため、
図６に破線で示したように電流Ｉが流れるからである。
ゆえに、選択した半導体不揮発性記憶素子１０の内容を
読み出すことが可能である。

【００６０】

【実施例】

（第１の実施例）次に、本発明の半導体不揮発性記憶素
子の実施例について説明する。図７の（Ａ−１）の断面
図と（Ａ−２）の上面図に示すように、シリコン基板１
２上に絶縁膜１２を介して厚さが数ｎｍから数１００ｎ
ｍ、ボロン濃度が１０¹⁴から１０¹⁸ｃｍ^-3、面方位（１
００）の上部シリコン層７１ａをもつＳＯＩ（Silicon
onInsulator）基板を用意する。ネガ型フォトレジスト
をＳＯＩ基板に塗布し、ソースおよびドレイン領域と単
一電子トランジスタが作製される大まかな領域を従来式
の紫外線露光法を用いて露光し、現像を行う。このネガ
型フォトレジストをマスクとして、上部シリコン層７１
ａのエッチングを行い、後述のソース３５ａおよびドレ
イン領域３１ａと単一電子トランジスタ１４が作製され
る大まかな領域を残す。エッチングでは、従来の半導体
製造過程で用いられているエッチング液、例えばｐエッ
チ液を用いる。エッチング後の素子の模式図が図７（Ｂ
−１）の断面図と同図（Ｂ−２）の上面図に示されてい
る。

【００６１】次に、上部シリコン層７１ａ上に電子線用
ネガ型レジストを塗布した後、電子線照射を行うことに
より、幅数ｎｍ〜数１００ｎｍ、長さ数ｎｍ〜数μｍの
レジストパターンを形成する。このとき用いる電子線用
ネガ型レジストは、カリックスアレーンやポリスチレン
をモノクロロベンゼンに代表される有機溶媒に溶かし込
んだ溶液を用いる。次に、このレジストパターンをマス
クとして、反応性イオンエッチング（ＲＩＥ）回路によ
り上部シリコン層７１ａの加工を行い、細線中央部には
隣接した２個所の細線幅の狭い領域をもった、図７（Ｃ
−１）の断面図及び同図（Ｃ−２）の上面図に示す形状
のシリコン細線を形成する。

【００６２】図７（Ｃ−１）、（Ｃ−２）において、細
線幅の狭い領域がトンネル障壁３２ａ、３４ａとなり、
この領域に囲まれた領域がアイランド３３ａとなり、単
一電子トランジスタ１４を構成する。細線幅は１０ｎｍ
から２０ｎｍ、長さは１００ｎｍであって、細線幅が狭
い領域の最小線幅は５ｎｍから１０ｎｍ程度である。ま
た、アイランド領域３３ａの長さは約１０ｎｍ程度であ
る。１０ｎｍのレジストパターンは従来の微細加工技術
である公知の文献（藤田その他、Applied Physics Lett
er,68巻,pp.1297,(1996)）記載の方法を用いれば可能で
あり、反応性イオンエッチングに関しても、従来の技術
である時間変調型反応性イオンエッチング技術を用いれ
ば可能である。なお、細線の中央部の幅の狭い領域に代
えて厚さの薄い領域を設けてもよい。

【００６３】続いて、図７（Ｄ−１）の断面図と同図
（Ｄ−２）の上面図に示すように、化学気相成長法を用
いてシリコン細線の上部に厚さ数２０ｍｍ〜数２００ｎ
ｍのシリコン酸化膜７２ａを形成する。次に、上部シリ
コン酸化膜７２ａ上にポジ型フォトレジストを塗布し、
ソース３５ａおよびドレイン領域３１ａの一部と単一電
子トランジスタ１４が作製される領域を従来式の紫外線
露光回路を用いて露光し、現像を行った後、ポジ型フォ
トレジストをマスクとして、シリコン酸化膜７２ａのエ
ッチングを行う。エッチングでは、従来の半導体製造過
程で用いられているエッチング液、例えばフッ酸を用い
る。このエッチング後の素子の模式図が図７（Ｅ−１）
の断面図及び同図（Ｅ−２）の上面図に示されており、
ソース３５ａおよびドレイン領域３１ａの一部と単一電
子トランジスタ１４が露出する。

【００６４】次に、図８（Ｆ−１）の断面図及び同図
（Ｆ−２）の上面図に示すように、熱酸化法により厚さ
約１ｎｍ〜約５ｎｍのシリコン酸化膜２２ａを形成す
る。化学気相成長法により図７（Ｅ−１）、（Ｅ−２）
で形成したシリコン酸化膜７２ａと図８（Ｆ−１）、
（Ｆ−２）での熱酸化膜２２ａとで厚いシリコン酸化膜
層２１ａ、２３ａが形成され、ソース３５ａおよびドレ
イン領域３１ａの一部と単一電子トランジスタ１４が露
出した部分はその上に熱酸化膜２２ａのみが形成され
る。

【００６５】さらに、図８（Ｇ−１）の断面図及び同図
（Ｇ−２）の上面図に示すように、プラズマ気相成長法
により、上部に厚さ２０〜１００ｎｍのシリコン窒化膜
１６を成長する。続いて、図８（Ｈ−１）の断面図及び
同図（Ｈ−２）の上面図に示すように、化学気相成長法
を用いて上部に厚さ数１０ｎｍ〜数５０ｎｍのシリコン
酸化膜１７ａを形成する。

【００６６】次に、光リソグラフィー技術とＲＩＥエッ
チング技術により、ドレイン領域３１ａの上部のシリコ
ン酸化膜１７ａ、シリコン窒化膜１６及びシリコン酸化
膜層２１ａにコンタクトホールを開口し、この後アルミ
ニウムを３００ｎｍ程度蒸着する。その後、光リソグラ
フィー技術とＲＩＥエッチング技術によりアルミニウム
の加工を行い、図８（Ｉ−１）の断面図及び同図（Ｉ−
２）の上面図に示すようにドレイン３１ａへの電極７３
と制御ゲート１８の形成を同時に行い、所望の構造を得
る。

【００６７】本実施例により作製された半導体不揮発性
記憶素子は、素子面積が５０×５０ｎｍであり、微細化
できることが確認できた。また、作製された単一電子ト
ランジスタは、温度１００Ｋにおいて明瞭なクーロンブ
ロッケイド振動が観測され、高温動作可能であることが
確認できた。窒化膜の特性では、所望の履歴現象を確認
し、記憶媒体として用いることができることを確認し
た。

【００６８】（第２の実施例）次に、本発明の半導体不
揮発性記憶素子の第２実施例について説明する。まず、
図９（Ａ−１）の断面図と（Ａ−２）の上面図に示すよ
うに、シリコン基板１２上に絶縁膜１２を介して、厚さ
が数ｎｍから数１００ｎｍ、ボロン濃度が１０¹⁴から１
０¹⁸ｃｍ^-3、面方位（１００）の上部シリコン層７１ｂ
をもつＳＯＩ（Silicon on Insulator）基板を用意す
る。次に、ネガ型フォトレジストをこのＳＯＩ基板に塗
布し、ソースおよびドレイン領域と単一電子トランジス
タが作製される大まかな領域を従来式の紫外線露光法を
用いて露光し、現像を行う。続いて、ネガ型フォトレジ
ストをマスクとして、上部シリコン層７１ｂのエッチン
グを行い、後述するソース３５ｂおよびドレイン領域３
１ｂと単一電子トランジスタ１４が作製される大まかな
領域を残す。エッチングでは、従来の半導体製造過程で
用いられているエッチング液、例えばｐエッチ液を用い
る。エッチング後の素子の模式図が図９（Ｂ−１）の断
面図及び（Ｂ−２）の上面図に示されている。

【００６９】次に、上部シリコン層７１ｂ上に電子線用
ネガ型レジストを塗布した後、電子線照射を行うことに
より、幅数ｎｍ〜数１００ｎｍ、長さ数ｎｍ〜数μｍの
レジストパターンを形成する。このとき用いる電子線用
レジストは、カリックスアレーンやポリスチレンをモノ
クロロベンゼンに代表される有機溶媒に溶かし込んだ溶
液を用いる。次にこのレジストパターンをマスクとし
て、ＲＩＥ回路により上部シリコン層７１ｂの加工を行
い、中央部に隣接した２個所の細線幅の狭い領域をもっ
た、図９（Ｃ−１）の断面図及び（Ｃ−２）の上面図に
示す如きシリコン細線を形成する。

【００７０】上記のシリコン細線のうち、細線幅の狭い
領域がトンネル障壁３２ｂ、３４ｂとなり、このトンネ
ル障壁３２ｂ、３４ｂに囲まれた領域がアイランド３３
ｂとなり、これらにより単一電子トランジスタ１４を構
成する。細線幅は１０ｎｍから２０ｎｍ、長さは１００
ｎｍであって、細線幅が狭い領域の最小線幅は５ｎｍか
ら１０ｎｍ程度である。また、アイランド領域３３ｂの
長さは約１０ｎｍ程度である。１０ｎｍのレジストパタ
ーンは第１の実施例と同様の従来の微細加工技術を用い
ることで可能であり、反応性イオンエッチングに関して
も、従来の技術である時間変調型反応性イオンエッチン
グ技術を用いることで可能である。

【００７１】次に、図９（Ｄ−１）の断面図及び（Ｄ−
２）の上面図に示すように、化学気相成長法を用いてシ
リコン細線の上部に厚さ数２０ｎｍ〜数２００ｎｍのシ
リコン酸化膜７２ｂを形成する。次に、上部シリコン酸
化膜７２ｂ上にポジ型フォトレジストを塗布し、ソース
３５ａおよびドレイン領域３１ａの一部と単一電子トラ
ンジスタ１４が作製される領域を従来式の紫外線露光回
路を用いて露光し、現像を行った後、ポジ型フォトレジ
ストをマスクとして、シリコン酸化膜７２ｂのエッチン
グを行う。エッチングでは、従来の半導体製造過程で用
いられているエッチング液、例えばフッ酸を用いる。こ
のエッチング後の素子の模式図が図９（Ｅ−１）の断面
図及び同図（Ｅ−２）の上面図に示されており、ソース
３５ａおよびドレイン領域３１ａの一部と単一電子トラ
ンジスタ１４が露出する。

【００７２】次に、図１０（Ｆ−１）の断面図及び同図
（Ｆ−２）の上面図に示すように、熱酸化法により厚さ
数１０ｎｍ〜数５０ｎｍのシリコン酸化膜を形成する。
化学気相成長法により形成した前記シリコン酸化膜７２
ｂと、熱酸化法により形成したシリコン酸化膜とで、厚
いシリコン酸化膜層２１ｂ、２３ｂが形成され、シリコ
ン酸化膜７２ｂのエッチング除去された領域に熱酸化法
によるシリコン酸化膜２２ｂが形成される。

【００７３】次に、上記の素子の上部に、図１０（Ｇ−
１）の断面図及び同図（Ｇ−２）の上面図に示すよう
に、プラズマ気相成長法により、厚さ２０〜１００ｎｍ
のシリコン窒化膜１６を成長する。続いて、図１０（Ｈ
−１）の断面図及び同図（Ｈ−２）の上面図に示すよう
に、熱酸化法を用いて上部に厚さ数１ｎｍ〜数５ｎｍの
シリコン酸化膜１７ｂを形成する。

【００７４】次に、光リソグラフィー技術とＲＩＥエッ
チング技術により、ドレイン領域３１ａの上部のシリコ
ン酸化膜１７ｂ、シリコン窒化膜１６及びシリコン酸化
膜層２１ｂにコンタクトホールを開口し、この後アルミ
ニウムを３００ｎｍ程度蒸着する。その後、光リソグラ
フィー技術とＲＩＥエッチング技術によりアルミニウム
の加工を行い、図１０（Ｉ−１）の断面図及び同図（Ｉ
−２）の上面図に示すようにドレイン３１ｂへの電極７
３と制御ゲート１８の形成を同時に行い、所望の構造を
得る。

【００７５】本実施例により作製された半導体不揮発性
記憶素子は、素子面積が５０×５０ｎｍであり、微細化
できることが確認できた。また、作製された単一電子ト
ランジスタは、温度１００Ｋにおいて明瞭なクーロンブ
ロッケイド振動が観測され、高温動作可能であることが
確認できた。窒化膜の特性では、所望の履歴現象を確認
し、記憶媒体として用いることができることを確認し
た。

【００７６】（第３の実施例）次に、本発明の第３の実
施例について説明する。図３が半導体記憶回路の実施例
である。半導体不揮発性記憶回路には、半導体不揮発性
記憶素子１０の配列５０が備えられている。半導体不揮
発性記憶回路に関する周辺回路には、行アドレス復号回
路４３、列アドレス復号回路４１、複数の検出増幅器５
４ａから５４ｚが含まれる。

【００７７】第１の実施例で説明した半導体不揮発性記
憶装置を用いて、該半導体不揮発性記憶回路を構成し
た。行アドレスおよび列アドレスの選択してプログラ
ム、消去および読み出しを行ったところ正常な動作を確
認した。

【００７８】ここでは、半導体不揮発性記憶素子１０と
して第１の実施例を用いたが、第２の実施例の半導体不
揮発性記憶素子でもよいことは明らかである。

【００７９】

【発明の効果】以上説明したように、本発明によれば、
半導体不揮発性記憶素子として、シリコン窒化膜の捕獲
中心を記憶媒体とし、単一電子の電荷の変化を読み出す
ことができる単一電子トランジスタを用いるようにした
ため、高集積、高信頼性を備えた記憶回路を構成でき
る。

【００８０】また、従来のＭＮＯＳ記憶素子を用いた半
導体不揮発性記憶回路では、プログラミングに数千個の
電子を必要とするために、高電界を絶縁膜に加える必要
があったが、本発明によれば、単一電子の電荷の変化を
読み出すことができる単一電子トランジスタを用いるよ
うにしているため、記憶媒体にプログラムする電子の数
は数百個から数十個に減らすことができ、絶縁膜の寿命
が格段に延びると共に電子数の減少に比例して消費電力
を減らすことができる。

【００８１】また、本発明で用いる単一電子トランジス
タは、従来のＭＮＯＳ記憶素子にある微細化に対する障
害、すなわちショートチャネル効果がなく、微細化が可
能である。また、積層構造とすることと、読み出し回路
を微細化可能な単一電子トランジスタを用いることによ
り、従来例にない微細化された大規模集積回路が可能と
なる。

【図面の簡単な説明】

【図１】本発明の半導体不揮発性記憶素子の第１の実施
の形態の断面構造図と上面構造図である。

【図２】本発明の半導体不揮発性記憶素子の第２の実施
の形態の断面構造図と上面構造図である。

【図３】本発明の半導体不揮発性記憶回路の一実施の形
態の構成図である。

【図４】図３中の半導体不揮発性記憶回路の半導体不揮
発性記憶素子と検出増幅器の等価回路図とそれに用いる
トンネル障壁の記号とその等価回路である。

【図５】図４（ａ）および図４（ｂ）中の単一電子トラ
ンジスタの、制御ゲートに印加される電圧に対するドレ
インに流れる電流の関係を示す図である。

【図６】図４（ａ）の単一電子トランジスタの、プログ
ラム状態のときと消去状態のときに制御ゲートに印加さ
れる電圧に対するドレインに流れる電流の関係を示す図
である。

【図７】本発明の半導体不揮発性記憶素子の第１の実施
の形態の製造方法を説明する断面図と上面図（その１）
である。

【図８】本発明の半導体不揮発性記憶素子の第１の実施
の形態の製造方法を説明する断面図と上面図（その２）
である。

【図９】本発明の半導体不揮発性記憶素子の第２の実施
の形態の製造方法を説明する断面図と上面図（その１）
である。

【図１０】本発明の半導体不揮発性記憶素子の第２の実
施の形態の製造方法を説明する断面図と上面図（その
２）である。

【符号の説明】

１０半導体不揮発性記憶素子１２半導体基板１３第１の絶縁膜１４単一電子トランジスタ１５ａ，２１ａ，２２ａ，２３ａ，１５ｂ，２１ｂ，２
２ｂ，２３ｂ第２の絶縁膜１６ａ，２４ａ，２５ａ，２６ａ，１６ｂ，２４ｂ，２
５ｂ，２６ｂ第３の絶縁膜１７ａ，１７ｂ第４の絶縁膜１８制御ゲート２０捕獲中心３１ドレイン３２，３４トンネル障壁３３アイランド３５ソース４１列アドレス復号回路４３行アドレス復号回路５０記憶配列５１ａ，５１ｂ，５１ｎ，５１ｚ列アドレス線５２接地線５３ａ，５３ｂ，５３ｍ，５３ｚ行アドレス線５４ａ，５４ｂ，５４ｎ，５４ｚ検出増幅器６１負荷抵抗６２増幅回路７１ａ，７１ｂシリコン層７２ａ，７２ｂシリコン酸化膜

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁶，ＤＢ名) H01L 21/8247 H01L 27/10 451 H01L 29/78 H01L 29/788 H01L 29/792

Claims

(57)【特許請求の範囲】

【請求項１】半導体基板を被覆する第１の絶縁膜上に
単一電子トランジスタが形成され、該単一電子トランジ
スタ上に第２の絶縁膜、電子捕獲中心を有する第３の絶
縁膜及び第４の絶縁膜が順次に積層され、該第４の絶縁
膜上に制御ゲート電極が形成され、前記電子捕獲中心を
記憶媒体とすることを特徴とする半導体不揮発性記憶素
子。
【請求項２】前記電子捕獲中心を有する第３の絶縁膜
はシリコン窒化膜であり、前記第２の絶縁膜及び第４の
絶縁膜がそれぞれシリコン酸化膜であり、前記第２の絶
縁膜が前記第４の絶縁膜に比べて膜厚が薄く形成されて
いることを特徴とする請求項１記載の半導体不揮発性記
憶素子。
【請求項３】前記電子捕獲中心を有する第３の絶縁膜
はシリコン窒化膜であり、前記第２の絶縁膜及び第４の
絶縁膜がそれぞれシリコン酸化膜であり、前記第４の絶
縁膜が前記第２の絶縁膜に比べて膜厚が薄く形成されて
いることを特徴とする請求項１記載の半導体不揮発性記
憶素子。
【請求項４】前記単一電子トランジスタは、中央部に
隣接した複数の幅又は厚さの小なる領域を有する細線状
に加工された、不純物濃度が高く縮退した半導体層であ
り、前記複数の幅又は厚さの小なる領域がトンネル障壁
となり、該複数の幅又は厚さの狭い領域で囲まれた領域
がアイランドとなり、該アイランドにより電気的に絶縁
されたソース及びドレインとからなることを特徴とする
請求項１記載の半導体不揮発性記憶素子。
【請求項５】複数個の半導体不揮発性記憶素子がマト
リクス状に配列された記憶配列と、前記記憶配列を構成する前記複数個の半導体不揮発性記
憶素子のうち、同じ行に配置された２以上の半導体不揮
発性記憶素子の制御ゲートに対し同じ行アドレス線を介
してゲート電圧を同時に印加する行アドレス復号回路
と、前記記憶配列を構成する前記複数個の半導体不揮発性記
憶素子のうち、同じ列に配置された２以上の半導体不揮
発性記憶素子のドレインに同じ列アドレス線を介して接
続された、全部で複数の検出増幅器と、前記複数の検出増幅器にそれぞれ列アドレス信号を入力
する列アドレス復号回路とを有し、前記記憶配列を構成
する前記複数個の半導体不揮発性記憶素子のそれぞれ
は、半導体基板を被覆する第１の絶縁膜上に単一電子ト
ランジスタが形成され、該単一電子トランジスタ上に第
２の絶縁膜、電子捕獲中心を有する第３の絶縁膜及び第
４の絶縁膜が順次に積層され、該第４の絶縁膜上に制御
ゲート電極が形成され、前記電子捕獲中心を記憶媒体と
する構成であり、該単一電子トランジスタのドレインが
前記列アドレス線に接続されると共にソースが接地さ
れ、前記制御ゲート電極が前記行アドレス線に接続され
ていることを特徴とする半導体不揮発性記憶回路。
【請求項６】請求項５記載の半導体不揮発性記憶回路
の複数の前記列アドレス線から選択された第１の列アド
レス線と、複数の前記行アドレス線から選択された第１
の行アドレス線との各組み合わせにより指定された、第
１の半導体不揮発性記憶素子を読み出すために、列アド
レス復号回路が該第１の列アドレス線に接続された前記
検出増幅器を介して第１の正電位を第１の列アドレス線
に印加すると共に、前記行アドレス復号回路より前記第
１の行アドレス線を介して前記第１の半導体不揮発性記
憶素子の制御ゲート電極に第２の正電位を印加し、か
つ、該第１の行アドレス線以外の第２の行アドレス線に
接続された複数個の第２の半導体不揮発性記憶素子の制
御ゲート電極をそれぞれ接地電位として該第２の半導体
不揮発性記憶素子の単一電子トランジスタをオフ状態と
し、該第１の半導体不揮発性記憶素子の制御ゲート電極
に前記第２の正電位を印加したとき、該第１の半導体不
揮発性記憶素子が消去状態にある場合は、その単一電子
トランジスタの出力がクーロンブロッケードのためにオ
フ状態であり、該第１の半導体不揮発性記憶素子がプロ
グラミング状態にある場合は、その単一電子トランジス
タがオン状態となることを利用して読み出しを行うこと
を特徴とする半導体不揮発性記憶回路の動作方法。
【請求項７】請求項５記載の半導体不揮発性記憶回路
の複数の前記列アドレス線から選択された第１の列アド
レス線と、複数の前記行アドレス線から選択された第１
の行アドレス線との各組み合わせにより指定された、第
１の半導体不揮発性記憶素子の消去時は、正又は負の電
位を前記第１の列アドレス線に印加し、かつ、負又は正
の電位を前記第１の行アドレス線に印加することによ
り、前記第１の半導体不揮発性記憶素子を構成する単一
電子トランジスタの捕獲中心に蓄積された電荷をファウ
ラー・ノルトハイム・トンネル機構を通して移動させる
ようにし、消去した前記第１の半導体不揮発性記憶素子
をプログラミングするときは、負又は正電位を前記第１
の列アドレス線に印加し、かつ、正又は負電位を前記第
１の行アドレス線に印加することにより、該第１の半導
体不揮発性記憶素子を構成する単一電子トランジスタの
捕獲中心に電荷をファウラー・ノルトハイム・トンネル
機構を通して移動させることを特徴とする半導体不揮発
性記憶回路の動作方法。
【請求項８】前記第１の半導体不揮発性記憶素子が、
前記電子捕獲中心を有する第３の絶縁膜がシリコン窒化
膜であり、前記第２の絶縁膜及び第４の絶縁膜がそれぞ
れシリコン酸化膜であり、前記第２の絶縁膜が前記第４
の絶縁膜に比べて膜厚が薄く形成されている構造である
ときは、消去時は前記第１の列アドレス線に正電位を印
加し、かつ、前記第１の行アドレス線には負電位を印加
し、プログラミング時は前記第１の列アドレス線に負電
位を印加し、かつ、前記第１の行アドレス線には正電位
を印加することを特徴とする請求項７記載の半導体不揮
発性記憶回路の動作方法。
【請求項９】前記第１の半導体不揮発性記憶素子が、
前記電子捕獲中心を有する第３の絶縁膜がシリコン窒化
膜であり、前記第２の絶縁膜及び第４の絶縁膜がそれぞ
れシリコン酸化膜であり、前記第４の絶縁膜が前記第２
の絶縁膜に比べて膜厚が薄く形成されている構造である
ときは、消去時は前記第１の列アドレス線に負電位を印
加し、かつ、前記第１の行アドレス線には正電位を印加
し、プログラミング時は前記第１の列アドレス線に正電
位を印加し、かつ、前記第１の行アドレス線には負電位
を印加することを特徴とする請求項７記載の半導体不揮
発性記憶回路の動作方法。