TW544680B - Timer circuit and semiconductor memory device integrated with the timer circuit - Google Patents

Timer circuit and semiconductor memory device integrated with the timer circuit Download PDF

Info

Publication number
TW544680B
TW544680B TW090119099A TW90119099A TW544680B TW 544680 B TW544680 B TW 544680B TW 090119099 A TW090119099 A TW 090119099A TW 90119099 A TW90119099 A TW 90119099A TW 544680 B TW544680 B TW 544680B
Authority
TW
Taiwan
Prior art keywords
circuit
temperature
current
power supply
dependent
Prior art date
Application number
TW090119099A
Other languages
English (en)
Inventor
Hiroyuki Takahashi
Masatoshi Sonoda
Atsushi Nakagawa
Original Assignee
Nec Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nec Electronics Corp filed Critical Nec Electronics Corp
Application granted granted Critical
Publication of TW544680B publication Critical patent/TW544680B/zh

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/28—Modifications for introducing a time delay before switching
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
    • H03K3/03—Astable circuits
    • H03K3/0315—Ring oscillators
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G11C11/40626—Temperature related aspects of refresh operations
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4074—Power supply or voltage generation circuits, e.g. bias voltage generators, substrate voltage generators, back-up power, power control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4076—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/04—Arrangements for writing information into, or reading information out from, a digital store with means for avoiding disturbances due to temperature effects
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/01—Details
    • H03K3/011—Modifications of generator to compensate for variations in physical values, e.g. voltage, temperature

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)
  • Control Of Electrical Variables (AREA)
  • Electronic Switches (AREA)

Description

544680
五、發明說明（2) 路由如下各部份構成：電流鏡電路；電阻rr，作為該 鏡：路之-次側之負載；環振盪器，料該電流鏡電路： 二次側之負載；以及缓衝電路B。 作為該電流鏡電路之一次側之負負i電阻 RR之一端和由外部供給之電源連接。在ί二次傾Γ負…載電阻 RR上例如可使用多矽等配線材料。 電流鏡電路由3個11通道M0S電晶體η〜Ν3及2個1)通 M0S電晶體Pi、Ρ2構成。電流鏡電路按照流向上述之一次 側負載電阻RR之一次側電流控制二次侧電流。 %振盪恭之輸入側和電流鏡電路之二次側連接，作 電流鏡電路之二次側之負載。環振盈器由連接成環狀之3’、、 個反相器II〜u構成。在反相器n〜I3之輸出部各自連接延 遲用之電容器Π〜C3。、緩衝電路B之輸入部和反相器13之輸 出部連接’接受自反相器I 3所輸出之振盪信號之輸入後， 輸出時計信飢κ。在以下之說明，將本時計信eclk 期稱為「計時週期」。 其次，具體說明上述之電流鏡電路之構造。 上述之構成電流鏡電路之n通道M0S電晶體Νι〜N3之源 極都接地。這些η通道M0S電晶體Ni〜n&間極和η通道廳 電晶體Ν1之汲極連接。η通道M〇s電晶體N1之汲極和該一次 側負，電阻Μ之另-端連接。n通道_電晶體N3之沒極和 反相益11〜13之各接地節點連接。在此，n通道電晶體 旧和〇通道M0S電晶舰之互導gml、㈤都相 電晶體N3之互導設為供給反相器11〜13接地電位之適當 M4680 五、發明說明（3) 值。在本以往之電路構造， 設為η通道M〇S電晶體N1的之整電晶細之互導㈣ 器IH3接地電位之電流鏡電路。之負載’並供給反相 而’ P通道MOS電晶體Pi、P2之漁托加 通繊電晶體P1、P2之閑㈣和電源連接。p Ϊ:節Λ : 2之没極和反相器11〜13之各自之 電源即點連接。ρ通道M〇S電晶 MOS電晶體N2之、方炻徨垃^ L K及極和上述之η通迢 ^gm5- ^ 接。在此，p通道MOS電晶體P2之互 vgm又為供給反相器！ j〜n +
電曰髀Pi夕π $ , U電源电位之適當值，ρ通道MOS
、雨Φ導_4設為P通道_電晶體P2的之整數倍。P ^ t多以日日體P1、、P2形成將上述之n通道M〇S電晶體N2作 電路U之負冑’並供給反相器U〜1 3電源電位之電流鏡 其次，說明本習知技術之計時電路之動作。 若自外部供給之電源電壓固定，依據該電阻rr之電阻 2和η通道MOS電晶體N1之互導gml唯一的決定在電阻⑽流 之電流。在該電阻rR流動之電流在n通道M〇s電晶體Μ流 ，。此時，在電阻RR*n通道M0S電晶體旧之汲極之連接點 大現之電壓共用的作用於n通道M〇s電晶體N1〜N3之閘極。 2此/各自流向η通道MOS電晶體N1〜N3之電流值之比和這 二，導gm相依的決定。在本例，和η通道M〇s電晶體N1大致 相等之電流流向η通道MOS電晶體N2，流向n通道M0S電晶體 N1之電流之整數倍之電流流向^通道mqs電晶體N3。 544680 五、發明說明（4) .¾ ^ ί lT^U〇m 2 B% fl ^mos t
寺 因此’和流向電阻RR之電流相等。 又敕^通道M0S電晶體P2之互導_細通道M 上電曰=向;Ϊ道㈣電晶體P2之電流變成流向‘ 數倍,體之電〜之整數倍，即流向電阻rr之電流之整 如以上之說明所示，在本計時 阻值控制供給反相器n〜I3之電源電流。據電峨之電 其次，以將本計時電路用作DRAM之重清用之定日士哭 之週期）之設定方 階段之計時週期（時計信號似 ㈣計時電路之計時週期之溫度相m。 FUh二之變化縱量軸計^ 線增加之傾向。在不二度， 之增加大致顯示緩慢之特二' = 規格之嶋之情況，在：卜部供給重清週期之 而自外部供給之信號之昭、、又為了重清動作 特性。 4个牧…、牛寺體记憶裝置之溫度 此外，在電源電壓（VDD)高之情況 ，:”似電壓本身變高，但是漏 二早-之記 早…料保持特性有顯示平坦特性之傾：：：是'己= 第9頁 544680 五、發明說明（5) ^體單兀之貢料保持特性相對於電源 情况，希望計時電路之特性也是如圖2所示之有平=旦特性之 在此，在設計内設有重清用計時電路之半導體斗寸性。 之情况，在考慮電源電壓之變動及溫度變動—° 裝 =期設成在關於電墨及溫度之最嚴格之條件：：計時 ：在圖2所示之例+，溫度愈高、電壓愈言早，」青動 t j ^成愈長’重清之動作條件變得嚴格。因此^十時 U格之動作條件下保障重清動作。因m，將呷！要在 =^在溫度最高、電源電壓最高之動作 。盼週期 可件巧需之重清時間間隔。 ，件惡劣條件) 記憶ιϊ : ί内知技術之計時電路之半導體 而，將溫升計時週期變長之傾向 時， 可週期設成保障在最惡劣條件（高溫） 口 ，周期士 ί如典型條件（常溫）最惡劣條件以外之彳各彼清動作 匕，月比最惡劣條件下的短。 條件，計時 t亞#因般5己憶體單元之資料保持特性_ 一 化之傾向，溫度愈高需要使進行重清動;不溫度愈高 愈短。反之，㉟度愈低進行重清動作之時^之時間間隔 因而’配合最惡劣條件設定計時週期日夺：】曰隔長亦可。 冰^比最惡劣條件之高溫低之溫度，因計萨如$溫或低 條下的短，相對的變成重清動作過多，=:期比最惡劣 /n作所引起之浪費之耗電流之問題。”由過多之重 【發明之概述】 544680 五、發明說明（6) 本發明鑑於上述之鬥 新的計時電路，無上述之問題。八第一目的在於提供—種 士發明之第二目的在於提供 j錢者溫度上升而減少之 ：：路’顯示計時 度下降而增加之傾向。 x ”、、員不計時週期隨著溫 =明之第三目的在於提供 最惡劣條件下保障重清動作憶裝置’-心方條件以外之過多之重 方面可抑制在最 本發明之第四目的在於提供一種 Γ方面可在最惡劣條件下保障重清動作α =作控制電路， *惡劣條件以外之過多之重清動作。 方面可抑制在 本發明之第五目的在於提供一 方面可在最惡劣條件下保障重清動作產生電路，一 惡劣條件以外之過多之重清動作。 面可抑制在最 本發明之第六目的在於提供一種半導體 方面可在最惡劣條件下保障重清動作，—二體电路’一 惡劣條件以外之過多之重清動作。 可抑制在最 又’本發明之第七目的在於提供一 控制時計產生電路，使得顯示計以ί;!; 傾向，並顯示計時週期隨著溫度下降而ϊϊ 為解決上述之課題，本發明具有如下之構造 I，本發明之計時電路由如下各部份構成1r電源雨 產生被賦與溫度相依性之電源電流；時計產生電Z， 第11頁 544680 五、發明說明（7) 和該電源電路之輪出側連接，依照該電 和溫度相依之週期之時計信號。 產生具有 、該電源電路隨著溫度上升令其電源電流增加， :期減少’隨著溫度下降令電源電流減少，令時計：期增 由如下各部份構成：f流鏡電…賦與 服又相依丨之電路，電性結合於電流鏡電路之— ，電流鏡電路具有溫度相依性之—次側電《；電流鏡電路 按照具有溫度相依性之一次側雷产在—； 度相依性之電源電流。側電肌在—人側產生被賦與溫 該賦與溫度相依性之電路包含具有和溫度相依之電流 特性之整流元件亦可。 該賦與溫度相依性之電路由具有和溫度相依之電流特 之至J/ 一個之二極體和至少一個之電阻之串聯構成亦 該賦與溫度相依性之電路由具有固定之溫度相依性之 毛路構成亦可。 該賦與溫度相依性之電路由具有可變之溫度相依性之 電路構成亦可。 該賦與溫度相依性之電路亦可在構造上由具有和溫度 目依之電流特性之多個二極體和至少一個之電阻之串聯構 成’將串聯後作為整流元件動作之二極體之個數設為 亦可。 該多個二極體之中至少一個亦可在構造上藉著並聯包
第12頁 544680 五、發明說明（8) 含切換元件之 個數。 5亥職與溫 溫度相依的變 號控制電流值 該竦與溫 度相依之電流 化之’變電阻 該賦與溫 相依之電流特 成，使串聯後 該多個二 含切換元件之 個數。 該計時電 路，和該時計 路所輪出之第 信號不同之第 ’之輪出側及 第一時計信號 該時計信 信號之週期分 °十信號之二進 該選擇電 旁通電路，變更位於電流絡徑上之二極 度相依性之 化之功能以 具有可和溫 度相依性之 特性之整流 電路之串聯 度相依性之 性之多個二 作為整流元 極體之中至 旁通電路， 電路亦 外，藉 度無關 電路亦 元件和 電路。 電路亦 極體和 件動作 少一個 變更位 可在構造上除了電请 著在構造上可依照拐 的改變電流之功能。 可在構造上包含呈肩 其電阻值依照控制^ 可在構造上由具有矛 至少一個電阻之串耳丨 之二極體之個數可_ 亦可在構造上藉著^ 於電流路徑上之二术 路亦可 產生電 一時計 二時計 時計信 及第二 號週期 頻後輸 位計數 路亦可 在構造上 路之輸出 信號之週 信號；及 號週期變 時計信號 變更電路 出週期和 器構成。 在構造上 更包含時計信號週期 側連接，變更自時計 期後’輪出週期和第 選擇電路，和該時計 更電路之輸出侧連接 之其中之一後輸出。 亦可在構造上由將第 第一時計信號不同之 & I照控制信號.還裡 之 值和 制信 和溫 號變 溫度 構 0 聯包 體之 更電 生電 時計 生電 選擇 時計 二時 544680 五、發明說明（9) __ 計信=及第二時計信號之其中之一後輸出之 該計時電路亦可在構造上更包含依照電懕，成。 堅之定電壓產生電路，該電源電 二盂 生定 產生和’依照自定電壓產生電路所輪出之定電： 源電壓之變化無關而且被賦與溫度相依性之g 直接;;源電路亦可在構造上和定電壓產生電路之輪出側 並使t drn在構造上經由和定電壓產生電路連接 路元株電路所輪出之定電壓之位準下降之Ϊ 路兀件和疋電壓產生電路之輸出側連接。 牛之電 該使定電壓之位準下降之電路 電源電壓和賦與溫度相# Iτ在構&上由在 定電壓產生電路之；出:=?之間串聯而且其間極和 該使定電場效應型電晶體構成。 ;二電=連接、射極和賦舆溫度相 侧連接和時計產生電路之輸出 派i之電壓位準之位準挪移器。 源電：，構：上由如下各部份構成：第-電 流；及第二電源電路1和定=度相依性之電源電 照自定電壓產生電路所於出電路之輸出連接，依 性之電源電流。 U之疋電壓產生被賦與溫度相依 第14頁 544680 五、發明說明（10) 亦可在構造上該 一電流鏡電路；及賦 電流鏡電路之一次側 相依性之一次側電流 電源電壓，按照具有 產生間接被賦與溫度 如下各部份構成：第 性之電路，和該第二 電流鏡電路具有溫度 度相依性之電路和定 生電路所輸出之定電 流’在二次側產生間 該賦與溫度相依 相依之電流特性之多 該賦與溫度相依 度相依性之至少一個 亦可在構造上該 個電阻，其二次側具 亦可在構造上該 晶體和電源電壓連接 生電路之輸出側連接 5亥疋電壓產生電 該電源電路亦可 次侧連接並供給電流 第一電源 與第一溫 連接，供 ，該賦與 溫度相依 相依性之 二電流鏡 電流鏡電 相依性之 電壓產生 壓，按照 接被賦與 性之電路 個整流元 性之電路 之整流元 第二電流 有至少一 第二電流 ，切換電 電路由如 度相依性 給第一電 第一溫度 性之—次 電源電流 電路；及 路之一次 一次側電 電路連接 具有溫度 溫度相依 亦可在構 件和電阻 亦可在構 件之第二 鏡電路之 個二極體 鏡電路之 晶體之控 下各部份構成：第 之電路，和該第一 流鏡電路具有溫度 相依性之電路依照 側電流，在二次側 ;第二電源電路由 賦與第二溫度相依 側連接，供給第二 流；該賦與第二溫 ，依照自定電壓產 相依性之一次側電 性之電源電流。 造上由具有和溫度 之串聯構成。 造上由包含具有溫 電流鏡電路構成。 一次側具有至少一 〇 一次側經由切換電 制電極和定電壓產 路亦可在構造上由該帶隙電路構成 在構造上更包含和該電流鏡電路之 鏡電路之一次側和溫度無關之補償 544680 五、發明說明（11) 流之補償電流供給電路。 此外，本發明提供一種重清控制電路，包含位址計數 器’產生重清用之位址；及計日τ電路’用以計算重清時間 間隔；其中： # 該計時電路由如下各部份構成··電源電路，產生被賦 與溫度相依性之電源電流；及時計產生電路，和該電源電 路之輸出側連接，依照該電源電流產生具有和溫度相依之 週期之時計信號。 該計時電路亦可在構造上依據檢測位址之變化之信號 之輸入重設，再開始計時動作。 0 ;ϋ 該電源電路亦可在構造上隨著溫度上升令其電源電流 增加，令時計週期減少，隨著溫度下降令電源電流減少^ 令時計週期增加。 該電源電路亦可在構造上由如下各部份構成：電流鏡 電路’及賦與溫度相依性之電路，電性結合於電流鏡電路 f 一次側’供給電流鏡電路具有溫度相依性之一次側電 流；電流鏡電路按照具有溫度相依性之/次側電流在二次 側產生被賦與溫度相依性之電源電流。 該賦與溫度相依性之電路亦可在構造上包含至少一個 具有和溫度相依之電流特性之整流元件。 ^ ^外，本發明提供一種半導體記憶装置，包含至少一 固屺，體單元陣列；及至少一個計時電路，產生供給用以 2 c憶體單元陣列之記憶體單元所記憶之資料定期重清之 清動作時序之時計信號；其中：
第16頁 五、發明說明（12) 該計時電路^ ^ 與溫度相依性之雷J:t部份構成：1源電路，產生被赋 之輸出側連接，，時計產生電路，和該電源電路 週期之時計信號。 ” 產生具有和溫度相依之 該計時電路介 之輸入重設，造上依據檢測位址之變化之信號 丹開始計時動作。 該電源電路/lV w七 增加，♦時計週上隨著溫度上升令其電源電流 令時計週期增加 k著溫度下降令電源電流減少， 違電源電路亦可為播、生 電路；及賦與溫产_ e f &由下各部份構成：電流鏡 之-次側，供給電流鏡電 於電流鏡；路 侧產生被賦鱼ϊ r…、依性之一次侧電流在二次 w座生破賦與溫度相依性之電源電流。 該賦與溫度相依性夕雪々 且有和、、…曰：：: 亦可在構造上包含至少-個 -有和μ度相依之電流特性之整流元件。 伽a ^外，本發明提供一種半導體記憶裝置，包含至少一 β Π ί生用以供給動作時序之時計信號，其中： w = σ打Μ由如下各部份構成：電源電路，產生被賦 相依性之電源電時計產生電路，和該電源電路 ，側連接，依照該電源電流，產生具有和溫度相依之 週期之時計信號。 該汁牯電路亦可在構造上依據檢測位址之變化之信號 之輸入重設，再開始計時動作。 544680
該電源電路亦可在構造上隨著溫度上升令其電源 見從L 增加，令時叶週期減少，隨著 地考/皿度下降令電源電流减少 令時計週期增加。 v 電路； 之一次 該電源電路亦可在 度相依 電流鏡 流；電 側產生 該 具有和 此 構成： 衝產生 流，產 該 增加， 令脈衝 該 電路； 之一次 流；電 側產生 該 具有和 及賦與溫 側，供給 流鏡電路 被賦與溫 賦與溫度 溫度相依 外，本發 電源電路 電路，和 生具有和 電源電路 令脈衝週 週期增加 電源電路 及賦與溫 側，供給 流鏡電路 被賦與溫 賦與溫度 溫度相依 度相依 相依性 之電流 明提供 ，產生 該電源 溫度相 亦可在 期減少 構造上 性之電 電路具 有溫度 性之電 之電路 特性之 一種脈 被賦與 電路之 依之週 構造上 ，隨著 由如下各 路，電性結合於電 有溫度相依性之一 部份構成 源電流。 亦可在構 整流元件 衝產生電 溫度相依 輸出側連 期之脈衝 隨著溫度 溫度下降 次側電流在二y 造上包含至少 路’由如 性之電源 接，依照 信號。 上升令其 令電源電 個 下各部 電流； 該電源 電源電 流減少 亦可在構造上由如下各部份構成··電流浐 度相依性之電路，電性結合於電流鏡電= ，，鏡電路具有溫度相依性之一次側電 按照具有溫度相依性之一次側電流在二4 度相依性之電源電流。 人 相依性之電路亦可在構造上包含至少 之電流特性之整流元件。 個
544680 五、發明說明（14) 該賦與溫度相依性之 相依之電流特性之、一-亦可在構造上由具有和溫度 構成。 少一個二極體和至少一個電阻之串聯 该賦與溫度相依性 溫度相依性之電路構成。 亦可在構造上由具有固定之 該賦與溫度相依性 溫度相依性之電路構成。 亦可在構造上由具有可變之 β亥賦與溫度相依性 相依之電流特性t夕 ’、可在構过上由具有和溫度 L付Γ生之多個二極 成，將串聯後作A敫V僴之電阻之串聯構 變。 更作為整^几件動作之二極體之個數設為可 該多個二極體之中至少一 含切換元件之旁通電路，變更包 個數。 夂又m π冤机路么上之二極體之 溫度之！路亦可在構造上除了電流值和 號控制電流值且有ΐ，二2，精者在構造上可依照控制信 ^ /、有可和溫度無關的改變電流之功能。 度相依之電：J:依2之電路亦可在構造上包含具有和溫 化之可變電：電路和其電阻值依照控制信號變 Λ夕個二極體之中至少一個亦可在構造上藉著並聯包 相依Κίίϊ相依性之電路亦可在構造上由具有和溫度 . ^ 乂将性之多個二極體和至少一個電阻之串聯槿 成i，使电「丨行 ^夕9卩後作為整流元件動作之二極體之個數可變。
第19頁 544680
含切換元件之旁通電路，變更位於電流路徑上 _ 個數。 < 一極體之 該脈衝產生電路亦可在構造上更包含脈衝信 更電路，和該脈衝產生電路之輸出側連接 ：,騎 ;一脈衝信號之週期後，輸出 衝L唬不冋之弟二脈衝信號；及選擇電路， $ :路之輪出側及脈衝信號週期變更電路之輸出：衝產 選擇第-脈衝信號及第二脈衝信號之其中之？：=接’ 衝信號之二進位計數器構成。弟脈衝“虎不同之第二脈 該選擇電路亦可#播、生 衝信號及第二脈衝信號之；中之選擇第-脈 β.該脈衝信號產生電路亦可在構义^ t今夕工器構成。 壓產生定電壓之定電壓產生電路2忠包含依照電源電 ”念電路之輸出侧連接，：：自電路藉著和定電 之疋電璧產生和電源電麼之化二—堅產生電路所輪出 性之電源電流。 义化無關而且被賦與溫度相依 該電源電路亦可在槿、生L "" 直接f接、。 在〜和定電壓產生電路之輪出側 忒電源電路亦可在 並使自該定電壓產生 =土經由和定電壓產生電 路元件和定電壓產生電路之=之定電壓之位準下降之· 該使定電壓之位準下終μ出側連接。 电 牛之電路元件亦可在構造上由在 第20頁 五、發明說明（16) 電源電漫和賦與溫度相依 定電壓產生電路之輸出連接之】而且其閑極和 拖和準下降之電路元；亦以= 不·€源電屋連接、射極和賦盥 J在構造上由集 基極和定電麗產生電路之輸出連===電路連接、 該脈衝產生電路亦可在槿1 f 極性電晶體構成。 之輪出側連接並調整脈衝=更^含和脈衝產生電路 :亥電源電路亦可在構造 ：：挪移盗。 源電路，依照電# ^ 卜各一伤構成··第一電 流；及第二電=和與溫度相依性之電源電 照自定電壓產生電路所於ψ电奚產生電路之輸出連接，依 性之電源電流。所輸出之定電麼產生被賦與溫度相依 =可在構造上該第一電源電路 ;!=路；及賦與第-溫度相依性之電：=第土 二次側連接，供給第一電流鏡電路具有溫度 照具有溫度相依性之一次側電流，在二次侧 被賦與溫度相依性之電源電流；第二電源電路由 r生：m:第二電流鏡電路；及赋與第二溫度相依 ，和§亥弟二電流鏡電路之一次側連接，供給第二 产柏l r=路具有溫度相依性之一次側電流；該賦與第二溫 路!:定電壓產生電路連接，依照自定電壓產 泣，—勒之疋電壓，按照具有溫度相依性之一次側電 ；L 一 _人側產生間接被賦與溫度相依性之電源電流。 544680 五、發明說明（17) 該賦與溫度相依性之雷 — 相依之電流特性之多個 =J在構造上由具有和溫 該滅與溫度相依性之電和電阻之串聯構成。 度相：性之至少—個之整流元;牛：=構造上由包含具有溫 個電阻，其二次側具有：以電路之-次側具有至少一 亦可在構造上該第二；極體。 晶體和電源電壓連接，、=“路之一次側經由切換電 生電路之輸出側連接。、、a曰體之控制電極和定電壓產 該定電壓產生電路亦可在 該電源電路亦可在構造上由該帶隙電路構成。 次側連接並供給電流鏡命路之§和該電流鏡電路之一 流之補償電流供給電路: -人側和溫度無關之補償電 此外，本發明提供一種字脈 動字線之字脯俺，分aJ座生逼路，產生用以驅 遲電路^子脈衝產生電路包含延遲電路，該延 依性之電、J雷4部份構成·· €源電路，產生被賦與溫度相 接，佐昭二垂k二及反相器串，和該電源電路之輸出側連 衝。又a b電源電流，產生具有和溫度相依之脈寬之字脈 ^該電源電路亦可在構造上隨著溫度上升令其電源電流 私加’令脈衝週期減少，隨著溫度下降令電源電流減少， 令脈衝週期增加。 “ 忒電源電路亦可在構造上由如下各部份構成：電流鏡 電路’及賦與溫度相依性之電路，電性結合於電流鏡電路
第22頁 544680 五、發明說明（18) = :電流鏡電路具有溫度相依性之一次侧電 :;產：路按照具有溫度相依…次側電流在二次 側產生被賦與溫度相依性之電源電流。 該賦與溫度相依姓夕_ ^ « ^ . ^ ^ 改之電路亦可在構造上包含至少一個 八有和▲度相依之電流特性之整流元件。 【發明之最佳實施例】 以下參照圖面說明本發日 實施例1 K ^ w 路，ί : : :1:计時電路由如下各部份構成：電源電 路，和該電源電路電源電流；及時計產生電 週期之時計信號CLK。 lj連接，產生具有和溫度相依之 而’该電源電路由雷、、衣~ 側連接並供給電流鏡電路及和電流鏡電路之-次 賦與溫度相依性：Ϊ =有f度相依性之-次侧電流之 #i雷沒，力-> ^ 構成，按照具有溫度相依性之一次 流。 人則產生間接被賦與溫度相依性之電源電 此外’賦與溫度相 相依性，即固定之電路可用具有固定之溫度 < μ度特性之電路構成。 蕤荖且 J和溫度相依之電流特性之整流元件和電阻R之串聯曰構’、 有和：：相：2 3d，性之整流元件可由具 電飢特性之一個或多個串聯之二極體D構
544680 五、發明說明（19) 成。 而’時計產生電路可由如下各部份構成：環振盪器， 和電源電路之輸出側即電流鏡電路之二次側連接，在作用 亡作為電流鏡電路之二次側之負載；及緩衝電路B，和該 裱振盪器之輸出側連接，產生具有和溫度相依之週期之時 計信號CLK。 上述實施例1之計時電路可應用於半導體積體電路等 之所有型式之電路或半導體記憶裝置等。因此，在實施例 1在半導體圮憶裝置例上，將計時電路應用於雖然使用 和 RAM(Dynamic Random Access Memory) — 樣之記憶體單 ^ 招 Π知照和SRAM(StatiC Rand〇m Access Memory) 一樣 亩、主:動作之所°胃的虛擬MAM。依照來自内部電路之定期 Π二之產生，定期進行記憶體單元之重清動作。因 :序ίϊ;記憶裝置具備用以計算該自動重清動作之重清 $序之日守間間隔之計時電路。 位址&忒半導體記憶裝置在構造上也檢測由外部供給之 γ=之欠化後產生脈衝信號，將該脈衝信號作為觸發 Ϊ:'月？：；期内進行重清動作及讀寫動作。此外，在 指-般之「讀動作」或「寫動作：動作」對立之概… 導體：匕示置本r實二 電路元Ξ置除了七憶體單元陣列6以外，還具有以下之 位址信號㈣係由外部供給之位址信號，包含用以指
第24頁 544680 五、發明說明（20) 定記憶體單元陣列之列之列位址和用以指定行之行位址。 半導體記憶裝置具有位址輸入系1。位址輸入系1接受自外 部輸入之位址信號ADD後，閂鎖該位址信號add，產生内部 位址信號LADD。以下將内部位址信號LADD稱為「閃鎖位址 信號」。 半導體記憶裝置還具有脈衝產生器3。該脈衝產生器3 具有第一輸入部，和晶元選擇信號/CS輸入部連接，接受 晶元選擇信號/CS ;及第二輸入部，和位址輸入系i之輸出 部連接，接受自位址輸入系1之輸出部輸出之閃鎖位址 LADD之輸入。在晶元選擇信號/cs處於活化狀態之情況， 脈衝產生器3檢測到閂鎖位址LADD之變化後，自其輸出部 輸出由正的單發脈衝構成之位址變化檢測信號0 atd。該 晶，選擇信號/CS係用以控制半導體記憶裝置之動作狀= 之取上階之控制信號。晶元選擇信號/CS為高位準” H"日/" 半導體記憶裝置變成備用狀態；在低位準 二’ 活化狀態。 千L之it况變成
半&體記憶裝置還具有重清控制電路4。該重、、主 電路4具有第一輸入部，和寫啟動信號輸入部連接π = 自外部輸人之寫啟動信號/WE;及第二輸人部，和脈J 出部連接，接受自脈衝產生器3之輸出部A 之位址，欠化檢測信號0 ATD之輸入。 秦 產生制電路4内設有位址計數器，在重清動作 RADD(以下I疋圯憶體單元陣列之列之重清用之位址 冉為「重清位址」）；及計時電路，用以計,
第25頁 544680 五 發明說明（21) 器3輸出之位址變化产上声電路4依照自上述之脈衝產生 信號/WE，按昭既定：…或自外部輸入之寫啟動 第—輪出部屮去序動產生重清位址RADD，自其 動重、生1 Γ - 1清位址RADD實現和在泛用之DRAM之自 作重清動作。上述之計時電路用以計算重清動 /、肢而5 ’重清控制電路4計曾白冰士 FT # . 要求開始之經過時間，在十二自外部有敢後之存取 變1脈衝產生器3輸出正的脈衝之位址 :化=#屬，將計時電路重設，再開始計時。此 PFM產生用以控制重清時序之第一及第二重清控制产於 Π,Ρβ，各自自第二及第三輸出部輪出。在此3 J否，行重清之们虎，若本信號係高位準控制 >月，右係低位準”L”就不進行重清。而， 號REFB係用以控制自動重清動作之信號^在月控主H 信號刪上產生負的單發脈衝之情況起動自動^>月控制 +導體記憶裝置還具有位址多工器（Μυ ς 工器侧5具有4個輸入部和i個輸㈣。位址多址多 (MUX)5之第一輸入部和重清控制電路4之第一輪 \ 接，接文自重清控制電路4按照既定之時序自 清位址RADD之輸入。位址多工器（龍乂）5之第二輪^之重 址輸入系1之輸出部連接，接受自位址輸入系工‘：：： 出之閃鎖位址LADD。位址多卫器（Μυχ)52第三輪=二二= 第26頁 544680 五、發明說明（22) /月控制電路4之第三輸出部連接，接受自重清控制電路*輸 出之第一重清控制信號R E F B之輸入。位址多工器（μ U X ) 5之 第四輸入部和脈衝產生器3之輸出部連接，接受自脈衝產 · 生态3之輸出部輸出之位址變化檢測信號0 ATD之輸入。 位址多工器（MUX) 5按照位址變化檢測信號0 及第 · 二重清控制信號REFB之位準，選擇閃鎖位址“汕或重清位 址RADD後，將其設為位址“汕，自輸出部輸出。 即，若位址變化檢測信號0 ATD係低位準，，L„且第二重 清控制信號REFB係高位準” η”，在自位址變化檢測信號0 ATD之上升緣開始經預定之時間後，位址多工器（mm) &選 φ 擇閂鎖位址LADD所含之列位址，將其設為位aMAD])輸出。 ，，在位址變化檢測信號0 ATD係高位準” H，，或重清控制信 唬REFB係低位準” Ln之情況，在自位址變化檢測信號必ATD 之下IV緣開始經預定之時間後，位址多工器（5選擇重 清位址RADD，將其設為位址MADD輸出。 一其-人’ 3己憶體單元陣列6和泛用之DRAM —樣，將由一 ，貝料。己fe用之電容器和一個資料傳輸用之電晶體之組構 成之一個動態型之記憶體單元排列成行列狀而成，在其列 連接字線及在行方向連接位元線（或位元線對），在這籲 二字線和位7〇線之既定之交叉部配置上述之記憶體單元。 列解碼器7和位址多工器（MUX)5之輸出部連接，接受 - 工器iMUX)5輸出之位址MADD之輸入。在列啟動信. :阿位準之情況，列解碼器7將位址MADD解碼後， :於4位址MADD所指定之列之字線驅動至高位準π η，，。
第27頁 544680 五、發明說明（23) 行解碼器8在行啟動信號CE係高位準，，H，，之情況，將閃 鎖位址LADD所含之行位址解碼後，產生用以選擇屬於該行 位址所指定之行之位元線之行選擇信號。 半導體記憶裝置還有感測放大器重設電路9。本感測 放大益重設電路9由省略圖示之感測放大器、行開關以及 預充電電路構成。其中，行開關連接行解碼器8輸出之行 選擇彳a號所指定之感測放大器和匯流排醫b之間。感測放 大器在感測放大器啟動信號SE係高位準” H”之情況，在讀 動作時將位元線之電位感測•放大後向匯流排WRB輸出， 在寫動作時向記憶體單元寫入匯流排WRB所供給之寫入資 料。預充電電路在預充電啟動信號PE係高位準” H，，之情 況’將位元線之電位預充電至例如電源電壓“^之1/2之既 定之電位。I/O緩衝器（輸出入緩衝器）1()按照控制信號cw〇 之位準在和外部之間輸出入資料。 半‘體§己憶襄置還具有R/W(Reacj/計ite)控制電路 11 ° R/W控制電路11具有和晶元選擇信號輸入部、寫啟動 信號輸入部以及輸出啟動信號輸入部連接第一至第三輸入 部’接受自外部輸入之晶元選擇信號/CS、寫啟動信號/WE 以及輸出啟動信號〇E。然後，r/W控制電路丨丨依照晶元選 擇信號/CS、寫啟動信號/we以及輸出啟動信號〇E，產生用 以控制讀動作及寫動作之控制信號cw〇後，自其輸出部輸 出。R/W控制電路11之輸出部和I /〇緩衝器1 〇之控制部連 接，控制信號CW0輸入I/O緩衝器1〇之控制部。；[/〇緩衝器 1 0依照該控制信號CW0之位準在和外部之間輸出入資料。
第28頁 五、發明說明（24) 半導體記憶裝置還I古日日^ 電路1 2具有和脈衝產生哭3 .控制電路1 2。本閂鎖控制
自脈衝產生器3之輸出部;之輸”：接受 之輸入。然後，閃鎖控制電路 &化檢測心就必ATD 信號侧之下降緣為觸以/斤輸入之位址變㈣ 鎖控制信號LC，自其為輸出，。自正的單發脈衝產生閃 閂鎖控制電路1 2 $ g ^ < 接，自閃鎖控制電路址輸入系1之控制部連 = 二 控制部。位址輸入系1依照所輸入之閃 部位址信號L_ Μ斤輸入之位址信號’產生内 13且m記憶/置還具有列控制電路13。該列控制電路 1 r I /入部和3個輸出部。列控制電路1 3之第一輸入 生器3之輸出部連接，接受自脈衝產生器3 = 址變化檢測信號〇TD之輸入。列控制電 新於一輸入部和寫啟動信號輸入部連接，接受自外部 2入之寫啟動信號/WE。列控制電路以第三輸入部和 η:電路之第二輸出部連接，接受自重清控制電路之 ^ ^部=輸出之第一重清控制信號refa之輸入。列控 1 “路13之第四輪入部和重清控制電路之第三輸出部連 ，接又自重清控制電路之第三輸出部所輸出之第二 控制信號REFB之輪入。 月
REFA本^制電路1 3依照上述之第一及第二重清控制信號 、KEFB、位址變化檢測信號4ATD以及寫啟動信號/WE 544680 五、發明說明（25) 產生列啟動信號RE、感測放大器啟動信號SE、預充電啟動 信號PE以及控制信號cc。 列控制電路1 3之第一輸出部和列解碼器7連接，輸出 列啟動信號RE。自列控制電路丨3之第一輸出部所輸出之列 啟t化號RE輸入列解碼器7，在列啟動信號RE係高位準"H，， 之h况，列解碼器7將位址μ ADD解碼後，將屬於該位址 MADD所指定之列之字線驅動至高位準，，H，，。 、列控制電路1 3之第二輸出部和感測放大器重設電路9 連接’輸出感測放大器啟動信號SE及預充電啟動信號pE。 ，列控制包路1 3之第二輸出部所輸出之感測放大器啟動信 號SE輸入構成感測放大器重設電路9之感測放大器，本感 器讀動作時將位元線之電位感測•放大後向匯流排 别」在寫動作時向記憶體單元寫入匯流排WRB所供給 之寫入貧料。 控：電路13之第二輸出部所輸出之之預充電啟動 ^ ^^入冓成感測放大器重設電路9之預充電電路，該 仞—綠包ί在預充電啟動信號PE係高位準，，H,，之情況，將 兀、，之私位預充電至例如電源電壓Vdd之1/2之既定之電 位0 ％ 半二列5制電路13之第三輸出部輸出控制信號CC。 14具有和^ ί裝置還具有行控制電路14。該行控制電路 ” 1控制電路13之第三輸出部連接之於入邮妓， 自列控制電路13之第一浐中邱所二J連接之輪入部，接受 入。然後，一知Α 輸出4所輸出之控制信號cc之輸 仃工ιί電路1 4依照所輸入之控制信號“，產生
544680 五、發明說明（26) 部和ί ί 後連接自其自輸出部輸出。行控制電路14之輸出 行啟動 信號CE係高位準》Η”之;而，该灯解碼器8在行啟動 址解碼後，產^用以.g月揠凰，將閃鎖位ijUADD所含之行位 線之行選擇J號。、擇屬於該行位址所指定之行之位元 列解^ ^ ^ =裝置运具有增麼電源1 5。該增壓電源1 5和 二的連接，供給列解碼器7作用於記憶體單元陣列6 、、之子線之升壓電位。在列啟動信號RE係高位準”『之情 況，列解碼器7將屬於所解碼之位址 動Η"至以自增壓電源1 5所供給之升覆電位賦與之]高之：準線觀 雷斤ί Γ ί記憶裝置還具有基板電壓產生電路16。該基板 麯电路16和形成記憶體單元之半導體井區域或半導 道二if接’產生基板電壓後M乍用於半導體井區域或半 V m暴板。 、，、半導體記憶裝置還具有基準電壓產生電路17。該基準 電壓產生電路1 7和記憶體單元陣列6或感測放大器重設電 連^妾舌’<產生基準電壓後，供給記憶體單元陣列6或感測 放大為重設電路9基準電壓。 其次’參照圖4，說明内設有計時電路之構成太宭 例1之特徵部之重清控制電路4。 構成本貝施 士 >所示之計時電路產生用以賦與重清動作之時序之 時計信號。該計時電路產生之時計信號之週期具有溫度相
第31頁 544680 五、發明說明（27) -- ’ 依性。產生具有溫度相依性之週期之時計信號 士 路之構造和圖1所示之上述之習知技術之計時電路/不^5時電 即’圖4所示之新的電路構造具備對時計信同。 赋與溫度相依性之溫度相依性赋與裝置，替代°在^週期 之以往之電路構造之電阻RR，令該計時電路產生:士所^不 號之週期具有溫度相依性。因計時電路產生之昉 j〔十k 3m電路之電流特性相依’該溫度相依性賦盘‘ ί 月匕以對该計時電路之電流特性賦與溫度相二、置 成。 、丨土及冤路構 此外’對電流特性賦與溫度相依性之電路 :度：：之電流特性之整流元件和電阻,之串聯構成、。有和 而，具有該溫度相依電流特性之整流元件例如 度相依電流特性之二極體D構成。 ’、有溫 體D::，在本實施例，用具有溫度相依電流特性之-搞 體D構成具有溫度相依電流特性之整流元件，—極 度相依之電流特性之二極體!）和電R 忐、σ溫 性賦與裳ρ ¥秘構成溫度相依 次伽i;明之r寺電路由電流鏡電路、對電流鏡電路之— 、電机賦與&度相依性而且作為電流鏡電路之—a 負載之賦與溫度相依性之電路、作為電流鏡電路之 之負載之環振盪器以及緩衝電路β構成。 一久側 ^電流鏡電路之-次侧電流賦與溫度自_ @ ，鏡電路之-次側之負載之賦與溫度相依性之2 為具有和溫度相依之電流特性之整流元件之二極體〇作 々电
第32頁 544680 五、發明說明（28) 阻I?串聯而成。電流鏡電路由3個η通道m〇S電晶體N1〜N3及2 個p通道M0S電晶體P1、P2構成。電流鏡電路按照在構成上 述之賦與溫度相依性之電路之二極體D和電阻R之串聯電路 流動^溫度相依性一次側電流控制二次側電流。即「$電 流鏡電路之二次側電流也間接賦與温度相依性。 一 命泣器之輸入側和電流鏡電路之二次側連接，作為 η"〜u構成。在反相器"〜13之輸出部：U3 遲用之電容器G1〜G3。緩衝電路k輪人料j f自連接延 *部連接，柏☆ A 沒W电峪β之翰入4和反相器I 3之輸 輸出時計信號ίκ /、$13，出之振I信號之輸入後， 期稱為「計時週期」。以下之呪明’將本時計信號CLK之週 一極體D之陽極和自外部 極體D之陰極經由 =供、、口之電源VDD連接。而，二 具有溫度上升i。。：極二電晶體N1之汲極連接。 性。電阻R在功能上作為 ,即有正的溫度特 備之電阻Rp 如上述所 性之整流元件 和電阻R構成 流之值之負載，相當於圖心：：：：二極體D之順向電 白知技術之計時電路具 作為具有和溫度 電流//溫度相依性之電路由本二:^ 道M0S電晶體ρι、p2 = :路由η通道M〇s電晶體Ni〜N3& _ 及電流鏡電路構成按昭。因此，賦與溫度相依性之^ = '、，、具有溫度相依性一次側電流在電二路欠 544680 五、發明說明（29) 側產生間接賦與溫度相依性之 此外，反相器IH3、電Λΐ〗Γ之電源電路。 成時計產生電路’接受自該電二:電〜3以及緩衝電路B構 相依性之電源電流後產峰二路仏給之間接賦與溫度 v ^ 崎冲"ί吕號C L K 〇 上述之電路構造只是舉例，因此^ 電路具有以下之構造。 ㈡此’未限定如此，希望 即，本發明之計時電路 路，產生被賦與溫度相伖 構件構成，電源電 路，和該電源電路之輸出側連】源J流…夺計產生電 週期之時計信號CLK。在此， 生具有和溫度相依之 隨著溫度上升令電源電流增加，具有溫度相依性， 少，或者隨著溫度下降令電；：週期即計時週期減 時週期增加。 ，、電心減少’令時計週期即計 而 黾源電路由如下各邱价Μ屮·雨 與溫度相依性之電路，# =之”鏡電路；及賦 電流鏡電路具有溫度相依連接，供給 相依性之—次#丨恭、、*六_ 人側電流，按照具有溫度 之電源電流。电"iL 一-人側產生間接被賦與溫度相依性 相依二卜且；溫度：依性之電路可用具有固定之溫度 右夺ϋΐ具有固定之溫度特性之電路構成。例如，可用且 成^皿度相依之電流特性之整流^件和電阻^串聯構- 有和巧相ί有和溫度相依之電流特性之整流元件可用具 μ度相依之電流特性之丨個或多個串聯之二極體〇構 544680 五、發明說明（30) 成。 一 =，時計產生電路可由如下各部份構成： =3電路之輪出側即電流鏡電路之二 ^n 之二次側之負載；及緩衝電 二接’作為電 之輸出側連#，產生具有和 ^振盪器 CLK。 皿/又伯队 < 心J之時計信號 電流鏡電路、環振盪器以及緩衝電路B 圖1所示之習知姑#七< 士 电路構造和 ,^ $技術之汁時電路之電路構造相同，7曰 本，明之主題之一在於產生具有溫度相依：之门，：是因 信號之計時電路，以下重新說明。 之週期之時計 極都ί ΐ之ί ί ^之11通綱s電晶體N1…之源 電晶翻丨之Λ 電晶體N1〜N3之閘極和n通道屬 阻R和二極體=;、車=道舰電晶體N1之汲極經由該電 ®之陰極連接。η通道MOS電晶體N3之、s 和η通道MOS電晶體N2之互導gm !=體^ 二二互導_…共給反相器n〜I3接；電:通之， mn新的電路構造，n通道M〇S電晶體N3之互導㈣設 為η通迢M0S電晶體丨mi的之整數彳立 形成#认只ia .. T1 J之正數仏η通運M0S電晶體N1、 形成仏給反相eu〜I3接地電位之電流鏡電路。
而’ p通道Μ 0 S電晶ff p 1、p 9 #、店k ι 通道M〇S電晶體Ρ1、ρ2/^/2之源極都和電源連接。P 連接。D、i、f MM t P通道M〇S電晶體P1之汲極 連接P通運MOS電晶體P2之汲極和反相 電源節點連接1通麵S電晶體P1之汲極和上述H = 544680 五、發明說明（31)
M0S電晶體N2之汲極連接。在此，p通道_電晶體 導gm5設為供給反相器I卜13電源電位之適當值 電晶體P1之互導gm4設為p通道M〇s電晶體p2的之 =M〇S 通道祕電晶體Π、P2形成將上述之n通道薦電晶體=作P 次側之負 並供給反相器11〜13電源電位之電流i 其次’對於本實施例i之動作’詳細說明圖 電路之動作後，概略說明内設有該計時電路之圖 什守 半導體記憶裝置之動作。 不之 (1)計時電路之動作 在圖4，自外部供給電源VDD後，—次側電流流 極體D、電阻R以及n通道M0S電晶體N1構成之串聯電路。: 時’若電源電壓VDD係固冑，在該串聯電路流動之電 以下之說明所示’由二極體D之順向電流之特性曲線= 電阻R及η通道M0S電晶體N1構成之負載電路之負載線 的決定。 & 圖5表示二極體D之特性曲線CIH~CD3和上述之負 路之負載線CL。在圖5，橫軸表示電源電壓VDD，縱軸表八 在一極體D、電阻R以及n通道M〇s電晶體N1流動之電流。下 又，特性曲線CD1、CD 2、CD3各自係高溫時、常溫時 =日守=特性曲線，「r」表示電阻R和11通道M0S電晶體N1之 合成電阻。自二極體D之特性曲線CD卜CD3和負載線CL之交 點求在二極體D、電阻R以及n通道M〇s電晶體N1流動之一= 侧電流。在圖5所示之例子，在常溫時求電流丨2，在高溫人
第36頁 544680 五、發明說明（32) 時求電流1 3，溫度愈高，在二極體!）流動之電流，即在上 述之一次側串聯電路流動之電流增加。 依據上述，按照溫度在上述之一次側串聯電路 電流唯一的決定。 其次，因在電阻R和n通道M〇s電晶體N1之連接點出現 之電壓共同的作用於η通道M0S電晶體N1〜N3之閘極，在這 些η通道M0S電晶體Ν1〜Ν3各自流動之電流之比由這些電晶 體之互導gm決定。在本例，因η通道M〇s電晶體Ν2之互導 gm2和上述之η通道M0S電晶體N1之互導gml相等，在η通道 M0S電晶體Ν2流動之電流和在〇通道M〇s電晶體N1流動之電 流大致相等。又，η通道M0S電晶體N3之互導gm3係11通道 M0S電晶體N1之互導gmi之整數倍，在n通道M〇s電晶體N3流 動之電流和在η通道M0S電晶體N3流動之電流之整數倍。 曰曰 而’因ρ通道M0S電晶體pi和^通道m〇s電晶體Ν2串聯， 在ρ通迢M0S電晶體Ρ1流動之電流和在^通道M〇s電晶體Ν2流 動之電流相等，因此，在ρ通道M〇s電晶體ρι流動之電流和 在η通道M0S電晶體ιΝΙ流動之電流相等。又，因p通道電 晶體P2之互導gm2係ρ通道M0S電晶體P1之互導gm][之整數 倍’在P通逗M0S電晶體P2流動之電流係在ρ通道m〇s電晶體 P1流動之電流之整數倍，即係在η通道M〇s電晶體N1流動之 電流之整數倍。這些在ρ通道M〇s電晶體p2及^通道M0S電 體Ν3流動之電流成為反相器丨丨〜丨3之動作電流。 曰曰 其次’經由上述之ρ通道M〇s電晶體ρ2及η通道M0S電 體Ν3供給由反相器11〜;[3構成之環振盪器電源電流而動
第37頁 544680
五、發明說明（33) 作’自後段側之反相器I 3輸出振盪信號（無符號）。在該振 盪動作之過程，各反相器驅動和輸出部連接之電容器 C1〜C3後，向後段侧之反相器I 3輸出信號。緩衝電路b接受 自反相器I 3輸出之振盪信號後，輸出時計信號CLk。在以 下之說明，將本時計信號CLK之週期稱為r計時週 期」。〇
由反相器II〜13構成之環振盪器之振盪週期（即計時渴 '月）由各反相裔向後段側之反相器I 3輸出信號時之電容器 C卜C3之充放電時間決定。該充放電時間和各反相器之驅 =電流相依，該驅動電流愈大電容器之充放電時間愈短， %振盪器之振盪週期愈短。在本計時電路，構成環振盪器 之反相器II〜13因經由p通道M0S電晶體P2及n通道M〇s電曰° 體N3供給動作電&，藉著控制在這些f晶體流動之電流曰曰， 控制電容器C卜C3之充放電時間，控制計時週期。 在此，如上述所示，在P通道M0S電晶體P2 通道Μ〇ς
电晶體Ν3流動之電流係在η通道M〇s電晶體N1流動之 整數倍，在本η通道廳電晶體…流動之電流受到:二 極體D之溫度特性影響’在計時週期反映二極體d之溫产^ 性。具體而言’因溫度愈高，在二極體D流動之：：在 ηΛ:δ電二:=動之電流）愈增加，經由。通二;ΐ 曰日肢Ρ2及η通迢M0S電晶體Ν3供給反相器U〜I3i :。結果，環振盪器之振盪週期變短，計變1短曰 2短溫度愈低’在二極體。流動之電流愈減少二期反
第38頁 544680 五、發明說明（34) 其-人，呪明在上述之計時電路之計時週期之設定方 法。 在圖6表示本實施例之計時電路產生之時計信號 a日I週期之溫度特性。如上述所示，因本計時電路產生 計日守週期顯示隨著溫度上升而減少之傾向，在高溫測重产 之日守間間隔變短。又，、、w译a 月 岡欠短又，皿度愈向記憶體單元之資料保持特 ^ 。。因此，在設定本計時電路產生之時計信號clk 十=期之情況’在關於溫度之最惡劣條件下即高溫， 用反相之電路常數或電容器C1~C32值等調 卜13構成之環振盪器之振盡週期，將計時週 到所需之重清時間間隔。因而，在規格上之全 =保障重清動作。於&，時計信號UK 之，度相依性變成和該半導體記憶 之賢料保持特性具有相關。 ”有之》己匕體早兀 此外’ έ己憶體單元之資料俾拄 相依之傾向，本每γ>斗/、寺特性具有也和電源電壓 依之傾向。因此，亦可令計時卞電電路路呈也具有和電源電壓相 f之資料保持特性之電源電壓相依性憶體單 此。關於此事將在實施例6說明。°。正^週期之功 如以上之說明所示，在自 、主 輸出之時計信號CLK之計時週期規定月重?自計時電路 3自動重清。若依據本計時電路，二¥間間隔，在 度控制計時週期。目此，在高溫之最電/劣電^，可按照溫 联心4條件下可令計時
第39頁 544680 五、發明說明（35) 週期減少，而在常溫及低溫時可令士、 δ己fe體單元之資料保持特性適當的μ ^，期i冒加，可按照 (2 )關於半導體記憶裝置之整體時週期。 其*，說明内設有料時電匕半 作。 v體兄憶裝置之動 在無來自外部之存取之情況（無位址變 體記憶裝置定期的進行自動重清動作 Θ況），本半導 =資在重清控制電路4之控flJ下以保昭持自記憶體單元 ^氣路輸出之時計信號CLK之週期即計 自上述之計 重清動作。此時，溫度變化時，如上述功進行本自動 照二極體D之溫度特性變化，和溫度相 $，計時週期按 之時間間隔。因而，以按照溫度之最的调整重清動作 動重清。 土 $間間隔進行自 又，在自外部有存取之情況，例如位 況，本半導體記憶裝置和上述之自動：變化之情 和讀寫動作同一週期内進行重清。另外的’在 測到位址變化後進行。和上述之按照計； 行…’和本發明之上述之 以下，說明在自外部有存取之情況之動作，供參考。 入#=在^刻位址信號㈣變化時，位址輸、：系1取 / ADD，作為閃鎖位址LADD輸出。構成脈衝產生器3之 址:化檢測電路（圖上未示）檢測到位址add變化後，輸 位址變化檢測信號0 ATD。位址多工器5收到位址變化檢 第40頁 544680 五、發明說明（36) =信^ ATD後’首先將重清位址瞻選為位址ma_。铁 ί日:Ϊ =址變化檢測信號Ο”之上升緣為起點之既定、、 -連(重清位址RADD)所指定之字線，進行 J後，位址多工态5將閂鎖位址LADD0選為# g =。定接之著^ 照閃二 =變成活化，_ 以問鎖控制。 :D(，止_斤指定：字線， :重=外=半導體記憶裝置，位址變化之情況'自 =;;=::和讀寫動作同一 _，收到位址之變二 實施例2 以下說明本發明之實施例2。 示之計時特’依據二極體D之溫度特性，圖6所 一的決定。因此皿二=性、'泉之斜率，即對溫度之相依性唯 …㈡之值^^ 4目1111〜13之電料數或電容器 側之重i 成在冋溫側保障重清動作，在常溫或低π W之董π時間間隔也未必 巾皿次低酿 溫度範圍適當的設定 ^為適*值。因此，為了在整個 週期之特性線之斜間間㉟，希望還具有改變計時 本實施例2之計時電路係基於這種見解的’由如下各 第41頁 344680 ------- 五、發明說明（37) 流，·及時計產ί::，’2 溫度相依性之電源電 ^度相依性，隨著溫在此，電源電路 计週期即計時週期減少，二：二電源電流增加，令時 少’令時計週期即計時週期增加^τ降令其電源電流減 賦與：度：：：： =如：Π份構成：電流鏡電路；* ;電流鏡電路具；相鏡=之-次侧連 度相依性之—次-:側電流；按照具有溫 性之電源電流。 在人側產生間接被賦與溫度相依 此外，5亥賦與温度相依性之雷 具有可變之溫度特性之具有可變之溫度 在該戰與溫度相幻生之即溫度特性之電路構 特性線之斜率之功能。因此，=加改變計時週期之溫度 用'里度特性變更電路構成。因=、與溫度相依性之電路可 保障高溫側之重清動作之而^係將計時週期設成優先 適當之重清時間間隔。 常溫或低溫側亦可得到 本溫度特性變更電路之雷 有變更溫度特性之功能 ：：造未必限定為電路只具 ^一次側串聯之多個二極體d 5^構造例上，在電流鏡電路 ;:之二極體D之個數可變。用：：實際上作為整流元件 包路構造不必限定為只具有該—使二極體D之個數可變之 〜^成，例如，藉著將切換元 第42頁 544680 五、發明說明（38) 各ϊίΓ並聯後使電流鏡電路之-次側電流之路徑 ^ ^ 衩上可麦更位於電流路徑上之二極體D之個 、生。Γ日Γ广產生電路可採用和實施例1 一樣之電路構 、U6十ί生電路可由如下各部份構成：環振盪器， 側即電流鏡電路之二次側連接，作為電 欠：之負載；及緩衝電路β ’和該環振盈器 CLK \ 產生具有和溫度相依之週期之時計信號 之圖4以所下表示，實施例2之計時電路之電路構造。在上述 變:電路不之Λ施Λ1;構造，'具備圖7 (a)所示之溫度特性 電路H ^.θ 一玉體D。本溫度特性變更電路由保險絲 構成。、/V电路G、η通道M〇S電晶體N4〜N6以及二極體D卜D3 伴^保險絲電路H由如下各部份構成：電阻R1和 =源VDD和接地之間串聯；及電_和保險 且右U電路G由如下各部份構成：邏輯積，、G3， 短^邏~及正邏輯之輪人部；邏輯積閘G2，只具有負邏 輸入;以及邏輯和閘G4，。邏輯積閘G1之負邏輯 和保險絲F2之連接節點〇2*接，該正邏 保”Π之連接節點，連接。邏輯 "Γ ;各負避輯輸入部各自和節點_、ND2連接。邏輯 入部和連接節點腿連接。在 第43頁 1 544680 五、發明說明（39) ίϊΐϊ積閘G1〜G3之各輸出部，在邏輯和閘G5之輸入部 及二匕邏輯積閘G2、G3之各輸出部。邏輯和閘G4、G5 及城軏積閘G 3之各輸出信號作為本閘電路g之輸出信號。 串妒此外，二極體D1〜1)3在電源VDD和圖4所示之電^RU之間 即一極體Μ之陽極和電源VDD連接，二極體μ之 =::购之陰極連接，二極體D3之陽極和二極體： 通、本二極體〇3之陰極和電阻R之一端側連接。η 、〇S電晶體Ν4〜Ν6之電流路徑對於二極體…〜⑽各自並 ‘二在這些η通道M0S電晶體N4〜NG各自連接構成上述之閘 邱。、*之邏輯和閘G4、邏輯和閘65以及邏輯積閘G3之輸出 抨這些11通道M0S電晶體N4〜N6構成二極體D1〜D3之旁通路 其次’說明溫度特性變更電路之動作。 =依據本溫度特性變更電路，藉著選擇性切斷保險絲 2’控制二極體D1〜D3之各旁通狀態，表面上變更二 =體之連接個數。具體而言，在保險絲fi、Μ都未切斷之 月況，經由保險絲F1、F2在連接節點ND1、ND2出現接地電 ，你H，情況，邏輯積閘G1〜G3之中只有邏輯積閘G2輸出 二/ 之信號。結果，收到邏輯和閘G4、G5之η通道 、:、日日體Ν4、Ν5變成導通狀態。因此，二極體Dl、D2變 成方通，表面上二極體之連接個數變一一 極體D 3作為整流元件。 I 一 μ又，在只切斷保險絲F1之情況，經由電阻Rl、R2在連 接節點ND1出現電源VDD之電位，經由保險絲在連接節點
第44頁 544680 五、發明說明（40) ND2出現接地電位。在此情況，邏輯積閘G1〜G3之中只有邏 輯積閘G1之輸出信號變成高位準” η”，只有在閘極輸'入邏〜· 輯和閉G4之輸出信號之n通道m〇s電晶體N4變成導通狀萍。 結果，二極體D1變成旁通，表面上二極體之連接個數變成 2個。即，只有二極體D2、D3作為整流元件。 又，在只切斷保險絲F2之情況，經由電阻R2在連接節 點ND2出現電源VDD之電位，經由保險絲F1在連接節點 出現接地電位。在此情況，邏輯積閘G1〜G3之中只有邏輯 積閘G3之輸出信號變成高位準” H，，，在閘極輸入邏輯和閘 G4、Gf之各輸出信號in通道M〇s電晶體财、N5和在閘極輸 入邏輯積閘G3之輸出信號之n通道M〇s電晶體㈣變成導通。 結果，二極體D1〜D3變成旁通，表面上二極體之連接個數 變成0個。即，只有二極體D1〜D3都未作為整流元件。 此外，在保險絲FI、F2都切斷之情況，經由電阻R1、
Rj在連接節點ND1、ND2出現電源VDD之電位。在此情況， 遴輯積閘G1〜G3之輸出信號都變成低位 。 道M0S電晶體N4〜N6都不導通，声而卜-把祕二果n通 哥个冷逋，表面上一極體之連接個數變 成3個。即，全部之二極體^〜⑽都作為整流元件。 ’藉著選擇性切斷保險絲η，可在〇個至^ 曰1任思的變更二極體之連接個數。 之起所T之溫度特性變更電路，在不切斷保險絲 切斷二：’冑—極體之連接個數設為1個，藉著選擇性 ; π選擇°個、2個、3個之其中之-，能以1個 ·、，、土皁7 —極體之連接個數增減。因此，可應付重清時間 第45頁 544680 五、發明說明（41) 間隔短之情況和長之情況雙方。 此外，在本例，設置3個二極體…〜⑽ 選擇性的變成旁通，但是二極體之配置 =二二極體 先串聯5個二極體’使這些二極體選擇性的變：旁二如預 可。又，在不切斷保險絲之狀態，亦可 之二極體之連接個數。 又疋表面上 在上述之圖7(a)所示之例如，可使二極體之 連接個數增減，但是在要求只增加二極體 個 = 更：情況，可如圖7⑴所示構成。可將構成 f方通之3個保險絲F10〜F30和各二極體D1〜D3並聯。 將=始狀態表面上之二極體之連接個數設 若切斷保險絲j? 2 〇 D 2)。在本例，設置了 可設置所需個數之二 在本例，和所切斷之保險絲並聯之二極體之個數 表面上之二極體之連接個數。例如，若只切斷保險絲F為 1 0，連接個數變成1個（二極體D1) 、 F30，連接個數變成2個（二極體])j 3個二極體，但是當然未限定如此 極體和保險絲。 其次，說明表面上之二極體之連接個數和計時 溫度特性線之斜率之關係。如上述所示，溫度只變化/之 時，因二極體之障電位Vf只變化2mV，例如若串聯2個二 體，表面上對於溫度變化i艺，障電位”只變化4mv。^， 藉著變更二極體之連接個數，可選擇每i它之障電位之 m 第46頁 544680 五、發明說明（42) HU:電位Vf變化’在二極體流動之電 化， 接個數愈增加，每”。之順向電流之變 而選；U :。因⑨，藉著選擇性切斷保險絲FI、F2 而k擇_極體之連接個數， 週期之特性線之斜率。 支更上这之圖6所不之計時 如以上之說明所示，若依據本實施 f電流鏡電路之—次側連接之表面上之二因使=更 J，：變更計時週期之溫度特性線之斜率。 = 皡在兩溫侧之重清動作下適當 可在保 間間隔。 疋社吊觀或低溫之重清時 貫施例3 以下說明本發明之實施例3。 ^ Ϊ ί Μ： ^ ^ 1 ^ 作f此，在說明本實施；;3:，= 切在時週期。 乍狀悲切換計時週期之衰義。 在備用狀態和動 如在貫施例1所說明之丰莫^ 狀態，在同—週期内進行重V;/憶裝置所示，在動作 :重清動作和其後之讀寫動作干寫動作之情況，有 情況。 干々而導致動作邊限降低之 RT例如，在圖8，重清動作後，位_ @ μ ι、動之等化不充分之情況，在：m資料信號 枓，在位元線上發生偏置電位差在位'線上歹髮留既有之資 ___ 在此情況，作為下一讀 第47頁 544680 五、發明說明（43) 出對象之記憶體單元自重清開始經過了時間之情況，即， 在接近保持極限之情況’相當於本記憶體單元内之料之 電壓位準惡化。自這種記憶體單元讀出資料後，殘留資料 和讀出資料干涉，位元線上之資料信號之振幅Δν變小。 結果，動作邊限降低。 為了避免該動作邊限之降低，只要抑制相當於記憶體 ^元内之資料之電壓位準惡化即τ，只要縮短重清時間間 隔即可。@，在備用狀g ’因不會發生這種干必縮 短重清時間間隔。 因此，本實施例3之計時電路依照這種見解， 造 ^在備用狀態和動作狀態切換賦與重清時 狀態’藉著使計時週期比在備用：ί的 知：，鈿紐重清時間間隔。 禮赤HtJ3之計時電路依照這種見解，由如下各部份 2成.電源电路，產生被賦與溫度相 時計產生電路，和該電源雷踗之# + 之冤，原電，爪，及 -声相π夕、两* 輸出側連接，產生具有和 ，皿度相依之週期之時計信號CLK。 度相依性，隨著溫产上弁八甘φ、s予4冤/原電路具有/皿 又上升々其電源電流增加，八拉斗禍如 即計時週期減少’戋隨荖、、w γ ^ ^ :加7日守汁週期 Β* - ^ ^ gp ,, Ri ^ ^者丨皿度下降令其電源電流減少，令 纣彳週期即计時週期增加。 而’該電源電路由如下各部份構 職與溫度相依性之電路，和電流鏡電路之:i 产相依性之^:有/里度相依性之一次側電流；按照具有溫 度相依〖生之—次側電流在二次側產生間接被賦與溫度相依 第48頁 544680 五、發明說明（44) 性之電源電流。 此外忒賦與溫度相依性之電路可用且有固定之巧产 調整電流之雷败摄歷度特性，而且具有和溫度不相依的 和溫度相依的變=外賦相依性之電路除了電流值 制電汽值，不彳ί 猎者在構造上依照控制信號可控 動作狀態及備用：ί之;要因，例如在組件之 變重清時間間隔二體= 改變計時週期，改 期比備用狀態的短？縮短；清==態’藉著使計時週 路構Ϊ : J :: Ϊ之電路若具有該功能，不必限定其電 性之整产元株 &例上，可用具有和溫度相依之電流特 之串聯阻值依照控制信號變化之可變電阻電路 信號變化ΐ功ΐ可變電阻電路也只要具有電阻值依照控制 上，可由ί 不必限定其電路構造，在電路構造例 賦與旁通=各部份構成：多個電阻元件之串聯電路；及 至少其中—=^電路70件，依照控制信號選擇性形成對於 元件2要且右=阻兀件之旁通路徑。賦與旁通路徑之電路 通路押控制信號選擇性形成對於電阻元件之旁 握之艮定其元件…，例如賦與旁通路 以使二極體。和電阻70件亚聯之切換電晶體構成。用 功能，體D之、個數可變之電路構造不必限定為σ JL t β 二電路藉著將切換元件和各二極體 於電 流路：ί:次徑可變，在構造上可變更位 之一極體D之個數 544680 五、發明說明（45) 此外，具有和溫度相依之電产 有和溫度相依之電流特性 災％性之整流元件可用具 成。 之1個或多個串聯之二極體D構 而，時計產生電路可柢 時計產生電路由如下各部份構成相同之構造，即 之輸出侧即電流鏡電路之二次側^振盟為，和電源電路 二次側之負載；及缓衝電路B，# J，作為電流鏡電路之 桩，妄&且古』β 1 β衣振盪器之輸出側遠 接’產生具有和溫度相依之週期之 Μ側運 芩照圖9說明本實施例3之計時:〜 所示實施例1之構造，具備圖9所 日。在上述之圖4 道_電晶體Ρ10。即，在二極體D之之通 通道M0S電晶體N1之汲極之間串聯=側和圖4所示之η 電阻㈣並聯Ρ通道M0S電晶體P1 〇之\阻^=電_〇、，在 M0S電晶體p 1 〇之閘極輸入由自外 ^在5亥P通迢 卿生之信號。電阻R20之值設為P :4入所之= 樣。 勺和圖4所不之電阻R 一
J依，本實施例3 ’在晶元選擇信號/cs為低位準T 、！月雪V動作狀態之情況’ P通道M〇S電晶體P變成導
通，電阻R10變成旁通。因此，在— V 體N1之Η樹士、口士 仕—極體D和η通道M0S電晶 體Ν1之間交成只有和上述之圖4所示之電 ： R20介入，變成和圖4所示之電阻R等 i 、 湘· 一樣之值。 、/、冲日守週期也取 而，在晶元選擇信號/CS為高位準丨丨H丨丨 主 、、、， M0S私日日體p變成不導通，在二極體D矛⑶通道咖電日曰
第50頁 544680 五、發明說明（46) 成除了電阻R20以外，還有電阻r
ΓϊΓ電，ο:，1之電流，抑制供給反相‘ 之電源電流，計時週期增加。 1 W 週期依據以上’在備用狀態和動作狀態’適當的切換計時 若依據本貫施例3，在 控制成短到例如資料之干涉不^^可將重清日寺間間隔 態，使重清時間間隔拎 2之私度，又，在備用狀 生之耗電流。 9 σ "有效的抑制伴隨重清動作發 實施例4 以：說明本發明之實施例4。 本貫施例4之計時電 以和上述之實施例3之計時電半導體記憶裝置的， 備用狀態和動作狀態 7之目的構成，具有在 即，本發明之斗畔換汁日守週期之功能。 路，輸出第-時計信。各部份構成：計時電 時計信號不之週期後，•出：期： ; = ; = =期 G = 該 輸出該第二；輸出。第，十信 新的計時電路之1 :虎之汁呀電路以上述杳# Υ Μ 之f 之—構成亦可，又例1至3之 白知技術之計時電路之已知之計時ί败用例如圖1所示 __ 電路構成亦可。 _
II 第51頁 544680 五、發明說明（47) 該時計信號週期變更電路只要係呈 號之週期之功能之電路即可，不必限；复：J苐-時計信 路構造，例如，時計作_ 甩路之種類或電 唬之週期分頻之二進位許釤哭姐」用將苐一時計信 時計信號之週期分頻後 ^ Ζ 。一進位計數器將第一 第二時計信號。1後，輸出週期和第-時計信號不同之 該選擇電路只要係具有依照控制 號及第二時計信號之其中之一 =k擇弟一％計信 不必限定其電路之種類或電路構造，例如i:::可， 多工器構成。多工器依照控制；C用 第一時計信號及來自嗲日丰神e #释采自5亥计4電路之 信號之其中之一後輸出。 又吏电路之弟二時計 例如’該選擇電路可在構造者 選擇第二時計信號後輸出，於備用狀態時 -時計信號後輸出。Π動作狀態時選擇第 短到例如資料之干涉不顯著 狀恶，使重清時間間隔增加， 在備用 發生之耗電流。 θ 了有效的抑制伴隨重清動作 圖1 0表不本實施例4之計時電路Τ IMER之雷故播、土如 本計時電路TIMER在上述實施例丨至3 構仏例。 7iL J 1主0之计時電路之诒於且 備二進位計數器BIC和多工哭MAX而$ ,电峪之後段八 T 了， 、 夕口口 MA人而成。即，在圖1 0，計時 電路τ IΜ係和上述實施例1至3之計時 一 輸出時計信號CLK1。在本計時電路ΤΙΜ 7 、構成的， 知枯π +外卩士千々隹尽蚱日守包路了丨从上使用圖1所示之習 支如之什以路亦可。二進位計數器Bic自計時電路川
544680 五、發明說明（48) 接受時計信號CLK之輸入，將該時計信號之週期即計時週 期分頻成自然數倍。
多工器MAX依照晶元選擇信號/CS選擇自計時電路TIM 或二進位計數器BIC輸出之其中之一之時計信號，將其設 為日τ δ十k號C L K輸出。本多工器μ A X由如下各部份構成··反 相器ΜI，令自晶元選擇信號/C：S所衍生之控制信號反轉； 及開關MSI、MS2，按照該控制信號控制成互補性的變成導 通狀態。開關MSI之輸入部和二進位計數器M(：之輸出部連 接，開關MS2之輸入部和計時電路TIM之輸出部連接。這些 開關MSI、MS2之輸出部共同的連接，作為計時電路TiMEf 之輸出部。 —若依據本實施例4之計時電路，計時電路nM和上述之 〜樣的動作後，輸出時計信號CLK。二進位計數 : 將本知计#唬CLK分頻後，輸出自然數倍之時計信 了 * 4 ,“ 之日日70選擇信號/CS將裝載 了本汁％電路之半導體記憶裝置控制 器MAX之開關MS2變成導通狀態 2狀L後，夕工 睥士+栌躲& 士 將自计蛉電路TIM輸出之 biMa號CLK1作為時計信號CLK輸出。 又’依據晶元選擇信號/Cs將丰邕 備用狀態後，多工哭MAX之n V體s己憶裝置控制成 Αλ之開關MSI變成導補业台匕收占〆 進位計數器BIC、輸出之時計信號作 狀悲，將自〆 而，在動作狀態之情況，計時週…號以輸出。因 變成計時電路πΜ產生之時計信辦;汁信號CLK之週期 用狀態之情況，計時週期只變長為之週匕期，又，在備 ‘ 作狀態之自然數倍。 第53頁 J^68〇 五、發明說明（49) 因此’若依據本實施例4之計時雪故s :列3 -樣，在動作狀態d: ’和上述之實施 :資料之干涉不顯著之程度，又'日;:間隔控制成短到例 間間隔增加’可有效 =用狀恶’使重清時 押制件1^重清動作發生之耗電流。 貫施例5 以下說明本發明之實施例5。 具有能本之路之基鳩 如可應用於半導體=生=產广 況，字脈衝產生電路槿杰 產生電路。在此情 此，字脈衝產生電路接所不之列控制電路13。因 檢測信號0 ATD後，產生又酿生态3輸出之位址變化 衝反映於列啟動”RE用二驅動予線之字脈衝。該字脈 間隔之計時電路，設為二汁自動重清之時間 又与具備上迹之貫施例1 ? 4 甘 的。即，如溫度上升時 4之/、中之一 制。 了重，月打間間隔變短般進行重清控 一般使字脈寬變寬時，記憶 資料之保持特性改善。 冩入位準改善， *摘舍的批岳丨舌 右依據上述之貫施例1至3 ’按昭溫 度適田的控制重清時間間隔。即， 妆…、/皿 狀態，重清時間間隔變Μ，反之在况或動作 態，重清時間間P掷且, 凰又低之凊况或備用狀 〜 里月丁 N间&芰長。在此，若著 字脈寬之關係，在重清時 兄和 夠，而在重清時間間ps真> _ π a「月，兄予脈見短也 Ί間隔長之情況，字脈寬長的較好。 m 第54頁 544680 t、發明說明（50) 在構之:产導二記憶裝置係基於這種見 換字脈寬的。、，、μ度或動作狀態即活化狀態或備用狀態切 即，本發明夕目士 如下各部份構成：2更脈寬之功脈：產生電路由 源電流；及脈：作m路，產生被賦與溫度相依性之電 可1δ唬產生電路，和該電源電路之輸出侧連 電路ΐϊ溫ί;:::相之週期之脈衝信號。•此，電源 脈衝週期減少，：以著溫度上升令電源電流增加，令 衝週期增加。次者&者溫度下降令電源電流減少，令脈 而，該電源雷攸 側連接並供給電以：流鏡電路及和電流鏡電路之-次 賦與溫度相依性具有溫度相依性之-次侧電流之 側電流，在二次侧^斗冓成，按照具有溫度相依性之一次 流。 座生間接被賦與溫度相依性之電源電
此外’賦x'W择I 依性，即固定^ Γ ^ Ϊ性之電路可用具有固定之溫度相 和溫度相依之電济二妯〖生之電路構成。例如，可藉著具有 此外，具有：二：J流元件和電阻R之串聯構成。 有和溫度相依之带、4 :又之電流特性之整流元件可由具 成。 兒机、生之一個或多個串聯之二極體D構 而’脈衝信號產 器，和電源電路之私f冤路可由如下各部份構成：環振盪 作用上作為電流鏡j侧即電流鏡電路之二次側連接，在 ^ 之二次側之負載；及緩衝電路B，
544680
和該環振盪器之輸出側連接， 之時計信號CLK。 具有和溫度相依之週期 此外 相依性即 度相依性 之電路藉 造，在該 溫度特性 路可用溫 設成優先 亦可得到 本溫 有變更溫 之一次側 動作之二 電路構造 件和各二 可變，在 數0 ，該賦與溫度相依性之 可變之溫度特性之電路J;可用具有可變之溫肩 即固定之溫度特性之電 u替代具有固定之通 著採用可控制溫度相依：。賦與溫度相依相 賦與溫度相依性之電路p: f特性之電路構 = ί = :構：此因與溫度相依…
適當之重清時間⑽以’在常溫或低溫御 ί特性變更電路之電路構造未必限定為電路只具 ί:2:能：5電路構造例上，在電流鏡電銘 串耳:之多個二極體D之中令實際上作為整流元件 極體D之個數可變。用以使二極體〇之個數可變之 不必限定為只具有該功@，例士口，藉著將切換元 極體D並聯後使電流鏡電路之一次侧電流之路徑 構造上可變更位於電流路徑上之二極體D之個
此外，該賦與溫度相依性之電路可用具有固定之、严产 相依性即固定之溫度特性而且具有和溫度無關的使電:$ 變之功能之電路構成，替代上述之電路構造。賦與溫度相 依性之電路藉著除了電流值和溫度相依的變化以外，而且 在構造上可依照控制信號控制電流值，不僅溫度，藉著改
第56頁 544680 五、發明說明（52) 變其他要因，例如/ 電流值，改變訐护、、件之動作狀態及備用狀態之間改變 在動作狀態，萨If 改變重清時間間隔。具體而言， 時間間隔。 13 ^週期比備用狀態的短，縮短重清 路構造，在；：n,電路若具有該功能，不必限定其電 性之整流元件和二，可用具有和溫度相依之電流特 之串聯構成。該；變信號變化之可變電阻電路 信號變化之功能_電路也只要具有電阻值依照控制 上，可由如下各部定其電路構造，在電路構造例 戰與旁通路徑之雷改-生 牛之串驷電路；及 至少其中一個電：：丄依照控制信號選擇性形成對於 元件只要具有依昭1與旁通路徑之電路 通路徑之功能，；：：：；；：：=，電阻元件之旁 徑之電路元件可用和電阻元件並聯之與旁通路 此外，具有和溫度相依之電流特性：㈡：成。 :和溫度相依之電流特性之丨個或多個串;之 此外，替代該構造，本發明之具有 :衝產$電路由如下各部份構成：脈衝產生電：之功能之 j接，變更該第-脈衝信號之週期產生電路 =號不同之第二脈衝信號；以及選擇：：週，第-脈 生电路及脈衝信號週期變更電路連接，°該脈衝產 &擇弟〜脈衝信號 ^44680 〆^ —- 五、發明說明（53) 及第二脈衝信號之复 輸出該第-脈衝二;:：:二 1至:之新的計時電路之其中之—相同之：係和上述實施例 二i如圖1戶斤示之習知技術之計時相電门路之構造亦可^ ^ 相同之電路構成亦可。 之已知之計時電路 邊脈衝信號週期變更口 號之週期之功能之電路 八要係具有變更第一脈衝信 路構造，㈣如，時計作迥：：：疋其電路之種類或電 號之週期分頻之二進二if Ϊ受更電路可用將第一脈衝信 脈衝信號之週期分頻後：：：。；進位計數器將第一 第二脈衝信號。 輸出週期和苐一脈衝信號不同之 。亥選擇電路只要係具有笛 號及第二脈衝信號 ：=擇弟-脈衝信 不必限定其電路之種類U!出=力…路即可， 多工哭播士々 力貝次電路構仏，例如，選擇電路可用 路之i r你夕工器依照控制信號選擇來自該脈衝產生電 號及來自該脈衝信號週期變更電路之第二 脈衝k ί虎之其中之一後輸出。 ，如，該選擇電路可在構造上當裝置處於備用狀態時 廷弟一脈衝^號後輸出，當裝置處於動作狀態時選擇第 一脈衝信號後輸出。結果，在動作狀態，可將重清時間間 隔，制成短到例如資料之干涉不顯著之程度，又，在備用 狀態’使重清時間間隔增加，可有效的抑制伴隨重清動作 發生之耗電流。 圖11在本實施例5之具有變更脈寬之功能之脈衝產生 第58頁 544680
電路例上表示半導體記憶裝置具備之字脈 衝產生電路由如下各部份構成··延遲電：DLY，籌 7成為子脈衝之觸發信號之觸發信號WLT ;反及閘，輸 入該觸發信號WLT和延遲電路DLY之輸出信號；以及反相器' INV ’輸入來自該反及閘NA之輸出信號。將該反相器^評之、 輸出信號設為字脈衝P。在信號WLT上例如使用上述之自脈 衝產生器3輸出之位址變化檢測信號0 ATD。 一延遲電路DLY係在上述實施例3之計時電路之構造將圖 4所示之反相器Π〜13及電容器C1〜C3置換為由反相哭 110〜130及電容器C10〜C30構成之反相器串而成，在^段之 φ 反相器11 0輸入信號WLT，後段之反相器丨3〇之輸出信號輸 入上述之反及閘N A。其他之構造和實施例3之計時電路之 構造一樣。 以下說明本實施例5之字脈衝產生電路之動作。 在起始狀態’設成為字脈衝之觸發信號之信號社τ處 於低位準’’ Ln。在此狀態，如上述所示，利用p通道電 晶體P2及η通道M0S電晶體N3供給反相器11〇〜13〇動作電 流，自反相器I 3 0向反及閘Ν Α輸出高位準，，η，，之信號。即， 在起始狀態，在反及閘ΝΑ之一方之輸入部輸入低位準"L，· 之信號WLT，在另一方之輸入部自延遲電路dly輸入高位準 之信號，自'反相器INV輸出之字脈衝p變成低位準” L，，。 信號WLT自本起始狀態變成高位準” Ηπ時，響應之，反 及閘ΝΑ輸出低位準nL”，自反相器INV輸出之字脈衝ρ變成 高位準"Ηπ。此時，延遲電路DLY之輸出信號保持高位準
544680 五、發明說明（55) π Ηπ。而，信號WLT經由反相器11 〇〜I 3 0在經過了這些反相 為串具有之既定之延遲時間之時刻，自反相器I 3 0輸出低 位準n Ln。反及閘ΝΑ自反相器130接受低位準” Ln後輸出高 位準Η 。結果’自反相為I Ν V輸出之字脈衝ρ回到低位準 "L11。即，以信號WLT之上升緣為觸發信號產生字脈衝。 此日^ ’供給反相斋11 0〜I 3 0之動作電流和上述之計時 電路一樣，依據在二極體D、電阻r10、R20以及η通道M0S 電晶體Ν1流動之電流控制。因此，溫度升高時，供給反相 器110〜130之動作電流增加，在這些反相器之傳輸時間變 短。結果，字脈衝之脈寬變窄。反之，溫度降低時，供給 反相器11 0〜I 30之動作電流減少，在這些反相器之傳輸時 間變長。結果，字脈衝之脈寬變寬。 ^ 、 又，在晶元選擇ί言號/CS為低位準” L1，之情況，即動作 狀態之情況，Ρ通道MOS電晶體ρι〇變成導通，因將電阻ri〇 旁通，流向η通道MOS電晶體N1之電流增加。結果，供給反 相為11 0〜I 3 0之動作電流增加，在反相器丨1 〇〜丨3 〇之 f 間變短。因此，在此情況，字脈衝p之脈寬變窄，^T 變窄。 予脈覓 反之，在晶元選擇信號/CS為高位準” Ηι,之情況，
用狀態之情況，P通道MOS電晶體P1 〇變成不導通， P R10顯現，流向.η通道M〇S電晶體N1之電流減少。^電阻 此情況，字脈衝P之脈寬變寬。 4 ’在 由以上，若依據本實施例5，按照溫度或動匕 即備用狀態或活化狀態適當的控制字脈衝之脈寬。大怨，
544680
實施例6 以下說明本發明之實施例6。 在上述之貫施例1〜5，有意的令計時调 衝週期具有溫度相依性，但是本實施例6 =或脈寬即脈 慮到相對於電源電壓之變化之相依性 冲時電路係考 技術攔所述，相對於電源電壓之記成的。如在習知 性-般顯示平坦之特性。因此，關；計：：；資料保持特 電壓平坦之特性較好。在本實週:月相對於電源 :電源電壓顯示平坦之特性之計時電路兄月:十時週期相對 期相對於電源電壓具有相依性之 構造例和計時週 士此外，說明實施例6之計時電路V第。 本第一電路構造例由如下各部份槿点弟一電路構造例。 依照電源電屋產生定電虔 定電屋產生電路， 路連接，依照自定電麗路' =和該定電塵產生電 ;溫度相依性之電源“；定電厂堅產生被賦 二路之輸出側連接，產生具有和：;十f生電路，和該電源 就CLK。而，藉著將和電源、有^皿度相依之週期之時計信 =遷作用於計時電路之賦與溫目价化無關而總是固定之 :計時電路之計時週期和。;‘厂“生之電路，在構造上 綠電路具有溫度相依性，』之變化無關。在此，電 :乂:_ΓΡ計時週：減；其電源電流增 '、电机減V ，々時計週期即:者Ik者溫度下降令電 圖1 2表示本實施γ ° 、週J增加。 ，知例6之計時電路 示 電路構造例。 544680 五、發明說明（57) _ _ ，-電路構造例藉著 之電壓作用於計時雷政+ ^ tώ又化無關而總疋固疋 上人呻0#雪致 之賦與溫度相依性之電路，在構造 7 α 、電路之计蚪週期和電源電屢 即，實施例6之計時雷路之第士之/化無關 施例^之計時電路之電ί 一電路構造例包含和實 電屢產生電二Π構造相同之電路構造。而，將定 之電路之鈐入邱i 4輸出部和計時電路之賦與溫度相依性 和電㈣之WL /。賦與溫度相依性之電路由二極體d 4 只串％構成，定電壓產生電路VGEN之翰出1釦- 極體D之陽極連接。定 ？之輸出种- 咖後產生大致定值之+ 路，係在供給電源電 電㈣也保持大致定值广:而，自定二電壓:DD變動，該 輸出之大致定值之電㈣作用於：電路T 保持大致定值之一次侧電流流向體極’ 構成之賦與溫度相依性 和電阻R之串聯 如在上述實施m之說明所示“鏡電路之構造及動作 此外’本實施例6之計時電路之第一 流鏡電路之輸出侧具有時計產生電路構士造例在電 :CGEN之電路構造和上述實施例i之計日夺電路:”十產生電 =的相同。即’時計產生電路CGEN由圖電广計產生 3、電容器C1〜C 3以及緩衝電路B構成。不之反相器 在圖12，對於和上述之圖4所示之實 之構成元件相同之元件賦與相同之符號，，,、1之計時電路 若依據本實施例6之計時電路，因作用富略一重複說明。 極之電壓VR和電源電壓VDD之變動無關拄：極體D之陽 /、符疋值，流向 544680 五、發明說明（58) 之電晶體N1之-次侧電流無對於電源電壓觸 之相依性，保持定值。結果，在電源電壓· Γ:二=通；M0S電晶體P2流動之一次側電流也無對於電 源電fcVDD之變動之相依性。因此，自經由口通道M曰 體P2供電之時計產生電路CGEN輸出 曰曰 -L < 时k唬CLK之週期 ΐί = 無對於電源電壓m之變動之相依性，保； ♦、於是，若依據實施例6之第1路構造例，消除 兒源電壓VDD之變動之相依性，可令時^ ”、; 計時週期只具有溫度相依性。饥匕週期即 « 此外，說明實施例6之計時電路之第：電路構 本弟二電路構造例由如下各部份構成：定電壓產生 依照電源電壓產生定電壓；電源電路，和該定電雷 ^連接，依照自定電壓產生電路所輸出之定電壓產 與溫度相依性之電源電流；以及時計產生電路，2 ^ 電路之輸出側連接，產生具有和溫度相依之週期之日=計 f CLK。在此，電源電路具有溫度相依性，隨著溫度1口 $其電源電流增加，令時計週期即計時週期減少，& 左 著溫度下降令電源電流減少，令時計週期即計時週J ^ 加。 ^曰 而，本電源電路由如下各部份構成··一種電路元 使自該定電壓產生電路所輪出之定電壓之位章 70 ‘卞 r降；雷汽 、'兄電路，以及賦與溫度相依性之電路，和電流於 a 爪兄^^路之 二人侧連接，而且和使定電壓之位準下降之電路元件連接，
餐明說明（59) 接雙位準下降了之定電壓之供认饴 電流鏡電路具有溫度相依性：：ΐ二照該定電壓古供給 相佑从 u ^ -人側電流；按照具有溫度 性之電流，在二次侧產生間接被賦與溫度相依 相依=且；Ξί溫ί相依性之電路可用具有固定之溫度 有和、、W^之'皿度特性之電路構成。例如’可用具 成。又目又之電特性之整流70件和電阻R之串聯構 此外’具有和溫度相依之雷☆ 有和温度相依之電流特性之Γ個電:多 成。 Α夕個串聯之二極體D構 使定電壓之位準下降之雷？欠； v帅和賦與溫度相依性之電路之70件^如可用在電源電壓 電壓產生電路之輸出連接之電場聯’而且其閘極和定 替代電場效應型電晶體，使定電壓：型電晶體構成。又’ :用集極和電源電壓VDD連 立準下降之電路元件 基極… 連;_， …明實物之第二電路構】:構=所示之 544680 五、發明說明（60) :子將：和電阻之串聯構成賦與溫度相依性之電 路將自定電壓產生電路VGEN所輪屮夕—# > 士 / 於二極體D之陽極。而，E1所輸”之電魏作用 在賦與溫度相依性之電/Λ 電路構造例， 接。而，將自定電；腦之輪出部連 =ϊ!:控制端子，比電㈣低之固定之電塵作 串浐槿里又相依性之電路。即，在用二極體D和電阻之 路vfpM成賦與溫度相依性之電路之情況，自定電壓產生電 所輸出之比定值之電MVR低之固定之電壓作用於-極體D之陽極。 土丨F用於一 曰姆2元件例如可用n通道MGS電晶體或聊型雙極性電 二列ΐ : 通綱電晶體㈣構成開關元 元件之別例（）表不用ηρη型雙極性電晶體TR構成開關 門^i13U)所示，在電源電屋彻和二極體D之陽極之 4串％的设置n通這M〇s電晶體N1〇，將自定 =所輸出之定值之電壓VR作用於其間極亦可。即生電在路圖 N:二:之：V、、在二極體D之陽極連接11通道_電晶體 ° 、n、逼M0S電晶體N1 0之源極供給電源電壓 仙，對其閘極、供給上述之定電壓產生電路產生之電壓 而，比電壓⑽只低n通道M0S電晶體N1〇之閘極臨限 電堅Vt之固定之電壓作用於二極體〇之陽極。 又，如圖13(b)所示，在電源電壓VDD和二極體1)之陽 第65頁
II 544680 五、發明說明（61) 置—型雙極性電晶㈣，將自定電麼產 Ϊ固:輸出之定值之電壓”作用於其基極亦可。
即，在圖3(b)所示之例子，在二極體D之陽極 雙極性電晶體TR之集極，對npn P 供給電源電塵VDD，對其基極供給上述之 τΐίί:㈣。因1^，比電壓”只低_型雙極性電晶體 TR之基極•射極間電壓v 性電：體 陽極。 u疋 < 包堡作用於二極體D之 若採用圖13(a)及圖13(b)所示 產生電路VGEN之電流性能， =太:抑制定電壓 路。 間早的構成本定電壓產生電 此外，况明實施例6之計時電路之第二電路槿、生 本弟二電路構造例由如了各 電路構造例。 依照電源電壓產生定電壓·冓成·疋電壓產生電路， 與溫度相依性之電源雷泣· ΐ路所輪出之定電壓產生被賦 之輸出側連接，！ 計產生電路，和該電源電路 接，调整時計信號CLK之電 電路之輸出側連 溫度相依性，隨著溫度上升人\。、在此，電源電路具有 期即計時週期減少，或者p二二電源電流增加，令時計週 令時計週期即計時週期增=者溫度下降令電源電流減少， 而，本電源電路由如下 使自該定電壓產生電路 σ伤構成：一種電路元件， __ 兩之定電壓之位準下降；電流 第66頁 544680 五、發明說明（62) 鏡電路；以及職與溫度相依性 次側連接，而且和定電壓產生電，和電流鏡電路之一 生電路所輸出之定電壓之供給 ，接受自定電壓產 流鏡電路具有溫度相依性之—次伽;照該定電壓，供給電 依性之—次側電流，在二次侧產生#照具有溫度相 之電源電流。 間接被賦與溫度相依性 此外，該賦與溫度相依性之 相依性即具有固定之溫度特性 =具有固定之溫度 有和溫度相依之電流特性之整流。’可用具 成。 70件和電阻R之串聯構 此外’具有和溫度相依之雷、、ώ 有和溫度相依之電流特性之丨個^特^\整流元件可用具 成。 1U Α夕個串聯之二極體D構 而’時計產生電路可由如下久 和電源電路之輸出侧即電流鏡電：：=連；振=用 環振盈器之輸出側連接，產和；= 該 計信號⑽。位準挪移器可目造依;^期之時 m其次ii圖14表示本實施例6之計時電路之第三電路 構&例。本苐三構造例，在如下所示之事項和上述之圖12 所示之第一構造例不同。在圖12所示之第—構造例，將電 源電壓VDD作用於p通道M0S電晶體Pl、P2之源極，但是在 圖14所示之第三構造例，將定電壓產生電路VGEN之彰^出部 極體D之1%極及電流鏡電路之P通道M〇S電晶體pi、p2 f口二
544680 五、發明說明（63) 之源極連接，將自定電壓產生電路VGEN所輸出之定值之電 壓VR不僅作用於二極體D之陽極，而且作用於p通道電 晶體P1、P 2之源極。 此外，在時計產生電路CGEN之輸出側設置位準挪移器 LSFT而成。對該位準挪移器LSFT供給電源電壓VDD，將自 時計產生電路CGEN所輸出之時計信號之振幅轉換為所謂的 M0S 位準（〇〜vdD)。 若依據本第三構造例，在上述之第一構造例，時計產 士電路CGEN輸出具有電壓VR之振幅之時計信號，位準挪移 器LSFT將該時計產生電路CGEN之輸出信號之振幅夕 位準。在此，因對於13通道M〇S電晶體P1、P2之源極供 ::值之電壓VR，和上述之第一構造例㈣， 除、 叶產生電路CGEN產生之時計信號之電源電壓相依性。卜除4 此二卜’說明實施例6之計時電路之第四電路 ^四構造例’由如下各部份構成：第一電 %源電壓，產咮姑賊盘、、w穿士 路’依照
雷踗，4 + 與Μ度 性之電源電流；第-雷I 屯路和定電壓產生電路之輸出連接，依昭白電源 電路所輸出之定電壓產生被賦與 ;^ &電壓產生 以及時計產生電路，和第一電源=:性；電源電流； 出侧連接，產生具有和溫度相依 電源電路之輪 在此，電源電路具有溫度相依性，;=計信號CLK。 加，令時計週期即計時週期；少’皿其電源 h :源電流減少，令時計週期即計時週以:者溫度下 而，本第-及第二電源電路採用其力:。 ，、电路構造不同 544680 五、發明說明（64) 都可。、第一電源電路由如下各部份構成：第一電流 2^ ，及賦與第一溫度相依性之電路，和該第一電流鏡 二=之一次側連接，供給第一電流鏡電路具有溫度相依性 一次側電流；赋與第一溫度相依性之電路依照電源電 :按照具有溫度相依性之一次側電流，在二次側產生間 與溫度相依性之電源電流。第二電源電路由如下各 路：f成：第二電流鏡電路；及賦與第二溫度相依性之電 :和该第二電流鏡電路之一次側連接 溫度相依性之一次側電流；蝴第二溫J = 連接，依照自定電壓產 二次側產生間接被賦與溫度相依性之電源電法j電机在 此外，該賦與第一及第二溫度相依 ς 路構造不同的或相同的都可。在恭 生 ' 知用其電 與第-及第二溫度相依性之電路$用呈之情況，賦 性即具有固定之溫度特性之電 ，、有口疋之溫度相依 溫度相依之電流特性之整流元 。例如，可用具有和 此外，具有和溫度相依4=r之串聯構成。 有和溫度相依之電流特性之i l、之整流兀件可用具 成。 或多個串聯之二極體D構 而，時計產生電路可由如下 和電源電路之輸出側即電流鏡邛伤構成：環振盪器， 上作為電流鏡電路之二次側之7之二次侧連接，在作用 環振盪器之輸出側連接，產生且J，及緩衝電路B，和該 /、有和溫度相依之週期之時
544680
544680 五、發明說明（66) ___ 供給時計產生電路電产 ' 電源電流增加’令時；週m藉著隨著溫度上升令其 溫度下降令電源電流減少功:=日守週期減少，而藉著隨著 使計時電路之計時週2女々時計週期即計時週期增加， 本實施例7之計時電、有溫度相依性。 時週期之變化率有意了的織路修改成使相對於溫度變化之計 計時電路相比，本實施二大。即士，和上述之實施例卜6之 況其週期之增加量f 之汁日守電路，在溫度下降之小主 少量更大。而且H在溫度上升之情況使其週期上 隨著溫度下降令其電源d ί:路電流之電源電路藉著 週期大量增加，而藉著“；=丄：時計週期即計時 加，令時計週期即計時度上升令其電源電流大量增 具有溫度相依性。^期減少’使計時電路之計時週^ 之情ΐ是隨ϊί巧：r變化之計時週期之變化率變大 少。因而：：'ί來自電源電路之電源電流大；i 能性。在f=况，有電源電流大量減少而變成跫t 在電源電流變成零之情況，計 j之可 計日4此’在依據有電源電流變成零之可能：：：Γ 電2路之情況1 了避免隨著溫度下降來設計 源電路拉# i二了在電源電路附加的設置用以補償έ Φ 玉路在日“十產生電路之最低限之電源電流 ：U電 樣做V ρ ^ ::電流未具有溫度相依性成為條件。^ J J 卩現者k度下降，具有溫度相依性之主日▲ p 々也因未具有s度相依性之補償t ☆總、^共給時== 第71頁 544680 五、發明說明（67) 私路二計時電路總是輪出具有依照該補償電流之時計週期 即汁日守週期之時計信號，可避免計時電路因溫度下降而停 止、、^而’補償電流需要係在溫度下降之情況所需之應最 小補仏之電流值以上，需要係提供在低溫所容許之最大限 之計時週期或該值以下之計時週期。 、 此外’在依據往時計產生電路之具有溫度相依性之電 源電流不會變成零之條件設計計時電路之情況，未必需要 電流補償電路。因此，不設置電流補償電路亦可。 這種本實施例7之計時電路如在上述實施例丨至實施例 6之/己載所不，可應用於各種電路或裝置。例如，在應用 ^半導體記憶裝置之情況，在記憶體單元之保持特性，和 高溫，件下相比，在常溫或低溫顯示較佳之傾向。因此， 有在高溫條件下需要將計時電路之反溫度特性頻率設為比 常溫或低溫條件下的大很多，例如設為約大1〇倍之情況。 f此情況，希望對計時電路之計時週 反溫度 相依性。 及 因此，在本實施例7，提供具有上述 電流補償電路之計時電路。 之反溫度相依性 說明本貫把例7之計時電路之第一電路 -電路構造例由如下各部份構成：電源電路，I 弟盛 溫J相依性之電源電流；及時計產生電路，和該 鞋 j出側連接，依照來自電源電路之 溫度相依之週期之時計信號ακ。在此 度相依性，隨著溫度上升令其電源電流增^電令路時計有^
第72頁 544680 五、發明說明（68) 即計時週期減少， 時計週期即計時週 源電流之變化率設 而，該電源電 與溫度相依性之電 電流鏡電路之一次 >;IL供給電路，和電 路之一次側和溫度 之電源電流及未具 生間接被賦與溫度 此外，該賦與 才目依性即固定之溫 必需要係固定，溫 溫度相依性即固定 之電路之情況，例 個或多個整流元件 化所伴隨之電源電 串聯較好。而，在 在上述實施例2或3 該整流元件係 加之整流元件，可 有正之溫度特性之 而減少，順向電流 多個之具有正之溫 或卩近者溫度下降令置 期增加。而且，將溫 為大值。 脈 路由如下各部份構成 路’和電流鏡電路之 側具有溫度相依性之 流鏡電路之一次側連 無關之補償電流；依 有溫度相依性之補償 相依性之電源電流。 溫度相依性之電路可 度特性之電路構成， 度相依性係可變亦可 之溫度特性之電路構 如可用具有和溫度相 和電阻R之串聯構成c 流之變化率設為大值 使溫度相依性可變之 所公開之電路構造。 隨著溫度上升在整流 用具有正之溫度特性 -一極體由於其順向障 增加。因而，整流元 度特性之二極體之二 電源電流減少，令 度變化所伴隨之電 :電流鏡電路；賦 一次側連接，供給 電流；以及補償電 接，供給電流鏡電 照具有溫度相依性 電流’在二次側產 用具有固定之溫度 但是溫度相依性未 。在用具有固定之 成賦與溫度相依性 依之電流特性之一 但，因將温度變 ，將多個整流元件 情況，例如可應用 元件流動之電流增 之二極體構成。具 電位Vf因溫度上升 件可用一個或串聯 極體構成。即，可
第73頁 544680 五 發明說明（69) 用 和在上述之實施例1至6使用之 度特性之 體構成 極體 樣之具有多之溫 在該賦與反溫度相依性之電路 之電路之情況，溫度變低時，有自 供給電流鏡電路之一次側之具有溫 之情況。在此情況’也因補償電流 鏡電路之一次側和溫度無關之補償 止。 係賦與大的溫度相依性 賦與溫度相依性之電路 度相依性之電流變成零 供給電路總是供給電流 電流，計時電路不會停
而，時計產生電路可由 和電源電路之輸出側即電流 流鏡電路之二次側之負載； 之輸出側連接，產生具有和CLK。 如下各部份構成：環振盪器， 鏡電路之二次側連接，作為電 及緩衝電路B，和該環振盪器 溫度相依之週期之時計信號 1可列舉用以實現本實施例7之計時電路之第一路構 w之各種電路例，在圖16表示其一例。第 ^^^度相依性之電路之構造和設置了補償電流供給電路 上和貫施形態1之計時電路之電路構造不同，= 電路構造係相同。賦與溫度相依性之電路由1 ^疋’、⑽之 :性之多個二極體D和電阻R之串聯構成，而；償：Ϊ : ί 電路由在電源電壓VDD和電流鏡電路之一次 Μ八、、Ό 私阻尺1構成。车圖1 6，表示串聯之3個二極體β η如之 極體D之段數可調整，未限定為3個。 旦疋該二 藉著增加二極體D之段數，溫度特性變強，相、 度變化之電流變化率變大。即，在增加二極目對於溫 販1^ <段數之
第74頁 ^80 ^80
友、發明說明（70) 情況，隨著溫度下 ^叶時週期之增加 电流之增加率變大 ^。因而，係增加 P牛之情況，有自 之次側之電流變 和電流鏡電路之一 $給電路總是供給 電流，計時電路不 而，藉著減少 對於溫度變化之電 ^又數之情況，隨著 計週期即計時週期 之龟源電流之增加 也變小。 降之電源電流之減少率變大，時計週期 率也變大。而且，隨著溫度上升之電源 ，時計週期即計時週期之減少率也變 二極體D之段數之情況，在溫度大幅度 賦與溫度相依性之電路供給電流鏡電路 成零之情況。可是，因在電源電壓VDD 次側所串聯之由電阻R1構成之補償電流 電流鏡電路之一次側和溫度無關之補償 停止。 二極體D之段數，溫度相依性變弱，相 流變化率變小。即，在減少二極體D之 溫度下降之電源電流之減少率變小，時 之增加率也變小。而且，隨著溫度上升 率變小，時計週期即計時週期之減少率 了周正一極體D之段數，使得自由多個二極體d和電阻 R構成之串聯構成之賦與溫度相依性之電路供給電流鏡電 路之一次側之具有溫度相依性之電流值11相對於自補償電 流供給電路供給之不具有溫度相依性之補償電流值丨2變 大。例如’在使電流值11變成電流值I 2之約1 〇倍之情況， I得到約1 0倍之大的反溫度特性。即，和高溫時相比，在 常溫或低溫時，時計週期即計時週期變成約大1 〇倍。 此外’本實施例7之計時電路之第一電路構造例在電 流鏡電路之輸出側具有時計產生電路⑶―。本時計產生電
第75頁 544680 五 、發明說明（71) 路CGEN之電路構造和 ^^ 電路之電路構造相 ^貫1例1之計時電路之時計產生 之反相器U(M3〇、電客即哭’Γ時計產生電路CGEN由圖4所示 在圖16，對於和上、卜C3以及缓衝電路β構成。 之構成元件共同之元件賦：圖4所示之實施例1之計時電路 說明本實施例7之具有、：上之符號二省略重複說明。 電路構造例。本第二雷、 溫度特性之計時電路之第二 壓產生電路，&昭；】：構造例由如下各部份構成：定電 定電壓產生電路連接？產生定電壓；電源電路，和： 電壓產生被賦與溫产相；=自定電壓產生電路所輸出之定 路，和該電源電路之輸出侧連J :、：且二及日守計產生電 週期之時計信號CLK。在此，雪浪垂生/、有和溫度相依之 隨著溫度下降令電源電“ 電路具有溫度相依性， 週期大幅度增力:二週期即計時 加，令時計週期即計時週期大幅度原電流大幅度増 子-二ΐ電源電路由如下各部份構成：1電路元杜 定電壓之位準下降；賦與溫度相依性電=輪出之 一：側連接’而且和使定電壓之位準下 壓’供給第-電流鏡電路具有溫度相依性之電 以及補償電流供給電路，和該賦與溫度相依性之 ς庐 的和第一電流鏡電路之一次側連接，供給第—電流鏡電ς 之一次側和溫度無關之補償電流；按照具有溫度相依性之
第76頁 54468〇 五、發明說明（72) 以電流’在二次側產生間接被H與溫度相依性之電源 構成此外 °亥賦與狐度相依性之電路可用第二電流鏡電路 此外，可由第一電場效應型雷曰 構成該第二電流鏡電路之-次側，=和電阻元件之串聯 體和具有正之溫度特性之整流元件^二電場效應型電晶 第-電場效應型電晶體之閘極和第_ 2構成其二次側。 整流元件係隨著溫度上升障電位溫度：性之 電流增加之整流元件。I有溫度特性 ：：：：：$之 具有正之溫度特性之二極體構成特；2流：件可用多段 極體由於其順向障電位Vf因溫度；Π 2 J之二 加。 反上开而減少，順向電流增 電壓之位準下降之電路元件例如可用在該電源電 和職與溫度相依性之電路之間串聯，而且其閑極和 =1產生電路之輸出連接之電場效應型電晶體構成。 :件；2場效應型電晶體’使定電壓之位準下降之電路 極和電源電壓連接、射極和賦與溫度相依 性電晶體構成。 别Κ廷接之雙極 大之之時計產生電路賦與 陡之電路供給電流鏡電路之—次側之具有溫度相依性之電
立 發明說明（73) 流變成零之情況。 給電流鏡電路之況^補償電流供給電路總是供 不會停止。-人側和溫度無關之補償電流，計時電^ 涞+ =日卞°十產生電路可由如下各部份構成.王~ 4 路之輸出側即電流鏡電路連；振還器， 之二二f —次側之負載；及、緩衝電路Β，和今产择作為電 ctf。出側連接，產生具有和溫度相依之週期，^ 二電路Ιί種I 3 J例：現本實施例7之計時電路之第 電磨之定電壓產7-例。在依照電源電壓產生定 路BGC之於屮^ 電路例上可使用帶隙電路BGC。帶隙帝 MOS電晶；!在13電通：=電晶體P1之閘極連接。本p通道包 入側之間串聯。賦盘電/ 與溫度相 路100構成。筮 /、，亚度相依性之電路可用第二電流鏡+ -,；： ： ^^n - -- ΐ ^ 外，在圖Π所示之彳體D之串和構成。此 設置了 -段之二極體D，但是、有^度相依性之整流元件上 此情況，電源電流之溫度相依性置夕^之二極體D亦可。在 化可得到很大之電源電流變化率k成很大，相對於溫度變 -次=流：；路1〇°之二次側和第-電流鏡電路5。之 鏡電路5〇 ΐ 一 a η:給電路可由在接地和該第-電流 工見包吩3 U之一次側之間串聯 <弟—電阻元件R2構成。因 544680
此’構成賦與溫度相依性 構成補償電流供給電路之 電路5 0之一次側並聯。 ，電路之第二電流鏡電路1 0 0和 第一電阻元件R2都和第一電流鏡 P4及^一！流鏡電路50可由_通道刪電晶㈣、P3、 尸4及2個η通道Μ〇 S電晶體N1、N 2槿成 、s、、，！ P2〜P4之源極都和電源電壓_ 逼M0S電晶體 p-p4.,, ,P ,νΜ〇! ： ^ 極；該第二電流鏡電路10°之二二: 曰^。之"一電阻兀件R2連接。在此，P通道M0S電 二曰體P2和p通道M0S電晶體P3之互導gm2、印3都相等。 迢M0S電晶體P4之互導gm4設為p通道廳電晶體p2的之整數 L P通道M〇S電晶體P2、P4和時計產生電路⑶㈣之反相哭 之電源節點連接。 。口 ，而，η通道M0S電晶體Nl、N2之源極都和接地連接。n 通道M0S電晶體Nl、Ν2之閘極和η通道M0S電晶體Ν1之汲極 連接。η通道M0S電晶體Ν2之汲極和時計產生電路“⑽之反 相器之各自之接地節點連接。η通道M〇s電晶體N1之汲極和 上述之p通道M0S電晶體P3之〉及極連接。在此，η通道JJQS電 晶體Ν2之互導gm6設為賦與反相器電源電位之適當值，打= 道M0S電晶體Ν1之互導gm5設為η通道M0S電晶體Ν2的之整數 倍。η通道M0S電晶體Nl、Ν2供給反相器接地電位。 在圖1 8表示該帶隙電路BGC之電路構造例。帶隙電路 BGC可由2個η通道M0S電晶體Nil、Ν12及2個ρ通道M0S電晶 體PI 1、P12構成。p通道M0S電晶體PI 1、P12之源極和電源
第79頁 544680 五、發明說明（75) — ^ m〇S r, U ^ ^ 查垃: 極連接，該没極和帶隙電魏之輪出 連接。而，η通道M0S電晶體N11之源極和 出 通道_電晶體N12之源極經由電阻元 接，n =電晶體N1!、N1 2之閘極h通獅s電==接之。= 連接，该汲極和P通道M0S電晶體Pi 1之汲極連接。/極 即，藉著以二極體連接η通道M〇s電晶髀 M〇S電晶體P12，而且&通細s電晶=2體=，通道 接電阻元件R，輸出電调+忾芨* 、σ 接地之間連 m s所-Λ 和溫度無關之定電壓。 圖18所不之電路係定電壓電路例，亦 即，輸出電源電壓及和溫度無關之定； 稱从具有溫度相依性也只要係可補償之 ％或 在圖19(a)及圖19⑴各自表示利用在圖心匕 之本實施例7之上述之第一及第一 及圖17所示 度特性曲線。 弟及弟-電路構造例所得到之溫 圖19(以及圖19(b)所示之本實施例7之計 述之第一及第二電路構造例之相對於之、之上 工率t大，溫度特性曲線具有大的斜；；=!流 時計：週巧即計時週期相差則。倍。S輪出之 補償電流供給電路所供給之和溫度益關之，只有自 …、關之補彳員電流供給時
第80頁 544680 五、發明說明（76) 計產生電路，得到依照補償電流之計時週期。 以上說明了本發明之實施例，但是本發明 些貫施例，係未超出本發明 為k 包含於本發明。 月之主曰之乾圍之設計變更等也 例如，在上述之實施例丨〜7，在構造上 反映二極體之溫庐姓槌 7在。十守週期 流卩迹著溫度上升而辦加之姓 ’、/、有電 二上开而〜加之特性的，使用任何元件都可。 N1 H播#上述之貝施例1〜7，設置了由n通道M0S電晶體 成之電流鏡電路和由P通道M0S電晶體P1、P2構成 =电峪仁疋未限定如此，只設置其中之一亦可。 N2，作A i在^述之貝^例卜4，設置了 Ω通道M0S電晶體 次側之負冑，但是夫p r 1、P2構成電^鏡電路之- P1之間言免置二極體D/相疋對此，在接地和請道M0S電晶體 及相對於電阻R之元件亦可。 屋菜上之可應用性 若依據本發明，可；^ μ β ^ ^ ^ j侍到以下之效果。 有且據本發明之計時電路，因具備電源電路，且 = = ΐ電流特性之整流元件，產生按照在該 ;源；：：：之電流之電源電流；及時計產生電路，自該 上升令計眭Ή4 , 设，產生时冲仏說，可隨者溫度 又，—° ^減^ ’隨著溫度下降令計時週期增加。 亞劣條杜右依據本發明之半導體記憶装置，一方面可在最 過多之重清動：“動作，-方面町抑制在典型條件下之 544680
第82頁 圖式簡單說明 圖1 3 (a)〜（b)係表示本 — 二及第三構造例之電路圖t月之貫施例6之計時電路之第 圖1 4係表示本發明之♦ 例之電路圖。 貝例6之計時電路之第三構造 圖1 5係表示本發明之每 例之電路圖。 只轭例6之計時電路之第四構造 圖1 6係表示本發 例之電路圖。 圖1 7係表示本發 例之電路圖。 明之實施例7之計時電路之第一構造 以之計時電路之第二構造 圖1 8係表示在圖丨7之 路構造例之電路圖。 了電路可使用之帶隙電路之電 圖19(a)〜（b)係表示圖ΐβ 週期之溫度相依性之特性圖。及圖17所不计時電路之計時 【符號說明】 單-止陸輸广系;1 3脈衝產生器、4重清控制電路、6記憶體 ,/〇緩衝為、UR/W控制電路、12閂鎖控制電路、13 列控制電路、1 4行控制電敗 ,r 斗$ 、 j包略、1 5增壓電源、1 6基板電壓產 兒路、17基準電壓產生電路、nM計時電路、Mc二進位 叶數器、VGEN定電壓產生電路、CGEN時計產生電路

Claims (1)

  1. 544680 案號 90119099 ±_η 曰 修正 、申清專利範圍 溫度相依性之電路由具有和溫度相依之電流特性之多個二 極體和至少一個之電阻之串聯構成，將串聯後作為整流元 件動作之二極體之個數設為可變。 9 ·如申凊專利鈿圍第8項之計時電路，其中，該 一極體之中至少一個在構造上藉著並聯包含切換元件之 通電路，、交更位於電流路徑上之二極體之個數。 、、”：：：請/利範圍第9項之計時電路，《中，該賦盥 =度:目，性之電路除了電流值和溫度相依的變化之功能 声益=在構造上可依照控制信號控制電流值具有可和、、四 度無關的改變電流之功能。 ’」和μ與溫工:::之專電？包= 流元件和其電阻值依两";相依之電流特性之整 聯電路。 、、、仁制彳5旎受化之可變電阻電路之串 1 2 ·如申請專利範 與溫度相依性之電路係由具有、之:十日守電路，其中，該賦 個二極體和至少一個電阻之：；f相依之電流特性之多 元件動作之二極體之個數可變:卩構成，使串聯後作為整流 •如申清專利範圊繁1 9 Τ5 極體之中至少 、之計時電路，其中，4 > 之旁通電路。：個在構造上藉著並聯於包人士/多 路，而變更位於電流路 P ^包含切換元件 •如申請專利範圍第 :之—極體之個數。 電路更包含：時呼仁,弟項之計時電路，農中，^丄 ^ , φ % 1 ^ 週期變更雷路，而，、中，该計時 —之輸出侧，變更自時 &性結合於該時計 六 個 _電路所輸出之第一時
    第85頁 544680 _案號90119099_年月曰 修正_ 六、申請專利範圍 計信號之週期後，輸出週期和第一時計信號不同之第二時 計信號；及選擇電路，和該時計產生電路之輸出侧及時計 信號週期變更電路之輸出側電性結合，選擇第一時計信號 及第二時計信號之其中之一後輸出。 1 5.如申請專利範圍第1 4項之計時電路’其中’該時 計信號週期變更電路係由將第一時計信號之週期分頻後輸 出週期和第一時計信號不同之第二時計信號之二進位計數 器構成。 1 6.如申請專利範圍第1 5項之計時電路，其中，該選 擇電路係由依照控制信號選擇第一時計信號及第二時計信 號之其中之一後輸出之多工器構成。 1 7.如申請專利範圍第1 6項之計時電路，其中，該計 時電路更包含依照電源電壓產生定電壓之定電壓產生電 路，該電源電路藉著和定電壓產生電路之輸出側電性結 合，依照自定電壓產生電路所輸出之定電壓產生和電源電 壓之變化無關而且被賦與溫度相依性之電源電流。 1 8.如申請專利範圍第1 7項之計時電路，其中，該電 源電路和定電壓產生電路之輸出側直接連接。 1 9.如申請專利範圍第1 7項之計時電路’其中5該電 源電路經由和定電壓產生電路電性結合並使自該定電壓產 生電路所輸出之定電壓之位準下降之電路元件和定電壓產 生電路之輸出側電性結合。 2 0.如申請專利範圍第1 9項之計時電路，其中，該使 定電壓之位準下降之電路元件由在電源電壓和賦與溫度相
    第86頁 544680 _案號 90119099_年月日__ 六、申請專利範圍 依性之電路之間串聯而且其閘極和定電壓產生電路之輸出 電性結合之電場效應型電晶體構成。 2 1.如申請專利範圍第1 9項之計時電路，其中，該使 定電壓之位準下降之電路元件由集極和電源電壓電性結 合、射極和賦與溫度相依性之電路電性結合、基極和定電 壓產生電路之輸出電性結合之雙極性電晶體構成。 2 2.如申請專利範圍第2 1項之計時電路，其中，該計 時電路更包含和時計產生電路之輸出側電性結合並調整時 計信號之電壓位準之位準挪移器。 2 3.如申請專利範圍第1項之計時電路，其中，該電源 電路由如下各部份構成：第一電源電路，依照電源電壓， 產生被賦與溫度相依性之電源電流；及第二電源電路，和 定電壓產生電路之輸出電性結合，依照自定電壓產生電路 所輸出之定電壓產生被賦與溫度相依性之電源電流。 2 4.如申請專利範圍第23項之計時電路，其中，該第 一電源電路由如下各部份構成：第一電流鏡電路；及賦與 第一溫度相依性之電路，和該第一電流鏡電路之一次侧電 性結合，供給第一電流鏡電路具有溫度相依性之一次側電 流；該賦與第一溫度相依性之電路依照電源電壓，按照具 有溫度相依性之' 次侧電流’在二次侧產生間接被賦與溫 度相依性之電源電流；第二電源電路由如下各部份構成： 第二電流鏡電路；及賦與第二溫度相依性之電路，和該第 二電流鏡電路之一次側電性結合，供給第二電流鏡電路具 有溫度相依性之一次侧電流；該賦與第二溫度相依性之電
    第87頁 544680 _案號9Q119099 _年月日__ 六、申請專利範圍 路和定電壓產生電路電性結合，依照自定電壓產生電路所 輸出之定電壓，按照具有溫度相依性之一次侧電流，在二 次侧產生間接被賦與溫度相依性之電源電流。 2 5.如申請專利範圍第2 4項之計時電路，其中，該賦 與溫度相依性之電路係由具有和溫度相依之電流特性之多 個整流元件和電阻之串聯構成。 2 6.如申請專利範圍第2 4項之計時電路，其中，該賦 與溫度相依性之電路係由包含具有溫度相依性之至少一個 之整流元件之第二電流鏡電路構成。 2 7.如申請專利範圍第2 6項之計時電路，其中，該第 二電流鏡電路之一次側具有至少一個電阻，其二次側具有 至少一個二極體。 2 8.如申請專利範圍第2 7項之計時電路，其中，該第 二電流鏡電路之一次側經由切換電晶體和電源電壓連接， 切換電晶體之控制電極和定電壓產生電路之輸出側電性結 合。 2 9 .如申請專利範圍第2 8項之計時電路，其中，該定 電壓產生電路係由該帶隙電路構成。 3 0.如申請專利範圍第1項之計時電路，其中，該電源 電路更包含補償電流供給電路，該補償電流供給電路和該 電流鏡電路之一次侧電性結合，並將和溫度無關之補償電 流供給至電流鏡電路之一次側。 31. —種重清控制電路，包含：位址計數器，產生重 清用之位址；及計時電路，用以計算重清時間間隔；
    第88頁 544680 _案號 90119099_年月日__ 六、申請專利範圍 其中： 該計時電路由如下各部份構成：電源電路，產生被賦 與溫度相依性之電源電流；及時計產生電路，和該電源電 路之輸出側電性結合，依照該電源電流產生具有和溫度相 依之週期之時計信號。 3 2.如申請專利範圍第3 1項之重清控制電路，其中， 該計時電路依據檢測位址之變化之信號之輸入重設，再開 始計時動作。 3 3.如申請專利範圍第3 1項之重清控制電路，其中， 該電源電路隨著溫度上升令其電源電流增加，令時計週期 減少，隨著溫度下降令電源電流減少，令時計週期增加。 3 4.如申請專利範圍第3 1項之重清控制電路，其中， 該電源電路係由如下各部份構成：電流鏡電路；及賦與溫 度相依性之電路，電性結合於電流鏡電路之一次側，將具 有溫度相依性之一次側電流供給至電流鏡電路；電流鏡電 路按照具有溫度相依性之一次側電流在二次側產生被賦與 溫度相依性之電源電流。 3 5.如申請專利範圍第3 1項之重清控制電路，其中， 該賦與溫度相依性之電路包含至少一個具有和溫度相依之 電流特性之整流元件。 3 6. —種半導體記憶裝置，包含：至少一個記憶體單 元陣列；及至少一個計時電路，為了將記憶體單元陣列之 記憶體單元所記憶之資料定期性地加以重清，而產生賦予 重清動作時序之時計信號；其中：
    第89頁 544680 _案號 90119099_年月日_||i_ 六、申請專利範圍 該計時電路係由如下各部份構成：電源電路，產生被 賦與溫度相依性之電源電流；時計產生電路，和該電源電 路之輸出侧電性結合，依照該電源電流，產生具有和溫度 相依之週期之時計信號。„ 3 7.如申請專利範圍第3 6項之半導體記憶裝置，其 中，該計時電路依據檢測位址之變化之信號之輸入而被重 設，再開始計時動作。 3 8.如申請專利範圍第3 6或3 7項之半導體記憶裝置， 其中，該電源電路隨著溫度上升令其電源電流增加，使時 計週期減少；隨著溫度下降令電源電流減少，而使時計週 期增加。 3 9.如申請專利範圍第3 6項之半導體記憶裝置，其 中，該電源電路係由如下各部份構成：電流鏡電路；及賦 與溫度相依性之電路，電性結合於電流鏡電路之一次侧， 供給電流鏡電路具有溫度相依性之一次侧電流；電流鏡電 路按照具有溫度相依性之一次側電流在二次側產生被賦與 溫度相依性之電源電流。 4 0.如申請專利範圍第3 1項之半導體記憶裝置，其 中，該賦與溫度相依性之電路包含至少一個具有和溫度相 依之電流特性之整流元件。 4 1. 一種半導體記憶裝置，包含至少一個計時電路， 產生用以供給動作時序之時計信號，其中： 該計時電路由如下各部份構成：電源電路，產生被賦 與溫度相依性之電源電流；時計產生電路，和該電源電路
    第90頁 544680 _案號90119099_年月 曰__ 六、申請專利範圍 之輸出側電性結合，依照該電源電流，產生具有和溫度相 依之週期之時計信號。 4 2.如申請專利範圍第41項之半導體記憶裝置，其 中，該計時電路依據檢測位址之變化之信號之輸入而重 設，再開始計時動作。 4 3.如申請專利範圍第4 1項之半導體記憶裝置，其 中，該電源電路隨著溫度上升令其電源電流增加，使時計 週期減少；隨著溫度下降令電源電流減少，而使時計週期 增力口。 4 4.如申請專利範圍第41項之半導體記憶裝置，其 中，該電源電路係由如下各部份構成：電流鏡電路；及賦 與溫度相依性之電路，電性結合於電流鏡電路之一次侧， 供給電流鏡電路具有溫度相依性之一次側電流；電流鏡電 路按照具有溫度相依性之一次側電流，而在二次側產生被 賦與溫度相依性之電源電流。 4 5.如申請專利範圍第4 1項之半導體記憶裝置，其 中，該賦與溫度相依性之電路包含至少一個具有和溫度相 依之電流特性之整流元件。 4 6. —種脈衝產生電路，係由如下各部份構成：電源 電路，產生被賦與溫度相依性之電源電流；脈衝產生電 路，和該電源電路之輸出側電性結合，依照該電源電流， 產生具有和溫度相依之週期之脈衝信號。 4 7.如申請專利範圍第4 6項之脈衝產生電路，其中， 該電源電路隨著溫度上升令其電源電流增加，使脈衝週期
    544680 _案號 90119099_-年月 曰__ 六、申請專利範圍 減少；隨著溫度下降令電源電流減少，而使脈衝週期增 力口。 4 8.如申請專利範圍第4 7項之脈衝產生電路，其中， 該電源電路由如下各部份構成：電流鏡電路；及賦與溫度 相依性之電路，電性結合於電流鏡電路之一次側，供給電 流鏡電路具有溫度相依性之一次侧電流；電流鏡電路按照 具有溫度相依性之一次側電流在二次側產生被賦與溫度相 依性之電源電流。 4 9 .如申請專利範圍第4 8項之脈衝產生電路，其中， 該賦與溫度相依性之電路包含至少一個具有和溫度相依之 電流特性之整流元件。 5 0.如申請專利範圍第49項之脈衝產生電路，其中， 該賦與溫度相依性之電路由具有和溫度相依之電流特性之 至少一個二極體和至少一個電阻之串聯構成。 5 1.如申請專利範圍第4 6項之脈衝產生電路，其中， 該賦與溫度相依性之電路由具有固定之溫度相依性之電路 構成。 5 2 .如申請專利範圍第4 6項之脈衝產生電路，其中， 該賦與溫度相依性之電路由具有可變之溫度相依性之電路 構成。 5 3.如申請專利範圍第5 2項之脈衝產生電路，其中， 該賦與溫度相依性之電路由具有和溫度相依之電流特性之 多個二極體和至少一個之電阻之串聯構成，將串聯後作為 整流元件動作之二極體之個數設為可變。
    第92頁 544680 _案號90119099_年月日__ 六、申請專利範圍 5 4.如申請專利範圍第5 3項之脈衝產生電路，其中， 該多個二極體之中至少一個在構造上藉著並聯包含切換元 件之旁通電路，變更位於電流路徑上之二極體之個數。 5 5 .如申請專利範圍第5 4項之脈衝產生電路，其中， 該賦與溫度相依性之電路除了電流值和溫度相依的變化之 功能以外，藉著在構造上可依照控制信號控制電流值具有 可和溫度無關的改變電流之功能。 5 6.如申請專利範圍第5 5項之脈衝產生電路，其中， 該賦與溫度相依性之電路包含具有和溫度相依之電流特性 之整流元件和其電阻值依照控制信號變化之可變電阻電路 之串聯電路。 5 7.如申請專利範圍第5 6項之脈衝產生電路，其中， 该賦與溫度相依性之電路係由具有和溫度相依之電流特性 之多個二極體和至少一個電阻之串聯構成，使串聯後作為 整流元件動作之二極體之個數可變。 5 8.如申請專利範圍第5 7項之脈衝產生電路，其中， 該多個二極體之中至少一個在構造上藉著並聯包含切換元 件之旁通電路，變更位於電流路徑上之二極體之個數。 5 9 .如申請專利範圍第4 6項之脈衝產生電路，其中， 該脈衝電路更包含脈衝信號週期變更電路，和該脈衝產生 電路之輸出侧電性結合，變更自脈衝產生電路所輸出之第 一脈衝信號之週期後，輸出週期和第一脈衝信號不同之第 二脈衝信號；及選擇電路，和該脈衝產生電路之輸出側及 脈衝信號週期變更電路之輸出側電性結合，選擇第一脈衝
    第93頁 ---MJt 9〇ngnaQ .修正 曰 六、申呀專利範圍 信號及第二脈衝信號之龙 6〇.如申請專利範圍、之-後輸出。 該脈衝信號週期變更弟59項之脈衝產生電路，苴 輸出週期和第-脈衝第-脈衝信號之週期分頻後 數器構成。 虎同之第二脈衝信號之二進位^ 61. 如申請專利範 該J擇電路由依照控制9項之脈衝產生電路，其中， 信，其中之-後輪出脈衝信號及第二脈衝 62. 如申請專利範圍 °。構成。 該脈衝產生電路更包 項之脈衝產生電路，苴中 f 2路，該電源電路藉；生定電堡之定電墨 性、，，° 5 ，依照自定電壓 疋電壓產生電路之輪出惻 源電壓之變化無關而且被賦f:所輸出之定電壓產生和電 63·如申請專利範圍第人溫度相依性之電源電流。 該電源電路和定電屋產生乐62項之脈衝產生電路，其中， 64.如申請專利範圍第 之輸出側直接連接。 電路經由和定 項之二產生電路’其中， 慶產生電路所輸出之定電麼：：：電性結合並使自該定電 麈產生電路之輸出側電性結合。準下降之電路元件和定電 ^ ^ ^ f ^ ± t ^ - ^ t ^ 度相依性之雷敗 70件由在電源電壓和賦與溫 輸出電性結入之電二m二其閘極和定電壓產生電路之 。之電场效應型電晶體構成。 •如申請專利範圍第64項之脈衝產生電路，其中， 第94頁 544680 _案號 90119099_年月日__ 六、申請專利範圍 該使定電壓之位準下降之電路元件由集極和電源電壓電性 結合、射極和賦與溫度相依性之電路電性結合、基極和定 電壓產生電路之輸出電性結合之雙極性電晶體構成。 6 7.如申請專利範圍第4 6項之脈衝產生電路，其中， 該脈衝產生電路更包含和脈衝產生電路之輸出側電性結合 並調整脈衝信號之電壓位準之位準挪移器。 6 8.如申請專利範圍第4 6項之脈衝產生電路，其中， 該電源電路由如下各部份構成：第一電源電路，依照電源 電壓，產生被賦與溫度相依性之電源電流；及第二電源電 路，和定電壓產生電路之輸出電性結合，依照自定電壓產 生電路所輸出之定電壓產生被賦與溫度相依性之電源電 流。 6 9 .如申請專利範圍第6 8項之脈衝產生電路，其中， 該第一電源電路由如下各部份構成：第一電流鏡電路；及 賦與弟一溫度相依性之電路，和該弟一電流鏡電路之^一次 侧電性結合，供給第一電流鏡電路具有溫度相依性之一次 侧電流；該賦與第一溫度相依性之電路依照電源電壓，按 照具有溫度相依性之一次側電流，在二次侧產生間接被賦 與溫度相依性之電源電流；第二電源電路由如下各部份構 成：第二電流鏡電路；及賦與第二溫度相依性之電路，和 該第二電流鏡電路之一次侧電性結合，供給第二電流鏡電 路具有溫度相依性之一次側電流；該賦與第二溫度相依性 之電路和定電壓產生電路電性結合，依照自定電壓產生電 路所輸出之定電壓，按照具有溫度相依性之一次側電流，
    第95頁 544680 _案號 90119099_年月日__ 六、申請專利範圍 在二次侧產生間接被賦與溫度相依性之電源電流。 7 0 .如申請專利範圍第4 8項之脈衝產生電路，其中， 該賦與溫度相依性之電路由具有和溫度相依之電流特性之 多個整流元件和電阻之串聯構成。 7 1.如申請專利範圍第4 8項之脈衝產生電路，其中， 該賦與溫度相依性之電路由包含具有溫度相依性之至少一 個之整流元件之第二電流鏡電路構成。
    7 2.如申請專利範圍第7 1項之脈衝產生電路，其中， 該第二電流鏡電路之一次侧具有至少一個電阻，其二次側 具有至少一個二極體。 7 3.如申請專利範圍第71項之脈衝產生電路，其中， 該第二電流鏡電路之一次側經由切換電晶體和電源電壓連 接，切換電晶體之控制電極和定電壓產生電路之輸出侧電 性結合。 7 4.如申請專利範圍第7 3項之脈衝產生電路，其中， 該定電壓產生電路由該帶隙電路構成。 7 5.如申請專利範圍第4 6項之脈衝產生電路，其中，
    該電源電路更包含和該電流鏡電路之一次侧電性結合並供 給電流鏡電路之一次側和溫度無關之補償電流之補償電流 供給電路。 7 6. —種字脈衝產生電路，產生用以驅動字線之字脈 衝，該字脈衝產生電路包含延遲電路，該延遲電路由如下 各部份構成·電源電路’產生被賦與溫度相依性之電源電 流；及反相器串，和該電源電路之輸出側電性結合，依照
    第96頁 544680 _案號 90119099_年月日_魅_ 六、申請專利範圍 呑亥電源電流’產生具有和溫度相依之脈見之子脈衝。 7 7.如申請專利範圍第7 6項之字脈衝產生電路，其 中，該電源電路隨著溫度上升令其電源電流增加，令脈衝 週期減少，隨著溫度下降令電源電流減少，令脈衝週期增 力口。 7 8.如申請專利範圍第7 7項之字脈衝產生電路，其 中，該電源電路由如下各部份構成：電流鏡電路；及賦與 溫度相依性之電路，電性結合於電流鏡電路之一次側，供 給電流鏡電路具有溫度相依性之一次側電流；電流鏡電路 按照具有溫度相依性之一次側電流在二次側產生被賦與溫 度相依性之電源電流。 7 9.如申請專利範圍第78項之字脈衝產生電路，其 中，該賦與溫度相依性之電路包含至少一個具有和溫度相 依之電流特性之整流元件。
TW090119099A 2000-08-04 2001-08-03 Timer circuit and semiconductor memory device integrated with the timer circuit TW544680B (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2000237520 2000-08-04

Publications (1)

Publication Number Publication Date
TW544680B true TW544680B (en) 2003-08-01

Family

ID=18729366

Family Applications (1)

Application Number Title Priority Date Filing Date
TW090119099A TW544680B (en) 2000-08-04 2001-08-03 Timer circuit and semiconductor memory device integrated with the timer circuit

Country Status (6)

Country Link
US (1) US6856566B2 (zh)
EP (1) EP1324491A4 (zh)
KR (1) KR20030028560A (zh)
CN (1) CN1262066C (zh)
TW (1) TW544680B (zh)
WO (1) WO2002013384A1 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10983551B2 (en) 2015-08-06 2021-04-20 Samsung Electronics Co., Ltd. Clock management unit, integrated circuit including the clock management unit, system on chip, and method of operating the system on chip

Families Citing this family (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6898140B2 (en) * 1998-10-01 2005-05-24 Monolithic System Technology, Inc. Method and apparatus for temperature adaptive refresh in 1T-SRAM compatible memory using the subthreshold characteristics of MOSFET transistors
US6504780B2 (en) 1998-10-01 2003-01-07 Monolithic System Technology, Inc. Method and apparatus for completely hiding refresh operations in a dram device using clock division
DE10214101B4 (de) * 2002-03-28 2007-05-31 Infineon Technologies Ag Vorrichtung und Verfahren zum Erzeugen eines Refreshsignals für eine Speicherzelle einer Halbleitervorrichtung
US20040012449A1 (en) * 2002-07-16 2004-01-22 Illegems Paul F. Ring oscillator with frequency stabilization
JP4211922B2 (ja) * 2003-06-13 2009-01-21 パナソニック株式会社 半導体装置
KR101153911B1 (ko) * 2003-08-12 2012-06-08 매그나칩 반도체 유한회사 링 오실레이터
KR100549621B1 (ko) * 2003-11-25 2006-02-03 주식회사 하이닉스반도체 셀프 리프래쉬용 오실레이터
US6982915B2 (en) * 2003-12-22 2006-01-03 Texas Instruments Incorporated SRAM with temperature-dependent voltage control in sleep mode
JP4778694B2 (ja) * 2004-09-14 2011-09-21 パナソニック株式会社 半導体集積回路
JP4461430B2 (ja) 2004-12-10 2010-05-12 エルピーダメモリ株式会社 セルフリフレッシュタイマ回路及びセルフリフレッシュタイマの調整方法
JP4568595B2 (ja) * 2004-12-10 2010-10-27 三菱電機株式会社 半導体回路
US7274618B2 (en) * 2005-06-24 2007-09-25 Monolithic System Technology, Inc. Word line driver for DRAM embedded in a logic process
US7327262B2 (en) 2005-10-12 2008-02-05 Mantic Point Solutions Limited System and method for electronic article surveillance
US7268589B2 (en) * 2005-12-16 2007-09-11 Actel Corporation Address transition detector for fast flash memory device
US7573306B2 (en) * 2006-01-31 2009-08-11 Kabushiki Kaisha Toshiba Semiconductor memory device, power supply detector and semiconductor device
JP2009010498A (ja) * 2007-06-26 2009-01-15 Nec Electronics Corp 半導体回路
EP2205324B1 (en) 2007-10-05 2018-06-20 3M Innovative Properties Company Respirator flow control apparatus and method
US8244972B2 (en) 2010-06-24 2012-08-14 International Business Machines Corporation Optimizing EDRAM refresh rates in a high performance cache architecture
US9104581B2 (en) 2010-06-24 2015-08-11 International Business Machines Corporation eDRAM refresh in a high performance cache architecture
JP5087669B2 (ja) * 2010-11-01 2012-12-05 株式会社東芝 電圧発生回路
US8797106B2 (en) * 2012-03-28 2014-08-05 Micron Technology, Inc. Circuits, apparatuses, and methods for oscillators
US9300276B2 (en) * 2013-01-08 2016-03-29 Elite Semiconductor Memory Technology Inc. Oscillation control circuit for biasing ring oscillator by bandgap reference signal and related method
TWI456244B (zh) * 2013-04-10 2014-10-11 Jheng Da Jiang 風頻轉換裝置
CN104143355B (zh) * 2013-05-09 2018-01-23 华为技术有限公司 一种刷新动态随机存取存储器的方法和装置
CN105306027B (zh) * 2014-07-08 2018-09-25 国家电网公司 一种复位电路及电路复位方法
KR102299352B1 (ko) * 2015-02-02 2021-09-08 에스케이하이닉스 주식회사 반도체 장치 및 그의 구동방법
CN108021173B (zh) * 2016-11-02 2020-02-28 敦宏科技股份有限公司 具温度补偿功能的震荡器电路
US10049750B2 (en) * 2016-11-14 2018-08-14 Micron Technology, Inc. Methods including establishing a negative body potential in a memory cell
US10541688B2 (en) * 2017-12-05 2020-01-21 Bae Systems Information And Electronic Systems Integration Inc. Ring oscillator circuit with frequency stabilization
FR3116353B1 (fr) 2020-11-16 2023-01-13 St Microelectronics Rousset Génération de signaux d'horloge

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6061992A (ja) * 1983-09-14 1985-04-09 Nec Corp 擬似スタティックメモリ
JPH0229989A (ja) * 1988-07-19 1990-01-31 Mitsubishi Electric Corp ダイナミックランダムアクセスメモリ装置
JPH0247559A (ja) * 1988-08-09 1990-02-16 Sharp Corp 電圧弁別回路
US5268833A (en) * 1991-05-14 1993-12-07 U.S. Philips Corporation Rectifier circuit including FETs of the same conductivity type
JPH06169237A (ja) * 1991-09-13 1994-06-14 Mitsubishi Electric Corp リングオシレータ回路
JP2824712B2 (ja) * 1992-03-25 1998-11-18 三菱電機株式会社 半導体メモリ装置
JP3137422B2 (ja) 1992-04-28 2001-02-19 富士通株式会社 オシレータ回路
JP2787639B2 (ja) 1992-08-07 1998-08-20 三菱電機株式会社 パルス信号発生回路および半導体記憶装置
JP3026474B2 (ja) 1993-04-07 2000-03-27 株式会社東芝 半導体集積回路
JPH07141865A (ja) 1993-06-28 1995-06-02 Mitsubishi Electric Corp 発振回路および半導体記憶装置
KR950010624B1 (ko) * 1993-07-14 1995-09-20 삼성전자주식회사 반도체 메모리장치의 셀프리프레시 주기조절회로
JP3399616B2 (ja) 1994-01-31 2003-04-21 富士通株式会社 オシレータ回路、そのオシレータ回路を用いたセルフリフレッシュ用オシレータ及び基板バイアス回路
US5455801A (en) * 1994-07-15 1995-10-03 Micron Semiconductor, Inc. Circuit having a control array of memory cells and a current source and a method for generating a self-refresh timing signal
FR2729762A1 (fr) * 1995-01-23 1996-07-26 Sgs Thomson Microelectronics Circuit de detection de tension compense en technologie et en temperature
TW301750B (zh) * 1995-02-08 1997-04-01 Matsushita Electric Ind Co Ltd
JP3200322B2 (ja) * 1995-03-14 2001-08-20 東芝キヤリア株式会社 ロータリコンプレッサ
US5694090A (en) * 1996-04-18 1997-12-02 Micron Technology, Inc. Voltage and temperature compensated oscillator frequency stabilizer
JP4707803B2 (ja) * 2000-07-10 2011-06-22 エルピーダメモリ株式会社 エラーレート判定方法と半導体集積回路装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10983551B2 (en) 2015-08-06 2021-04-20 Samsung Electronics Co., Ltd. Clock management unit, integrated circuit including the clock management unit, system on chip, and method of operating the system on chip
TWI762448B (zh) * 2015-08-06 2022-05-01 南韓商三星電子股份有限公司 時鐘管理電路、以及含有該時鐘管理電路的積體電路

Also Published As

Publication number Publication date
US6856566B2 (en) 2005-02-15
CN1262066C (zh) 2006-06-28
EP1324491A4 (en) 2008-05-14
US20030189859A1 (en) 2003-10-09
CN1446402A (zh) 2003-10-01
EP1324491A1 (en) 2003-07-02
KR20030028560A (ko) 2003-04-08
WO2002013384A1 (fr) 2002-02-14

Similar Documents

Publication Publication Date Title
TW544680B (en) Timer circuit and semiconductor memory device integrated with the timer circuit
CN104464812B (zh) 半导体存储装置及其测试方法
JP3124781B2 (ja) 半導体集積回路装置
TW200304649A (en) Semiconductor memory device and method of controlling the same
US20020041531A1 (en) Semiconductor integrated circuit device
TW199237B (zh)
CN101383182B (zh) 半导体存储装置
JPH07141865A (ja) 発振回路および半導体記憶装置
JP2012128938A (ja) 参照メモリセルを利用した不揮発性メモリを読取る構造及び方法
TW591800B (en) Constant voltage generation circuit and semiconductor memory device
JP4199591B2 (ja) セルリークモニタ回路及びモニタ方法
TW201027529A (en) Cross-point type resistance-varying memory
JP4211922B2 (ja) 半導体装置
US11797038B2 (en) Voltage regulator and semiconductor memory device having the same
CN102290097B (zh) 一种sram存储器
TWI222070B (en) Pulse generating circuit and semiconductor device provided with same
US20230282272A1 (en) Fast, energy efficient 6t sram arrays using harvested data
CN108389598B (zh) 反相器钳位的灵敏放大器电路
Venkatareddy et al. Characterization of a novel low leakage power and area efficient 7T SRAM cell
JP2004272984A (ja) 半導体記憶装置および半導体装置
TWI239010B (en) Boosting circuit
US6310795B1 (en) Semiconductor memory device with data retention characteristic of improved stability
Limachia et al. Characterization of a Novel 10T Low-Voltage SRAM Cell with High Read and Write Margin for 20nm FinFET Technology
JPS6196588A (ja) 半導体記憶装置
JPH01300318A (ja) 基準電圧発生回路

Legal Events

Date Code Title Description
GD4A Issue of patent certificate for granted invention patent
MM4A Annulment or lapse of patent due to non-payment of fees