KR20030028560A - 타이머 회로 및 상기 타이머 회로를 내장한 반도체 메모리 - Google Patents

타이머 회로 및 상기 타이머 회로를 내장한 반도체 메모리 Download PDF

Info

Publication number
KR20030028560A
KR20030028560A KR10-2003-7001594A KR20037001594A KR20030028560A KR 20030028560 A KR20030028560 A KR 20030028560A KR 20037001594 A KR20037001594 A KR 20037001594A KR 20030028560 A KR20030028560 A KR 20030028560A
Authority
KR
South Korea
Prior art keywords
circuit
current
power supply
temperature
temperature dependency
Prior art date
Application number
KR10-2003-7001594A
Other languages
English (en)
Inventor
타카하시히로유키
소노다마사토시
나카가와아츠시
Original Assignee
닛뽄덴끼 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 닛뽄덴끼 가부시끼가이샤 filed Critical 닛뽄덴끼 가부시끼가이샤
Publication of KR20030028560A publication Critical patent/KR20030028560A/ko

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/28—Modifications for introducing a time delay before switching
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
    • H03K3/03—Astable circuits
    • H03K3/0315—Ring oscillators
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G11C11/40626—Temperature related aspects of refresh operations
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4074—Power supply or voltage generation circuits, e.g. bias voltage generators, substrate voltage generators, back-up power, power control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4076—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/04—Arrangements for writing information into, or reading information out from, a digital store with means for avoiding disturbances due to temperature effects
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/01—Details
    • H03K3/011—Modifications of generator to compensate for variations in physical values, e.g. voltage, temperature

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)
  • Electronic Switches (AREA)
  • Control Of Electrical Variables (AREA)

Abstract

온도의 상승에 수반하여 타이머 주기가 감소하는 경향을 나타내고, 온도의 저하에 수반하여 타이머 주기가 증가하는 경향을 나타내는 타이머 회로를 제공하는 것을 목적으로 한다. 다이오드(D)는 온도에 의존한 전류 특성을 가지며, 이 순방향 전류는 커런트 미러의 1차측을 구성하는 n형 MOS 트랜지스터(N1)를 흐른다. 이 n형 MOS 트랜지스터(N1)를 흐르는 전류에 응하여, 커런트 미러의 2차측을 구성하는 p형 MOS 트랜지스터(P2) 및 n형 MOS 트랜지스터(N3)를 흐르는 전류가 정하여진다. 이들 p형 MOS 트랜지스터(P2) 및 n형 MOS 트랜지스터(N3)를 흐르는 전류는 인버터(I1 내지 I3)로 이루어지는 링오실레이터의 동작 전류로서 공급된다. 따라서 이 링오실레이터로부터 출력되는 클록 신호(CLK)의 주기(타이머 주기)에는 다이오드(D)의 온도 특성이 반영되고, 온도의 상승에 수반하여 타이머 주기가 감소한다.

Description

타이머 회로 및 상기 타이머 회로를 내장한 반도체 메모리{TIMER CIRCUIT AND SEMICONDUCTOR MEMORY INCORPORATING THE TIMER CIRCUIT}
DRAM은 데이터 기억용의 커패시터와 데이터 전송용의 트랜지스터로 이루어지는 메모리 셀을 구비하고 있다. 이 메모리 셀에 데이터를 기억하는 경우, 데이터 기억용의 커패시터에 기억 데이터의 논리치(「1」 또는「0」)에 응한 전압을 인가하여, 이 전압에 응한 전하량을 축적한다. 이 데이터 기억용의 커패시터에는 다양한 전류 리크 경로가 존재하기 때문에, 시간의 경과에 수반하여 데이터 기억용의 커패시터에 축적된 전하량이 서서히 감소하고, 메모리 셀에 기억된 데이터가 열화된다. 이 때문에, DRAM에서는 메모리 셀의 데이터를 리프레시하기 위한 동작이 정기적으로 행하여지고 있다.
이 리프레시의 방식으로서, 외부로부터 리프레시에 필요한 신호를 공급하는 카스 비포 라스(CAS before RAS)나, 외부로부터 트리거를 주는 것 만으로 내부로부터 어드레스를 발생하고 리프레시 하는 오토·리프레시, 내부에서 자동적으로 리프레시 하는 셀프·리프레시 등, 각종의 방식이 있다. 상술한 셀프·리프레시에 의한 방법을 취하는 반도체 기억 장치는 일정주기의 클록 신호를 발생하는 타이머 회로를 내장하고 있고, 이 타이머 회로에서 발생된 클록 신호를 카운트함으로써, 외부로부터의 제어 없이 리프레시 타이밍을 얻는다.
이하, 종래 기술에 관한 타이머 회로의 구성과, 이 타이머 회로가 발생하는 클록 신호의 주기의 설정 방법을 설명한다.
도 1에, 종래의 타이머 회로의 회로 구성을 도시된다. 종래의 타이머 회로는 커런트 미러 회로, 이 커런트 미러 회로의 1차측의 부하로서 작용하는 저항(RR), 커런트 미러 회로의 2차측의 부하로서 작용하는 링오실레이터, 및 버퍼 회로(B)로 이루어진다.
커런트 미러 회로의 1차측의 부하로서 작용하는 1차측 부하 저항(RR)은 그 일단이 외부로부터 공급되는 전원에 접속된다. 이 1차측 부하 저항(RR)으로서는 예를 들면 폴리실리콘 등의 배선 재료를 이용할 수 있다.
커런트 미러 회로는 3개의 n채널 MOS 트랜지스터(N1 내지 N3) 및 2개의 p채널 MOS 트랜지스터(P1, P2)로 구성된다. 커런트 미러 회로는 상술한 1차측 부하 저항(RR)에 흐르는 1차측 전류에 응하여 2차측 전류를 제어한다.
링오실레이터의 입력측은 커런트 미러 회로의 2차측에 접속되고, 커런트 미러 회로의 2차측의 부하로서 작용한다. 링오실레이터는 링 형상으로 접속된 3개의 인버터(I1 내지 I3)로 이루어진다. 인버터(I1 내지 I3)의 출력부에는 지연용의 용량(C1 내지 C3)이 각각 접속되어 있다. 버퍼 회로(B)의 입력부는 인버터(I3)의 출력부와 접속되고, 인버터(I3)로부터 출력된 발진 신호의 입력을 받고, 클록 신호(CLK)를 출력한다. 이하의 설명에서는 이 클록 신호(CLK)의 주기를 「타이머 주기」라고 한다.
다음에, 상술하는 커런트 미러 회로의 구성을 구체적으로 설명한다.
상술하는 커런트 미러 회로를 구성하는 n채널 MOS 트랜지스터(N1 내지 N3)의 소스는 함께 접지된다. 이들 n채널 MOS 트랜지스터(N1 내지 N3)의 게이트는 n채널 MOS 트랜지스터(N1)의 드레인과 접속된다. n채널 MOS 트랜지스터(N1)의 드레인은 상기 1차측 부하 저항(RR)의 타단에 접속된다. n채널 MOS 트랜지스터(N3)의 드레인은 인버터(I1 내지 I3)의 각각의 그라운드 노드에 접속되어 있다. 여기서, n채널 MOS 트랜지스터(N1)와 n채널 MOS 트랜지스터(N2)의 상호 컨덕턴스(gm1, gm2)는 서로 동등하다. n채널 MOS 트랜지스터(N3)의 상호 컨덕턴스(gm3)는 인버터(I1 내지 I3)에 그라운드 전위를 주도록 적절한 값으로 설정된다. 이 종래의 회로 구성에서는 n채널 MOS 트랜지스터(N3)의 상호 컨덕턴스(gm3)는 n채널 MOS 트랜지스터(N1)의 정수배로 한다. n채널 MOS 트랜지스터(N1, N3)는 1차측 부하 저항(RR)을 1차측의 부하로서, 인버터(I1 내지 I3)에 그라운드 전위를 공급하는 커런트 미러 회로를 형성하고 있다.
한편, p채널 MOS 트랜지스터(P1, P2)의 소스는 함께 전원에 접속된다. p채널 MOS 트랜지스터(P1, P2)의 게이트는 p채널 MOS 트랜지스터(P1)의 드레인에 접속된다. p채널 MOS 트랜지스터(P2)의 드레인은 인버터(I1 내지 I3)의 각각의 전원의 노드에 접속된다. p채널 MOS 트랜지스터(P1)의 드레인은 상술한 n채널 MOS 트랜지스터(N2)의 드레인에 접속되어 있다. 여기서, p채널 MOS 트랜지스터(P2)의 상호 컨덕턴스(gm5)는 인버터(I1 내지 I3)에 전원 전위를 주도록 적절한 값으로 설정되고, p채널 MOS 트랜지스터(P1)의 상호 컨덕턴스(gm4)는 p채널 MOS 트랜지스터(P2)의 정수배로 한다. p채널 MOS 트랜지스터(P1, P2)는 상술한 n채널 MOS 트랜지스터(N2)를 1차측의 부하로 하여, 인버터(I1 내지 I3)에 전원 전위를 공급하는 커런트 미러 회로를 형성한다.
다음에, 이 종래 기술에 관한 타이머 회로의 동작을 설명한다.
저항(RR)을 흐르는 전류는 외부로부터 공급되는 전원 전압이 일정하면, 이 저항(RR)의 저항치와 n채널 MOS 트랜지스터(N1)의 상호 컨덕턴스(gm1)에 의해 일의적으로 결정된다. 이 저항(RR)을 흐르는 전류는 n채널 MOS 트랜지스터(N1)를 흐른다. 이 때, n채널 MOS 트랜지스터(N1 내지 N3)의 게이트에는 저항(RR)과 n채널 MOS 트랜지스터(N1)의 드레인과의 접속점에 나타나는 전압이 공통으로 인가된다. 따라서 이들 n채널 MOS 트랜지스터(N1 내지 N3)에 각각 흐르는 전류치의 비는 이들의 상호 컨덕턴스(gm)에 의존하여 정하여진다. 이 예에서는 n채널 MOS 트랜지스터(N2)에는 n채널 MOS 트랜지스터(N1)와 거의 동등한 전류가 흐르고, n채널 MOS 트랜지스터(N3)에는 n채널 MOS 트랜지스터(N1)에 흐르는 전류의 정수배의 전류가 흐른다.
한편, p채널 MOS 트랜지스터(P1)에 흐르는 전류는 n채널 MOS 트랜지스터(N2)에 흐르는 전류와 동등하고, 따라서 저항(RR)에 흐르는 전류와 동등하다. 또한, p채널 MOS 트랜지스터(P2)의 상호 컨덕턴스(gm5)는 p채널 MOS 트랜지스터(P1)의 정수배이기 때문에, p채널 MOS 트랜지스터(P2)에 흐르는 전류는 p채널 MOS 트랜지스터(P1)에 흐르는 전류의 정수배, 즉, 저항(RR)에 흐르는 전류의 정수배로 된다.
이상 설명한 바와 같이, 이 타이머 회로에서는 저항(RR)의 저항치에 의해, 인버터(I1 내지 I3)에 공급되는 전원 전류가 제어된다.
다음에, 이 타이머 회로를 DRAM의 리프레시용의 타이머로서 사용하는 경우를 예로 하여, 회로 설계 단계에 있어서의 타이머 주기(클록 신호(CLK)의 주기)의 설정 방법을 설명한다.
도 2에, 종래의 타이머 회로의 타이머 주기의 온도 의존 특성을 도시된다. 횡축은 온도(T)(℃)를 나타내고, 종축은 타이머 주기의 변화분(△F)(%)을 나타낸다. 타이머 주기의 변화분(△F)은 온도의 상승에 수반하여 완만하며 또한 직선적으로 증가하는 경향을 나타낸다. -30℃ 내지 90℃의 온도 범위에 있어서, 타이머 주기의 변화분(△F)의 증가는 대강 완만한 특성을 나타낸다. 이와 같은 특성은 저항(RR)의 온도 특성에 기인하고 있다. 일반적으로, 외부로부터 리프레시의 사이클을 주는 사양을 채용하는 DRAM의 경우, 리프레시의 타이밍을 주는 타이머 회로의 특성으로서 도 2에 도시된 바와 같은 플랫(flat)한 특성이 바람직하다. 이것은 일반적으로는 리프레시 동작을 위해 외부로부터 주어지는 신호의 주기가 반도체 기억 장치의 온도 특성에 따르지 않기 때문이다.
또한, 전원 전압(VDD)이 높은 경우, 메모리 셀의 기억 노드의 전압 자체가 높아지지만, 그 만큼, 리크 전류도 증가하기 때문에, 메모리 셀의 데이터 홀드 특성은 플랫한 특성을 나타내는 경향이 있다. 이와 같이, 메모리 셀의 데이터 보존 특성이 전원 전압에 대해 플랫한 특성을 갖는 경우에는 타이머 회로의 특성도 도 2에 도시된 바와 같이 플랫한 특성이 바람직하다.
여기서, 리프레시용의 타이머 회로를 내장하는 반도체 기억 장치를 설계하는 경우, 타이머 주기는 전원 전압의 변동 및 온도의 변동을 고려하면서, 전압 및 온도에 관해 가장 엄격한 조건하에서 리프레시 동작이 보장되도록 설정되다. 즉, 도 2에 도시된 예에서는 온도가 높고 전압이 높을수록 타이머 주기가 길어지고, 리프레시의 동작 조건이 엄격하게 된다. 따라서, 이와 같은 엄격한 동작 조건하에서 리프레시 동작을 보장할 필요가 있다. 이 때문에, 온도가 가장 높고 전원 전압이 가장 높은 동작 조건(워스트[최악] 조건)에서, 필요한 리프레시의 시간 간격을 얻을 수 있도록, 타이머 주기를 설정한다.
그런데, 상술한 종래 기술에 관한 타이머 회로를 내장한 반도체 기억 장치에서는 온도의 상승에 수반하여 타이머 주기가 길어지는 경향을 나타낸다. 따라서, 워스트 조건(고온)에서의 리프레시 동작을 보장하도록 타이머 주기를 설정하면, 워스트 조건 이외의 조건, 예를 들면 타이피컬(전형적) 조건(상온)에서는 타이머 주기는 워스트 조건하와 비교하여 짧아진다.
또한, 일반적으로는 메모리 셀의 데이터 보존 특성은 온도가 높을수록 악화되는 경향을 나타내기 때문에, 온도가 높을수록 리프레시 동작을 행하는 시간 간격을 단축한 필요가 있다. 반대로 온도가 낮을수록, 리프레시 동작을 행하는 시간 간격이 길어도 좋다. 이때문에, 워스트 조건에 맞추어 타이머 주기를 설정하면, 워스트 조건에서의 높은 온도보다 낮은 온도, 예를 들면 상온이나 저온에서는 타이머 주기가 워스트 조건하와 비교하고 짧아지기 때문에, 상대적으로 리프레시 동작이과잉한 빈도로 행하여지게 되고, 과잉한 리프레시 동작에 의해 필요없는 소비 전류가 발생한다는 문제가 있다.
본 발명은 타이머 회로 및 해당 타이머 회로를 갖는 리프레시 제어 회로, 및 해당 타이머 회로를 내장한 반도체 기억 장치, 또한, 워드 펄스 발생 회로에 관한 것이다.
도 1은 종래 기술에 관한 타이머 회로의 구성예를 도시된 도면.
도 2는 종래 기술에 관한 타이머 주기의 온도 의존성을 도시된 특성도.
도 3은 본 발명의 제 1의 실시예에 관한 타이머 회로를 구비한 반도체 기억 장치의 전체 구성을 도시된 블록도.
도 4는 본 발명의 제 1의 실시예에 관한 타이머 회로의 구성을 도시된 블록도.
도 5는 본 발명의 제 1의 실시예에 관한 타이머 회로의 동작 원리를 설명하기 위한 특성도.
도 6은 본 발명의 제 1의 실시예에 관한 타이머 주기의 온도 의존성을 도시된 특성도.
도 7은 본 발명의 제 2의 실시예에 관한 다이오드의 바이패스 회로의 구성예를 도시된 회로도.
도 8은 본 발명의 제 3의 실시예에 관한 타이머 회로의 의의를 설명하기 위한 타이 밍크 차트.
도 9는 본 발명의 제 3의 실시예에 관한 타이머 회로의 특징부를 도시된 도면.
도 10은 본 발명의 제 4의 실시예에 관한 타이머 회로의 구성을 도시된 회로도.
도 11은 본 발명의 제 5의 실시예에 관한 반도체 기억 장치가 구비하는 워드 펄스 발생 회로의 구성을 도시된 회로도.
도 12는 본 발명의 제 6의 실시예에 관한 타이머 회로의 제 1의 구성예를 도시된 회로도.
도 13은 본 발명의 제 6의 실시예에 관한 타이머 회로의 제 2 및 제 3의 구성예를 도시된 회로도.
도 14는 본 발명의 제 6의 실시예에 관한 타이머 회로의 제 3의 구성예를 도시된 회로도.
도 15는 본 발명의 제 6의 실시예에 관한 타이머 회로의 제 4의 구성예를 도시된 회로도.
도 16은 본 발명의 제 7의 실시예에 관한 타이머 회로의 제 1의 구성예를 도시된 회로도.
도 17은 본 발명의 제 7의 실시예에 관한 타이머 회로의 제 2의 구성예를 도시된 회로도.
도 18은 도 17의 타이머 회로에 사용할 수 있는 밴드 갭 회로의 회로 구성예를 도시된 회로도.
도 19는 도 16 및 도 17에 도시된 타이머 회로의 타이머 주기의 온도 의존성을 도시된 특성도.
본 발명은 상기 사정을 감안하여 이루어진 것으로, 제 1의 목적은 상술한 문제가 없는 신규의 타이머 회로를 제공하는데 있다.
본 발명의 제 2의 목적은 온도의 상승에 수반하여 타이머 주기가 감소하는 경향을 나타내고, 온도의 저하에 수반하여 타이머 주기가 증가하는 경향을 나타내는 타이머 회로를 제공하는데 있다.
또한, 이 발명의 제 3의 목적은 워스트 조건하에서 리프레시 동작을 보장하면서, 워스트 조건 이외에서의 과잉한 리프레시 동작을 억제하는 것이 가능한 반도체 기억 장치를 제공하는데 있다.
또한, 본 발명의 제 4의 목적은 워스트 조건하에서 리프레시 동작을 보장하면서, 워스트 조건 이외에서의 과잉한 리프레시 동작을 억제하는 것이 가능한 리프레시 동작 제어 회로를 제공하는데 있다.
또한, 본 발명의 제 5의 목적은 워스트 조건하에서 리프레시 동작을 보장하면서, 워스트 조건 이외에서의 과잉한 리프레시 동작을 억제하는 것이 가능하는 워드 펄스 발생 회로를 제공하는데 있다.
또한, 본 발명의 제 6의 목적은 워스트 조건하에서 리프레시 동작을 보장하면서, 워스트 조건 이외에서의 과잉한 리프레시 동작을 억제하는 것이 가능한 반도체 집적 회로를 제공하는데 있다.
또한, 본 발명의 제 7의 목적은 온도의 상승에 수반하여 클록 신호 주기가 감소 하는 경향을 나타내고, 온도의 저하에 수반하여 클록 신호 주기가 증가하는 경향을 나타내도록, 클록 신호 발생 회로를 제어하는 클록 신호 주기 제어 회로를 제공하는데 있다.
상기 과제를 해결하기 위해, 본 발명은 이하의 구성을 갖는다.
즉, 본 발명에 관한 타이머 회로는 온도 의존성이 부여된 전원 전류를 발생하는 전원 회로와, 이 전원 회로의 출력측에 접속되고, 상기 전원 전류에 의거하여, 온도에 의존한 주기를 갖는 클록 신호를 발생하는 클록 발생 회로로 이루어지는 타이머 회로이다.
상기 전원 회로는 온도 상승에 수반하여 그 전원 전류를 증가시키고 클록 주기를 감소시키며, 온도 하강에 수반하여 전원 전류를 감소시키고 클록 주기를 증가시킨다.
상기 전원 회로는 커런트 미러 회로와, 커런트 미러 회로의 1차측에 접속되고, 온도 의존성을 갖는 1차측 전류를 커런트 미러 회로에 공급하는 온도 의존성을 부여하는 회로로 이루어지고, 커런트 미러 회로는 온도 의존성을 갖는 1차측 전류에 응하여, 온도 의존성이 부여된 전원 전류를 2차측에 발생하여도 좋다.
상기 온도 의존성을 부여하는 회로는 온도에 의존한 전류 특성을 갖는 정류 소자를 포함하여도 좋다.
상기 온도 의존성을 부여하는 회로는 온도에 의존한 전류 특성을 나타내는 적어도 도 하나의 다이오드와, 적어도 하나의 저항의 직렬 접속으로 구성하여도 좋다.
상기 온도 의존성을 부여하는 회로는 일정한 온도 의존성을 갖는 회로로 구성하여도 좋다.
상기 온도 의존성을 부여하는 회로는 가변의 온도 의존성을 갖는 회로로 구성하여도 좋다.
상기 온도 우존성을 부여하는 회로는 온도에 의존한 전류 특성을 나타내는 복수의 다이오드와 적어도 하나의 저항과의 직렬 접속으로 이루어지고, 직렬 접속되어 정 류 소자로서 작용하는 다이오드의 수를 가변으로 하도록 구성하여도 좋다.
상기 복수의 다이오드 중 적어도 하나는 스위칭 소자를 포함하는 바이패스가 병렬로 접속됨으로써, 전류 경로상에 있는 다이오드의 수를 변경하도록 구성하여도 좋다.
상기 온도 의존성을 부여하는 회로는 전류치가 온도에 의존하여 변화하는 기능에 더하여, 제어 신호에 의거하여 전류치를 제어 가능하게 구성함으로써 온도에 의존하지 않고 전류를 가변하는 기능을 갖도록 구성하여도 좋다.
상기 온도 의존성을 부여하는 회로는 온도에 의존한 전류 특성을 갖는 정류 소자와 제어 신호에 의거하여 그 저항치가 변화하는 가변 저항 회로와의 직렬 접속을 포함하도록 구성하여도 좋다.
상기 가변 저항 회로는 상기 온도 의존성을 부여하는 회로는 온도에 의존한 전 류 특성을 나타내는 복수의 다이오드와, 적어도 하나의 저항과의 직렬 접속으로 이루어지고, 직렬 접속되어 정류 소자로서 작용하는 다이오드의 수를 가변으로 하도록 구성하여도 좋다.
상기 복수의 다이오드중 적어도 하나는 스위칭 소자를 포함하는 바이패스가 병렬로 접속됨으로써, 전류 경로상에 있는 다이오드의 수를 변경하도록 구성하여도 좋다.
상기 타이머 회로는 상기 클록 발생 회로의 출력측에 접속되고, 클록 발생 회로로부터 출력된 제 1의 클록 신호의 주기를 변경하고, 제 1의 클록 신호와는 주기가 다른 제 2의 클록 신호를 출력하는 클록 신호 주기 변경 회로와, 상기 클록 발생 회로의 출력측과 클록 신호 주기 변경 회로의 출력측에 접속되고, 제 1의 클록 신호 및 제 2의 클록 신호의 어느 한쪽을 선택하고, 출력하는 선택 회로를 또한 포함하도록 구성하여도 좋다.
상기 클록 신호 주기 변경 회로는 제 1의 클록 신호의 주기를 분주하고, 제 1의 클록 신호와는 주기가 다른 제 2의 클록 신호를 출력하는 바이너리 카운터로 이루어지도록 구성하여도 좋다.
상기 선택 회로는 제어 신호에 의거하여, 제 1의 클록 신호 및 제 2의 클록 신호의 어느 한쪽을 선택하여 출력하는 멀티플렉서로 이루어지도록 구성하여도 좋다.
상기 타이머 회로는 또한 전원 전압에 의거하여 정전압을 발생하는 정전압 발생 회로를 포함하고, 상기 전원 회로가 정전압 발생 회로의 출력측에 접속됨으로써, 정전압 발생 회로로부터 출력된 정전압에 의거하여, 전원 전압의 변화에 의존하지 않으면서 또한 온도 의존성이 부여된 전원 전류를 발생하도록 구성하여도 좋다.
상기 전원 회로가 정전압 발생 회로의 출력측에 직접 접속되도록 구성하여도 좋다.
정전압 발생 회로에 접속되고, 이 정전압 발생 회로로부터 출력된 정전압의 레벨을 강하하는 회로 소자를 통하여, 상기 전원 회로가 정전압 발생 회로의 출력측에 접속되도록 구성하여도 좋다.
상기 정전압의 레벨을 강하하는 회로 소자는 전원 전압(VDD)과 온도 의존성을 부여하는 회로와의 사이에 직렬로 접속되고, 또한 그 게이트가 정전압 발생 회로의 출력에 접속된 전계효과형 트랜지스터로 이루어지도록 구성하여도 좋다.
상기 정전압의 레벨을 강하하는 회로 소자는 컬렉터가 전원 전압(VDD)에 접속되고, 이미터가 온도 의존성을 부여하는 회로에 접속되고, 베이스가 정전압 발생 회로의 출력에 접속된 바이폴러 트랜지스터로 이루어지도록 구성하여도 좋다.
상기 타이머 회로는 또한 클록 발생 회로의 출력측에 접속되고, 클록 신호의 전압 레벨을 조정하는 레벨 시프터를 포함하도록 구성하여도 좋다.
상기 전원 회로는 전원 전압에 의거하여, 온도 의존성이 부여된 전원 전류를 발 생기는 제 1의 전원 회로와, 정전압 발생 회로의 출력에 접속되고, 정전압 발생 회로로부터 출력된 정전압에 의거하여, 온도 의존성이 부여된 전원 전류를 발생하는 제 2의 전원 회로로 이루어지도록 구성하여도 좋다.
상기 제 1의 전원 회로는 제 1의 커런트 미러 회로와, 이 제 1의 커런트 미러 회로의 1차측에 접속되고, 온도 의존성을 갖는 1차측 전류를 제 1의 커런트 미러 회로에 공급하는 제 1의 온도 의존성을 부여하는 회로로 이루어지고, 이 제 1의 온도 의존성을 부여하는 회로는 전원 전압에 의거하여, 온도 의존성을 갖는 1차측 전류에 응하여, 온도 의존성이 부여된 전원 전류를 2차측에 발생하고, 상기 제 2의 전원 회로는 제 2의 커런트 미러 회로와, 이 제 2의 커런트 미러 회로의 1차측에 접속되고, 온도 의존성을 갖는 1차측 전류를 제 2의 커런트 미러 회로에 공급하는 제 2의 온도 의존성을 부여하는 회로로 이루어지고, 이 제 2의 온도 의존성을 부여하는 회로는 정전압 발생 회로에 접속되고, 정전압 발생 회로로부터 출력된 정전압에 의거하여, 온도 의존성을 갖는 1차측 전류에 응하여, 온도 의존성이 부여된 전원 전류를 2차측에 발생하도록 구성하여도 좋다.
상기 온도 의존성을 부여하는 회로는 온도에 의존한 전류 특성을 갖는 복수의 정류 소자와 저항과의 직렬 접속으로 이루어지도록 구성하여도 좋다.
상기 온도 의존성을 부여하는 회로는 온도 의존성을 갖는 적어도 하나의 정류 소자를 포함하는 제 2의 커런트 미러 회로로 이루어지도록 구성하여도 좋다.
상기 제 2의 커런트 미러 회로의 1차측은 적어도 하나의 저항을 가지며, 그 2차측은 적어도 하나의 다이오드를 갖도록 구성하여도 좋다.
상기 제 2의 커런트 미러 회로의 1차측은 스위칭 트랜지스터를 통하여 전원 전압에 접속되고, 스위칭 트랜지스터의 제어 전극은 정전압 발생 회로의 출력측에 접속되도록 구성하여도 좋다.
상기 정전압 발생 회로는 밴드 갭 회로로 이루어지도록 구성하여도 좋다.
상기 전원 회로는 상기 커런트 미러 회로의 1차측에 접속되고, 온도에 의존하지 않는 보상 전류를 커런트 미러 회로의 1차측에 공급하는 보상 전류 공급 회로를 또한 포함하도록 구성하여도 좋다.
또한, 본 발명은 리프레시용의 어드레스를 생성하는 어드레스 카운터와, 리프레시의 시간 간격을 계시하기 위한 타이머 회로를 포함하는 리프레시 제어 회로에 있어서,
상기 타이머 회로는 온도 의존성이 부여된 전원 전류를 발생하는 전원 회로와, 이 전원 회로의 출력측에 접속되고, 상기 전원 전류에 의거하여, 온도에 의존한 주기를 갖는 클록 신호를 발생하는 클록 발생 회로로 이루어지는 것을 특징으로 하는 리프레시 제어 회로를 제공한다.
상기 타이머 회로는 어드레스의 변화를 검출하는 신호의 입력에 의해 리셋되고, 계시 동작을 재개하도록 구성하여도 좋다.
상기 전원 회로는 온도 상승에 수반하여 그 전원 전류를 증가시키고 클록 주기를 감소시키며, 온도 하강에 수반하여 전원 전류를 감소시키고 클록 주기를 증가시키도록 구성하여도 좋다.
상기 전원 회로는 커런트 미러 회로와, 커런트 미러 회로의 1차측에 접속되고, 온도 의존성을 갖는 1차측 전류를 커런트 미러 회로에 공급하는 온도 의존성을 부여하는 회로로 이루어지고, 커런트 미러 회로는 온도 의존성을 갖는 1차측 전류에 응하여, 온도 의존성이 부여된 전원 전류를 2차측에 발생하도록 구성하여도 좋다.
상기 온도 의존성을 부여하는 회로는 온도에 의존한 전류 특성을 갖는 정류소자를 적어도 하나 포함하도록 구성하여도 좋다.
또한, 본 발명은 메모리 셀 어레이와, 메모리 셀 어레이의 메모리 셀에 기억된 데이터를 정기적으로 리프레시하기 위해 리프레시 동작 타이밍을 주는 클록 신호를 발생하는 타이머 회로를 적어도 하나 포함하는 반도체 기억 장치에 있어서,
상기 타이머 회로는 온도 의존성이 부여된 전원 전류를 발생하는 전원 회로와, 이 전원 회로의 출력측에 접속되고, 상기 전원 전류에 의거하여, 온도에 의존한 주기를 갖는 클록 신호를 발생하는 클록 발생 회로로 이루어지는 것을 특징으로 하는 반도체 기억 장치를 제공한다.
상기 타이머 회로는 어드레스의 변화를 검출하는 신호의 입력에 의해 리셋되고, 계시 동작을 재개하도록 구성하여도 좋다.
상기 전원 회로는 온도 상승에 수반하여 그 전원 전류를 증가시키고 클록 주기를 감소시키며, 온도 하강에 수반하여 전원 전류를 감소시키고 클록 주기를 증가시키도록 구성하여도 좋다.
상기 전원 회로는 커런트 미러 회로와, 커런트 미러 회로의 1차측에 접속되고, 온도 의존성을 갖는 1차측 전류를 커런트 미러 회로에 공급하는 온도 의존성을 부여하는 회로로 이루어지고, 커런트 미러 회로는 온도 의존성을 갖는 1차측 전류에 응하여, 온도 의존성이 부여된 전원 전류를 2차측에 발생하도록 구성하여도 좋다.
상기 온도 의존성을 부여하는 회로는 온도에 의존한 전류 특성을 갖는 정류 소자를 적어도 하나 포함하도록 구성하여도 좋다.
또한, 본 발명은 동작 타이밍을 주기 위한 클록 신호를 발생하는 타이머 회로를 적어도 하나 포함하는 반도체 장치에 있어서,
상기 타이머 회로는 온도 의존성이 부여된 전원 전류를 발생하는 전원 회로와, 이 전원 회로의 출력측에 접속되고, 상기 전원 전류에 의거하여, 온도에 의존한 주기를 갖는 클록 신호를 발생하는 클록 발생 회로로 이루어지는 것을 특징으로 하는 반도체 장치를 제공한다.
상기 타이머 회로는 어드레스의 변화를 검출하는 신호의 입력에 의해 리셋되고, 계시 동작을 재개하도록 구성하여도 좋다.
상기 전원 회로는 온도 상승에 수반하여 그 전원 전류를 증가시키고 클록 주기를 감소시키며, 온도 하강에 수반하여 전원 전류를 감소시키고 클록 주기를 증가시키도록 구성하여도 좋다.
상기 전원 회로는 커런트 미러 회로와, 커런트 미러 회로의 1차측에 접속되고, 온도 의존성을 갖는 1차측 전류를 커런트 미러 회로에 공급하는 온도 의존성을 부여하는 회로로 이루어지고, 커런트 미러 회로는 온도 의존성을 갖는 1차측 전류에 응하여, 온도 의존성이 부여된 전원 전류를 2차측에 발생하도록 구성하여도 좋다.
상기 온도 의존성을 부여하는 회로는 온도에 의존한 전류 특성을 갖는 정류 소자를 적어도 하나 포함하도록 구성하여도 좋다.
또한, 본 발명은 온도 의존성이 부여된 전원 전류를 발생하는 전원 회로와, 이 전원 회로의 출력측에 접속되고, 상기 전원 전류에 의거하여, 온도에 의존한 주기를 갖는 펄스 신호를 발생하는 펄스 발생 회로로 이루어지는 펄스 발생 회로를 제공한다.
상기 전원 회로는 온도 상승에 수반하여 그 전원 전류를 증가시키고 펄스 주기를 감소시키며, 온도 하강에 수반하여 전원 전류를 감소시키고 펄스 주기를 증가시키도록 구성하여도 좋다.
상기 전원 회로는 커런트 미러 회로와, 커런트 미러 회로의 1차측에 접속되고, 온도 의존성을 갖는 1차측 전류를 커런트 미러 회로에 공급하는 온도 의존성을 부여하는 회로로 이루어지고, 커런트 미러 회로는 온도 의존성을 갖는 1차측 전류에 응하여, 온도 의존성이 부여된 전원 전류를 2차측에 발생하도록 구성하여도 좋다.
상기 온도 의존성을 부여하는 회로는 온도에 의존한 전류 특성을 갖는 정류 소자를 적어도 하나 포함하도록 구성하여도 좋다.
상기 온도 의존성을 부여하는 회로는 온도에 의존한 전류 특성을 나타내는 적어도 하나의 다이오드와, 적어도 하나의 저항의 직렬 접속으로 이루어지도록 구성하여도 좋다.
상기 온도 의존성을 부여하는 회로는 일정한 온도 의존성을 갖는 회로로 이루어지도록 구성하여도 좋다.
상기 온도 의존성을 부여하는 회로는 가변의 온도 의존성을 갖는 회로로 이루어지도록 구성하여도 좋다.
상기 온도 의존성을 부여하는 회로는 온도에 의존한 전류 특성을 나타내는복수의 다이오드와, 적어도 하나의 저항과의 직렬 접속으로 이루어지고, 직렬 접속되어 정류 소자로서 작용하는 다이오드의 수를 가변으로 하도록 구성하여도 좋다.
상기 복수의 다이오드중 적어도 하나는 스위칭 소자를 포함하는 바이패스가 병렬로 접속됨으로써, 전류 경로상에 있는 다이오드의 수를 변경하도록 구성하여도 좋다.
상기 온도 의존성을 부여하는 회로는 전류치가 온도에 의존하여 변화하는 기능에 더하여, 제어 신호에 의거하여 전류치를 제어 가능하게 구성함으로써 온도에 의존하지 않고 전류를 가변하는 기능을 갖도록 구성하여도 좋다.
상기 온도 의존성을 부여하는 회로는 온도에 의존한 전류 특성을 갖는 정류 소자와 제어 신호에 의거하여 그 저항치가 변화하는 가변 저항 회로와의 직렬 접속을 포함하도록 구성하여도 좋다.
상기 가변 저항 회로는 상기 온도 의존성을 부여하는 회로는 온도에 의존한 전류 특성을 나타내는 복수의 다이오드와, 적어도 하나의 저항과의 직렬 접속으로 이루어지고, 직렬 접속되어 정류 소자로서 작용하는 다이오드의 수를 가변으로 하도록 구성하여도 좋다.
상기 복수의 다이오드중 적어도 하나는 스위칭 소자를 포함하는 바이패스가 병렬로 접속됨으로써, 전류 경로상에 있는 다이오드의 수를 변경하도록 구성하여도 좋다.
상기 펄스 발생 회로는 상기 펄스 발생 회로의 출력측에 접속되고, 펄스 발생 회로로부터 출력된 제 1의 펄스 신호의 주기를 변경하고, 제 1의 펄스 신호와는주기가 다른 제 2의 펄스 신호를 출력하는 펄스 신호 주기 변경 회로와, 상기 펄스 발생 회로의 출력측과 펄스 신호 주기 변경 회로의 출력측에 접속되고, 제 1의 펄스 신호 및 제 2의 펄스 신호의 어느 한쪽을 선택하고, 출력하는 선택 회로를 또한 포함하도록 구성하여도 좋다.
상기 펄스 신호 주기 변경 회로는 제 1의 펄스 신호의 주기를 분주하고, 제 1의 펄스 신호와는 주기가 다른 제 2의 펄스 신호를 출력하는 바이너리 카운터로 이루어지도록 구성하여도 좋다.
상기 선택 회로는 제어 신호에 의거하여, 제 1의 펄스 신호 및 제 2의 펄스 신호의 어느 한쪽을 선택하여 출력하는 멀티플렉서로 되도록 구성하여도 좋다.
상기 펄스 발생 회로는 또한 전원 전압에 의거하여 정전압을 발생하는 정전압 발생 회로를 포함하고, 상기 전원 회로가 정전압 발생 회로의 출력측에 접속됨으로써, 정전압 발생 회로로부터 출력된 정전압에 의거하여, 전원 전압의 변화에 의존하지 않으며 또한 온도 의존성이 부여된 전원 전류를 발생하도록 구성하여도 좋다.
상기 전원 회로가 정전압 발생 회로의 출력측에 직접 접속되도록 구성하여도 좋다.
정전압 발생 회로에 접속되고, 이 정전압 발생 회로로부터 출력된 정전압의 레벨을 강하하는 회로 소자를 통하여, 상기 전원 회로가 정전압 발생 회로의 출력측에 접속되도록 구성하여도 좋다.
상기 정전압의 레벨을 강하하는 회로 소자는 전원 전압(VDD)과 온도 의존성을 부여하는 회로와의 사이에 직렬로 접속되고, 또한 그 게이트가 정전압 발생 회로의 출력에 접속된 전계효과형 트랜지스터로 이루어지도록 구성하여도 좋다.
상기 정전압의 레벨을 강하하는 회로 소자는 컬렉터가 전원 전압(VDD)에 접속되고, 이미터가 온도 의존성을 부여하는 회로에 접속되고, 베이스가 정전압 발생 회로의 출력에 접속된 바이폴러 트랜지스터로 이루어지도록 구성하여도 좋다.
상기 펄스 발생 회로는 또한 펄스 발생 회로의 출력측에 접속되고, 펄스 신호의 전압 레벨을 조정하는 레벨 시프터를 포함하도록 구성하여도 좋다.
상기 전원 회로는 전원 전압에 의거하여, 온도 의존성이 부여된 전원 전류를 발생하는 제 1의 전원 회로와, 정전압 발생 회로의 출력에 접속되고, 정전압 발생 회로로부터 출력된 정전압에 의거하여, 온도 의존성이 부여된 전원 전류를 발생하는 제 2의 전원 회로로 이루어지록 구성하여도 좋다.
상기 제 1의 전원 회로는 제 1의 커런트 미러 회로와, 이 제 1의 커런트 미러 회로의 1차측에 접속되고, 온도 의존성을 갖는 1차측 전류를 제 1의 커런트 미러 회로에 공급하는 제 1의 온도 의존성을 부여하는 회로로 이루어지고, 이 제 1의 온도 의존성을 부여하는 회로는 전원 전압에 의거하여, 온도 의존성을 갖는 1차측 전류에 응하여, 온도 의존성이 부여된 전원 전류를 2차측에 발생하고, 상기 제 2의 전원 회로는 제 2의 커런트 미러 회로와, 이 제 2의 커런트 미러 회로의 1차측에 접속되고, 온도 의존성을 갖는 1차측 전류를 제 2의 커런트 미러 회로에 공급하는 제 2의 온도 의존성을 부여하는 회로로 이루어지고, 이 제 2의 온도 의존성을 부여하는 회로는 정전압 발생 회로에 접속되고, 정전압 발생 회로로부터 출력된 정전압에 의거하여, 온도 의존성을 갖는 1차측 전류에 응하여, 온도 의존성이 부여된 전원 전류를 2차측에 발생하도록 구성하여도 좋다.
상기 온도 의존성을 부여하는 회로는 온도에 의존한 전류 특성을 갖는 복수의 정류 소자와 저항과의 직렬 접속으로 이루어지도록 구성하여도 좋다.
상기 온도 의존성을 부여하는 회로는 온도 의존성을 갖는 적어도 하나의 정류 소자를 포함하는 제 2의 커런트 미러 회로로 이루어지도록 구성하여도 좋다.
상기 제 2의 커런트 미러 회로의 1차측은 적어도 하나의 저항을 가지며, 그 2차측은 적어도 하나의 다이오드를 갖도록 구성하여도 좋다.
상기 제 2의 커런트 미러 회로의 1차측은 스위칭 트랜지스터를 통하여 전원 전압에 접속되고, 스위칭 트랜지스터의 제어 전극은 정전압 발생 회로의 출력측에 접속되도록 구성하여도 좋다.
상기 정전압 발생 회로는 밴드 갭 회로로 이루어지도록 구성하여도 좋다.
상기 전원 회로는 상기 커런트 미러 회로의 1차측에 접속되고, 온도에 의존하지 않는 보상 전류를 커런트 미러 회로의 1차측에 공급하는 보상 전류 공급 회로를 또한 포함하도록 구성하여도 좋다.
또한, 본 발명은 워드선을 구동하기 위한 워드 펄스를 발생하는 워드 펄스 발생 회로에 있어서,
상기 워드 펄스 발생 회로는 온도 의존성이 부여된 전원 전류를 발생하는 전원 회로와, 이 전원 회로의 출력측에 접속되고, 상기 전원 전류에 의거하여, 온도에 의존한 펄스 폭을 갖는 워드 펄스를 발생하는 인버터 체인으로 이루어지는 지연회로를 포함하는 것을 특징으로 하는 워드 펄스 발생 회로를 제공한다.
상기 전원 회로는 온도 상승에 수반하여 그 전원 전류를 증가시키고, 펄스 주기를 감소시키고, 온동 하강에 수반하여 전원 전류를 감소시키고 펄스 주기를 증가시키도록 구성하여도 좋다.
상기 전원 회로는 커런트 미러 회로와 커런트 미러 회로의 1차측에 접속되고, 온도 의존성을 갖는 1차측 전류를 커런트 미러 회로에 공급하는 온도 의존성을 부여하는 회로로 이루어지고, 커런트 미러 회로는 온도 의존성을 갖는 1차측 전류에 응하여, 온도 의존성이 부여된 전원 전류를 2차측에 발생하도록 구성하여도 좋다.
상기 온도 의존성을 부여하는 회로는 온도에 의존한 전류 특성을 갖는 정류 소자를 적어도 하나 포함하도록 구성하여도 좋다.
이하, 도면을 참조하여 본 발명의 실시의 형태를 설명한다.
제 1의 실시예
본 제 1의 실시예에 관한 타이머 회로는 온도 의존성이 부여된 전원 전류를 발생하는 전원 회로와, 이 전원 회로의 출력측에 접속되고, 온도에 의존한 주기를 갖는 클록 신호(CLK)를 발생하는 클록 발생 회로로 구성된다.
그리고, 이 전원 회로는 커런트 미러 회로와, 커런트 미러 회로의 1차측에 접속되고, 온도 의존성을 갖는 1차측 전류를 커런트 미러 회로에 공급하는 온도 의존성을 부여하는 회로로 이루어지고, 온도 의존성을 갖는 1차측 전류에 응하여, 간접적으로 온도 의존성이 부여된 전원 전류를 2차측에 발생한다.
또한, 이 온도 의존성을 부여하는 회로는 일정한 온도 의존성, 즉, 일정한 온도 특성을 갖는 회로로 구성할 수 있다. 예를 들면, 온도에 의존한 전류 특성을갖는 정류 소자와 저항(R)과의 직렬 접속으로 구성할 수 있다.
또한, 이 온도에 의존한 전류 특성을 갖는 정류 소자는 온도에 의존한 전류 특성을 나타내는 하나 또는 복수의 직렬 접속한 다이오드(D)로 구성할 수 있다.
한편, 클록 발생 회로는 전원 회로의 출력측, 즉 커런트 미러 회로의 2차측에 접속되고, 커런트 미러 회로의 2차측의 부하로서 작용하는 링오실레이터와, 이 링오실레이터의 출력측에 접속되고, 온도에 의존한 주기를 갖는 클록 신호(CLK)를 발생한 버퍼 회로(B)로 구성할 수 있다.
상기 제 1의 실시예에 관한 타이머 회로는 반도체 집적 회로 등의 모든 타입의 회로나 반도체 기억 장치 등에 적용할 수 있다. 따라서, 제 1의 실시예에서는 반도체 기억 장치의 한 예로서, DRAM(Dynamic random access memory) 같은 메모리 셀을 이용하면서, SRAM(Stactic random access memory)과 같은 사양으로 동작하는 이른바 의사 SRAM에 타이머 회로를 적용한다. 내부 회로로부터의 정기적인 리프레시 타이밍 신호의 발생에 의거하여, 메모리 셀의 리프레시 동작은 정기적으로 행하여진다. 따라서, 반도체 기억 장치는 이 셀프 리프레시 동작의 리프레시 타이밍의 시간 간격을 계시하기 위한 타이머 회로를 구비한다.
또한, 이 반도체 기억 장치는 외부로부터 주어진 어드레스 신호의 변화를 검출하는 펄스 신호를 생성하고, 이 펄스 신호를 트리거로 하여 리프레시 동작 및 리드·라이트 동작을 동일 사이클 내에서 행하도록 구성되어 있다. 또한, 본 발명에 있어서, 「리드·라이트 동작」은 「리프레시 동작」에 대립하는 개념으로서, 보통의 「리드 동작」 또는「라이트 동작」의 어느 하나를 의미한다.
도 3에, 본 실시의 형태에 관한 반도체 기억 장치의 전체 구성을 도시된다. 반도체 기억 장치는 메모리 셀 어레이(6)에 더하여, 이하의 회로 소자를 갖는다.
어드레스 신호(ADD)는 외부로부터 주어지는 어드레스 신호로서, 메모리 셀 어레이의 행을 지정하기 위한 행 어드레스와, 열을 지정하기 위한 열 어드레스를 포함하고 있다. 반도체 기억 장치는 어드레스 입력계(1)를 갖는다. 어드레스 입력계(1)는 외부로부터 입력되는 어드레스 신호(ADD)를 받고, 이 어드레스 신호(ADD)를 래치 하고, 내부 어드레스 신호(LADD)를 생성한다. 내부 어드레스 신호(LADD)는 이하, 「래치 어드레스 신호」라고 칭한다.
반도체 기억 장치는 또한 펄스 제너레이터(3)를 갖는다. 이 펄스 제너레이터(3)는 칩 실렉트 신호(/CS) 입력부에 접속되고 칩 실렉트 신호(/CS)의 입력을 받는 제 1의 입력부와, 어드레스 입력계(1)의 출력부에 접속되고, 어드레스 입력계(1)의 출력부로부터 출력된 래치 어드레스(LADD)의 입력을 받는 제 2의 입력부를 갖는다. 칩 실렉트 신호(/CS)가 활성 상태에 있는 경우에, 펄스 제너레이터(3)는 래치 어드레스(LADD)의 변화를 검출하고, 정의 원숏 펄스로 이루어지는 어드레스 변화 검출 신호(φATD)를 그 출력부로부터 출력한다. 이 칩 실렉트 신호(/CS)는 반도체 기억 장치의 동작 상태를 제어하기 위한 최상위의 제어 신호이다. 칩 실렉트 신호(/CS)가 하이 레벨 "H"인 때, 반도체 기억 장치는 스탠바이 상태로 되고, 로우 레벨 "L"인 경우에 액티브 상태로 된다.
반도체 기억 장치는 또한 리프레시 제어 회로(4)를 갖는다. 이 리프레시 제어 회로(4)는 라이트 이네이블 신호 입력부에 접속되고, 외부로부터 입력되는 라이트 이네이블 신호(/WE)를 받는 제 1의 입력부와, 펄스 제너레이터(3)의 출력부에 접속되고, 펄스 제너레이터(3)의 출력부로부터 출력된 어드레스 변화 검출 신호(φATD)의 입력을 받는 제 2의 입력부를 갖는다.
이 리프레시 제어 회로(4)는 리프레시 동작시에 메모리 셀 어레이의 행을 지정하기 위한 리프레시용의 어드레스(RADD)(이하, 「리프레시 어드레스」라고 칭함)를 생성하는 어드레스 카운터와, 리프레시의 시간 간격을 계시하기 위한 타이머 회로를 내장하고 있다. 이 리프레시 제어 회로(4)는 상술한 펄스 제너레이터(3)로부터 출력된 어드레스 변화 검출 신호(φATD)나, 외부로부터 주어지는 라이트 이네이블 신호(/WE)에 의거하여, 소정의 타이밍에서 리프레시 어드레스(RADD)를 자동적으로 발생하고, 그 제 1의 출력부로부터 출력한다. 리프레시 어드레스(RADD)는 범용의 DRAM에 있어서의 셀프·리프레시와 같은 리프레시 동작을 실현한다. 상술한 타이머 회로는 이 셀프·리프레시 동작의 시간 간격을 계시하기 위해 사용된다.
구체적으로는, 리프레시 제어 회로(4)는 외부로부터 최후의 액세스 요구가 있고 나서의 경과 시간을 계시하고, 그것이 소정의 리프레시 시간을 초과한 경우에 내부에서 셀프 리프레시를 기동시킨다. 펄스 제너레이터(3)로부터 어드레스 변화 검출 신호(φATD)로서 정의 펄스가 출력될 때마다, 타이머 회로는 리셋되고 계시를 재개한다. 또한, 타이머 회로는 리프레시 타이밍을 제어하기 위한 제 1및 제 2의 리프레시 제어 신호(REFA, REFB)를 생성하고, 각각 제 2 및 제 3의 출력부로부터 출력한다. 여기서, 제 1의 리프레시 제어 신호(REFA)는 외부로부터의 액세스 요구에 부수하여 리프레시를 행할지의 여부를 제어하기 위한 신호로서, 이 신호가 하이레벨 "H"이면 리프레시를 행하고, 로우 레벨 "L"이면 리프레시를 행하지 않는다. 한편, 제 2의 리프레시 제어 신호(REFB)는 셀프 리프레시 동작을 제어하기 위해 사용되는 신호이다. 즉, 리프레시 제어 신호(REFB)로서 부의 원숏 펄스가 발생된 경우에 셀프·리프레시가 기동한다.
반도체 기억 장치는 또한, 어드레스 멀티플렉서(MUX)(5)를 갖는다. 이 어드레스 멀티플렉서(MUX)(5)는 4개의 입력부와 하나의 출력부를 갖는다. 어드레스 멀티플렉서(MUX)(5)의 제 1의 입력부는 리프레시 제어 회로(4)의 제 1의 출력부에 접속되고, 리프레시 제어 회로(4)로부터 소정의 타이밍에서 자동적으로 출력된 리프레시 어드레스(RADD)의 입력을 받는다. 어드레스 멀티플렉서(MUX)(5)의 제 2의 입력부는 어드레스 입력계(1)의 출력부에 접속되고, 어드레스 입력계(1)의 출력부로부터 출력된 래치 어드레스(LADD)의 입력을 받는다. 어드레스 멀티플렉서(MUX)(5)의 제 3의 입력부는 리프레시 제어 회로(4)의 제 3의 출력부에 접속되고, 리프레시 제어 회로(4)로부터 출력된 제 2의 리프레시 제어 신호(REFB)의 입력을 받는다. 어드레스 멀티플렉서(MUX)(5)의 제 4의 입력부는 펄스 제너레이터(3)의 출력부에 접속되고, 펄스 제너레이터(3)의 출력부로부터 출력된 어드레스 변화 검출 신호(φATD)의 입력을 받는다.
어드레스 멀티플렉서(MUX)(5)는 어드레스 변화 검출 신호(φATD) 및 제 2의 리프레시 제어 신호(REFB)의 레벨에 따라, 래치 어드레스(LADD) 또는 리프레시 어드레스(RADD)를 선택하고, 이것을 어드레스(MADD)로서 출력부로부터 출력한다.
즉, 어드레스 변화 검출 신호(φATD)가 로우 레벨 "L"이며 또한 제 2의 리프레시 제어 신호(REFB)가 하이 레벨 "H"이면 , 어드레스 변화 검출 신호(φATD)의 상승으로부터 소정의 시간이 경과한 후에, 어드레스 멀티플렉서(MUX)(5)는 래치 어드레스(LADD)에 포함되는 행 어드레스를 선택하고, 이것을 어드레스(MADD)로서 출력한다. 또한, 어드레스 변화 검출 신호(φATD)가 하이 레벨 "H"인 경우, 또는 리프레시 제어 신호(REFB)가 로우 레벨 "L"인 경우에는 어드레스 변화 검출 신호(φATD)의 하강으로부터 소정의 시간이 경과한 후에, 어드레스 멀티플렉서(MUX)(5)는 리프레시 어드레스(RADD)를 선택하고, 이것을 어드레스(MADD)로서 출력한다.
다음에, 메모리 셀 어레이(6)는 범용의 DRAM과 마찬가지로, 하나의 데이터 기억용의 커패시터와 하나의 데이터 전송용의 트랜지스터와의 쌍으로 이루어지는 하나의 다이내믹형의 메모리 셀을 행렬상으로 배열하여 구성되고, 그 행방향에 워드선 및 열방향에 비트선(또는 비트선 쌍)이 배선되어 있고, 이들 워드선과 비트선과의 소정의 교차부에 상술한 메모리 셀이 배치되어 있다.
로우 디코더(7)는 어드레스 멀티플렉서(MUX)(5)의 출력부와 접속되고, 어드레스 멀티플렉서(MUX)(5)로부터 출력된 어드레스(MADD)의 입력을 받는다. 로우 이네이블 신호(RE)가 하이 레벨 "H"인 경우에, 로우 디코더(7)는 어드레스(MADD)를 디코드하고, 이 어드레스(MADD)로 지정된 행에 속하는 워드선을 하이 레벨 "H"로 구동한다.
칼럼 디코더(8)는 칼럼 이네이블 신호(CE)가 하이 레벨 "H"인 경우, 래치 어드레스(LADD)에 포함되는 열 어드레스를 디코드하고, 이 열 어드레스로 지정된 열에 속하는 비트선을 선택하기 위한 칼럼 선택 신호를 생성한다.
반도체 기억 장치는 또한, 센스 앰프·리셋 회로(9)를 갖는다. 이 센스 앰프·리셋 회로(9)는 도시를 생략한 센스 앰프, 칼럼 스위치, 및 프리차지 회로로 구성된다. 이 중, 칼럼 스위치는 칼럼 디코더(8)의 출력하는 칼럼 선택 신호로 지정된 센스 앰프와 버스(WRB)와의 사이를 접속한다. 센스 앰프는 센스 앰프 이네이블 신호(SE)가 하이 레벨 "H"에 있는 경우, 리드 동작시에는 비트선의 전위를 센스·증폭하여 버스(WRB)에 출력하고, 라이트 동작시에는 버스(WRB)에 공급된 기록 데이터를 메모리 셀에 기록한다. 프리차지 회로는 프리차지 이네이블 신호(PE)가 하이 레벨 "H"인 경우에, 비트선의 전위를 소정 전위, 예를 들면, 전원 전압(Vdd)의 1/2의 전위로 프리차지 한다. I/O 버퍼(입출력 버퍼)(10)는 제어 신호(CWO)의 레벨에 응하여 외부와의 사이에서 데이터의 입출력을 행한다.
반도체 기억 장치는 또한, R/W(Read/Write) 제어 회로(11)를 갖는다. R/W 제어 회로(11)는 칩 실렉트 신호 입력부, 라이트 이네이블 신호 입력부, 및 출력 이네이블 신호 입력부에 접속되는 제 1 내지 제 3의 입력부를 가지며, 외부로부터 입력되는 칩 실렉트 신호(/CS), 라이트 이네이블 신호(/WE) 및 출력 이네이블 신호(OE)를 받는다. 그리고, R/W 제어 회로(11)는 외부 입력된 치후 실렉트 신호(/CS), 라이트 이네이블 신호(/WE) 및 출력 이네이블 신호(0E)에 의거하여, 리드 동작 및 라이트 동작을 제어하기 위한 제어 신호(CWO)를 생성하고, 그 출력부로부터 출력한다. R/W(Read/Write) 제어 회로(11)의 출력부는 I/O 버퍼(10)의 제어부에 접속되고, 제어 신호(CWO)는 I/O 버퍼(10)의 제어부에 입력된다. I/O 버퍼(10)는 이 제어 신호(CWO)의 레벨에 의거하여 외부와의 사이에서 데이터의 입출력을 행한다.
반도체 기억 장치는 또한, 래치 제어 회로(12)를 갖는다. 이 래치 제어 회로(12)는 펄스 제너레이터(3)의 출력부에 접속되는 입력부를 가지며, 펄스 제너레이터(3)의 출력부로부터 출력된 어드레스 변화 검출 신호(φATD)의 입력을 받는다. 그리고, 이 래치 제어 회로(12)는 입력된 어드레스 변화 검출 신호(φATD)의 하강 에지를 트리거로 하여 정의 원숏 펄스로 이루어지는 래치 제어 신호(LC)를 발생하고, 그 출력부로부터 출력한다.
래치 제어 회로(12)의 출력부는 어드레스 입력계(1)의 제어부에 접속되고, 래치 제어 회로(12)의 출력부로부터 출력된 래치 제어 신호(LC)가 어드레스 입력계(1)의 제어부에 입력된다. 어드레스 입력계(1)는 이 입력된 래치 제어 신호(LC)에 의거하여, 외부 입력된 어드레스 신호(ADD)를 래치하여, 내부 어드레스 신호(LADD)를 생성한다.
반도체 기억 장치는 또한, 로우 제어 회로(13)을 갖는다. 이 로우 제어 회로(13)는 4개의 입력부와, 3개의 출력부를 갖는다. 로우 제어 회로(13)의 제 1의 입력부는 펄스 제너레이터(3)의 출력부에 접속되고, 펄스 제너레이터(3)의 출력부로부터 출력된 어드레스 변화 검출 신호(φATD)의 입력을 받는다. 로우 제어 회로(13)의 제 2의 입력부는 라이트 이네이블 신호 입력부에 접속되고, 외부 입력된 라이트 이네이블 신호(/WE)를 받는다. 로우 제어 회로(13)의 제 3의 입력부는 리프레시 제어 회로의 제 2의 출력부에 접속되고, 리프레시 제어 회로의 제 2의 출력부로부터 출력된 제 1의 리프레시 제어 신호(REFA)의 입력을 받다, 로우 제어 회로(13)의 제 4의 입력부는 리프레시 제어 회로의 제 3의 출력부에 접속되고, 리프레시 제어 회로의 제 3의 출력부로부터 출력된 제 2의 리프레시 제어 신호(REFB)의 입력을 받는다.
이 로우 제어 회로(13)는 상술한 제 1 및 제 2의 리프레시 제어 신호(REFA, REFB), 어드레스 변화 검출 신호(φATD), 및 라이트 이네이블 신호(/WE)에 의거하여, 로우 이네이블 신호(RE), 센스 앰프 이네이블 신호(SE), 프리차지 이네이블 신호(PE), 및 제어 신호(CC)를 생성하는 것이다.
로우 제어 회로(13)의 제 1의 출력부는 로우 디코더(7)에 접속되고, 로우 이네이블 신호(RE)를 출력한다. 로우 제어 회로(13)의 제 1의 출력부로부터 출력된 로우 이네이블 신호(RE)는 로우 디코더(7)에 입력되고, 로우 이네이블 신호(RE)가 하이 레벨 "H"인 경우에, 로우 디코더(7)는 어드레스(MADD)를 디코드하고, 이 어드레스(MADD)로 지정된 행에 속하는 워드선을 하이 레벨 "H"로 구동한다.
로우 제어 회로(13)의 제 2의 출력부는 센스 앰프·리셋 회로(9)에 접속되고, 센스 앰프 이네이블 신호(SE) 및 프리차지 이네이블 신호(PE)를 출력한다. 로우 제어 회로(13)의 제 2의 출력부로부터 출력된 센스 앰프 이네이블 신호(SE)는 센스 앰프·리셋 회로(9)를 구성하는 센스 앰프에 입력되고, 이 센스 앰프는 센스 앰프 이네이블 신호(SE)가 하이레벨 "H"에 있는 경우, 리드 동작시에는 비트선의 전위를 센스·증폭하여 버스(WRB)에 출력하고, 라이트 동작시에는 버스(WRB)에 공급된 기록 데이터를 메모리 셀에 기록한다.
로우 제어 회로(13)의 제 2의 출력부로부터 출력된 프리차지 이네이블 신호(PE)는 센스 앰프·리셋 회로(9)를 구성하는 프리차지 회로에 입력되고, 이 프리차지 회로는 프리차지 이네이블 신호(PE)가 하이 레벨 "H"인 경우에, 비트선의 전위를 소정 전위, 예를 들면, 전원 전압(VDD)의 1/2의 전위로 프리차지 한다.
또한, 로우 제어 회로(13)의 제 3의 출력부는 제어 신호(CC)를 출력한다.
반도체 기억 장치는 또한, 칼럼 제어 회로(14)를 갖는다. 이 칼럼 제어 회로(14)는 로우 제어 회로(13)의 제 3의 출력부에 접속된 입력부를 가지며, 로우 제어 회로(13)의 제 3의 출력부로부터 출력된 제어 신호(CC)의 입력을 받는다. 그리고, 칼럼 제어 회로(14)는 입력된 제어 신호(CC)에 의거하여, 칼럼 이네이블 신호(CE)를 생성하고, 그 출력부로부터 출력한다. 칼럼 제어 회로(14)의 출력부는 칼럼 디코더(8)에 접속되고, 칼럼 제어 회로(14)의 출력부로부터 출력한 칼럼 이네이블 신호(CE)는 칼럼 디코더(8)에 입력된다. 그리고, 이 칼럼 디코더(8)는 칼럼 이네이블 신호(CE)가 하이 레벨 "H"인 경우, 래치 어드레스(LADD)에 포함되는 열 어드레스를 디코드하고, 이 열 어드레스로 지정된 열에 속하는 비트선을 선택하기 위한 칼럼 선택 신호를 생성한다.
반도체 기억 장치는 또한, 부스트 전원(15)을 갖는다. 이 부스트 전원(15)은 로우 디코더(7)에 접속되고, 메모리 셀 어레이(6) 내의 워드선에 인가되는 승압 전위를 로우 디코더(7)에 공급한다. 로우 이네이블 신호(RE)가 하이 레벨 "H"인 경우에, 로우 디코더(7)는 디코드한 어드레스(MADD)로 지정된 행에 속하는 워드선을 부스트 전원(15)으로부터 공급된 승압 전위로 주어지는 하이 레벨 "H"로 구동한다.
반도체 기억 장치는 또한, 기판 전압 발생 회로(16)를 갖는다. 이 기판 전압 발생 회로(16)는 메모리 셀이 형성되어 있는 반도체 웰 영역 또는 반도체 기판에 접속되고, 기판 전압을 발생하고, 반도체 웰 영역 또는 반도체 기판에 인가한다.
반도체 기억 장치는 또한, 레퍼런스 전압 발생 회로(17)을 갖는다. 이 레퍼런스 전압 발생 회로(17)는 메모리 셀 어레이(6)나 센스 앰프·리셋 회로(9)에 접속되고, 레퍼런스 전압을 발생하고, 메모리 셀 어레이(6)나 센스 앰프·리셋 회로(9)에 레퍼런스 전압을 공급한다.
다음에, 도 4를 참조하여, 본 제 1의 실시예의 특징부를 이루는 리프레시 제어 회로(4)에 내장된 타이머 회로를 설명한다.
도 4에 도시된 타이머 회로는 리프레시 동작의 타이밍을 주기 위한 클록 신호를 발생한다. 해당 타이머 회로가 발생하는 클록 신호의 주기는 온도 의존성을 갖는다. 온도 의존성의 주기를 갖는 클록 신호를 발생하는 해당 타이머 회로는 도 1에 도시된 상술한 종래 기술에 관한 타이머 회로와는 그 회로 구성이 다르다.
즉, 도 4에 도시된 신규의 회로 구성은 도 1에 도시된 종래의 회로 구성에 있어서의 저항(RR) 대신에, 클록 신호의 주기에 온도 의존성을 부여하는 온도 의존성 부여 수단을 구비하고, 해당 타이머 회로가 발생하는 클록 신호의 주기에 온도 의존성을 준다. 타이머 회로가 발생하는 클록 신호의 주기는 타이머 회로의 전류 특성에 의존하기 때문에, 이 온도 의존성 부여 수단은 이 타이머 회로의 전류 특성에 온도 의존성을 부여하는 회로로 구성할 수 있다.
또한, 전류 특성에 온도 의존성을 부여하는 회로는 온도에 의존한 전류 특성을 갖는 정류 소자와 저항(R)과의 직렬 접속으로 구성할 수 있다. 그리고, 이 온도 의존 전류 특성을 갖는 정류 소자는 예를 들면, 온도 의존 전류 특성을 갖는 다이오드(D)로 구성할 수 있다.
따라서 본 실시예에 있어서는 온도 의존 전류 특성을 갖는 정류 소자를 온도 의존 전류 특성을 갖는 다이오드(D)로 구성하고, 온도 의존성 부여 수단을 온도 의존 전류 특성을 갖는 다이오드(D)와 저항(R)과의 직렬 접속으로 구성한다.
본 발명의 타이머 회로는 커런트 미러 회로, 이 커런트 미러 회로의 1차측 전류에 온도 의존성을 부여함과 함께, 커런트 미러 회로의 1차측의 부하로서 작용하는 온도 의존성을 부여하는 회로, 커런트 미러 회로의 2차측의 부하로서 작용하는 링오실레이터, 및 버퍼 회로(B)로 이루어진.
커런트 미러 회로의 1차측 전류에 온도 의존성을 부여함과 함께, 커런트 미러 회로의 1차측의 부하로서 작용하는 온도 의존성을 부여하는 회로는 온도에 의존한 전류 특성을 갖는 정류 소자로서의 다이오드(D)와 저항(R)과의 직렬 접속으로 이루어진다.
커런트 미러 회로는 3개의 n채널 MOS 트랜지스터(N1 내지 N3) 및 2개의 p채널 MOS 트랜지스터(P1, P2)로 구성된다. 커런트 미러 회로는 상술한 온도 의존성을 부여하는 회로를 구성하는 다이오드(D)와 저항(R)에 의해 직렬 접속으로 흐르는 온도 의존성 1차측 전류에 응하여 2차측 전류를 제어한다. 즉, 커런트 미러 회로의 2차측 전류도, 간접적으로 온도 의존성이 부여된다.
링오실레이터의 입력측은 커런트 미러 회로의 2차측에 접속되고, 커런트 미러 회로의 2차측의 부하로서 작용한다. 링오실레이터는 링 형상으로 접속된 3개의 인버터(I1 내지 I3)로 이루어진다. 인버터(I1 내지 I3)의 출력부에는 지연용의 용량(C1 내지 C3)이 각각 접속되어 있다. 버퍼 회로(B)의 입력부는 인버터(I3)의 출력부와 접속되고, 인버터(I3)로부터 출력된 발진 신호의 입력을 받고, 클록 신호(CLK)를 출력한다. 이하의 설명에서는 이 클록 신호(CLK)의 주기를 「타이머 주기」라고 칭한다.
다이오드(D)의 애노드는 외부로부터 공급되는 전원(VDD)에 접속된다. 한편, 다이오드(D)의 캐소드는 저항(R)을 통하여 n채널 MOS 트랜지스터(N1)의 드레인과 접속된다. 다이오드(D)의 순방향의 장벽 전위(Vf)는 온도가 1℃ 상승하면 2mV만큼 감소하고, 그 정도만큼 다이오드(D)의 순방향 전류가 증가하는 특성, 즉 정의 온도 특성을 갖는다. 저항(R)은 다이오드(D)의 순방향 전류의 값을 적절하게 억제하기 위한 부하로서 기능하는 것으로서, 도 1에 도시된 종래 기술의 타이머 회로가 구비된 저항(RR)에 상당한다.
상술한 바와 같이, 다이오드(D)는 온도에 의존한 전류 특성을 갖는 정류 소자로서 작용한다. 그리고, 온도 의존성을 부여하는 회로는 이 다이오드(D)와 저항(R)으로 구성하고, 커런트 미러 회로는 n채널 MOS 트랜지스터(N1 내지 N3)와 p채널 MOS 트랜지스터(P1, P2)로 구성하다. 따라서, 온도 의존성을 부여하는 회로 및 커런트 미러 회로는 온도 의존성을 갖는 1차측 전류에 응하여, 간접적으로 온도 의존성이 부여된 전원 전류를 2차측에 발생하는 전원 회로를 구성한다.
또한, 인버터(I1 내지 I3)와, 용량(C1 내지 C3)과, 버퍼 회로(B)는 상기 전원 회로로부터 간접적으로 온도 의존성이 부여된 전원 전류의 공급을 받고, 클록 신호(CLK)를 발생하는 클록 발생 회로를 구성한다.
상술한 회로 구성은 한 예에 지나지 않고, 따라서 이것에 한정되는 것이 아니라, 회로가 이하의 구성을 갖는 것이 바람직하다.
즉, 본 발명에 관한 타이머 회로는 온도 의존성이 부여된 전원 전류를 발생하는 전원 회로와, 이 전원 회로의 출력측에 접속되고, 온도에 의존한 주기를 갖는 클록 신호(CLK)를 발생하는 클록 발생 회로로 구성된다. 여기에서 전원 회로는 온도 의존성을 가지며, 온도 상승에 수반하여 그 전원 전류를 증가시켜서 클록 주기, 즉 타이머 주기를 감소시키고, 또는 온도 하강에 수반하여 전원 전류를 감소시켜서 클록 주기, 즉 타이머 주기를 증가시킨다.
그리고, 이 전원 회로는 커런트 미러 회로와, 커런트 미러 회로의 1차측에 접속되고, 온도 의존성을 갖는 1차측 전류를 커런트 미러 회로에 공급하는 온도 의존성을 부여하는 회로로 이루어지고, 온도 의존성을 갖는 1차측 전류에 응하여, 간접적으로 온도 의존성이 부여된 전원 전류를 2차측에 발생한다.
또한, 이 온도 의존성을 부여하는 회로는 일정한 온도 의존성, 즉 일정한 온도 특성을 갖는 회로로 구성할 수 있다. 예를 들면, 온도에 의존한 전류 특성을 갖는 정류 소자와 저항(R)과의 직렬 접속으로 구성할 수 있다.
또한, 이 온도에 의존한 전류 특성을 갖는 정류 소자는 온도에 의존한 전류 특성을 나타내는 하나 또는 복수의 직렬 접속한 다이오드(D)로 구성할 수 있다.
한편, 클록 발생 회로는 전원 회로의 출력측, 즉 커런트 미러 회로의 2차측에 접속되고, 커런트 미러 회로의 2차측의 부하로서 작용하는 링오실레이터와, 이 링오실레이터의 출력측에 접속되고, 온도에 의존한 주기를 갖는 클록 신호(CLK)를 발생하는 버퍼 회로(B)로 구성할 수 있다.
커런트 미러 회로, 링오실레이터 및 버퍼 회로(B)의 회로 구성은 도 1에 도시된 상술한 종래 기술에 관한 타이머 회로의 회로 구성과 동일하지만, 본 발명의 주제의 하나가 온도 의존성의 주기를 갖는 클록 신호를 발생하는 타이머 회로에 있기 때문에, 이하, 다시 설명한다.
상술하는 커런트 미러 회로를 구성하는 n채널 MOS 트랜지스터(N1 내지 N3)의 소스는 함께 접지된다. 이들 n채널 MOS 트랜지스터(N1 내지 N3)의 게이트는 n채널 MOS 트랜지스터(N1)의 드레인과 접속된다. n채널 MOS 트랜지스터(N1)의 드레인은 상기 저항(R)을 통하여 다이오드(D)의 캐소드에 접속된다. n채널 MOS 트랜지스터(N3)의 드레인은 인버터(I1 내지 I3)의 각각의 그라운드 노드에 접속되어 있다. 여기서, n채널 MOS 트랜지스터(N1)와 n채널 MOS 트랜지스터(N2)의 상호 컨덕턴스(gm1, gm2)는 함께 동등하다. n채널 MOS 트랜지스터(N3)의 상호 컨덕턴스(gm3)는 인버터(I1 내지 I3)에 그라운드 전위를 주도록 적절한 값으로 설정된다. 이 신규의 회로 구성에서는 n채널 MOS 트랜지스터(N3)의 상호 컨덕턴스(gm3)는 n채널 MOS 트랜지스터(N1)의 정수배로 한다. n채널 MOS 트랜지스터(N1, N3)는 인버터(I1 내지 I3)에 그라운드 전위를 공급하는 커런트 미러 회로를 형성하고 있다.
한편, p채널 MOS 트랜지스터(P1, P2)의 소스는 함께 전원에 접속된다. p채널MOS 트랜지스터(P1, P2)의 게이트는 p채널 MOS 트랜지스터(P1)의 드레인에 접속된다. p채널 MOS 트랜지스터(P2)의 드레인은 인버터(I1 내지 I3)의 각각의 전원 노드에 접속된다. p채널 MOS 트랜지스터(P1)의 드레인은 상술한 n채널 MOS 트랜지스터(N2)의 드레인에 접속되어 있다. 여기서, p채널 MOS 트랜지스터(P2)의 상호 컨덕턴스(gm5)는 인버터(I1 내지 I3)에 전원 전위를 주도록 적절한 값으로 설정되고, p채널 MOS 트랜지스터(P1)의 상호 컨덕턴스(gm4)는 p채널 MOS 트랜지스터(P2)의 정치배로 한다. p채널 MOS 트랜지스터(P1, P2)는 상술한 n채널 MOS 트랜지스터(N2)를 1차측의 부하로서, 인버터(I1 내지 I3)에 전원 전위를 공급하는 커런트 미러 회로를 형성한다.
다음에, 본 제 1의 실시예의 동작에 관해, 도 4에 도시된 타이머 회로의 동작을 상세히 설명한 후, 이 타이머 회로를 내장하는 도 3에 도시된 반도체 기억 장치의 동작을 개략적으로 설명한다.
(1) 타이머 회로의 동작
도 4에 있어서, 외부로부터 전원(VDD)가 공급되면, 다이오드(D), 저항(R) 및 n채널 MOS 트랜지스터(N1)로 이루어지는 직렬 회로에 1차측 전류가 흐른다. 이 때, 전원 전압(VDD)이 일정하면, 이 직렬 회로를 흐르는 전류는 이하 설명하는 바와 같이, 다이오드(D)의 순방향 전류의 특성 곡선과, 저항(R) 및 n채널 MOS 트랜지스터(N1)로 이루어지는 부하 회로의 부하선으로부터 일의적으로 결정된다.
도 5에, 다이오드(D)의 특성 곡선(CD1 내지 CD3)과, 상술한 부하 회로의 부하선(CL)을 도시된다. 동 도면에 있어서, 횡축은 전원 전압(VDD)을 나타내고, 종축은 다이오드(D), 저항(R), n채널 MOS 트랜지스터(N1)를 흐르는 전류를 나타낸다. 또한, 특성 곡선(CD1, CD2, CD3)은 각각 고온시, 상온시, 저온시의 것으로서, 「r」은 저항(R)과 n채널 MOS 트랜지스터(N1)와의 합성 저항을 나타낸다. 다이오드(D), 저항(R), n채널 MOS 트랜지스터(N1)를 흐르는 1차측 전류는 다이오드(D)의 특성 곡선(CD1 내지 CD3)과, 부하선(CL)과의 교점으로부터 구하여진다. 도 5에 도시된 예에서는 저온시에는 전류(i1), 상온시에는 전류(i2), 고온시에는 전류(i3)가 구해지고, 온도가 높아질수록, 다이오드(D)을 흐르는 전류, 즉 상술한 1차측 직렬 회로를 흐르는 전류가 증가한다.
이상에 의해, 온도에 응하여 상술한 1차측 직렬 회로를 흐르는 전류가 일의적으로 정하여진다.
다음에, n채널 MOS 트랜지스터(N1 내지 N3)의 게이트에는 저항(R)과 n채널 MOS 트랜지스터(N1)과의 접속점에 나타나는 전압이 공통으로 인가되기 때문에, 이들 n채널 MOS 트랜지스터(N1 내지 N3)에 각각 흐르는 전류의 비는 이들 트랜지스터의 상호 컨덕턴스(gm)에 의해 정하여진다. 이 예에서는 n채널 MOS 트랜지스터(N2)의 상호 컨덕턴스(gm2)는 상술한 n채널 MOS 트랜지스터(N1)의 상호 컨덕턴스(gm1)와 동등하기 때문에, n채널 MOS 트랜지스터(N2)에는 n채널 MOS 트랜지스터(N1)에 흐르는 전류와 거의 동등한 전류가 흐른다. 또한, n채널 MOS 트랜지스터(N3)의 상호 컨덕턴스(gm3)는 n채널 MOS 트랜지스터(N1)의 상호 컨덕턴스(gm1)의 정수배이기 때문에, n채널 MOS 트랜지스터(N3)에는 n채널 MOS 트랜지스터(N1)에 흐르는 전류의 정수배의 전류가 흐른다.
한편, p채널 MOS 트랜지스터(P1)와 n채널 MOS 트랜지스터(N2)는 직렬로 접속되어 있기 때문에, p채널 MOS 트랜지스터(P1)에 흐른 전류는 n채널 MOS 트랜지스터(N2)에 흐르는 전류와 같고, 따라서 p채널 MOS 트랜지스터(P1)에 흐르는 전류는 n채널 MOS 트랜지스터(N1)에 흐르는 전류와 같다. 또한, p채널 MOS 트랜지스터(P2)의 상호 컨덕턴스(gm2)는 p채널 MOS 트랜지스터(P1)의 정수배이기 때문에, p채널 MOS 트랜지스터(P2)에는 p채널 MOS 트랜지스터(P1)에 흐르는 전류의 정수배, 즉 n채널 MOS 트랜지스터(N1)에 흐르는 전류의 정수배의 전류가 흐른다. 이들 p채널 MOS 트랜지스터(P2) 및 n채널 MOS 트랜지스터(N3)를 흐르는 전류는 인버터(I1 내지 I3)의 동작 전류로 된다.
다음에, 인버터(I1 내지 I3)로 이루어지는 링오실레이터는 상술한 p채널 MOS 트랜지스터(P2) 및 n채널 MOS 트랜지스터(N3)를 통하여 전원 전류가 공급되어 동작하고, 후단측의 인버터(I3)로부터 발진 신호(부호 없음)를 출력한다. 이 발진 동작의 과정에 있어서, 각 인버터는 출력부에 접속된 용량(C1 내지 C3)을 구동하여 후단측의 인버터에 신호를 출력한다. 버퍼 회로(B)는 인버터(I3)로부터 출력된 발진 신호를 받고 클록 신호(CLK)를 출력한다. 이하의 설명에 있어서, 이 클록 신호(CLK)의 주기를 「타이머 주기」라고 칭한다.
인버터(I1 내지 I3)로 이루어지는 링오실레이터의 발진 주기(즉, 타이머 주기)는 각 인버터가 후단측의 인버터에 신호를 출력할 때의 용량(C1 내지 C3)의 충방전 시간으로 정하여진다. 이 충방전 시간은 각 인버터의 구동 전류에 의존하고, 이 구동 전류가 클수록, 용량의 충방전 시간이 짧아지고, 링오실레이터의 발진 주기가 짧아진다. 이 타이머 회로에서는 링오실레이터를 구성하는 인버터(I1 내지 I3)는 p채널 MOS 트랜지스터(P2) 및 n채널 MOS 트랜지스터(N3)를 통하여 동작 전류가 공급되기 때문에, 이들의 트랜지스터를 흐르는 전류를 제어함으로써, 용량(C1 내지 C3)의 충방전 시간이 제어되어, 타이머 주기가 제어된다.
여기서, 상술한 바와 같이, p채널 MOS 트랜지스터(P2) 및 n채널 MOS 트랜지스터(N3)를 흐르는 전류는 n채널 MOS 트랜지스터(N1)를 흐르는 전류의 정수배이고, 이 n채널 MOS 트랜지스터(N1)를 흐르는 전류는 상술한 다이오드(D)의 온도 특성의 영향을 받고, 타이머 주기에 다이오드(D)의 온도 특성이 반영된다. 구체적으로는, 온도가 높아질수록, 다이오드(D)을 흐르는 전류(즉, n채널 MOS 트랜지스터(N1)를 흐르는 전류)가 증가하기 때문에, p채널 MOS 트랜지스터(P2) 및 n채널 MOS 트랜지스터(N3)를 통하여 인버터(I1 내지 I3)에 공급되는 전류가 증가한다. 이 결과, 링오실레이터의 발진 주기가 짧아지고, 타이머 주기가 짧아진다. 역으로, 온도가 낮아질수록, 다이오드(D)를 흐르는 전류가 감소하고, 타이머 주기가 감소한다.
다음에, 상술한 타이머 회로에 있어서의 타이머 주기의 설정 방법을 설명한다.
도 6에, 본 실시의 형태에 관한 타이머 회로가 발생하는 클록 신호(CLK)의 타이머 주기의 온도 특성을 도시된다. 상술한 바와 같이, 이 타이머 회로가 발생하는 타이머 주기는 온도의 상승에 수반하여 감소하는 경향을 나타내기 때문에, 고온측에서 리프레시의 시간 간격이 짧아진다. 또한, 메모리 셀에 의한 데이터 보존 특성은 온도가 높을수록 엄하게 된다. 그래서, 이 타이머 회로가 발생하는 클록신호(CLK)의 타이머 주기를 설정하는 경우, 온도에 관한 워스트 조건하, 즉 고온에서, 필요한 리프레시 시간 간격을 얻을 수 있도록, 예를 들면 인버터(I1 내지 I3)의 회로 정수나 용량(C1 내지 C3)의 값 등에 의해 인버터(I1 내지 I3)로 이루어지는 링오실레이터의 발진 주기를 조정하고, 타이머 주기를 설정한다. 이로써, 사양상의 전 동작 온도 범위에 있어서 리프레시 동작이 보장된다. 이와 같이, 클록 신호(CLK)의 타이밍의 온도 의존성은 해당 반도체 기억 장치가 갖는 메모리 셀의 데이터 보존 특성과 상관을 갖는 것으로 되어 있다.
또한, 메모리 셀의 데이터 보존 특성은 전원 전압에도 의존하는 경향을 가지며, 본 실시의 형태에 관한 타이머 회로도 전원 전압에 의존하는 경향을 갖는다. 그래서, 메모리 셀의 데이터 보존 특성의 전원 전압 의존성에 응하여 타이머 주기를 조정하기 위한 기능을 타이머 회로에 주는 것도 가능하다. 이것에 관해서는 제 6의 실시예에서 기술한다.
이상 설명한 바와 같이, 셀프·리프레시 시에는 타이머 회로로부터 출력되는 클록 신호(CLK)의 타이머 주기에 의거하여 리프레시의 시간 간격이 규정되고, 내부에서 자동적으로 리프레시가 행하여진다. 이 타이머 회로에 의하면, 다이오드(D)의 온도 특성을 반영시켜서 인버터(I1 내지 I3)에 공급되는 전원 전류를 제어하기 때문에, 온도에 응하여 타이머 주기를 제어하는 것이 가능하게 된다. 따라서 고온의 워스트 조건하에서 타이머 주기를 감소시키고, 상온 및 저온시에 타이머 주기를 증가시킬 수 있고, 메모리 셀의 홀드 특성의 온도 의존성에 응하여 타이머 주기를 적절하게 설정하는 것이 가능하게 된다.
(2) 반도체 기억 장치의 전체 동작에 관해
다음에, 상술한 타이머 회로를 내장한 반도체 기억 장치의 동작을 설명한다.
외부로부터의 액세스가 없는 경우(어드레스의 변화가 없는 경우), 이 반도체 기억 장치는 정기적으로 셀프·리프레시 동작을 행하면서, 메모리 셀 내의 데이터를 보존한다. 이 셀프·리프레시 동작은 리프레시 제어 회로(4)의 제어하에, 상술한 타이머 회로로부터 출력되는 클록 신호(CLK)의 주기, 즉 타이머 주기에 응한 시간 간격으로 행하여진다. 이 때, 온도가 변화하면, 상술한 바와 같이, 다이오드(D)의 온도 특성에 따라 타이머 주기가 변화하고, 리프레시 동작의 시간 간격이 온도에 의존하여 조정된다. 이로써, 온도에 응한 최적의 시간 간격으로 셀프·리프레시가 행하여진다.
또한, 외부로부터 액세스가 있은 경우, 예를 들면, 어드레스의 변화가 있은 경우에는 이 반도체 기억 장치는 상술한 셀프·리프레시 동작과는 별도로, 리드·라이드 동작과 동일 사이클 내에서 리프레시를 행한다. 이 동작 모드에서의 리프레시는 어드레스의 변화를 검출하고 행하여지는 것으로, 상술한 타이머 주기로 규정되는 셀프·리프레시와는 별도로 행하여진다. 따라서 본 발명에 관한 상술한 타이머 회로의 동작과는 직접적으로는 관련되지 않는다.
이하, 참고로, 외부로부터 액세스가 있은 경우의 동작을 설명한다.
우선, 어떤 시각에서 어드레스 신호(ADD)가 변화하면, 이 어드레스(ADD)가 어드레스 입력계(1)에 받아들여지고, 래치 어드레스(LADD)로서 출력된다. 펄스 제너레이터(3)를 구성하는 어드레스 변화 검출 회로(도시 없음)는 어드레스(LADD)의변화를 검출하고 어드레스 변화 검출 신호(φATD)를 출력한다. 어드레스 멀티플렉서(5)는 어드레스 변화 검출 신호(φATD)를 받으면, 우선 리프레시 어드레스(RADD)를 어드레스(MADD0)로서 선택한다. 그리고, 어드레스 변화 검출 신호(φATD)의 상승 에지를 기점으로 하는 소정의 타이밍에서, 어드레스(MADD)(리프레시 어드레스(RADD))로 지정된 워드선이 구동되고, 일련의 리프레시 동작이 행하여진다.
이 후, 어드레스 멀티플렉서(5)는 어드레스(MADD0)로서 래치 어드레스(LADD0)를 선택한다. 그리고, 어드레스 변화 검출 신호(φATD)의 하강 에지를 기점으로 하는 소정의 타이밍에서 래치 제어 신호(LC)가 활성화 된다. 래치(103)는 래치 제어 신호(LC)에 의거하여, 이 시점에서의 어드레스(ADD)의 값을 래치한다. 이 후, 래치 제어 신호(LC)의 상승 에지를 기점으로 하는 소정의 타이밍에서, 어드레스(MADD)(래치 어드레스(LADD))로 지정되는 워드선이 구동되고, 일련의 리드·라이트 동작이 행하여진다. 이와 같이, 이 반도체 기억 장치에서는 어드레스가 변화한 경우, 셀프·리프레시와는 별도로, 리드·라이트 동작과 동일 사이클 내에서, 어드레스의 변화를 받아서 프레시 동작이 행하여진다.
제 2의 실시예
이하, 본 제 2의 실시예를 설명한다.
상술한 제 1의 실시예에서는 다이오드(D)의 온도 특성에 의해, 도 6에 도시된 타이머 주기의 온도 특성선의 경사, 즉 온도에의 의존성이 일의적으로 결정된다. 따라서 고온측에서 리프레시 동작이 보장되도록 인버터(I1 내지 I3)의 회로 정수나 용량(C1 내지 C3)의 값을 결정하더라도, 상온이나 저온측에서의 리프레시의 시간 간격이 적절히 설정된다고는 한정할 수 없다. 그해서, 전체 온도 범위에 걸쳐서 리프레시의 시간 간격을 적절하게 설정하기 위해서는 타이머 주기의 특성선의 경사를 변화시키는 기능을 또한 갖는 것이 바람직하다.
본 제 2의 실시예에 관한 타이머 회로는 이러한 사실에 의거한 것으로서, 온도 의존성이 부여된 전원 전류를 발생하는 전원 회로와. 이 전원 회로의 출력측에 접속되고, 온도에 의존한 주기를 갖는 클록 신호(CLK)를 발생하는 클록 발생 회로로 구성된다. 여기서, 전원 회로는 온도 의존성을 가지며, 온도 상승에 수반하여 그 전원 전류를 증가시켜서 클록 주기, 즉 타이머 주기를 감소시키고, 또는 온도 하강에 수반하여 전원 전류를 감소시켜서 클록 주기, 즉 타이머 주기를 증가시킨다.
그리고, 이 전원 회로는 커런트 미러 회로와, 커런트 미러 회로의 1차측에 접속되고, 온도 의존성을 갖는 1차측 전류를 커런트 미러 회로에 공급하는 온도 의존성을 부여하는 회로로 이루어지고, 온도 의존성을 갖는 1차측 전류에 응하여, 간접적으로 온도 의존성이 부여된 전원 전류를 2차측에 발생한다.
또한, 이 온도 의존성을 부여하는 회로는 가변의 온도 의존성, 즉 가변의 온도 특성을 갖는 회로로 구성할 수 있다. 온도 의존성을 부여하는 회로는 온도 의존성, 즉 온동 특성을 제어 가능한 회로 구성으로 함으로써, 이 온도 의존성을 부여하는 회로에 타이머 주기의 온도 특성선의 경사를 변화시키는 기능을 부가한다. 따라서, 이 온도 의존성을 부여하는 회로는 온도 특성 변경 회로로 구성할 수 있다.따라서, 고온측의 리프레시 동작을 우선적으로 보장하도록 타이머 주기를 설정한 경우라도, 상온이나 저온측에서도 적절한 리프레시의 시간 간격을 얻는 것이 가능하게 된다.
이 온도 특성 변경 회로의 회로 구성은 회로가 온도 특성을 변경하는 기능을 갖는 한 한정할 필요는 없다. 회로 구성의 한 예로서, 커런트 미러 회로의 1차측에 직렬 접속되는 복수개의 다이오드(D) 중, 실제로 정류 소자로서 작용시키는 다이오드의 수를 가변으로 할 수 있다. 다이오드(D)의 수를 가변으로 하기 위한 회로 구성은 그 기능을 갖는 한 한정할 필요는 없지만, 한 예로서, 스위칭 소자를 각 다이오드(D)에 병렬로 접속하고, 커런트 미러 회로의 1차측 전류의 경로를 가변으로 함으로써, 전류 경로상에 있는 다이오드(D)의 수를 변경하도록 구성할 수 있다.
한편, 클록 발생 회로는 제 1의 실시 형태와 같은 회로 구성으로 할 수 있다. 즉, 클록 발생 회로는 전원 회로의 출력측, 즉 커런트 미러 회로의 2차측에 접속되고, 커런트 미러 회로의 2차측의 부하로서 작용하는 링오실레이터와, 이 링오실레이터의 출력측에 접속되고, 온도에 의존한 주기를 갖는 클록 신호(CLK)를 발생하는 버퍼 회로(B)로 구성할 수 있다.
본 제 2의 실시예에 관한 타이머 회로의 회로 구성의 한 예를 이하 나타낸다. 상술한 도 4에 도시된 제 1의 실시예에 관한 구성에 있어서, 다이오드(D) 대신에, 도 7(a)에 도시된 온도 특성 변경 회로를 구비한다. 이 온도 특성 변경 회로는 퓨즈 회로(H)와, 게이트 회로(G)와, n채널 MOS 트랜지스터(N4 내지 N6)와, 다이오드(D1 내지 D3)로 구성된다. 여기서, 퓨즈 회로(H)는 전원(VDD)과 접지와의 사이에직렬 접속된 저항(R1)및 퓨즈(F1)와, 마찬가지로 전원(VDD)과 접지와의 사이에 직렬 접속된 저항(R2) 및 퓨즈(F2)로 구성된다.
또한, 게이트 회로(G)는 부논리 및 정논리의 입력부를 갖는 논리곱 게이트(G1, G3)와, 부논리의 입력부만을 갖는 논리곱 게이트(G2)와, 논리합 게이트(G4, G5)로 구성된다. 논리곱 게이트(G1)의 부논리 입력부는 저항(R2)과 퓨즈(F2)와의 접속 노드(ND2)에 접속되고, 그 정논리 입력부는 저항(R1)과 퓨즈(F1)와의 접속 노드(ND1)에 접속된다. 논리곱 게이트(G2)의 각 부논리 입력부는 접속 노드(ND1, ND2)에 각각 접속된다. 논리곱 게이트(G3)의 정논리 입력부는 접속 노드(ND2)에 접속되고, 그 부논리 입력부는 접속 노드(ND1)에 접속된다. 논리합 게이트(G4)의 입력부에는 상술한 논리곱 게이트(G1 내지 G3)의 각 출력부가 접속되고, 논리합 게이트(G5)의 입력부에는 상술한 논리곱 게이트(G2, G3)의 각 출력부가 접속된다. 논리합 게이트(G4, G5) 및 논리곱 게이트(G3)의 각 출력 신호는 이 게이트 회로(G)의 출력 신호로 된다.
또한, 다이오드(D1 내지 D3)는 전원(VDD)과 도 4에 도시된 저항(R)과의 사이에 직렬 접속되어 있다. 즉, 다이오드(D1)의 애노드는 전원(VDD)에 접속되고, 다이오드(D2)의 애노드는 다이오드(D1)의 캐소드에 접속되고, 다이오드(D3)의 애노드는 다이오드(D2)의 캐소드에 접속되고, 이 다이오드(D3)의 캐소드는 저항(R)의 일단측에 접속되어 있다. n채널 MOS 트랜지스터(N4 내지 N6)는 그 전류 경로가 다이오드(D1 내지 D3)에 대해 각각 병렬 접속되어 있다. 이들 n채널 MOS 트랜지스터(N4 내지 N6)에는 상술한 게이트 회로(G)를 구성하는 논리합 게이트(G4), 논리합게이트(G5), 논리곱 게이트(G3)의 출력부가 각각 접속되어 있다. 이들 n채널 MOS 트랜지스터(N4 내지 N6)는 다이오드(D1 내지 D3)의 바이패스 경로를 구성한다.
다음에, 온도 특성 변경 회로의 동작을 설명한다.
이 온도 특성 변경 회로에 의하면, 퓨즈(F1, F2)를 선택적으로 절단함으로써, 다이오드(D1 내지 D3)의 각 바이패스 상태가 제어되고, 외관상, 다이오드의 접속 개수가 변경된다. 구체적으로는, 퓨즈(F1, F2)의 어느것도 절단하지 않은 경우, 접속 노드(ND1, ND2)에는 퓨즈(F1, F2)를 통하여 접지 전위가 나타난다. 이 경우, 논리곱 게이트(G1 내지 G3) 중, 논리곱 게이트(G2)만이 하이 레벨 "H"의 신호를 출력한다. 이 결과, 논리합 게이트(G4, G5)가 출력 신호를 받는 n채널 MOS 트랜지스터(N4, N5)가 도통 상태로 된다. 따라서 다이오드(D1, D2)가 바이패스 되고, 외관상의 다이오드의 접속 개수는 하나로 된다. 즉, 다이오드(D3)만이 정류 소자로서 작용한다.
또한, 퓨즈(F1)만을 절단한 경우, 접속 노드(ND1)에는 저항(R1, R2)을 통하여 전원(VDD)의 전위가 나타나고, 접속 노드(ND2)에는 퓨즈(F2)를 통하여 접지 전위가 나타난다. 이 경우, 논리곱 게이트(G1 내지 G3) 중, 논리곱 게이트(G1)의 출력 신호만이 하이 레벨 "H"로 되고, 논리합 게이트(G4)의 출력 신호가 게이트에 주어지는 n채널 MOS 트랜지스터(N4)만이 도통한다. 이 결과 다이오드(D1)가 바이패스 되고, 외관상의 다이오드의 접속 개수는 2개로 된다. 즉, 다이오드(D2, D3)가 정류 소자로서 작용한다.
또한, 퓨즈(F2)만을 절단한 경우, 접속 노드(ND2)에는 저항(R2)을 통하여 전원(VDD)의 전위가 나타나고, 접속 노드(ND1)에는 퓨즈(F1)를 통하여 접지 전위가 나타난다. 이 경우, 논리곱 게이트(G1 내지 G3) 중, 논리곱 게이트(G3)의 출력 신호만이 하이 레벨 "H"로 되고, 논리합 게이트(G4, G5)의 각 출력 신호가 게이트에 주어지는 n채널 MOS 트랜지스터(N4, N5)와, 논리곱 게이트(G3)의 출력 신호가 게이트에 주어지는 n채널 MOS 트랜지스터(N6)가 도통한다. 이 결과, 다이오드(D1 내지 D3)가 바이패스 되고, 외관상의 다이오드의 접속 개수는 0개로 된다. 다이오드(D1 내지 D3)의 어느것도 정류 소자로서 작용하지 않는다.
또한, 퓨즈(F1, F2)를 함께 절단한 경우, 접속 노도(ND1, ND2)에는 저항(R1, R2)을 통하여 전원(VDD)의 전위가 나타난다. 이 경우, 논리곱 게이트(G1 내지 G3)의 출력 신호가 어느 것이나 로우 레벨 "L"로 된다. 이 결과, n채널 MOS 트랜지스터(N4 내지 N6)의 어느것도 도통하지 않고, 외관상의 다이오드의 접속 개수는 3개로 된다. 즉, 모든 다이오드(D1 내지 D3)가 정류 소자로서 작용한다.
이와 같이 퓨즈(F1, F2)를 선택적으로 절단함으로써, 다이오드의 접속 수가 0개로부터 3개의 사이에서 임의의 개수로 변경하는 것이 가능하게 된다.
도 7(a)에 도시된 온도 특성 변경 회로에 의하면, 퓨즈를 절단하지 않은 초기의 상태에서, 다이오드의 접속 개수를 하나로 하고, 퓨즈를 선택적으로 절단함으로써, 0개, 2개, 3개의 어느 하나를 선택할 수 있고, 하나를 기준으로 하여 다이오드의 접속 개수를 증감시킬 수 있다. 따라서, 리프레시의 시간 간격이 짧은 경우와 긴 경우의 양쪽에 대처할 수 있다.
또한, 이 예에서는 3개의 다이오드(D1 내지 D3)를 마련하고, 이들을 선택적으로 바이패스 하였지만, 다이오드의 배치 수는 임의로서, 예를 들면 5개의 다이오드를 직렬 접속하여 마련하여 두고, 이들을 선택적으로 바이패스하는 것으로 하여도 좋다. 또한, 퓨즈를 절단하지 않는 상태에 있어서, 외관상의 다이오드의 접속 개수도 임의로 설정하여도 좋다.
상술한 도 7(a)에 도시된 예에서는 다이오드의 외관상의 접속 개수를 증감하는 것이 가능하지만, 다이오드의 접속 수를 증가할 뿐의 변경이 요구되는 경우, 도 7(b)에 예시한 바와 같이 구성할 수 있다. 다이오드(D1 내지 D3)의 바이패스를 구성하는 3개의 퓨즈(F10 내지 F30)를 각 다이오드(D1 내지 D3)에 병렬 접속할 수 있다. 이 경우, 초기 상태에서 외관상의 다이오드의 접속 수를 1개로 하는 경우, 예를 들면 퓨즈(F20, F30)만을 마련하고, 퓨즈(F10)을 처음부터 마련하지 않는 것이 바람직하다.
이 예에서는 절단된 퓨즈와 병렬로 접속된 다이오드의 개수가 외관상의 다이오드의 접속 개수로 된다. 예를 들면, 퓨즈(F10)만을 절단하면, 접속 개수는 1개(다이오드(D1))로 되고, 퓨즈(F10, F20)를 절단하면 접속 개수가 2개(다이오드(D1, D2))로 된다. 이 예에서는 3개의 다이오드를 마련하였지만, 물론 이에 한정되는 것이 아니라, 필요로 하는 개수의 다이오드와 퓨즈를 마련하는 것이 바람직하다.
다음에, 외관상의 다이오드의 접속 개수와 타이머 주기의 온도 특성의 경사와의 관계를 설명한다. 상술한 바와 같이, 온도가 1℃만큼 변화하면, 다이오드의 장벽 전위(Vf)가 2mV만큼 변화하기 때문에, 예를 들면 2개의 다이오드를 직렬 접속하면, 외관상, 1℃의 온도 변화에 대해 장벽 전위(Vf)가 4mV만큼 변화하는 것으로된다. 즉, 다이오드의 접속 개수를 변경함으로써, 1℃당의 장벽 전위(Vf)의 변화분을 선택할 수 있다. 장벽 전위(Vf)가 변화하면, 다이오드를 흐르는 전류가 변화하고, 또한 다이오드의 접속 수가 증가할수록, 1℃당의 순방향 전류의 변화분이 증가하는 경향을 나타낸다. 따라서, 퓨즈(F1, F2)를 선택적으로 절단하여 다이오드의 접속 수를 선택함으로써, 상술한 도 6에 도시된 타이머 주기의 특성선의 경사를 변경하는 것이 가능하게 된다.
이상 설명한 바와 같이, 본 제 2의 실시예에 의하면, 커런트 미러 회로의 1차측에 접속된 외관상의 다이오드의 개수를 변경하도록 하였기 때문에, 타이머 주기의 온도 특성의 경사를 변경할 수 있다. 따라서 고온측에서 리프레시 동작을 보장하면서, 상온이나 저온에서의 리프레시의 시간 간격을 적절하게 설정하는 것이 가능하게 된다.
제 3의 실시예
이하, 본 발명의 제 3의 실시예를 설명한다.
본 제 3의 실시예에 관한 타이머 회로는 상술한 제 1의 실시예에 관한 타이머 회로를 기본 구성으로 하고, 스탠바이 상태와 액티브 상태에서, 타이머 주기를 전환하도록 한 것이다.
여기서, 본 제 3의 실시예를 설명하기 전에, 스탠바이 상태와 액티브 상태에서, 타이머 주기를 전환하는 것의 의의를 설명한다.
제 1의 실시예에서 설명한 반도체 기억 장치와 같이, 액티브 상태에 있어서, 리프레시 동작과 리드·라이트 동작이 동일 사이클 내에서 행하여지는 경우, 리프레시 동작이 그 후의 리드·라이트 동작에 간섭함으로써, 동작 마진의 저하를 초래하는 경우가 있다.
예를 들면, 도 8에 있어서, 리프레시 동작의 후, 비트선상의 데이터 신호(BL, BLb)의 이퀄라이즈가 불충분한 경우, 비트선상에 기존의 데이터가 잔류하고, 비트선상에 오프셋 전위차가 생긴다. 이 경우, 다음에 판독의 대상이 되는 메모리 셀이, 리프레시되고 나서 시간이 경과한 경우, 즉, 홀드 리밋에 가까워진 경우, 이 메모리 셀 내의 데이터에 상당하는 전압 레벨이 열화되어 있다. 이와 같은 메모리 셀로부터 데이터를 판독하면, 잔류 데이터가 판독 데이터에 간섭하고, 비트선상의 데이터 신호의 진폭(△A)이 작아진다. 이 결과, 동작 마진이 저하된다.
이 동작 마진의 저하를 회피하기 위해서는 메모리 셀 내의 데이터에 상당하는 전압 레벨의 열화를 억제하면 좋고, 리프레시의 시간 간격을 단축하면 좋다. 이에 대해, 스탠바이 상태에서는 이와 같은 간섭은 발생할 수 없기 때문에, 리프레시의 시간 간격을 단축할 필요는 없다.
따라서 본 제 3의 실시예에 관한 타이머 회로는 이러한 사실에 의거하여, 스탠바이 상태와 액티브 상태에서, 리프레시의 시간 간격을 주는 타이머 주기를 전환하도록 구성되는 것이다. 즉, 액티브 상태에 있어서, 스탠바이 상태보다 타이머 주기를 단축함으로써, 리프레시의 시간 간격을 단축한다.
본 제 3의 실시예에 관한 타이머 회로는 이러한 사실에 의거함으로써, 온도 의존성이 부여된 전원 전류를 발생하는 전원 회로와, 이 전원 회로의 출력측에 접속되고, 온도에 의존한 주기를 갖는 클록 신호(CLK)를 발생하는 클록 발생 회로로구성된다. 여기서, 전원 회로는 온도 의존성을 가지며, 온도 상승에 수반하여 그 전원 전류를 증가시켜서 클록 주기, 즉 타이머 주기를 감소시키고, 또는 온도 하강에 수반하여 전원 전류를 감소시켜서 클록 주기, 즉 타이머 주기를 증가시킨다.
그리고, 이 전원 회로는 커런트 미러 회로와, 커런트 미러 회로의 1차측에 접속되고, 온도 의존성을 갖는 1차측 전류를 커런트 미러 회로에 공급하는 온도 의존성을 부여하는 회로로 이루어지고, 온도 의존성을 갖는 1차측 전류에 응하여, 간접적으로 온도 의존성이 부여된 전원 전류를 2차측에 발생한다.
또한, 이 온도 의존성을 부여하는 회로는 일정한 온도 의존성, 즉 일정한 온도 특성을 갖음과 함께, 온도에 의존하지 않고 전류를 가변하는 기능을 갖는 회로로 구성할 수 있다. 온도 의존성을 부여하는 회로는 전류치가 온도에 의존하여 변화하는 것에 더하여, 제어 신호에 의거하여 전류치를 제어 가능하게 구성함으로써, 온도뿐만 아니라, 그 밖의 요인 예를 들면, 디바이스의 액티브 상태 및 스탠바이 상태의 사이에서, 전류치를 바꿈으로써, 타이머 주기를 전환하고, 리프레시의 시간 간격을 바꾼다. 구체적으로는, 액티브 상태에 있어서, 스탠바이 상태보다 타이머 사기를 단축함으로써, 리프레시의 시간 간격을 단축한다.
온도 의존성을 부여하는 회로는 상기 기능을 갖는다면, 그 회로 구성을 한정할 필요는 없지만, 회로 구성의 한 예로서, 온도에 의존한 전류 특성을 갖는 정류 소자와 제어 신호에 의거하여 그 저항치가 변화하는 가변 저항 회로와의 직렬 접속으로 구성할 수 있다. 이 가변 저항 회로도, 제어 신호에 의거하여 그 저항치가 변화하는 기능을 갖는다면, 그 회로 구성을 한정할 필요는 없지만, 회로 구성의 한예로서, 복수의 저항 소자의 직렬 접속과, 적어도 그 하나의 저항 소자에 대한 바이패스 경로를 제어 신호에 의거하여 선택적으로 형성하는 바이패스 경로 부여 회로 소자로 구성할 수 있다. 이 바이패스 경로 부여 회로 소자는 제어 신호에 의거하여 선택적으로 저항 소자에 대한 바이패스 경로를 형성하는 기능을 갖는다면, 그 소자의 타입을 한정할 필요는 없지만, 한 예로서, 바이패스 경로 부여 회로 소자는 저항 소자에 병렬로 접속된 스위칭 트랜지스터로 구성할 수 있다.
또한, 이. 온도에 의존한 전류 특성을 갖는 정류 소자는 온도에 의존한 전류 특성을 나타내는 하나 또는 복수의 직렬 접속한 다이오드(D)로 구성할 수 있다.
한편, 클록 발생 회로는 제 1의 실시 형태와 같은 회로 구성으로 할 수 있다. 즉, 클록 발생 회로는 전원 회로의 출력측, 즉 커런트 미러 회로의 2차측에 접속되고, 커런트 미러 회로의 2차측의 부하로서 작용하는 링오실레이터와, 이 링오실레이터의 출력측에 접속되고, 온도에 의존한 주기를 갖는 클록 신호(CLK)를 발생하는 버퍼 회로(B)로 구성할 수 있다.
본 제 3의 실시예에 관한 타이머 회로의 한 예를 도 9를 참조하여 설명한다. 상술한 도 4에 도시된 제 1의 실시예에 관한 구성에 있어서, 저항(R) 대신에, 도 9에 도시된 저항(R10, R20), 및 p채널 MOS 트랜지스터(P10)를 구비한다. 즉, 다이오드(D)의 캐소드측과, 도 4에 도시된 n채널 MOS 트랜지스터(N1)의 드레인과의 사이에는 저항(R10) 및 저항(R20)이 직렬 접속되고, 저항(R10)에는 p채널 MOS 트랜지스터(P10)의 전류 경로가 병렬 접속되어 있다. 이 p채널 MOS 트랜지스터(P10)의 게이트에는 외부로부터 주어지는 칩 실렉트 신호(/CS)로부터 파생한 신호가 주어진다.저항(R20)의 값은 도 4에 도시된 저항(R)과 동등하게 설정된다.
본 실시의 형태에 의하면, 칩 실렉트 신호(/CS)가 로우 레벨 "L"인 경우, 즉 액티브 상태인 경우, p채널 MOS 트랜지스터(P10)가 도통하고, 저항(R10)이 바이패스 된다. 따라서 다이오드(D)와 n채널 MOS 트랜지스터(N1)와의 사이에, 상술한 도 4에 도시된 저항(R)과 같은 값의 저항(R20)만이 개재한 것으로 되고, 도 4에 도시된 타이머 회로와 등가적이 되고, 그 타이머 주기도 같은 값을 취한다.
이에 대해, 칩 실렉트 신호(/CS)가 하이 레벨 "H"인 경우, p채널 MOS 트랜지스터(P10)가 비도통 상태로 되고, 다이오드(D)와 n채널 MOS 트랜지스터(N1)와의 사이에는 저항(R20)에 더하여, 저항(R10)이 개재하는 것으로 된다. 이 결과, n채널 MOS 트랜지스터(N1)에 흐르는 전류가 억제되고, 인버터(I1 내지 I3)에 공급되는 전원 전류가 억제되고, 타이머 주기가 증가한다.
이상에 의해, 스탠바이 상태와 액티브 상태에서, 타이머 주기가 적용적으로 전환된다.
본 제 3의 실시예에 의하면, 액티브 상태에서는 예를 들면 데이터의 간섭이 표면화 하지 않을 정도로 리프레시의 시간 간격을 짧게 제어할 수 있고, 또한, 스탠바이 상태에서는 리프레시의 기간 간격을 증가하여, 리프레시 동작에 수반하는 소비 전류의 발생을 유효하게 억제할 수 있다.
제 4의 실시예
이하, 본 발명의 제 4의 실시예를 설명한다.
본 제 4의 실시예에 관한 타이머 회로는 반도체 기억 장치에 탑재되는 것으로, 상술한 제 3의 실시예에 관한 타이머 회로와 같은 목적을 갖고 구성되고, 스탠바이 상태와 액티브 상태에서, 타이머 주기를 전환하는 기능을 갖는다.
즉, 본 발명에 관한 타이머 회로는 제 1의 클록 신호를 출력하는 타이머 회로와, 이 타이머 회로와 접속되고, 이 제 1의 클록 신호의 주기를 변경하고, 제 1의 클록 신호와는 주기가 다른 제 2의 클록 신호를 출력하는 클록 신호 주기 변경 회로와, 해당 타이머 회로와 클록 신호 주기 변경 회로에 접속되고 제 1의 클록 신호 및 제 2의 클록 신호의 어느 한쪽을 선택하고, 출력하는 선택 회로로 구성할 수 있다.
상기 제 1의 클록 신호를 출력하는 타이머 회로는 상술한 제 1 내지 제 3의 실시예에 관한 신규의 타이머 회로의 어느 하나로 구성하여도 좋고, 또한, 기지의 타이머 회로, 예를 들면, 도 1에 도시된 종래 기술에 관한 타이머 회로로 구성하는 것도 가능하다.
상기 클록 신호 주기 변경 회로는 제 1의 클록 신호의 주기를 변경하는 기능을 갖는 회로라면 좋고, 그 회로의 종류 또는 회로 구성을 한정할 필요는 없지만, 그 한 예로서, 클록 신호 주기 변경 회로는 제 1의 클록 신호의 주기를 분주(分周)하는 바이너리 카운터로 구성할 수 있다. 바이너리 카운터는 제 1의 클록 신호의 주기를 분주하고, 제 1의 클록 신호와는 주기가 다른 제 2의 클록 신호를 출력한다.
상기 선택 회로는 제어 신호에 의거하여, 제 1의 클록 신호 및 제 2의 클록 신호의 어는 한쪽을 선택하고, 출력하는 기능을 갖는 회로라면 좋고, 그 회로의 종류 또는 회로 구성을 한정할 필요는 없지만, 그 한 예로서, 선택 회로는 멀티플렉서로 구성할 수 있다. 멀티플렉서는 제어 신호에 의거하여, 상기 타이머 회로로부터의 제 1의 클록 신호 및 상기 클록 신호 주기 변경 회로로부터의 제 2의 클록 신호의 어느 한쪽을 선택하여 출력한다.
예를 들면, 상기 선택 회로는 장치가 스탠바이 상태에 있는 때는 제 2의 클록 신호를 선택하여 출력하고, 장치가 액티브 상태에 있는 때는 제 1의 클록 신호를 선택하여 출력하도록 구성할 수 있다. 이 결과, 액티브 상태에서는 예를 들면 데이터의 간섭이 표면화 하지 않을 정도로 리프레시의 시간 간격을 짧게 제어할 수 있고, 또한, 스탠바이 상태에서는 리프레시의 기간 간격을 증가하여, 리프레시 동작에 수반하는 소비 전류의 발생을 유효하게 억제할 수 있다.
도 10에, 본 제 4의 실시예에 관한 타이머 회로(TIMER)의 회로 구성의 한 예를 도시된다. 이 타이머 회로(TIMER)는 상술한 제 1 내지 제 3의 실시예에 관한 타이머 회로의 후단에 바이너리 카운터(BIC)와 멀티플렉서(MAX)를 구비하고 구성된다. 즉, 동 도면에 있어서, 타이머 회로(TIM)는 상술한 제 1 내지 제 3의 실시예 에 관한 타이머 회로와 마찬가지로 구성된 것으로, 클록 신호(CLK1)를 출력한다. 이 타이머 회로(TIM)로서, 도 1에 도시된 종래 기술에 관한 타이머 회로를 이용하여도 좋다. 바이너리 카운터(BIC)는 타이머 회로(TIM)로부터 클록 신호(CLK1)의 입력을 받고, 이 클록 신호의 주기, 즉 타이머 주기를 자연수배(倍)로 분주한 것이다.
멀티플렉서(MAX)는 칩 실렉트 신호(/CS)에 의거하여 타이머 회로(TIM) 또는바이너리 카운터(BIC)로부터 출력된 어느 한쪽의 클록 신호를 선택하고, 이것을 클록 신호(CLK)로서 출력하는 것이다. 이 멀티플렉서(MAX)는 칩 실렉트 신호(/CS)로부터 파생한 제어 신호를 반전시키기 위한 인버터(MI)와, 이 제어 신호에 응하여 상보적으로 온 상태로 제어되는 스위치(MS1, MS2)로 구성되어 있다. 스위치(MS1)의 입력부는 바이너리 카운터(BIC)의 출력부에 접속되고, 스위치(MS2)의 입력부는 타이머 회로(TIM)의 출력부에 접속되어 있다. 이들 스위치(MS1, MS2)의 출력부는 공통으로 접속되고, 타이머 회로(TIMER)의 출력부로 된다.
본 제 4의 실시예에 관한 타이머 회로에 의하면, 타이머 회로(TIM)는 상술한 제 1 내지 제 3의 실시예와 마찬가지로 동작하고, 클록 신호(CLK)를 출력한다. 바이너리 카운터(BIC)는 이 클록 신호(CLK)를 분주하고, 주기가 자연수배인 클록 신호를 출력한다. 여기서, 이 타이머 회로가 탑재된 반도체 기억 장치가 외부로부터 공급되는 칩 실렉트 신호(/CS)에 의해 액티브 상태로 제어되면, 멀티플렉서(MAX)의 스위치(MS2)가 온 상태로 되고, 타이머 회로(TIM)로부터 출력되는 클록 신호(CLK1)가 클록 신호(CLK)로서 출력된다.
또한, 칩 실렉트 신호(/CS)에 의해 반도체 기억 장치가 스탠바이 상태로 제어되면, 멀티플렉서(MAX)의 스위치(MS1)가 온 상태로 되고, 바이너리 카운터(BIC)로부터 출력되는 클록 신호가 클록 신호(CLK)로서 출력되다. 이로써, 액티브 상태인 경우에는 타이머 주기, 즉 클록 신호(CLK)의 주기는 타이머 회로(TIM)가 생성하는 클록 신호(CLK1)의 주기로 되고, 또한, 스탠바이 상태인 경우에는 타이머 주기는 액티브 상태의 자연수배만큼 길어진다.
따라서 본 제 4의 실시예에 관한 타이머 회로에 의하면, 상술한 제 3의 실시예과 마찬가지로, 액티브 상태에서는 예를 들면 데이터의 간섭이 표면화 하지 않을 정도로 리프레시의 시간 간격을 짧게 제어할 수 있고, 또한, 스탠바이 상태에서는 리프레시의 기간 간격을 증가하여, 리프레시 동작에 수반하는 소비 전류의 발생을 유효하게 억제할 수 있다.
제 5의 실시예
이하, 본 발명의 제 5의 실시예를 설명한다.
본 제 5의 실시예는 본 발명에 관한 타이머 회로의 기본 개념을 펄스 폭을 변경하는 기능을 갖는 펄스 발생 회로에 적용한 것이다. 펄스 발생 회로는 한 예로서, 반도체 기억 장치의 워드 펄스 발생 회로에 적용할 수 있다. 이 경우, 워드 펄스 발생 회로는 도 3에 도시된 로우 제어 회로(13)을 구성한다. 따라서, 워드 펄스 발생 회로는 펄스 제너레이터(3)로부터 출력되는 어드레스 변화 검출 신호(φATD)를 받고, 워드선을 구동하기 위한 워드 펄스를 발생한다. 이 워드 펄스는 로우 이네이블 신호(RE)에 반영된다. 또한, 셀프·리프레시의 시간 간격을 계시하는 타이머 회로에 관해서는 상술한 제 1 내지 제 4의 실시예 중 어느 하나의 것을 구비하는 것으로 한다. 즉, 온도가 상승하면 리프레시의 시간 간격이 단축되도록 리프레시 제어가 행하여진다.
일반적으로, 워드 펄스 폭을 넓게 하면, 메모리 셀의 기록 레벨이 개선되고, 데이터 홀드 특성이 개선된다. 상술한 제 1 내지 제 3의 실시예에 의하면, 리프레시의 시간 간격이 온도에 응하여 적절하게 제어된다. 즉, 온도가 높은 경우나 액티브 상태에서는 리프레시의 시간 간격이 단축되고, 역으로 온도가 낮은 경우나 스탠바이 상태에서는 리프레시의 시간 간격이 증가한다. 여기서, 리프레시의 시간 간격과 워드 펄스 폭과의 관계에 주목하면, 리프레시의 시간 간격이 짧은 경우, 워드 펄스 폭은 짧아도 족하고, 리프레시의 시간 간격이 긴 경우, 워드 펄스 폭이 긴 쪽이 바람직하다.
본 제 5의 실시예에 관한 반도체 기억 장치는 이러한 사실에 의거한 것으로, 온도나 동작 상태, 즉 액티브 상태 또는 스탠바이 상태에 응하여 워드 펄스 폭을 전환 가능하게 구성된 것이다.
즉, 본 발명에 관한 펄스 폭을 변경하는 기능을 갖는 펄스 발생 회로는 온도 의존성이 부여된 전원 전류를 발생하는 전원 회로와, 이 전원 회로의 출력측에 접속되고, 온도에 의존한 주기를 갖는 펄스 신호를 발생하는 펄스 신호 발생 회로로 구성된다. 여기서, 전원 회로는 온도 의존성을 가지며, 온도 상승에 수반하여 그 전원 전류를 증가시키고, 펄스 주기를 감소시키고, 또는 온도 하강에 수반하여 전원 전류를 감소시키고 펄스 주기를 증가시킨다.
그리고, 이 전원 회로는 커런트 미러 회로와, 커런트 미러 회로의 1차측에 접속되고, 온도 의존성을 갖는 1차측 전류를 커런트 미러 회로에 공급하는 온도 의존성을 부여하는 회로로 이루어지고, 온도 의존성을 갖는 1차측 전류에 응하여, 간접적으로 온도 의존성이 부여된 전원 전류를 2차측에 발생한다.
또한, 이 온도 의존성을 부여하는 회로는 일정한 온도 의존성, 즉 일정한 온도 특성을 갖는 회로로 구성할 수 있다. 예를 들면, 온도에 의존한 전류 특성을 갖는 정류 소자와 저항(R)과의 직렬 접속으로 구성할 수 있다.
또한, 이 온도에 의존한 전류 특성을 갖는 정류 소자는 온도에 의존한 전류 특성을 나타내는 하나 또는 복수의 직렬 접속하는 다이오드(D)로 구성할 수 있다.
한편, 펄스 신호 발생 회로는 전원 회로의 출력측, 즉 커런트 미러 회로의 2차측에 접속되고, 커런트 미러 회로의 2차측의 부하로서 작용하는 링오실레이터와, 이 링오실레이터의 출력측에 접속되고, 온도에 의존한 주기를 갖는 클록 신호(CLK)를 발생하는 버퍼 회로(B)로 구성할 수 있다.
또한, 이 온도 의존성을 부여하는 회로는 일정한 온도 의존성, 즉 일정한 온도 특성을 갖는 회로 대신에, 가변의 온도 의존성, 즉 가변의 온도 특성을 갖는 회로로 구성할 수 있다. 온도 의존성을 부여하는 회로는 온도 의존성, 즉 온도 특성을 제어 가능한 회로 구성으로 함으로써, 이 온도 의존성을 부여하는 회로에 펄스 신호 주기의 온도 특성선의 경사를 변화시키는 기능을 부가한다. 따라서, 이 온도 의존성을 부여하는 회로는 온도 특성 변경 회로로 구성할 수 있다. 따라서, 고온측의 리프레시 동작을 우선적으로 보장하도록 펄스 신호 주기를 설정한 경우에도, 상온이나 저온측에서도 적절한 리프레시의 시간 간격을 얻는 것이 가능하게 된다.
이 온도 특성 변경 회로의 회로 구성은 회로가 온도 특성을 변경하는 기능을 갖는 한 한정할 필요는 없다. 회로 구성의 한 예로서, 커런트 미러 회로의 1차측에 직렬 접속되는 복수개의 다이오드(D) 중, 실제로 정류 소자로서 작용시키는 다이오드(D)의 수를 가변으로 할 수 있다. 다이오드(D)의 수를 가변으로 하기 위한 회로 구성은 그 기능을 갖는 한 한정할 필요는 없지만, 한 예로서, 스위칭 소자를 각 다이오드(D)에 병렬로 접속하고, 커런트 미러 회로의 1차측 전류의 경로를 가변으로 함으로써, 전류 경로상에 있는 다이오드(D)의 수를 변경하도록 구성할 수 있다.
또한, 이 온도 의존성을 부여하는 회로는 상기 회로 구성 대신에, 일정한 온도 의존성, 즉 일정한 온도 특성을 갖음과 함께, 온도에 의존하지 않고 전류를 가변하는 기능을 갖는 회로로 구성할 수 있다. 온도 의존성을 부여하는 회로는 전류치가 온도에 의존하여 변화함에 더하여, 제어 신호에 의거하여 전류치를 제어 가능하게 구성함으로써, 온도만이 아니라, 그 밖의 요인, 예를 들면, 디바이스의 액티브 상태 및 스탠바이 상태의 사이에서, 전류치를 바꿈으로써, 타이머 주기를 전환하고, 리프레시의 시간 간격을 바꾼다. 구체적으로는, 액티브 상태에 있어서, 스탠바이 상태보다 타이머 주기를 단축함으로써, 리프레시의 시간 간격을 단축한다.
온도 의존성을 부여하는 회로는 상기 기능을 갖는다면, 그 회로 구성을 한정할 필요는 없지만, 회로 구성의 한 예로서, 온도에 의존한 전류 특성을 갖는 정류 소자와 제어 신호에 의거하여 그 저항치가 변화하는 가변 저항 회로와의 직렬 접속으로 구성할 수 있다. 이 가변 저항 회로도, 제어 신호에 의거하여 그 저항치가 변화하는 기능을 갖는것이라면 그 회로 구성을 한정할 필요는 없지만, 회로 구성의 한 예로서, 복수의 저항 소자의 직렬 접속과, 적어도 그 하나의 저항 소자에 대한 바이패스 경로를 제어 신호에 의거하여 선택적으로 형성하는 바이패스 경로 부여 회로 소자로 구성할 수 있다. 이 바이패스 경로 부여 회로 소자는 제어 신호에 의거하여 선택적으로 저항 소자에 대한 바이패스 경로를 형성하는 기능을 갖는다. 그 소자의 타입을 한정할 필요는 없지만, 한 예로서, 바이패스 경로 부여 회로 소자는저항 소자에 병렬로 접류된 스위칭 트랜지스터로 구성할 수 있다.
또한, 이 온도에 의존한 전류 특성을 갖는 정류 소자는 온도에 의존한 전류 특성을 나타내는 하나 또는 복수의 직렬 접속하는 다이오드(D)로 구성할 수 있다.
또한, 상기 구성 대신에, 본 발명에 관한 펄스 폭을 변경하는 기능을 갖는 펄스 발생 회로는 제 1의 펄스 신호를 출력하는 펄스 발생 회로와, 이 펄스 발생 회로와 접속되고, 이 제 1의 펄스 신호의 주기를 변경하고, 제 1의 펄스 신호와는 주기가 다른 제 2의 펄스 신호를 출력하는 펄스 신호 주기 변경 회로와, 해당 펄스 발생 회로와 펄스 신호 주기 변경 회로에 접속되고, 제 1의 펄스 신호 및 제 2의 펄스 신호의 어느 한쪽을 선택하고, 출력하는 선택 회로로 구성할 수 있다.
상기 제 1의 펄스 신호를 출력하는 펄스 발생 회로는 상술한 제 1 내지 제 3의 실시예에 관한 신규의 타이머 회로의 어느 하나와 동일한 회로 구성이라도 좋고, 또한, 기지의 타이머 회로, 예를 들면, 도 1에 도시된 종래 기술에 관한 타이머 회로와 동일한 회로 구성으로 하는 것도 가능하다.
상기 펄스 신호 주기 변경 회로는 제 1의 펄스 신호의 주기를 변경하는 기능을 갖는 회로라면 좋고, 그 회로의 종류 또는 회로 구성을 한정할 필요는 없지만, 그 한 예로서, 펄스 신호 주기 변경 회로는 제 1의 펄스 신호의 주기를 분주하는 바이너리 카운터로 구성할 수 있다. 바이너리 카운터는 제 1의 펄스 신호의 주기를 분주하고, 제 1의 펄스 신호와는 주기가 다른 제 2의 펄스 신호를 출력한다.
상기 선택 회로는 제어 신호에 의거하여, 제 1의 펄스 신호 및 제 2의 펄스 신호의 어느 한쪽을 선택하고, 출력하는 기능을 갖는 회로라면 좋고, 그 회로의 종류 또는 회로 구성을 한정할 필요는 없지만, 그 한 예로서, 선택 회로는 멀티플렉서로 구성할 수 있다. 멀티플렉서는 제어 신호에 의거하여, 상기 펄스 발생 회로로부터의 제 1의 펄스 신호 및 상기 펄스 신호 주기 변경 회로로부터의 제 2의 펄스 신호의 어느 한쪽을 선택하여 출력한다.
예를 들면, 상기 선택 회로는 장치가 스탠바이 상태에 있는 때는 제 2의 펄스 신호를 선택하여 출력하고, 장치가 액티브 상태에 있는 때는 제 1의 펄스 신호를 선택하여 출력하도록 구성할 수 있다. 이 결과, 액티브 상태에서는 예를 들면 데이터의 간섭이 표면화 하지 않을 정도로 리프레시의 시간 간격을 짧게 제어할 수 있고, 또한, 스탠바이 상태에서는 리프레시의 기간 간격을 증가하여, 리프레시 동작에 수반하는 소비 전류의 발생을 유효하게 억제할 수 있다.
도 11에, 본 제 5의 실시예에 관한 펄스 폭을 변경하는 기능을 갖는 펄스 발생 회로의 한 예로서, 반도체 기억 장치가 구비하는 워드 펄스 발생 회로의 구성을 도시된다. 이 워드 펄스 발생 회로는 워드 펄스의 트리거로 되는 트리거 신호(WLT)를 지연시키기 위한 지연 회로(DLY)와, 이 트리거 신호(WLT)와 지연 회로(DLY)의 출력 신호를 입력하는 부정적 논리곱 게이트(NA)와, 이 부정적 논리곱 게이트(NA)로부터의 출력 신호가 입력되는 인버터(INV)로 구성된다. 이 인버터(INV)의 출력 신호는 워드 펄스(P)로 된다. 신호(WLT)로서는 예를 들면 상술한 펄스 제너레이터(3)로부터 출력되는 어드레스 변화 검출 신호(φATD)가 사용된다.
지연 회로(DLY)는 상술한 제 3의 실시예에 관한 타이머 회로의 구성에 있어서, 도 4에 도시된 인버터(I1 내지 I3) 및 용량(C1 내지 C3)을 인버터(I10 내지I30) 및 용량(C10 내지 C30)으로 이루어지는 인버터 체인으로 치환하여 구성되고, 초단의 인버터(I10)에는 신호(WLT)가 입력되고, 후단의 인버터(I30)의 출력 신호는 상술한 부정적 논리곱 게이트(NA)에 입력된다. 그 밖의 구성은 제 3의 실시예에 관한 타이머 회로의 구성과 같다.
이하, 본 제 5의 실시예에 관한 워드 펄스 발생 회로의 동작을 설명한다.
초기 상태에 있어서, 워드 펄스의 트리거가 되는 신호(WLT)는 로우 레벨 "L"에 있는 것으로 한다. 이 상태 상태에서는 상술한 바와 같이, p채널 MOS 트랜지스터(P2) 및 n채널 MOS 트랜지스터(N3)에 의해 동작 전류가 인버터(I10 내지 I30)에 공급되고, 인버터(I30)로부터 하이 레벨 "H"의 신호가 부정적 논리곱 게이트(NA)에 출력된다. 즉, 초기 상태에서는 부정적 논리곱 게이트(NA)의 한쪽의 입력부에는 로우 레벨 "L"의 신호(WLT)가 주어지고, 다른쪽의 입력부에는 지연 회로(DLY)로부터 하이 레벨 "H"의 신호가 주어져 있고, 인버터(INV)로부터 출력된 워드 펄스(P)는 로우 레벨 "L"로 되어 있다.
이 초기 상태로부터 신호(WLT)가 하이 레벨 "H"에 변화하면, 이에 응답하여 부정적 논리곱 게이트(NA)가 로우 레벨 "L"을 출력하고, 인버터(INV)로부터 출력되는 워드 펄스(P)는 하이 레벨 "H"로 변화한다. 이 때 지연 회로(DLY)의 출력 신호는 하이 레벨 "H"을 유지하고 있다. 한편, 신호(WLT)는 인버터(I10 내지 I30)를 경유하고, 이들 인버터 체인이 갖는 소정의 지연 시간이 경과한 시점에서, 인버터(I30)로부터 로우 레벨 "L"이 출력된다. 부정적 논리곱 게이트(NA)는 인버터(I30)로부터 로우 레벨 "L"을 받고 하이 레벨 "H"을 출력한다. 이 결과, 인버터(INV)로부터 출력된 워드 펄스(P)는 로우 레벨 "L"로 되돌아온다. 즉, 신호(WLT)의 상승 에지를 트리거로 하여 워드 펄스가 발생된다.
이 때, 인버터(I10 내지 I30)에 공급되는 동작 전류는 상술한 타이머 회로와 마찬가지로, 다이오드(D), 저항(R10, R20), n채널 MOS 트랜지스터(N1)를 흐르는 전류에 의해 제어된다. 따라서, 온도가 높아지면, 인버터(I10 내지 I30)에 공급되는 동작 전류가 증가하고, 이들 인버터에 있어서의 전반 시간이 단축된다. 이 결과, 워드 펄스의 펄스 폭이 단축된다. 역으로 온도가 낮아지면, 인버터(I10 내지 I30)에 공급되는 동작 전류가 감소하고, 이들 인버터에 있어서의 전반 시간이 길어진다. 이 결과, 워드 펄스(P)의 펄스 폭이 넓게 된다.
또한, 칩 실렉트 신호(/CS)가 로우 레벨 "L"인 경우, 즉 액티브 상태인 경우. p채널 MOS 트랜지스터(P10)가 도통하고, 저항(R10)이 바이패스 되기 때문에, n채널 MOS 트랜지스터(N1)에 흐르는 전류가 증가한다. 이 결과, 인버터(I10 내지 I30)에 공급되는 동작 전류가 증가하고, 인버터(I10 내지 I30)에서의 전반 시간이 단축된다. 따라서 이 경우, 워드 펄스(P)의 펄스 폭이 단축되고, 워드 펄스 폭이 단축된다.
역으로 칩 실렉트 신호(/CS)가 하이 레벨 "H"인 경우, 즉 스탠바이 상태인 경우, p채널 MOS 트랜지스터(P10)가 비도통 상태로 되고, 저항(R10)이 표면화 하기 때문에, n채널 MOS 트랜지스터(N1)에 흐르는 전류가 감소한다. 따라서 이 경우, 워드 펄스(P)의 펄스 폭이 넓게 된다.
이상, 본 제 5의 실시예에 의하면, 워드 펄스의 펄스 폭이, 온도나 동작 상태, 즉, 스탠바이 상태 또는 액티브 상태에 응하여 적절하게 제어된다.
제 6의 실시예
이하, 본 발명에 관한 제 6의 실시예를 설명한다.
상술한 제 1 내지 제 5의 실시예에서는 타이머 주기 또는 펄스 폭, 즉 펄스 주기에 온도 의존성을 의도적으로 주었지만, 본 제 6의 실시예에 관한 타이머 회로는 전원 전압의 변화에 대한 의존성을 고려하여 구성된 것이다. 종래 기술에서 기술한 바와 같이, 전원 전압에 대한 메모리 셀의 데이터 보존 특성은 일반적으로 플랫한 특성을 나타낸다. 따라서 타이머 주기에 관해서도 전원 전압에 대해 플랫한 특성이 바람직하다. 본 제 6의 실시예에서는 타이머 주기가 전원 전압에 대해 플랫한 특성을 나타내는 타이머 회로의 구성예와, 타이머 주기가 전원 전압에 대해 의존성을 갖는 구성예에 관해 설명한다.
또한, 제 6의 실시예에 관한 타이머 회로의 제 1의 회로 구성예에 대해 설명한다. 이 제 1의 회로 구성예는 전원 전압에 의거하여 정전압을 발생하는 정전압 발생 회로와, 이 정전압 발생 회로에 접속되고, 정전압 발생 회로로부터 출력된 정전압에 의거하여, 온도 의존성이 부여된 전원 전류를 발생하는 전원 회로와, 이 전원 회로의 출력측에 접속되고, 온도에 의존한 주기를 갖는 클록 신호(CLK)를 발생하는 클록 발생 회로로 구성된다. 그리고, 전원 전압의 변화에 의존하지 않고 항상 일정한 전압을 타이머 회로의 온도 의존성을 부여하는 회로에 인가함으로써, 타이머 회로의 타이머 주기를 전원 전압의 변화에 의존시키지 않도록 구성한다. 여기서, 전원 회로는 온도 의존성을 가지며, 온도 상승에 수반하여 그 전원 전류를 증가시켜서, 클록 주기, 즉 타이머 주기를 감소시키고, 또는 온도 하강에 수반하여 전원 전류를 감소시키고, 클록 주기, 즉 타이머 주기를 증가시킨다.
도 12에, 본 제 6의 실시예에 관한 타이머 회로의 제 1의 회로 구성예를 도시된다. 제 1의 회로 구성예는 전원 전압의 변화에 의존하지 않고 항상 일정한 전압을 타이머 회로의 온도 의존성을 부여하는 회로에 인가함으로써, 타이머 회로의 타이머 주기를 전원 전압의 변화에 의존시키지 않도록 구성한다.
즉, 제 6의 실시예에 관한 타이머 회로의 제 1의 회로 구성예는 제 1의 실시예에 관한 타이머 회로의 회로 구성과 동일한 회로 구성을 포함한다. 그리고, 정전압 발생 회로(VGEN)의 출력부를 타이머 회로의 온도 의존성을 부여하는 회로의 입력부에 접속한다. 온도 의존성을 부여하는 회로는 다이오드(D)와 저항(R)과의 직렬 접속으로 이루어지고, 정전압 발생 회로(VGEN)의 출력부는 다이오드(D)의 애노드에 접속된다. 정전압 발생 회로(VGEN)는 전원 전압(VDD)이 급전되고 거의 일정한 전압(VR)을 발생하는 것이다. 이 전압(VR)은 전원 전압(VDD)이 변동하더라도, 대략 일정하게 유지되다. 따라서, 정전압 발생 회로(VGEN)의 출력부로부터 출력된 대략 일정한 전압(VR)이, 다이오드(D)의 애노드에 인가되고, 대략 일정하게 유지된 1차측 전류가 다이오드(D)와 저항(R)과의 직렬 접속으로 이루어지는 온도 의존성을 부여하는 회로에 흐른다. 커런트 미러 회로의 구성 및 동작은 상기 제 1의 실시예에서 설명한 바와 같다.
또한, 본 제 6의 실시예에 관한 타이머 회로의 제 1의 회로 구성예는 커런트 미러 회로의 출력측에 클록 발생 회로(CGEN)을 갖는다. 이 클록 발생 회로(CGEN)의회로 구성은 상기 제 1의 실시예에 관한 타이머 회로의 클록 발생 회로와 동일 회로 구성이다. 즉, 클록 발생 회로(CGEN)는 도 4에 도시된 인버터(I1 내지 I3), 용량(C1 내지 C3) 및 버퍼 회로(B)로 구성된다.
상기 동 도면에 있어서, 상술한 도 4에 도시된 제 1의 실시예에 관한 타이머 회로의 구성 요소와 공통하는 요소에는 동일 신호를 붙이고, 중복된 설명을 생략한다.
본 제 6의 실시예에 관한 타이머 회로에 의하면, 다이오드(D)의 애노드에 인가되는 전압(VR)은 전원 전압(VDD)의 변동에 의존하지 않고 일정하게 유지되기 때문에, 커런트 미러 회로의 트랜지스터(N1)에 흐르는 1차측 전류는 전원 전압(VDD)의 변동에 대한 의존성이 없고, 일정하게 유지된다. 이 결과, 전원 전압(VDD)이 소스에 주어져 있는 p채널 MOS 트랜지스터(P2)를 흐르는 1차측 전류도, 전원 전압(VDD)의 변동에 대한 의존성이 없게 된다. 따라서, p채널 MOS 트랜지스터(P2)를 통하여 급전되는 클록 발생 회로(CGEN)로부터 출력되는 클록 신호(CLK)의 주기, 즉 타이머 주기는 전원 전압(VDD)의 변동에 대한 의존성이 없어지고, 대략 일정함을 유지한다.
이와 같이, 제 6의 실시예에 관한 제 1의 회로 구성예에 의하면, 전원 전압(VDD)의 변동에 대한 의존성을 없애고, 온도 의존성만을 클록 신호(CLK)의 주기, 즉 타이머 주기에 주는 것이 가능하게 된다.
또한, 제 6의 실시예에 관한 타이머 회로의 제 2의 회로 구성예에 대해 설명한다. 이 제 2의 회로 구성예는 전원 전압에 의거하여 정전압을 발생하는 정전압발생 회로와, 이 정전압 발생 회로에 접속되고, 정전압 발생 회로로부터 출력된 정전압에 의거하여, 온도 의존성이 부여된 전원 전류를 발생하는 전원 회로와, 이 전원 회로의 출력측에 접속되고, 온도에 의존한 주기를 갖는 클록 신호(CLK)를 발생하는 클록 발생 회로로 구성된다. 여기서, 전원 회로는 온도 의존성을 가지며, 온도 상승에 수반하여 그 전원 전류를 증가시켜서 클록 주기, 즉 타이머 주기를 감소시키고, 또는 온도 하강에 수반하여 전원 전류를 감소시키고, 클록 주기, 즉 타이머 주기를 증가시킨다.
그리고, 이 전원 회로는 정전압 발생 회로에 접속되고, 이 정전압 발생 회로로부터 출력된 정전압의 레벨을 강하하는 회로 소자와, 커런트 미러 회로와, 커런트 미러 회로의 1차측에 접속됨과 함께, 정전압의 레벨을 강하하는 회로 소자에 접속 되고, 레벨이 강하한 정전압의 공급을 받고, 이 정전압에 의거하여, 온도 의존성을 갖는 1차측 전류를 커런트 미러 회로에 공급하는 온도 의존성을 부여하는 회로로 이루어지고, 온도 의존성을 갖는 1차측 전류에 응하여, 간접적으로 온도 의존성이 부여된 전원 전류를 2차측에 발생한다.
또한, 이 온도 의존성을 부여하는 회로는 일정한 온도 의존성, 즉 일정한 온도 특성을 갖는 회로로 구성할 수 있다. 예를 들면, 온도에 의존한 전류 특성을 갖는 정류 소자와 저항(R)과의 직렬 접속으로 구성할 수 있다.
또한, 이 온도에 의존한 전류 특성을 갖는 정류 소자는 온도에 의존한 전류 특성을 나타내는 하나 또는 복수의 직렬 접속하는 다이오드(D)로 구성할 수 있다.
정전압의 레벨을 강하하는 회로 소자는 예를 들면, 전원 전압(VDD)과 온도의존성을 부여하는 회로와의 사이에 직렬로 접속되고, 또한 그 게이트가 정전압 발생 회로의 출력에 접속된 전계효과형 트랜지스터로 구성할 수 있다. 또한, 전계효과형 트랜지스터 대신에, 정전압의 레벨을 강하하는 회로 소자는 컬렉터가 전원 전압(VDD)에 접속되고, 이미터가 온도 의존성을 부여하는 회로에 접속되고, 베이스가 정전압 발생 회로의 출력에 접속된 바이폴러 트랜지스터로 구성할 수 있다.
한편, 클록 발생 회로는 전원 회로의 출력측, 즉 커런트 미러 회로의 2차측에 접속되고, 커런트 미러 회로의 2차측의 부하로서 작용하는 링오실레이터와, 이 링오실레이터의 출력측에 접속되고, 온도에 의존한 주기를 갖는 클록 신호(CLK)를 발생하는 버퍼 회로(B)로 구성할 수 있다. 레벨 시프터는 기지의 회로 구성으로 실현할 수 있다.
제 6의 실시예에 관한 제 2의 회로 구성예에 관해 이하 설명한다. 도 12에 도시된 예에서는 온도 의존성을 부여하는 회로를 다이오드(D)와 저항의 직렬 접속으로 구성하고, 정전압 발생회로(VGEN)로부터 출력된 일정한 전압(VR)을 다이오드(D)의 애노드에 인가하였다. 이에 대해, 제 6의 실시예에 관한 제 2의 회로 구성예에서는 온도 의존성을 부여하는 회로와 전원 전압과의 사이에 스위치 소자를 마련하고, 이 스위치 소자의 제어 단자를 정전압 발생 회로(VGEN)의 출력부에 접속한다. 그리고, 정전압 발생 회로(VGEN)로부터 출력된 일정한 전압(VR)을 스위치 소자의 제어 단자에 인가하고, 전압(VR)보다 낮은 일정한 전압이, 온도 의존성을 부여하는 회로에 인가된다. 즉, 온도 의존성을 부여하는 회로를 다이오드(D)와 저항(R)과의 직렬 접속으로 구성하는 경우, 정전압 발생 회로(VGEN)로부터 출력된일정한 전압(VR)보다 낮은 일정한 전압이 다이오드(D)의 애노드에 인가된다.
스위치 소자는 예를 들면, n채널 MOS 트랜지스터나 npn형 바이폴러 트랜지스터로 구성할 수 있다. 도 13(a)는 스위치 소자를 n채널 MOS 트랜지스터(N10)로 구성한 한 예를 도시된다. 도 13(b)는 스위치 소자를 npn형 바이폴러 트랜지스터(TR)로 구성한 다른 예를 도시된다.
도 13(a)에 도시된 바와 같이, 전원 전압(VDD)과 다이오드(D)의 애노드와의 사이에 직렬로 n채널 MOS 트랜지스터(N10)를 마련하고, 그 게이트에 정전압 발생 회로(VGEN)로부터 출력된 일정한 전압(VR)을 인가하여도 좋다. 즉, 도 13(a)에 도시된 예에서는 다이오드(D)의 애노드에는 n채널 MOS 트랜지스터(N10)의 드레인이 접속되고, 그 소스에는 전원 전압(VDD)이 주어지고, 그 게이트에는 상술한 정전압 발생 회로(VR)가 발생하는 전압(VR)이 주어진다. 이로써, 다이오드(D)의 애노드에는 전압(VR)보다도 n채널 MOS 트랜지스터(N10)의 게이트 임계치 전압(Vt)분만큼 낮은 일정한 전압이 인가된다.
또한, 도 13(b)에 도시된 바와 같이, 전원 전압(VDD)과 다이오드(D)의 애노드와의 사이에 직렬로 npn형 바이폴러 트랜지스터(TR)를 마련하고, 그 베이스에 정전압 발생 회로(VGEN)로부터 출력된 일정한 전압(VR)을 인가하여도 좋다. 즉, 도 13(b)에 도시된 예에서는 다이오드(D)의 애노드에는 npn형 바이폴러 트랜지스터(TR)의 컬렉터가 접속되고, 그 이미터에는 전원 전압(VDD)이 주어지고, 그 베이스에는 상술한 정전압 발생 회로(VR)가 발생하는 전압(VR)이 주어진다. 이로써, 다이오드(D)의 애노드에는 전압(VR)보다도 npn형 바이폴러 트랜지스터(TR)의베이스·이미터간 전압(Vbe)분만큼 낮은 일정한 전압이 인가된다.
도 13(a) 및 도 13(b)에 도시된 구성을 채용하면, 정전압 발생 회로(VGEN)의 전류 능력을 억제할 수 있고, 이 정전압 발생 회로를 간략하게 구성할 수 있다.
또한, 제 6의 실시예에 관한 타이머 회로의 제 3의 회로 구성예에 대해 설명한다. 이 제 3의 회로 구성예는 전원 전압에 의거하여 정전압을 발생하는 정전압 발생 회로와, 이 정전압 발생 회로에 접속되고, 정전압 발생 회로로부터 출력된 정전압에 의거하여, 온도 의존성이 부여된 전원 전류를 발생하는 전원 회로와, 이 전원 회로의 출력측에 접속되고, 온도에 의존한 주기를 갖는 클록 신호(CLK)를 발생하는 클록 발생 회로와, 이 클록 발생 회로의 출력측에 접속되고, 클록 신호(CLK)의 전압 레벨을 조정하는 레벨 시프터로 구성된다.
여기서, 전원 회로는 온도 의존성을 가지며, 온도 상승에 수반하여 그 전원 전류를 증가시켜서 클록 주기, 즉 타이머 주기를 감소시키고, 또는 온도 하강에 수반하여 전원 전류를 감소시키고, 클록 주기, 즉 타이머 주기를 증가시킨다.
그리고, 이 전원 회로는 정전압 발생 회로에 접속되고, 정전압 발생 회로로부터 출력된 정전압의 공급을 받는 커런트 미러 회로와, 커런트 미러 회로의 1차측에 접속됨과 함께, 정전압 발생 회로에 접속되고, 정전압 발생 회로로부터 출력된 정전압의 공급을 받고, 이 정전압에 의거하여, 온도 의존성을 갖는 1차측 전류를 커런트 미러 회로에 공급하는 온도 의존성을 부여하는 회로로 이루어지고, 온도 의존성을 갖는 1차측 전류에 응하여, 간접적으로 온도 의존성이 부여된 전원 전류를 2차측에 발생한다.
또한, 이 온도 의존성을 부여하는 회로는 일정한 온도 의존성, 즉 일정한 온도 특성을 갖는 회로로 구성할 수 있다. 예를 들면, 온도에 의존한 전류 특성을 갖는 정류 소자와 저항(R)과의 직렬 접속으로 구성할 수 있다.
또한, 이 온도에 의존한 전류 특성을 갖는 정류 소자는 온도에 의존한 전류 특성을 나타내는 하나 또는 복수의 직렬 접속하는 다이오드(D)로 구성할 수 있다.
한편, 클록 발생 회로는 전원 회로의 출력측, 즉 커런트 미러 회로의 2차측에 접속되고, 커런트 미러 회로의 2차측의 부하로서 작용하는 링오실레이터와, 이 링오실레이터의 출력측에 접속되고, 온도에 의존한 주기를 갖는 클록 신호(CLK)를 발생하는 버퍼 회로(B)로 구성할 수 있다. 레벨 시프터는 기지의 회로 구성으로 실현할 수 있다.
다음에, 본 제 6의 실시예에 관한 타이머 회로의 제 3의 회로 구성의 한 예를 도 14에 도시된다. 이 제 3의 구성예는 상술한 도 12에 도시된 제 1의 구성예와는 이하의 점에서 다르다. 도 12에 도시된 제 1의 구성예에 있어서는 전원 전압(VDD)을 p채널 MOS 트랜지스터(P1, P2)의 소스에 인가하였지만, 도 14에 도시된 제 3의 회로 구성예는 정전압 발생 회로(VGEN)의 출력부를 다이오드(D)의 애노드와 커런트 미러 회로의 p채널 MOS 트랜지스터(P1, P2)의 소스에 접속하고, 전압 발생 회로(VGEN)로부터 출력된 일정한 전압(VR)을 다이오드(D)의 애노드뿐만 아니라, 또한 p채널 MOS 트랜지스터(P1, P2)의 소스에 인가한다.
또한, 클록 발생 회로(CGEN)이 출력측에 레벨 시프터(LSFT)를 마련하여 구성한다. 이 레벨 시프터(LSFT)에는 전원 전압(VDD)이 공급되고, 클록 발생회로(CGEN)로부터 출력되는 클록 신호의 진폭을 이른바 MOS 레벨(0 내지 VDD)로 변환하는 것이다.
이 제 3의 구성예에 의하면, 상술한 제 1의 구성예에 있어서, 클록 발생 회로(CGEN)는 전압(VR)의 진폭을 갖는 클록 신호를 출력하고, 레벨 시프터(LSFT)는 이 클록 발생 회로(CGEN)의 출력 신호의 진폭을 MOS 레벨로 변환한다. 여기서, p채널 MOS 트랜지스터(P1, P2)의 소스에는 일정한 전압(VR)이 주어지기 때문에, 상술한 제 1의 구성예에 비교하여, 클록 발생 회로(CGEN)가 발생하는 클록 신호의 전원 전압 의존성을 더한층 배제할 수 있다.
또한, 제 6의 실시예에 관한 타이머 회로의 제 4의 회로 구성예에 관해 설명한다. 이 제 4의 회로 구성예는 전원 전압에 의거하여, 온도 의존성이 부여된 전원 전류를 발생하는 제 1의 전원 회로와, 정전압 발생 회로의 출력에 접속되고, 정전압 발생 회로로부터 출력된 정전압에 의거하여, 온도 의존성이 부여된 전원 전류를 발생하는 제 2의 전원 회로와, 제 1의 전원 회로와 제 2의 전원 회로와의 출력측에 접속되고, 온동에 의존한 주기를 갖는 클록 신호(CLK)를 발생하는 클록 발생 회로로 구성된다. 여기서, 전원 회로는 온도 의존성을 가지며, 온도 상승에 수반하여 그 전원 전류를 증가시켜서 클록 주기, 즉 타이머 주기를 감소시키고, 또는 온도 하강에 수반하여 전원 전류를 감소시키고, 클록 주기, 즉 타이머 주기를 증가시킨다.
그리고, 이 제 1 및 제 2의 전원 회로는 그 회로 구성을 다른 것으로 하여도 좋고, 또는 같은 것으로 하여도 좋다. 제 1의 전원 회로는 제 1의 커런트 미러 회로와, 이 제 1의 커런트 미러 회로의 1차측에 접속되고, 온도 의존성을 갖는 1차측 전류를 제 1의 커런트 미러 회로에 공급하는 제 1의 온도 의존성을 부여하는 회로로 이루어지고, 이 제 1의 온도 의존성을 부여하는 회로는 전원 전압에 의거하여 온도 의존성을 갖는 1차측 전류에 응하여, 간접적으로 온도 의존성이 부여된 의원의류를 2차측에 발생한다. 제 2의 전원 회로는 제 2의 커런트 미러 회로와, 이 제 2의 커런트 미러 회로의 1차측에 접속되고, 온도 의존성을 갖는 1차측 전류를 제 2의 커런트 미러 회로에 공급하는 제 2의 온도 의존성을 부여하는 회로로 이루어지고, 이 제 2의 온도 의존성을 부여하는 회로는 정전압 발생 회로에 접속되고, 정전압 발생 회로로부터 출력된 정전압에 의거하여, 온도 의존성을 갖는 1차측 전류에 응하여, 간접적으로 온도 의존성이 부여된 전원 전류를 2차측에 발생한다.
또한, 이 제 1 및 제 2의 온도 의존성을 부여하는 회로는 그 회로 구성을 다른 것으로 하여도 좋고, 또는 동일한 것으로 하여도 좋다. 회로 구성을 동일하게 하는 경우, 제 1 및 제 2의 온도 의존성을 부여하는 회로는 일정한 온도 의존성, 즉 일정한 온도 특성을 갖는 회로로 구성할 수 있다. 예를 들면, 온도에 의존한 전류 특성을 갖는 정류 소자와 저항(R)과의 직렬 접속으로 구성할 수 있다.
또한, 이 온도에 의존한 전류 특성을 갖는 정류 소자는 온도에 의존한 전류 특성을 나타내는 하나 또는 복수의 직렬 접속하는 다이오드(D)로 구성할 수 있다.
한편, 클록 발생 회로는 전원 회로의 출력측, 즉 커런트 미러 회로의 2차측에 접속되고, 커런트 미러 회로의 2차측의 부하로서 작용하는 링오실레이터와, 이 링오실레이터의 출력측에 접속되고, 온도에 의존한 주기를 갖는 클록 신호(CLK)를발생하는 버퍼 회로(B)로 구성할 수 있다.
즉, 도 15에, 본 제 6의 실시예에 관한 타이머 회로의 제 4의 회로 구성의 한 예를 도시된다. 이 제 4의 구성예는 상술한 도 4에 도시된 제 1의 실시예에 관한 타이머 회로와, 상술한 도 12에 도시된 제 6의 실시예에 관계되는 제 1의 구성예를 조합하여 구성된 것이다. 즉, 도 15에 있어서, 다이오드(DA), 저항(RA), n채널 MOS 트랜지스터(NA1 내지 NA3), p채널 MOS 트랜지스터(PA1, PA2)는 도 4에 도시된 구성에 있어서 다이오드(D), 저항(R) n채널 MOS 트랜지스터(N1 내지 N3), p채널 MOS 트랜지스터(P1, P2)에 상당한다. 또한, 도 15에 있어서, 다이오드(DB), 저항(RB), n채널 MOS 트랜지스터(NB1 내지 NB3), p채널 MOS 트랜지스터(PB1, PB2)는 도 12에 도시된 구성에 있어서 다이오드(D), 저항(R), n채널 MOS 트랜지스터(N1 내지 N3), p채널 MOS 트랜지스터(P1, P2)에 상당한다. 클록 발생 회로(CGEN)는 도 12에 도시된 것과 동일하다. 도 4에 도시된 인버터(I1 내지 I3), 용량(C1 내지 C3), 버퍼 회로(B)로 구성된다.
이 제 3의 구성에 의하면, p채널 MOS 트랜지스터(PA2)에 흐르는 전류는 전원 전압(VDD)에 대한 의존성과 온도 의존성을 갖는다. 또한, p채널 MOS 트랜지스터(PA1)에 흐르는 전류는 전원 전압(VDD)에 대한 의존성을 갖지 않고, 온도 의존성만을 갖는다. 따라서 전원 전압(VDD)에 대한 감도, 즉 온도 의존성의 특성을 조정할 수 있다.
제 7의 실시예
이하, 본 발명에 관한 제 7의 실시예를 설명한다.
상술한 제 1 내지 제 6의 실시예에서는 클록 신호의 클록 주기, 즉 타이머 주기에 온도 의존성을 의도적으로 주었지만, 이 온도 의존성은 온도가 상승한 경우 그 주기가 감소하고, 온도가 저하된 경우 그 주기가 증가하는 것이였다. 그리고, 클록 발생 회로에 전류를 공급하는 전원 회로가 온도 상승에 수반하여 그 전원 전류를 증가시킴으로써, 클록 주기, 즉 타이머 주기를 감소시키고, 한편, 온도 하강에 수반하여 그 전원 전류를 감소시킴으로써, 클록 주기, 즉 타이머 주기를 증가시키도록, 타이머 회로의 타이머 주기가 온도 의존성을 갖고 있다.
본 제 7의 실시예에 관한 타이머 회로는 온도 변화에 대한 타이머 주기의 변화율을 의도적으로 크게 취하도록 모디파이한 것이다. 즉, 상술한 제 1 내지 제 6의의 실시예의 타이머 회로와 비교하여, 본 제 7의 실시예에 관한 타이머 회로는 온도가 하강한 경우 그 주기의 증가분을 더욱 크게 하고, 온도가 상승한 경우 그 주기의 감소분을 더욱 크게 한 것이다. 그리고, 클록 발생 회로에 전류를 공급하는 전원 회로가 온도 하강에 수반하여 그 전원 전류를 크게 감소시킴으로써, 클록 주기, 즉 타이머 주기를 크게 감소시키고, 한편, 온도 상승에 수반하여 그 전원 전류를 크게 증가시킨으로써, 클록 주기, 즉 타이머 주기를 증가시키도록, 타이머 회로의 타이머 주기가 큰 온도 의존성을 갖는다.
이와 같이, 온도 변화에 대한 타이머 주기의 변화율을 크게 한 경우, 온도 저하에 수반하여 전원 회로로부터의 전원 전류가 크게 감소한다. 이 때문에, 경우에 따라, 전원 전류가 크게 감소하여 제로로 될 가능성이 있다. 전원 전류가 제로로 된 경우, 타이머 회로는 작동하지 않게 된다.
따라서 전원 전류가 제로로 될 가능성이 있는 조건으로 타이머 회로를 설계하는 경우, 온도 저하에 수반하여 전원 회로로부터의 전원 전류가 제로로 되는 것을 회피하기 위해, 전원 회로로부터 클록 발생 회로로의 최저한의 전원 전류를 보상하기 위한 전류 보상 회로를 전원회로에 부가적으로 마련할 수 있다. 단, 이 보상 전류는 온도 의존성을 갖지 않는 것이 조건으로 된다. 그렇게 함으로써, 온도 저하에 수반하여, 온도 의존성을 갖는 주전원 전류가 제로로 되더라도, 온도 의존성을 갖지 않는 보상 전류가 항상 클록 발생 회로에 공급되기 때문에, 타이머 회로는 이 보상 전류에 의거한 클록 주기, 즉 타이머 주기를 갖는 클록 신호를 항상 출력하고, 타이머 회로가 온도의 저하에 의해 정지하는 것을 피하는 것이 가능하게 된다. 따라서, 보상 전류는 온도가 저하된 경우에 있어서 필요하게 되는 최저한의 보상되어야 할 전류치 이상인 것이 필요하고, 저온에 있어서 허용되는 최대한의 타이머 주기나 그 이하의 타이머 주기를 제공하는 것일 것이 필요하다.
또한, 클록 발생 회로로의 온도 의존성을 갖는 전원 전류가 제로로 되지 않는 조건으로 타이머 회로를 설계한 경우, 전류 보상 회로는 반드시 필요하지는 않다. 따라서 전류 보상 회로를 마련하지 않아도 좋다.
이와 같은 본 제 7의 실시예에 관한 타이머 회로는 상기 제 1 내지 제 6의 실시예에 기재한 바와 같이, 다양한 회로나 장치에 적용할 수 있다. 예를 들면, 반도체 기억 장치에 적용하는 경우, 메모리 셀의 홀드 특성은 고온 조건하에 비교하여 상온 또는 저온에서 양호하게 되는 경향을 나타낸다. 따라서, 타이머 회로의 역온도 특성 주파수를 상온 또는 저온 조건하에 비교하여 고온 조건하에서 상당히 크게, 예를 들면 1자리 정도 크게 설정하는 것이 필요하게 되는 경우가 있다. 이와 같은 경우, 타이머 회로의 타이머 주기에 상술한 역온도 특성을 부여하는 것이 바람직하다.
따라서 본 제 7의 실시예에서는 상술한 역온도 특성 및 전류 보상 회로를 갖는 타이머 회로를 제공한다.
본 제 7의 실시예에 관한 타이머 회로의 제 1의 회로 구성예에 대해 설명한다. 이 제 1의 회로 구성예는 온도 의존성이 부여된 전원 전류를 발생하는 전원 회로와, 이 전원 회로의 출력측에 접속되고, 전원 회로 회로로부터의 전원 전류에 의거하여, 온도 의존성을 갖는 주기를 갖는 클록 신호(CLK)를 발생하는 클록 발생 회로로 구성된다. 여기서, 전원 회로는 온도 의존성을 가지며, 온도 상승에 수반하여 그 전원 전류를 증가시켜서 클록 주기, 즉 타이머 주기를 감소시키고, 또는 온도 하강에 수반하여 전원 전류를 감소시켜서 클록 주기, 즉 타이머 주기를 증가시킨다. 그리고, 온도 변화에 수반하는 전원 전류의 변화율을 크게 설정한다.
그리고, 이 전원 회로는 커런트 미러 회로와, 커런트 미러 회로의 1차측에 접속되고, 온도 의존성을 갖는 전류를 커런트 미러 회로의 1차측에 공급하는 온도 의존성을 부여하는 회로와, 커런트 미러 회로의 1차측에 접속되고, 온도에 의존하지 않는 보상 전류를 커런트 미러 회로의 1차측에 공급하는 보상 전류 공급 회로로 이루어지고, 온도 의존성을 갖는 전원 전류 및 온도 의존성을 갖지 않는 보상 전류에 의거하여, 간접적으로 온도 의존성이 부여된 전원 전류를 2차측에 발생한다.
또한, 이 온도 의존성을 부여하는 회로는 일정한 온도 의존성, 즉 일정한 온도 특성을 갖는 회로로 구성할 수 있지만, 반드시 온도 의존성은 일정할 필요는 없고, 온도 능존성은 가변이라도 좋다. 온도 의존성을 부여하는 회로를 일정한 온도 의존성, 즉 일정한 온도 특성을 갖는 회로로 구성하는 경우, 예를 들면, 온도에 의존한 전류 특성을 갖는 하나 또는 복수의 정류 소자와 저항(R)과의 직렬 접속으로 구성할 수 있다. 단, 온도 변화에 수반하는 전원 전류의 변화율을 크게 설정하기 위해, 복수의 정류 소자를 직렬 접속으로 접속하는 것이 바람직하다. 한편, 온도 의존성을 가변으로 하는 경우, 예를 들면 상기 제 2의 실시예 또는 제 3의 실시예에서 개시한 회로 구성을 적용할 수 있다.
상기 정류 소자는 온도 상승에 수반하여 정류 소자를 흐르는 전류가 증가하는 정류 소자로서, 정의 온도 특성을 갖는 다이오드로 구성할 수 있다. 정의 온도 특성을 갖는 다이오드는 그 순방향의 장벽 전위(Vf)가 온도 상승에 의해 감소함으로써, 순방향 전류가 증가한다. 따라서, 정류 소자는 정의 온도 특성을 갖는 하나 또는 복수의 직렬 접속한 다이오드(D)로 구성할 수 있다. 즉, 상술한 제 1 내지 제 6의 실시예에서 사용한 다이오드와 동일한 정의 온도 특성을 갖는 다이오드로 구성할 수 있다.
이 역온도 의존성을 부여하는 회로가 큰 온도 의존성을 부여하는 회로인 경우, 온도도 낮아지면, 온도 의존성을 부여하는 회로로부터 커런트 미러 회로의 1차측에 공급되는 온도 의존성을 갖는 전류가 제로로 되는 경우가 있다. 이 경우에도, 보상 전류 공급 회로가 온도에 의존하지 않는 보상 전류를 항상 커런트 미러 회로의 1차측에 공급하기 때문에, 타이머 회로가 정지하는 일은 없다.
한편, 클록 발생 회로는 전원 회로의 출력측, 즉 커런트 미러 회로의 2차측에 접속되고, 커런트 미러 회로의 2차측의 부하로서 작용하는 링오실레이터와, 이 링오실레이터의 출력측에 접속되고, 온도에 의존한 주기를 갖는 클록 신호(CLK)를 발생하는 버퍼 회로(B)로 구성할 수 있다.
본 제 7의 실시예에 관한 타이머 회로의 제 1의 회로 구성을 실현하기 위해 각종의 회로예를 들 수 있지만, 그 한 예를 도 16에 도시된다. 제 1의 회로 구성예는 온도 의존성을 부여하는 회로의 구성과 보상 전류 공급 회로를 마련한 점에서, 제 1의 실시예에 관한 타이머 회로의 회로 구성과는 다르지만, 그 밖의 회로 구성은 같다. 온도 의존성을 부여하는 회로는 정의 온도 특성을 갖는 복수의 다이오드(D)와 저항(R)과의 직렬 접속으로 이루어지고, 한편, 보상 전류 공급 회로는 전원 전압(VDD)과 커런트 미러 회로의 1차측과의 사이에 직렬 접속된 저항(R1)으로 이루어진다. 도 16에서는 직렬 접속된 3개의 다이오드(D)가 도시되어 있지만, 그 다이오드(D)의 단수는 조정 가능하고, 3개에 한하는 것이 아니다.
다이오드(D)의 단수를 늘림으로써, 온도 특성이 강하게 되고, 온도 변화에 대한 전류 변화율이 크게 된다. 즉, 다이오드(D)의 단수를 증가한 경우, 온도 하강에 수반하는 전원 전류의 감소율은 커지고, 클록 주기, 즉 타이머 주기의 증가율도 커진다. 그리고, 온도 상승에 수반하는 전원 전류의 증가율도 커지고, 클록 주기, 즉 타이머 주기의 감소율도 커진다. 따라서, 다이오드(D)의 단수를 증가한 경우로서, 크게 온도 강하한 경우, 온도 의존성을 부여하는 회로로부터 커런트 미러 회로의 1차측에 공급되는 전류가 제로로 되는 경우가 있다. 그렇지만, 전원 전압(VDD)와 커런트 미러 회로의 1차측과의 사이에 직렬 접속된 저항(R1)으로 이루어지는 보상 전류 공급 회로가 온도에 의존하지 않는 보상 전류를 커런트 미러 회로의 1차측에 항상 공급하기 때문에, 타이머 회로는 정지하지 않는다.
한편, 다이오드(D)의 단수를 줄임으로써, 온도 의존성이 약해지고, 온도 변화에 대한 전류 변화율이 작아진다. 즉, 다이오드(D)의 단수를 감소한 경우, 온도 하강에 수반하는 전원 전류의 감소율은 작아지고, 클록 주기, 즉 타이머 주기의 증가율도 작아진다. 그리고, 온도 상승에 수반하는 전원 전류의 증가율도 작아지고, 클록 주기, 즉 타이머 주기의 감소율도 작아진다.
복수의 다이오드(D)와 저항(R)과의 직렬 접속으로 이루어지는 온도 의존성을 부여하는 회로로부터 커런트 미러 회로의 1차측에 공급되는 온도 의존성을 갖는 전류치(I1)가 보상 전류 공급 회로로부터 공급되는 온도 의존성을 갖지 않는 보상 전류치(I2)에 대해 커게 되도록, 다이오드(D)의 단수를 조정할 수 있다. 예를 들면 전류치(I1)를 전류치(I2)의 약 10배로 한 경우, 1자리 정도의 큰 역온도 특성을 얻을 수 있다. 즉, 고온시에 비교하고, 상온 또는 저온시에서는 클록의 주기, 즉 타이머의 주기가 1자리 정도가 커진다.
또한, 본 제 7의 실시예에 관한 타이머 회로의 제 1의 회로 구성예는 커런트 미러 회로의 출력측에 클록 발생 회로(CGEN)를 갖는다. 이 클록 발생 회로(CGEN)의 회로 구성은 상기 제 1의 실시예에 관한 타이머 회로의 클록 발생 회로와 동일 회로 구성이다. 즉, 클록 발생 회로(CGEN)는 도 4에 도시된 인버터(I1 내지 I3), 용량(C1 내지 C3) 및 버퍼 회로(B)로 구성된다.
상기 동 도면에 있어서, 상술한 도 4에 도시된 제 1의 실시예에 관한 타이머 회로의 구성 요소와 공통하는 요소에는 동일 신호를 붙이고 중복된 설명을 생략한다.
본 제 7의 실시예에 관한 역온도 특성을 갖는 타이머 회로의 제 2의 회로 구성예에 관해 설명한다. 이 제 2의 회로 구성예는 전원 전압에 의거하여 정전압을 발생하는 정전압 발생 회로와, 이 정전압 발생 회로에 접속되고, 정전압 발생 회로로부터 출력된 정전압에 의거하여, 온도 의존성이 부여된 전원 전류를 발생하는 전원 회로와, 이 전원 회로의 출력측에 접속되고, 온도에 의존한 주기를 갖는 클록 신호(CLK)를 발생하는 클록 발생 회로로 구성된다. 여기서, 전원 회로는 온도 의존성을 가지며, 온도 하강에 수반하여 그 전원 전류를 크게 감소시켜서 클록 주기, 즉 타이머 주기를 크게 증가시키고, 한편, 온도 상승에 수반하여 전원 전류를 크게 증가시켜서, 클록 주기, 즉 타이머 주기를 크게 감소시킨다.
그리고, 이 전원 회로는 정전압 발생 회로에 접속되고, 이 정전압 발생 회로로부터 출력된 정전압의 레벨을 강하하는 회로 소자와, 제 1의 커런트 미러 회로와, 제 1의 커런트 미러 회로의 1차측에 접속됨과 함께, 정전압의 레벨을 강하하는 회로 소자에 접속되고, 레벨이 강하한 정전압의 공급을 받고, 이 정전압에 의거하여, 온도 의존성을 갖는 1차측 전류를 제 1의 커런트 미러 회로에 공급하는 온도 의존성을 부여하는 회로와, 이 온도 의존성을 부여하는 회로에 대해 병렬로, 제 1의 커런트 미러 회로의 1차측에 접속되고, 온도에 의존하지 않는 보상 전류를 제 1의 커런트 미러 회로의 1차측에 공급하는 보상 전류 공급 회로로 이루어지고, 온도의존성을 갖는 1차측 전류에 응하여, 간접적으로 온도 의존성이 부여된 전원 전류를 2차측에 발생한다.
또한, 이 온도 의존성을 부여하는 회로는 제 2의 커런트 미러 회로로 구성할 수 있다.
또한, 이 제 2의 커런트 미러 회로의 1차측을 제 1의 전계효과형 트랜지스터와 저항 소자와의 직렬 접속으로 구성하고, 그 2차측을 제 2의 전계효과형 트랜지스터와 정의 온도 특성을 갖는 정류 소자와의 직렬 접속으로 구성할 수 있다. 제 1의 전계효과형 트랜지스터의 게이트와, 제 2의 전계효과형 트랜지스터의 게이트는 제 2의 커런트 미러 회로의 입력에 공통 접속된다. 온도 특성을 갖는 정류 소자란, 온도 상승에 수반하여 장벽 전위가 내려가고, 정류 소자를 흐르는 전류가 증가하는 정류 소자이다. 온도 특성을 갖는 정류 소자는 정의 온도 특성을 갖는 다이오드의 복수단으로 구성할 수 있다. 정의 온도 특성을 갖는 다이오드는 그 순방향의 장벽 전위(Vf)가 온도 상승에 의해 감소함으로써, 순방향 전류가 증가한다.
정전압의 레벨을 강하하는 회로 소자는 예를 들면, 상기 전원 전압(VDD)과 상기 온도 의존성을 부여하는 회로와의 사이에 직렬로 접속되고, 또한 그 게이트가 정전압 발생 회로의 출력에 접속된 전계효과형 트랜지스터로 구성할 수 있다. 또한, 전계효과형 트랜지스터 대신에, 정전압의 레벨을 강하하는 회로 소자는 컬렉터가 전원 전압(VDD)에 접속되고, 이미터가 온도 의존성을 부여하는 회로에 접속되고, 베이스가 정전압 발생 회로의 출력에 접속된 바이폴러 트랜지스터로 구성할 수 있다.
이 온도 의존성을 부여하는 회로는 클록 발생 회로에 대해 큰 온도 의존성을 부여하는 회로이기 때문에, 온도가 낮아지면, 온도 의존성을 부여하는 회로로부터 커런트 미러 회로의 1차측에 공급되는 온도 의존성을 갖는 전류가 제로로 되는 경우가 있다. 이 경우, 보상 전류 공급 회로가 온도에 의존하지 않는 보상 전류를 항상 커런트 미러 회로의 1차측에 공급하기 때문에, 타이머 회로가 정지하는 일은 없다.
한편, 클록 발생 회로는 전원 회로의 출력측, 즉 커런트 미러 회로의 2차측에 접속되고, 커런트 미러 회로의 2차측의 부하로서 작용하는 링오실레이터와, 이 링오실레이터의 출력측에 접속되고, 온도에 의존한 주기를 갖는 클록 신호(CLK)를 발생하는 버퍼 회로(B)로 구성할 수 있다.
이 제 7의 실시예에 관한 타이머 회로의 제 2의 회로 구성은 다양한 회로 구성예로 실현할 수 있지만, 그 한 예를 도 17에 도시된다. 전원 전압에 의거하여 정전압을 발생하는 정전압 발생 회로의 한 예로서 밴드 갭 회로(BGC)를 사용할 수 있다. 밴드 갭 회로(BGC)의 출력은 p채널 MOS 트랜지스터(P1)의 게이트에 접속된다. 이 p채널 MOS 트랜지스터(P1)는 전원 전압(VDD)과 온도 의존성을 부여하는 회로의 입력측과의 사이에 직렬로 접속된다. 온도 의존성을 부여하는 회로는 제 2의 커런트 미러 회로(100)로 구성할 수 있다. 제 2의 커런트 미러 회로(100)의 1차측은 n채널 MOS 트랜지스터(M1)와 제 1의 저항 소자(R1)와의 직렬 접속으로 구성된다. 제 2의 커런트 미러 회로(100)의 2차측은 n채널 MOS 트랜지스터(M2)와 다이오드(D)와의 직렬 접속으로 구성된다. 또한, 도 17에 도시된 예에서는 온도 의존성을 갖는정류 소자로서, 다이오드(D)를 1단(段)으로 마련하였지만, 다이오드(D)를 복수단 마련하여도 좋다. 이 경우, 전원 전류의 온도 의존성이 상당히 커지고, 온도 변화에 대해 상당히 큰 간원 전류 변화율을 얻을 수 있다.
제 2의 커런트 미러 회로(100)의 2차측은 제 1의 커런트 미러 회로(50)의 1차측에 접속한다. 보상 전류 공급 회로는 그라운드와 상기 제 1의 커런트 미러 회로(50)의 1차측과의 사이에 직렬로 접속된, 제 2의 저항 소자(R2)로 구성할 수 있다. 따라서 온도 의존성을 부여하는 회로를 구성하는 제 2의 커런트 미러 회로(100)와, 보상 전류 공급 회로를 구성하는 제 2의 저항 소자(R2)는 함께 병렬로 제 1의 커런트 미러 회로(50)의 1차측에 접속된다.
제 1의 커런트 미러 회로(50)는 3개의 p채널 MOS 트랜지스터(P2, P3, P4) 및 2개의 n채널 MOS 트랜지스터(N1, N2)로 구성할 수 있다. p채널 MOS 트랜지스터(P2 내지 P4)의 소스는 함께 전원 전압(VDD)에 접속된다. 이들 p채널 MOS 트랜지스터(P2 내지 P4)의 게이트는 p채널 MOS 트랜지스터(P2)의 드레인과 접속된다. p채널 MOS 트랜지스터(P1)의 드레인은 상기 제 2의 커런트 미러 회로(100)의 2차측 및 전류 보상 회로를 구성하는 제 2의 저항 소자(R2)에 접속된다. p채널 MOS 트랜지스터(P4)의 드레인은 클록 발생 회로(CGEN)에 접속된다. 여기서, p채널 MOS 트랜지스터(P2)와 p채널 MOS 트랜지스터(P3)의 상호 컨덕턴스(gm2, gm3)는 함께 동등하다. p채널 MOS 트랜지스터(P4)의 상호 컨덕턴스(gm4)는 p채널 MOS 트랜지스터(P2)의 정수배로 한다. p채널 MOS 트랜지스터(P2, P4)는 클록 발생 회로(CGEN)의 인버터의 전원의 노드에 접속된다.
한편, n채널 MOS 트랜지스터(N1, N2)의 소스는 함께 그라운드에 접속된다. n채널 MOS 트랜지스터(N1, N2)의 게이트는 n채널 MOS 트랜지스터(N1)의 드레인에 접속된다. n채널 MOS 트랜지스터(N2)의 드레인은 클록 발생 회로(CGEN)의 인버터의 각각의 그라운드 노드에 접속된다. n채널 MOS 트랜지스터(N1)의 드레인은 상술한 p채널 MOS 트랜지스터(P3)의 드레인에 접속되어 있다. 여기서, n채널 MOS 트랜지스터(N2)의 상호 컨덕턴스(gm6)는 인버터에 전원 전위를 주도록 적절한 값으로 설정되고, n채널 MOS 트랜지스터(N1)의 상호 컨덕턴스(gm5)는 n채널 MOS 트랜지스터(N2)의 정수배로 한다. n채널 MOS 트랜지스터(N1, N2)는 인버터에 그라운드 전위를 공급한다.
상기 밴드 갭 회로(BGC)의 회로 구성의 한 예를 도 18에 도시된다. 밴드 갭 회로(BGC)는 저항 소자(R), 2개의 n채널 MOS 트랜지스터(N11, N12), 및 2개의 p채널 MOS 트랜지스터(P11, P12)로 구성할 수 있다. p채널 MOS 트랜지스터(P11, P12)의 소스는 전원 전압(VDD)에 접속된다. p채널 MOS 트랜지스터(P11, P12)의 게이트는 p채널 MOS 트랜지스터(P12)의 드레인에 접속되고, 이 드레인은 밴드 갭 회로(BGC)의 출력에 접속된다. 한편, n채널 MOS 트랜지스터(N11)의 소스는 그라운드에 직접 접속되고, n채널 MOS 트랜지스터(N12)의 소스는 저항 소자(R)를 통하여 그라운드에 접속된다. n채널 MOS 트랜지스터(N11, N12)의 게이트는 n채널 MOS 트랜지스터(N11)의 드레인에 접속되고, 이 드레인은 p채널 MOS 트랜지스터(P11)의 드레인에 접속된다.
즉, n채널 MOS 트랜지스터(N11) 및 p채널 MOS 트랜지스터(P12)는 다이오드접속되고, 또한 n채널 MOS 트랜지스터(N12)를 그라운드와의 사이에 저항 소자(R)을 접속함으로써, 전원 전압 및 온도에 의존하지 않는 정전압을 출력한다.
도 18에 도시된 회로는 정전압 회로의 한 예이고, 다른 회로 구성으로도 적용할 수 있다. 즉, 전원 전압 및 온도에 의존하지 않는 정전압을 출력하는 회로나, 또는 약간 온도 의존하더라도, 보상할 수 있는 정도라면 문제 없다.
도 16 및 도 17에 도시된 본 제 7의 실시예에 관한 상술한 제 1 및 제 2의 회로 구성예에 의해 얻어지는 온도 특성 곡선을 각각 도 19(a) 및 도 19(b)에 도시된다.
도 19(a) 및 도 19(b)에 도시된 본 제 7의 실시예에 관한 타이머 회로의 상술한 제 1 및 제 2의 회로 구성예의 온도 변화에 대한 전원 전류의 변화율은 상당히 크고, 온도 특성 곡선은 크게 구배를 갖는다. 구체적으로는, 고온시에 비교하여 저온시 또는 상온시에서는 클록 발생 회로의 출력하는 클록의 주기, 즉 타이머 주기가 대략 한자릿수 다르다. 그리고, 어느 온도(T1) 이하의 온도에서는 클록 발생 회로가 출력하는 클록의 주기, 즉 타이머 주기가 온도에 의존하지 않고 일정하게 된다. 이것은 온도(T1) 이하에서, 온도 의존성을 부여하는 회로로부터 출력되는 온도 의존성을 갖는 전류가 제로로 되고, 보상 전류 공급 회로로부터 공급된 온도에 의존하지 않는 보상 전류만이 클록 발생 회로에 공급되고, 보상 전류에 의거한 타이머 주기가 얻어지는 것을 나타낸다.
이상, 본 발명의 실시의 형태를 설명하였지만, 본 발명은 이들의 실시의 형태에 한정되는 것은 아니고, 본 발명의 요지를 일탈하지 않는 범위의 설계 변경 등이 있어도 본 발명에 포함된다.
예를 들면, 상술한 제 1 내지 제 7의 실시예에서는 다이오드의 온도 특성을 타이머 주기에 반영시키도록 구성하였지만, 이것에 한정되는 것이 아니라, 온도의 상승에 수반하여 전류가 증가하는 특성을 갖는 것이면, 어떤한 소자를 이용하여도 좋다.
또한, 상술한 제 1 내지 제 7의 실시예에서는 n채널 MOS 트랜지스터(N1, N3)로 이루어지는 커런트 미러 회로와, p채널 MOS 트랜지스터(P1, P2)로 이루어지는 커런트 미러 회로를 마련하였지만, 이것에 한정되는 것이 아니라, 어느 한쪽만을 마련하여도 좋다.
또한, 상술한 제 1 내지 제 4의 실시예에서는 p채널 MOS 트랜지스터(P1, P2)로 이루어지는 커런트 미러 회로의 1차측의 부하로서 n채널 MOS 트랜지스터(N2)를 마련하였지만, 이것에 한정되는 것이 아니라, 다이오드(D) 및 저항(R)에 상당하는 요소를 그라운드와 p채널 MOS 트랜지스터(P1)와의 사이에 마련하여도 좋다.
본 발명에 의하면, 이하의 효과를 얻을 수 있다.
즉, 본 발명에 관한 타이머 회로에 의하면, 온도에 의존한 전류 특성을 갖는 정류 소자를 가지며, 상기 정류 소자를 흐르는 전류에 응한 전원 전류를 발생하는 전원 회로와, 상기 전원 회로로부터 전원의 공급을 받고 클록 신호를 발생하는 클록 발생 회로를 구비하였기 때문에, 온도의 상승에 수반하여 타이머 주기를 감소시키고, 온동의 저하에 수반하여 타이머 주기를 증가시키는 것이 가능하게 된다. 또한, 본 발명에 관한 반도체 기억 장치에 의하면, 워스트 조건하에서 리프레시 동작을 보장하면서, 타이피컬 조건하에서의 과잉한 리프레시 동작을 억제하는 것이 가능하게 된다.

Claims (79)

  1. 온도 의존성이 부여된 전원 전류를 발생하는 전원 회로와, 상기 전원 회로의 출력측에 전기적으로 결합되고, 상기 전원 전류에 의거하여, 온도에 의존한 주기를 갖는 클록 신호를 발생하는 클록 발생 회로로 이루어지는 것을 특징으로 하는 타이머 회로.
  2. 제 1항에 있어서,
    상기 전원 회로는 온도 상승에 수반하여 그 전원 전류를 증가시키고 클록 주기를 감소시키며, 온도 하강에 수반하여 전원 전류를 감소시키고 클록 주기를 증가시키는 것을 특징으로 하는 타이머 회로.
  3. 제 2항에 있어서,
    상기 전원 회로는 커런트 미러 회로와, 커런트 미러 회로의 1차측에 전기적으로 결합되고, 온도 의존성을 갖는 1차측 전류를 커런트 미러 회로에 공급하는 온도 의존성을 부여하는 회로로 이루어지고, 커런트 미러 회로는 온도 의존성을 갖는 1차측 전류에 응하여, 온도 의존성이 부여된 전원 전류를 2차측에 발생하는 것을 특징으로 하는 타이머 회로.
  4. 제 3항에 있어서,
    상기 온도 의존성을 부여하는 회로는 온도에 의존한 전류 특성을 갖는 정류 소자를 포함하는 것을 특징으로 하는 타이머 회로.
  5. 제 4항에 있어서,
    상기 온도 의존성을 부여하는 회로는 온도에 의존한 전류 특성을 나타내는 적어도 하나의 다이오드와, 적어도 하나의 저항의 직렬 접속으로 이루어지는 것을 특징으로 하는 타이머 회로.
  6. 제 1항에 있어서,
    상기 온도 의존성을 부여하는 회로는 일정한 온도 의존성을 갖는 회로로 이루어지는 것을 특징으로 하는 타이머 회로.
  7. 제 1항에 있어서,
    상기 온도 의존성을 부여하는 회로는 가변의 온도 의존성을 갖는 회로로 이루어지는 것을 특징으로 하는 타이머 회로.
  8. 제 7항에 있어서,
    상기 온도 의존성을 부여하는 회로는 온도에 의존한 전류 특성을 나타내는 복수의 다이오드와, 적어도 하나의 저항과의 직렬 접속으로 이루어지고, 직렬 접속되어 정류 소자로서 작용하는 다이오드의 수를 가변으로 하는 것을 특징으로 하는타이머 회로.
  9. 제 8항에 있어서,
    상기 복수의 다이오드중 적어도 하나는 스위칭 소자를 포함하는 바이패스가 병렬로 접속됨으로써, 전류 경로상에 있는 다이오드의 수를 변경하도록 구성하는 것을 특징으로 하는 타이머 회로.
  10. 제 9항에 있어서,
    상기 온도 의존성을 부여하는 회로는 전류치가 온도에 의존하여 변화하는 기능에 더하여, 제어 신호에 의거하여 전류치를 제어 가능하게 구성함으로써 온도에 의존하지 않고 전류를 가변하는 기능을 갖는 것을 특징으로 하는 타이머 회로.
  11. 제 10항에 있어서,
    상기 온도 의존성을 부여하는 회로는 온도에 의존한 전류 특성을 갖는 정류 소자와 제어 신호에 의거하여 그 저항치가 변화하는 가변 저항 회로와의 직렬 접속을 포함하는 것을 특징으로 하는 타이머 회로.
  12. 제 11항에 있어서,
    상기 가변 저항 회로는 상기 온도 의존성을 부여하는 회로는 온도에 의존한 전류 특성을 나타내는 복수의 다이오드와, 적어도 하나의 저항과의 직렬 접속으로이루어지고, 직렬 접속되어 정류 소자로서 작용하는 다이오드의 수를 가변으로 하는 것을 특징으로 하는 타이머 회로.
  13. 제 12항에 있어서,
    상기 복수의 다이오드중 적어도 하나는 스위칭 소자를 포함하는 바이패스가 병렬로 접속됨으로써, 전류 경로상에 있는 다이오드의 수를 변경하도록 구성하는 것을 특징으로 하는 타이머 회로.
  14. 제 1항에 있어서,
    상기 타이머 회로는 상기 클록 발생 회로의 출력측에 전기적으로 결합되고, 클록 발생 회로로부터 출력된 제 1의 클록 신호의 주기를 변경하고, 제 1의 클록 신호와는 주기가 다른 제 2의 클록 신호를 출력하는 클록 신호 주기 변경 회로와, 상기 클록 발생 회로의 출력측과 클록 신호 주기 변경 회로의 출력측에 전기적으로 결합되고, 제 1의 클록 신호 및 제 2의 클록 신호의 어느 한쪽을 선택하고 출력하는 선택 회로를 또한 포함하는 것을 특징으로 하는 타이머 회로.
  15. 제 14항에 있어서,
    상기 클록 신호 주기 변경 회로는 제 1의 클록 신호의 주기를 분주하고, 제 1의 클록 신호와는 주기가 다른 제 2의 클록 신호를 출력하는 바이너리 카운터로 이루어지는 것을 특징으로 하는 타이머 회로.
  16. 제 15항에 있어서,
    상기 선택 회로는 제어 신호에 의거하여, 제 1의 클록 신호 및 제 2의 클록 신호의 어느 한쪽을 선택하여 출력하는 멀티플렉서로 이루어지는 것을 특징으로 하는 타이머 회로.
  17. 제 16항에 있어서,
    상기 타이머 회로는 또한 전원 전압에 의거하여 정전압을 발생하는 정전압 발생 회로를 포함하고, 상기 전원 회로가 정전압 발생 회로의 출력측에 전기적으로 결합됨으로써, 정전압 발생 회로로부터 출력된 정전압에 의거하여, 전원 전압의 변화에 의존하지 않으며 또한 온도 의존성이 부여된 전원 전류를 발생하는 것을 특징으로 하는 타이머 회로.
  18. 제 17항에 있어서,
    상기 전원 회로가 정전압 발생 회로의 출력측에 직접 접속되는 것을 특징으로 하는 타이머 회로.
  19. 제 17항에 있어서,
    정전압 발생 회로에 전기적으로 결합되고, 상기 정전압 발생 회로로부터 출력된 정전압의 레벨을 강하하는 회로 소자를 통하여, 상기 전원 회로가 정전압 발생 회로의 출력측에 전기적으로 결합되는 것을 특징으로 하는 타이머 회로.
  20. 제 19항에 있어서,
    상기 정전압의 레벨을 강하하는 회로 소자는 전원 전압과 온도 의존성을 부여하는 회로와의 사이에 직렬로 접속되고, 또한 그 게이트가 정전압 발생 회로의 출력에 전기적으로 결합된 전계효과형 트랜지스터로 이루어지는 것을 특징으로 하는 타이머 회로.
  21. 제 19항에 있어서,
    상기 정전압의 레벨을 강하하는 회로 소자는 컬렉터가 전원 전압에 전기적으로 결합되고, 이미터가 온도 의존성을 부여하는 회로에 전기적으로 결합되고, 베이스가 정전압 발생 회로의 출력에 전기적으로 결합된 바이폴러 트랜지스터로 이루어지는 것을 특징으로 하는 타이머 회로.
  22. 제 21항에 있어서,
    상기 타이머 회로는 또한 클록 발생 회로의 출력측에 전기적으로 결합되고, 클록 신호의 전압 레벨을 조정하는 레벨 시프터를 포함하는 것을 특징으로 하는 타이머 회로.
  23. 제 1항에 있어서,
    상기 전원 회로는 전원 전압에 의거하여, 온도 의존성이 부여된 전원 전류를 발생하는 제 1의 전원 회로와, 정전압 발생 회로의 출력에 전기적으로 결합되고, 정전압 발생 회로로부터 출력된 정전압에 의거하여, 온도 의존성이 부여된 전원 전류를 발생하는 제 2의 전원 회로로 이루어지는 것을 특징으로 하는 타이머 회로.
  24. 제 23항에 있어서,
    상기 제 1의 전원 회로는 제 1의 커런트 미러 회로와, 상기 제 1의 커런트 미러 회로의 1차측에 전기적으로 결합되고, 온도 의존성을 갖는 1차측 전류를 제 1의 커런트 미러 회로에 공급하는 제 1의 온도 의존성을 부여하는 회로로 이루어지고, 상기 제 1의 온도 의존성을 부여하는 회로는 전원 전압에 의거하여, 온도 의존성을 갖는 1차측 전류에 응하여, 온도 의존성이 부여된 전원 전류를 2차측에 발생하고, 상기 제 2의 전원 회로는 제 2의 커런트 미러 회로와, 상기 제 2의 커런트 미러 회로의 1차측에 전기적으로 결합되고, 온도 의존성을 갖는 1차측 전류를 제 2의 커런트 미러 회로에 공급하는 제 2의 온도 의존성을 부여하는 회로로 이루어지고, 상기 제 2의 온도 의존성을 부여하는 회로는 정전압 발생 회로에 전기적으로 결합되고, 정전압 발생 회로로부터 출력된 정전압에 의거하여, 온도 의존성을 갖는 1차측 전류에 응하여, 온도 의존성이 부여된 전원 전류를 2차측에 발생하는 것을 특징으로 하는 타이머 회로.
  25. 제 24항에 있어서,
    상기 온도 의존성을 부여하는 회로는 온도에 의존한 전류 특성을 갖는 복수의 정류 소자와 저항과의 직렬 접속으로 이루어지는 것을 특징으로 하는 타이머 회로.
  26. 제 24항에 있어서,
    상기 온도 의존성을 부여하는 회로는 온도 의존성을 갖는 적어도 하나의 정류 소자를 포함하는 제 2의 커런트 미러 회로로 이루어지는 것을 특징으로 하는 타이머 회로.
  27. 제 26항에 있어서,
    상기 제 2의 커런트 미러 회로의 1차측은 적어도 하나의 저항을 가지며, 그 2차측은 적어도 하나의 다이오드를 갖는 것을 특징으로 하는 타이머 회로.
  28. 제 27항에 있어서,
    상기 제 2의 커런트 미러 회로의 1차측은 스위칭 트랜지스터를 통하여 전원 전압에 접속되고, 스위칭 트랜지스터의 제어 전극은 정전압 발생 회로의 출력측에 전기적으로 결합되는 것을 특징으로 하는 타이머 회로.
  29. 제 28항에 있어서,
    상기 정전압 발생 회로는 밴드 갭 회로로 이루어지는 것을 특징으로 하는 타이머 회로.
  30. 제 1항에 있어서,
    상기 전원 회로는 상기 커런트 미러 회로의 1차측에 전기적으로 결합되고, 온도에 의존하지 않는 보상 전류를 커런트 미러 회로의 1차측에 공급하는 보상 전류 공급 회로를 또한 포함하는 것을 특징으로 하는 타이머 회로.
  31. 리프레시용의 어드레스를 생성하는 어드레스 카운터와, 리프레시의 시간 간격을 계시하기 위한 타이머 회로를 포함하는 리프레시 제어 회로에 있어서,
    상기 타이머 회로는 온도 의존성이 부여된 전원 전류를 발생하는 전원 회로와, 상기 전원 회로의 출력측에 전기적으로 결합되고, 상기 전원 전류에 의거하여, 온도에 의존한 주기를 갖는 클록 신호를 발생하는 클록 발생 회로로 이루어지는 리프레시 제어 회로.
  32. 제 31항에 있어서,
    상기 타이머 회로는 어드레스의 변화를 검출하는 신호의 입력에 의해 리셋되고, 계시 동작을 재개하는 것을 특징으로 하는 리프레시 제어 회로.
  33. 제 31항에 있어서,
    상기 전원 회로는 온도 상승에 수반하여 그 전원 전류를 증가시키고 클록 주기를 감소시키며, 온도 하강에 수반하여 전원 전류를 감소시키고 클록 주기를 증가시키는 것을 특징으로 하는 리프레시 제어 회로.
  34. 제 31항에 있어서,
    상기 전원 회로는 커런트 미러 회로와, 커런트 미러 회로의 1차측에 전기적으로 결합되고, 온도 의존성을 갖는 1차측 전류를 커런트 미러 회로에 공급하는 온도 의존성을 부여하는 회로로 이루어지고, 커런트 미러 회로는 온도 의존성을 갖는 1차측 전류에 응하여, 온도 의존성이 부여된 전원 전류를 2차측에 발생하는 것을 특징으로 하는 리프레시 제어 회로.
  35. 제 31항에 있어서,
    상기 온도 의존성을 부여하는 회로는 온도에 의존한 전류 특성을 갖는 정류 소자를 적어도 하나 포함하는 것을 특징으로 하는 리프레시 제어 회로.
  36. 메모리 셀 어레이와, 메모리 셀 어레이의 메모리 셀에 기억된 데이터를 정기적으로 리프레시하기 위해 리프레시 동작 타이밍을 주는 클록 신호를 발생하는 타이머 회로를 적어도 하나 포함하는 반도체 기억 장치에 있어서,
    상기 타이머 회로는 온도 의존성이 부여된 전원 전류를 발생하는 전원 회로와, 이 전원 회로의 출력측에 전기적으로 결합되고, 상기 전원 전류에 의거하여, 온도에 의존한 주기를 갖는 클록 신호를 발생하는 클록 발생 회로로 이루어지는 것을 특징으로 하는 반도체 기억 장치.
  37. 제 36항에 있어서,
    상기 타이머 회로는 어드레스의 변화를 검출하는 신호의 입력에 의해 리셋되고, 계시 동작을 재개하는 것을 특징으로 하는 반도체 기억 장치.
  38. 제 36항 또는 제 37항에 있어서,
    상기 전원 회로는 온도 상승에 수반하여 그 전원 전류를 증가시키고, 클록 주기를 감소시키고, 온도 하강에 수반하여 전원 전류를 감소시켜서 클록 주기를 증가시키는 것을 특징으로 하는 반도체 기억 장치.
  39. 제 36항에 있어서,
    상기 전원 회로는 커런트 미러 회로와, 커런트 미러 회로의 1차측에 전기적으로 결합되고, 온도 의존성을 갖는 1차측 전류를 커런트 미러 회로에 공급하는 온도 의존성을 부여하는 회로로 이루어지고, 커런트 미러 회로는 온도 의존성을 갖는 1차측 전류에 응하여, 온도 의존성이 부여된 전원 전류를 2차측에 발생하는 것을 특징으로 하는 반도체 기억 장치.
  40. 제 31항에 있어서,
    상기 온도 의존성을 부여하는 회로는 온도에 의존한 전류 특성을 갖는 정류소자를 적어도 하나 포함하는 것을 특징으로 하는 반도체 기억 장치.
  41. 동작 타이밍을 주기 위한 클록 신호를 발생하는 타이머 회로를 적어도 하나 포함하는 반도체 장치에 있어서,
    상기 타이머 회로는 온도 의존성이 부여된 전원 전류를 발생하는 전원 회로와, 상기 전원 회로의 출력측에 전기적으로 결합되고, 상기 전원 전류에 의거하여, 온도에 의존한 주기를 갖는 클록 신호를 발생하는 클록 발생 회로로 이루어지는 것을 특징으로 하는 반도체 장치.
  42. 제 41항에 있어서,
    상기 타이머 회로는 어드레스의 변화를 검출하는 신호의 입력에 의해 리셋되고, 계시 동작을 재개하는 것을 특징으로 하는 반도체 장치.
  43. 제 41항에 있어서,
    상기 전원 회로는 온도 상승에 수반하여 그 전원 전류를 증가시키고 클록 주기를 감소시키며, 온도 하강에 수반하여 전원 전류를 감소시키고 클록 주기를 증가시키는 것을 특징으로 하는 반도체 장치.
  44. 제 41항에 있어서,
    상기 전원 회로는 커런트 미러 회로와, 커런트 미러 회로의 1차측에 전기적으로 결합되고, 온도 의존성을 갖는 1차측 전류를 커런트 미러 회로에 공급한 온도 의존성을 부여하는 회로로 이루어지고, 커런트 미러 회로는 온도 의존성을 갖는 1차측 전류에 응하여, 온도 의존성이 부여된 전원 전류를 2차측에 발생하는 것을 특징으로 하는 반도체 장치.
  45. 제 41항에 있어서,
    상기 온도 의존성을 부여하는 회로는 온도에 의존한 전류 특성을 갖는 정류 소자를 적어도 하나 포함하는 것을 특징으로 하는 반도체 장치.
  46. 온도 의존성이 부여된 전원 전류를 발생하는 전원 회로와, 상기 전원 회로의 출력측에 전기적으로 결합되고, 상기 전원 전류에 의거하여, 온도에 의존한 주기를 갖는 펄스 신호를 발생하는 펄스 발생 회로로 이루어지는 것을 특징으로 하는 펄스 발생 회로.
  47. 제 46항에 있어서,
    상기 전원 회로는 온도 상승에 수반하여 그 전원 전류를 증가시키고 펄스 주기를 감소시키며, 온도 하강에 수반하여 전원 전류를 감소시키고 펄스 주기를 증가시키는 것을 특징으로 하는 펄스 발생 회로.
  48. 제 47항에 있어서,
    상기 전원 회로는 커런트 미러 회로와, 커런트 미러 회로의 1차측에 전기적으로 결합되고, 온도 의존성을 갖는 1차측 전류를 커런트 미러 회로에 공급하는 온도 의존성을 부여하는 회로로 이루어지고, 커런트 미러 회로는 온도 의존성을 갖는 1차측 전류에 응하여, 온도 의존성이 부여된 전원 전류를 2차측에 발생하는 것을 특징으로 하는 펄스 발생 회로.
  49. 제 48항에 있어서,
    상기 온도 의존성을 부여하는 회로는 온도에 의존한 전류 특성을 갖는 정류 소자를 적어도 하나 포함하는 것을 특징으로 하는 펄스 발생 회로.
  50. 제 49항에 있어서,
    상기 온도 의존성을 부여하는 회로는 온도에 의존한 전류 특성을 나타내는 적어도 하나의 다이오드와, 적어도 하나의 저항의 직렬 접속으로 이루어지는 것을 특징으로 하는 펄스 발생 회로.
  51. 제 46항에 있어서,
    상기 온도 의존성을 부여하는 회로는 일정한 온도 의존성을 갖는 회로로 이루어지는 것을 특징으로 하는 펄스 발생 회로.
  52. 제 46항에 있어서,
    상기 온도 의존성을 부여하는 회로는 가변의 온도 의존성을 갖는 회로로 이루어지는 것을 특징으로 하는 펄스 발생 회로.
  53. 제 52항에 있어서,
    상기 온도 의존성을 부여하는 회로는 온도에 의존한 전류 특성을 나타내는 복수의 다이오드와, 적어도 하나의 저항과의 직렬 접속으로 이루어지고, 직렬 접속되어 정류 소자로서 작용하는 다이오드의 수를 가변으로 하는 것을 특징으로 하는 펄스 발생 회로.
  54. 제 53항에 있어서,
    상기 복수의 다이오드중 적어도 하나는 스위칭 소자를 포함하는 바이패스가 병렬로 접속됨으로써, 전류 경로상에 있는 다이오드의 수를 변경하도록 구성하는 것을 특징으로 하는 펄스 발생 회로.
  55. 제 54항에 있어서,
    상기 온도 의존성을 부여하는 회로는 전류치가 온도에 의존하여 변화하는 기능에 더하여, 제어 신호에 의거하여 전류치를 제어 가능하게 구성함으로써 온도에 의존하지 않고 전류를 가변하는 기능을 갖는 것을 특징으로 하는 펄스 발생 회로.
  56. 제 55항에 있어서,
    상기 온도 의존성을 부여하는 회로는 온도에 의존한 전류 특성을 갖는 정류 소자와 제어 신호에 의거하여 그 저항치가 변화하는 가변 저항 회로와의 직렬 접속을 포함하는 것을 특징으로 하는 펄스 발생 회로.
  57. 제 56항에 있어서,
    상기 가변 저항 회로는 상기 온도 의존성을 부여하는 회로는 온도에 의존한 전류 특성을 나타내는 복수의 다이오드와, 적어도 하나의 저항과의 직렬 접속으로 이루어지고, 직렬 접속되어 정류 소자로서 작용하는 다이오드의 수를 가변으로 하는 것을 특징으로 하는 펄스 발생 회로.
  58. 제 57항에 있어서,
    상기 복수의 다이오드중 적어도 하나는 스위칭 소자를 포함하는 바이패스가 병렬로 접속됨으로써, 전류 경로상에 있는 다이오드의 수를 변경하도록 구성하는 것을 특징으로 하는 펄스 발생 회로.
  59. 제 46항에 있어서,
    상기 펄스 발생 회로는 상기 펄스 발생 회로의 출력측에 전기적으로 결합되고, 펄스 발생 회로로부터 출력된 제 1의 펄스 신호의 주기를 변경하고, 제 1의 펄스 신호와는 주기가 다른 제 2의 펄스 신호를 출력하는 펄스 신호 주기 변경 회로와, 상기 펄스 발생 회로의 출력측과 펄스 신호 주기 변경 회로의 출력측에 전기적으로 결합되고, 제 1의 펄스 신호 및 제 2의 펄스 신호의 어느 한쪽을 선택하고, 출력하는 선택 회로를 또한 포함하는 것을 특징으로 하는 펄스 발생 회로.
  60. 제 59항에 있어서,
    상기 펄스 신호 주기 변경 회로는 제 1의 펄스 신호의 주기를 분주하고, 제 1의 펄스 신호와는 주기가 다른 제 2의 펄스 신호를 출력하는 바이너리 카운터로 이루어지는 것을 특징으로 하는 펄스 발생 회로.
  61. 제 59항에 있어서,
    상기 선택 회로는 제어 신호에 의거하여, 제 1의 펄스 신호 및 제 2의 펄스 신호의 어느 한쪽을 선택하여 출력하는 멀티플렉서로 이루어지는 것을 특징으로 하는 펄스 발생 회로.
  62. 제 46항에 있어서,
    상기 펄스 발생 회로는 또한 전원 전압에 의거하여 정전압을 발생하는 정전압 발생 회로를 포함하고, 상기 전원 회로가 정전압 발생 회로의 출력측에 전기적으로 결합됨으로써, 정전압 발생 회로로부터 출력된 정전압에 의거하여, 전원 전압의 변화에 의존하지 않으며 또한 온도 의존성이 부여된 전원 전류를 발생하는 것을 특징으로 하는 펄스 발생 회로.
  63. 제 62항에 있어서,
    상기 전원 회로가 정전압 발생 회로의 출력측에 직접 접속되는 것을 특징으로 하는 펄스 발생 회로.
  64. 제 62항에 있어서,
    정전압 발생 회로에 전기적으로 결합되고, 상기 정전압 발생 회로로부터 출력된 정전압의 레벨을 강하하는 회로 소자를 통하여, 상기 전원 회로가 정전압 발생 회로의 출력측에 전기적으로 결합되는 것을 특징으로 하는 펄스 발생 회로.
  65. 제 64항에 있어서,
    상기 정전압의 레벨을 강하하는 회로 소자는 전원 전압(VDD)과 온도 의존성을 부여하는 회로와의 사이에 직렬로 접속되고, 또한 그 게이트가 정전압 발생 회로의 출력에 전기적으로 결합된 전계효과형 트랜지스터로 이루어지는 것을 특징으로 하는 펄스 발생 회로.
  66. 제 64항에 있어서,
    상기 정전압의 레벨을 강하하는 회로 소자는 컬렉터가 전원 전압에 전기적으로 결합되고, 이미터가 온도 의존성을 부여하는 회로에 전기적으로 결합되고, 베이스가 정전압 발생 회로의 출력에 전기적으로 결합된 바이폴러 트랜지스터로 이루어지는 것을 특징으로 하는 펄스 발생 회로.
  67. 제 46항에 있어서,
    상기 펄스 발생 회로는 또한 펄스 발생 회로의 출력측에 전기적으로 결합되고, 펄스 신호의 전압 레벨을 조정하는 레벨 시프터를 포함하는 것을 특징으로 하는 펄스 발생 회로.
  68. 제 46항에 있어서,
    상기 전원 회로는 전원 전압에 의거하여, 온도 의존성이 부여된 전원 전류를 발생하는 제 1의 전원 회로와, 정전압 발생 회로의 출력에 전기적으로 결합되고, 정전압 발생 회로로부터 출력된 정전압에 의거하여, 온도 의존성이 부여된 전원 전류를 발생하는 제 2의 전원 회로로 이루어지는 것을 특징으로 하는 펄스 발생 회로.
  69. 제 68항에 있어서,
    상기 제 1의 전원 회로는 제 1의 커런트 미러 회로와, 상기 제 1의 커런트 미러 회로의 1차측에 전기적으로 결합되고, 온도 의존성을 갖는 1차측 전류를 제 1의 커런트 미러 회로에 공급하는 제 1의 온도 의존성을 부여하는 회로로 이루어지고, 상기 제 1의 온도 의존성을 부여하는 회로는 전원 전압에 의거하여, 온도 의존성을 갖는 1차측 전류에 응하여, 온도 의존성이 부여된 전원 전류를 2차측에 발생하고, 상기 제 2의 전원 회로는 제 2의 커런트 미러 회로와, 상기 제 2의 커런트미러 회로의 1차측에 전기적으로 결합되고, 온도 의존성을 갖는 1차측 전류를 제 2의 커런트 미러 회로에 공급하는 제 2의 온도 의존성을 부여하는 회로로 이루어지고, 상기 제 2의 온도 의존성을 부여하는 회로는 정전압 발생 회로에 전기적으로 결합되고, 정전압 발생 회로로부터 출력된 정전압에 의거하여, 온도 의존성을 갖는 1차측 전류에 응하여, 온도 의존성이 부여된 전원 전류를 2차측에 발생하는 것을 특징으로 하는 펄스 발생 회로.
  70. 제 48항에 있어서,
    상기 온도 의존성을 부여하는 회로는 온도에 의존한 전류 특성을 갖는 복수의 정류 소자와 저항과의 직렬 접속으로 이루어지는 것을 특징으로 하는 펄스 발생 회로.
  71. 제 48항에 있어서,
    상기 온도 의존성을 부여하는 회로는 온도 의존성을 갖는 적어도 하나의 정류 소자를 포함하는 제 2의 커런트 미러 회로로 이루어지는 것을 특징으로 하는 펄스 발생 회로,
  72. 제 71항에 있어서,
    상기 제 2의 커런트 미러 회로의 1차측은 적어도 하나의 저항을 가지며, 그 2차측은 적어도 하나의 다이오드를 갖는 것을 특징으로 하는 펄스 발생 회로.
  73. 제 71항에 있어서,
    상기 제 2의 커런트 미러 회로의 1차측은 스위칭 트랜지스터를 통하여 전원 전압에 접속되고, 스위칭 트랜지스터의 제어 전극은 정전압 발생 회로의 출력측에 전기적으로 결합되는 것을 특징으로 하는 펄스 발생 회로.
  74. 제 73항에 있어서,
    상기 정전압 발생 회로는 밴드 갭 회로로 이루어지는 것을 특징으로 하는 펄스 발생 회로.
  75. 제 46항에 있어서,
    상기 전원 회로는 상기 커런트 미러 회로의 1차측에 전기적으로 결합되고, 온도에 의존하지 않는 보상 전류를 커런트 미러 회로의 1차측에 공급하는 보상 전류 공급 회로를 또한 포함하는 것을 특징으로 하는 펄스 발생 회로.
  76. 워드선을 구동하기 위한 워드 펄스를 발생하는 워드 펄스 발생 회로에 있어서,
    상기 워드 펄스 발생 회로는 온도 의존성이 부여된 전원 전류를 발생하는 전원 회로와, 상기 전원 회로의 출력측에 전기적으로 결합되고, 상기 전원 전류에 의거하여, 온도에 의존한 펄스 폭을 갖는 워드 펄스를 발생하는 인버터 체인으로 이루어지는 지연 회로를 포함하는 것을 특징으로 하는 워드 펄스 발생 회로.
  77. 제 76항에 있어서,
    상기 전원 회로는 온도 상승에 수반하여 그 전원 전류를 증가시키고, 펄스 주기를 감소시키고, 온도 하강에 수반하여 전원 전류를 감소시켜서 펄스 주기를 증가시키는 것을 특징으로 하는 워드 펄스 발생 회로.
  78. 제 77항에 있어서,
    상기 전원 회로는 커런트 미러 회로와, 커런트 미러 회로의 1차측에 전기적으로 결합되고, 온도 의존성을 갖는 1차측 전류를 커런트 미러 회로에 공급한 것을특징으로 하는 온도 의존성을 부여하는 회로로 이루어지고, 커런트 미러 회로는 온도 의존성을 갖는 1차측 전류에 응하여, 온도 의존성이 부여된 전원 전류를 2차측에 발생하는 것을 특징으로 하는 워드 펄스 발생 회로.
  79. 제 78항에 있어서,
    상기 온도 의존성을 부여하는 회로는 온도에 의존한 전류 특성을 갖는 정류 소자를 적어도 하나 포함하는 것을 특징으로 하는 워드 펄스 발생 회로.
KR10-2003-7001594A 2000-08-04 2001-08-03 타이머 회로 및 상기 타이머 회로를 내장한 반도체 메모리 KR20030028560A (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2000237520 2000-08-04
JPJP-P-2000-00237520 2000-08-04
PCT/JP2001/006706 WO2002013384A1 (fr) 2000-08-04 2001-08-03 Circuit de minuterie et memoire a semi-conducteur dans laquelle est incorpore ce circuit de minuterie

Publications (1)

Publication Number Publication Date
KR20030028560A true KR20030028560A (ko) 2003-04-08

Family

ID=18729366

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2003-7001594A KR20030028560A (ko) 2000-08-04 2001-08-03 타이머 회로 및 상기 타이머 회로를 내장한 반도체 메모리

Country Status (6)

Country Link
US (1) US6856566B2 (ko)
EP (1) EP1324491A4 (ko)
KR (1) KR20030028560A (ko)
CN (1) CN1262066C (ko)
TW (1) TW544680B (ko)
WO (1) WO2002013384A1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101153911B1 (ko) * 2003-08-12 2012-06-08 매그나칩 반도체 유한회사 링 오실레이터

Families Citing this family (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6898140B2 (en) * 1998-10-01 2005-05-24 Monolithic System Technology, Inc. Method and apparatus for temperature adaptive refresh in 1T-SRAM compatible memory using the subthreshold characteristics of MOSFET transistors
US6504780B2 (en) 1998-10-01 2003-01-07 Monolithic System Technology, Inc. Method and apparatus for completely hiding refresh operations in a dram device using clock division
DE10214101B4 (de) * 2002-03-28 2007-05-31 Infineon Technologies Ag Vorrichtung und Verfahren zum Erzeugen eines Refreshsignals für eine Speicherzelle einer Halbleitervorrichtung
US20040012449A1 (en) * 2002-07-16 2004-01-22 Illegems Paul F. Ring oscillator with frequency stabilization
JP4211922B2 (ja) * 2003-06-13 2009-01-21 パナソニック株式会社 半導体装置
KR100549621B1 (ko) * 2003-11-25 2006-02-03 주식회사 하이닉스반도체 셀프 리프래쉬용 오실레이터
US6982915B2 (en) * 2003-12-22 2006-01-03 Texas Instruments Incorporated SRAM with temperature-dependent voltage control in sleep mode
JP4778694B2 (ja) * 2004-09-14 2011-09-21 パナソニック株式会社 半導体集積回路
JP4568595B2 (ja) * 2004-12-10 2010-10-27 三菱電機株式会社 半導体回路
JP4461430B2 (ja) 2004-12-10 2010-05-12 エルピーダメモリ株式会社 セルフリフレッシュタイマ回路及びセルフリフレッシュタイマの調整方法
US7274618B2 (en) * 2005-06-24 2007-09-25 Monolithic System Technology, Inc. Word line driver for DRAM embedded in a logic process
US7327262B2 (en) 2005-10-12 2008-02-05 Mantic Point Solutions Limited System and method for electronic article surveillance
US7268589B2 (en) * 2005-12-16 2007-09-11 Actel Corporation Address transition detector for fast flash memory device
US7573306B2 (en) * 2006-01-31 2009-08-11 Kabushiki Kaisha Toshiba Semiconductor memory device, power supply detector and semiconductor device
JP2009010498A (ja) * 2007-06-26 2009-01-15 Nec Electronics Corp 半導体回路
JP5474803B2 (ja) 2007-10-05 2014-04-16 スリーエム イノベイティブ プロパティズ カンパニー レスピレーターの流量制御装置及び方法
US8244972B2 (en) 2010-06-24 2012-08-14 International Business Machines Corporation Optimizing EDRAM refresh rates in a high performance cache architecture
US9104581B2 (en) 2010-06-24 2015-08-11 International Business Machines Corporation eDRAM refresh in a high performance cache architecture
JP5087669B2 (ja) * 2010-11-01 2012-12-05 株式会社東芝 電圧発生回路
US8797106B2 (en) * 2012-03-28 2014-08-05 Micron Technology, Inc. Circuits, apparatuses, and methods for oscillators
US9300276B2 (en) * 2013-01-08 2016-03-29 Elite Semiconductor Memory Technology Inc. Oscillation control circuit for biasing ring oscillator by bandgap reference signal and related method
TWI456244B (zh) * 2013-04-10 2014-10-11 Jheng Da Jiang 風頻轉換裝置
CN104143355B (zh) * 2013-05-09 2018-01-23 华为技术有限公司 一种刷新动态随机存取存储器的方法和装置
CN105306027B (zh) * 2014-07-08 2018-09-25 国家电网公司 一种复位电路及电路复位方法
KR102299352B1 (ko) * 2015-02-02 2021-09-08 에스케이하이닉스 주식회사 반도체 장치 및 그의 구동방법
KR102476357B1 (ko) 2015-08-06 2022-12-09 삼성전자주식회사 클럭 관리 유닛과 이를 적용하는 집적 회로 및 시스템 온 칩 및 그 동작 방법
CN108021173B (zh) * 2016-11-02 2020-02-28 敦宏科技股份有限公司 具温度补偿功能的震荡器电路
US10049750B2 (en) 2016-11-14 2018-08-14 Micron Technology, Inc. Methods including establishing a negative body potential in a memory cell
US10541688B2 (en) * 2017-12-05 2020-01-21 Bae Systems Information And Electronic Systems Integration Inc. Ring oscillator circuit with frequency stabilization
FR3116353B1 (fr) 2020-11-16 2023-01-13 St Microelectronics Rousset Génération de signaux d'horloge

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6061992A (ja) * 1983-09-14 1985-04-09 Nec Corp 擬似スタティックメモリ
JPH0229989A (ja) * 1988-07-19 1990-01-31 Mitsubishi Electric Corp ダイナミックランダムアクセスメモリ装置
JPH0247559A (ja) * 1988-08-09 1990-02-16 Sharp Corp 電圧弁別回路
US5268833A (en) * 1991-05-14 1993-12-07 U.S. Philips Corporation Rectifier circuit including FETs of the same conductivity type
JPH06169237A (ja) * 1991-09-13 1994-06-14 Mitsubishi Electric Corp リングオシレータ回路
JP2824712B2 (ja) * 1992-03-25 1998-11-18 三菱電機株式会社 半導体メモリ装置
JP3137422B2 (ja) 1992-04-28 2001-02-19 富士通株式会社 オシレータ回路
JP2787639B2 (ja) 1992-08-07 1998-08-20 三菱電機株式会社 パルス信号発生回路および半導体記憶装置
JP3026474B2 (ja) 1993-04-07 2000-03-27 株式会社東芝 半導体集積回路
JPH07141865A (ja) 1993-06-28 1995-06-02 Mitsubishi Electric Corp 発振回路および半導体記憶装置
KR950010624B1 (ko) * 1993-07-14 1995-09-20 삼성전자주식회사 반도체 메모리장치의 셀프리프레시 주기조절회로
JP3399616B2 (ja) 1994-01-31 2003-04-21 富士通株式会社 オシレータ回路、そのオシレータ回路を用いたセルフリフレッシュ用オシレータ及び基板バイアス回路
US5455801A (en) * 1994-07-15 1995-10-03 Micron Semiconductor, Inc. Circuit having a control array of memory cells and a current source and a method for generating a self-refresh timing signal
FR2729762A1 (fr) * 1995-01-23 1996-07-26 Sgs Thomson Microelectronics Circuit de detection de tension compense en technologie et en temperature
TW301750B (ko) * 1995-02-08 1997-04-01 Matsushita Electric Ind Co Ltd
JP3200322B2 (ja) * 1995-03-14 2001-08-20 東芝キヤリア株式会社 ロータリコンプレッサ
US5694090A (en) * 1996-04-18 1997-12-02 Micron Technology, Inc. Voltage and temperature compensated oscillator frequency stabilizer
JP4707803B2 (ja) * 2000-07-10 2011-06-22 エルピーダメモリ株式会社 エラーレート判定方法と半導体集積回路装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101153911B1 (ko) * 2003-08-12 2012-06-08 매그나칩 반도체 유한회사 링 오실레이터

Also Published As

Publication number Publication date
TW544680B (en) 2003-08-01
US20030189859A1 (en) 2003-10-09
CN1262066C (zh) 2006-06-28
US6856566B2 (en) 2005-02-15
WO2002013384A1 (fr) 2002-02-14
EP1324491A4 (en) 2008-05-14
EP1324491A1 (en) 2003-07-02
CN1446402A (zh) 2003-10-01

Similar Documents

Publication Publication Date Title
KR20030028560A (ko) 타이머 회로 및 상기 타이머 회로를 내장한 반도체 메모리
JP3780030B2 (ja) 発振回路およびｄｒａｍ
KR100549621B1 (ko) 셀프 리프래쉬용 오실레이터
US5465063A (en) Pulse generating circuit with temperature compensation
JP4018907B2 (ja) セル・リーク・モニタにもとづき、ｄｒａｍリフレッシュ・レートを動的に調整する方法
US6731558B2 (en) Semiconductor device
KR100541132B1 (ko) 반도체 기억 장치의 제어방법 및 반도체 기억 장치
US6297624B1 (en) Semiconductor device having an internal voltage generating circuit
US8553485B2 (en) Dynamic random access memory device and method for self-refreshing memory cells with temperature compensated self-refresh
US6597614B2 (en) Self refresh circuit for semiconductor memory device
US5805508A (en) Semiconductor memory device with reduced leak current
US5499213A (en) Semiconductor memory device having self-refresh function
US6304148B1 (en) Oscillator circuit for a semiconductor memory having a temperature dependent cycle
JP3866545B2 (ja) タイマー回路および該タイマー回路を内蔵した半導体記憶装置
JP3147044B2 (ja) 半導体記憶装置
US4985869A (en) Semiconductor memory device with an improved substrate back-bias arrangement
US7173501B1 (en) Dual slope temperature dependent oscillator
US20120155207A1 (en) Semiconductor device generating internal voltage
JP4330585B2 (ja) 温度依存性を有する電流発生回路
JP2001229672A (ja) セルアレイ電源の上昇を防止したメモリ回路
KR100668739B1 (ko) 오실레이터 회로
JPH07221604A (ja) オシレータ回路、そのオシレータ回路を用いたセルフリフレッシュ用オシレータ及び基板バイアス回路
JPH04103092A (ja) 半導体メモリ
JP2580222B2 (ja) 半導体集積回路装置
JPH0492286A (ja) 半導体集積回路装置

Legal Events

Date Code Title Description
A201 Request for examination
N231 Notification of change of applicant
E902 Notification of reason for refusal
E601 Decision to refuse application