TW517460B

TW517460B - Synchronous circuit for generating internal signal synchronized to external signal

Info

Publication number: TW517460B
Application number: TW089116635A
Authority: TW
Inventors: Hironobu Akita; Katsuaki Isobe; Satoshi Eto
Original assignee: Toshiba Corp; Fujitsu Ltd
Priority date: 1999-08-17
Filing date: 2000-08-17
Publication date: 2003-01-11
Also published as: KR100344597B1; JP3906016B2; JP2001125665A; US6313674B1; KR20010050086A

Description

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經濟部智慧財產局員工消費合作社印製發明背景本發明係有關適用於與時鐘信號同步工作之同步DRAM 及同步SRAM等半導體積體電路的同步電路。通常與外部時鐘信號同步輸出資料之半導體積體電路的内邵具有同步電路。該同步電路與外部時鐘信號或是具有與外邵時鐘信號相同週期之内部時鐘信號同步控制輪出電路，藉此來輸出資料。圖1 5爲先前半導體積體電路之資料輸出部的簡要圖示。例如，自圖上未顯示的記憶單元陣列所讀出的資料D〇ut，係經由作爲設置在半導體積體電路周邊之輸出緩衝器的離曰曰片驅動态（Off Chip Driver)電路（以下稱OCD電路）1供應至輸出衰減器（Pad) 2。該〇CD電路i可以由三態緩衝器 (Tnstate Buffer)電路及邏輯閘極來構成，並藉由自同步電路3所輸出的資料輸出啓動信號來驅動。包上述的同步電路3可以具有用於連接内部時鐘信號之輸入端、上述資料輸出啓動信號之輸出端及複製電路4 的端子XI、X0。該複製電路4可採用與上述〇cd電路i相同構成，具有與OCD電路⑷等的延遲時間電路3僅提箣複製電路4中設定之延遲時間却八、、

巧吁間#分义内邵時鐘信號CLK 的相位，輸出資料輸出啓動信栌 γλ ^ 利丨口 I。因此，〇CD電路1可與與外部時鐘信號同步的將資料D〇ut鈐+ 2^入山^ A ”” 出至輸出哀減器2内。然而，採用上述同步電路的丰遙油分）千導體積體電路中，構成〇Cd

電路1之P通道（Channel)MOS電晶蝴 M 思日曰姐、N通迢m〇S倒置電晶體因製造過程的誤差等因辛，i生士不、、系坆成電流驅動能力不一致。

本紙張尺度適用中國國豕標準（CNS)A4規格（21〇 X 997公复） •-I^ ^^裳---------訂------ (請先閱讀背面之注意事項再填寫本頁) 517460 經濟部智慧財產局員工消費合作社印製 A7 五、發明說明（2 ) 導致對高階"H”資料與低階"L，，資料的驅動能力失衡。 θ 1 6 員示構成〇匚〇電路1之末端n通道m〇S電晶體的電流驅動能力大於!>通道M〇s電晶體的電流驅動能力。當^^通迢M〇S電晶體與P通道m〇S電晶體的電流驅動能力不同時，自貝料輸出啓動信號被啓動起，至高階輸出電壓V Dout 達到‘定位階（Level)的時間，與至低階輸出電壓V Dout達到指定位階的時間不同。亦即，用於輸出高階資料的時間夕万；輻出低階貧料的靖間。導致〇CD電路1的輸出電壓v D〇Ut中含有依附於高畴或低階資料的抖動（Jitter)。該抖動的長度，雖然最長約1〇〇 ps，但是隨著信號頻率的上昇，其影響也變大。如上所述，資料輸出啓動信號是對外部時鐘信號補償〇CD私路的延遲時間。但是，過去僅是補償對高階資料的延遲，至於低階資料，則視爲過程（Process)的標準（Certer) 條件，典法對過程誤差實施補償。因而，對於高階資料及低階貧料須考慮設置補償抖動的電路。圖1 7藉由OCD電路顯示改變輸出高階資料時之啓動信號及輸出低階資料時之啓動信號的電路。亦即，〇CD電路i 連接同步電路5，其係於輸出高階資料時產生啓動信號；及同步電路6，其係於輸出低階資料時產生啓動信號。於同步電路）中可設置〇CD電路的複製電路5a，用於輸出低階資料 •，於同步電路6中則設置0CD電路的複製電路化，用於輸出南階貝料。如此，於輸出高階資料及低階資料時，可以藉由分別配合OCD電路1的延遲時間使用資料輸出啓動信號 (請先閱讀背面之注意事項再填寫本頁)

517460 五、發明說明（3 ) ’消除高階資料與低階資料之VD_的抖動。但是，在圖17所示的電路中， gi λα ^ λ 馬’屋生於輸出高階資料同步電路。如此則會發生㈣：時的啓動信號，需要兩條 m ^, ^ V %路在半導體積體電路上佔用面知較大，且耗電較大的問題。發明概述爲了解決上述的問題，本於明尽1明的目的即在提供一種抑制電路。曰加佔用面積，同時減少耗電的同步本1明之目的係藉由以下的電路來達成：種同步巧路’其包含：輸出高階資料及低階資料的輸 “各’其係具有配合與時鐘信號相同週期的第一啓動信號，輸出上述高階資料的第一電路；及配合與上述時鐘信唬相同週期的第一啓動信號，輸出上述低階資料的第二電路=應有上述時鐘信號的第一信號產生電路，其係僅在上述第一電路輸出高階資料時之第一延遲時間，與上述第二電路輸出低階資料時之第二延遲時間合計的部分，推進上述時4里彳§唬的相位；具有與上述第二電路之第二延遲時間相同延遲時間的第二信號產生電路，其係延遲自上述第一信號產生電路所輸出的信號，藉由該被延遲的信號，產生上述第一啓動信號，用於啓動上述輸出電路之上述第一私路，及具有與上述第一電路之第一延遲時間相同延遲時間的第三信號產生電路，其係延遲自上述第一信號產生電路所輸出之信號，藉由該被延遲的信號產生上述第二啓動 -6 訂本纸張尺度適用中國國家標準（CNS)A4規格（210 x 297公釐 517460 A7 B7 五、發明說明（

I 局員工消費信號，用於啓動上述輸出電路的上述第二電路。此外，本發明之目的係藉由以下的電路來達成： -種同步電路’其包含：供應有時鐘信號的輸入緩衝器 ;供應有上述輸入緩衝器之輸出信號的第—延遲電路，其係改變延遲時間；供應有上述第一延遲電路之輸出信號第一輸出緩衝器；供應有上述第一延遲電路之輸出信號罘二輸出緩衝器；供應有上述第一輸出緩衝器之輸出^ 的第-複製電路，其構成與上述輸出電路輸出高階俨號電路相同；供應有上述第二輸出缓衝器之輪出信號的第二後製電路，其構成與上述輸出電路輸出低階信號的電路相同；供應有上述第第二複製電路之輸出信號的輸出路：其係配合上述第一、第二複製電路之輪出信號，輸 =憶單元所提供的資料；供應有上述延遲電路之幹仏唬的第二延遲電路，其係由上述第—、第二 2 的複製電路及上述第-、第二複製電路的第三：製Γ叫構成；供應有上述第二延遲電路之輸出信號的第四：製所路，其構成與上述輸入緩衝器相同；比較上述第四路之輸出信號與上述輸入緩衝器之輸出信號相位的2 較器，其係配合上述第四複製電路之輸出信號與二缓衝器之輸出信號的相位差來控制上述第一延知此外，本發明之目的係藉由以下的電路來達成"。 -種同步電路，其包含：供應有由記憶單之第一資料，並輸出該第—資料的第—輸出電路，立：有配合與時鐘信號相同週期的第-啓動信號來輸出高的的號的出出器比入出具資 ^纸張尺度適財關家鮮（CNS)A4規格（210 X 297^J"

I

經濟部智慧財產局員工消費合作社印製 517460 五、發明說明（5 ) 料的第一電路，及配5與上述時鐘信號相同週期之第二户欠動信號來輸出低階資料的第二電路；供應有上述記憶陣列所輸出之第二資料，並輸出該第二資料的第二輸出電路，其係具有配合與時鐘信號相同週期的第三啓動信號來輸出高階資料的第三電路，及配合與上述時鐘信號相同週期之第四啓動信號來輸出低階資料的第四電路；配合上述時鐘信號產生上述第一、第二啓動信號的第一同步電路；及配合上述時鐘信號之倒相信號產生上述第三、第四啓動信號的第二同步信號。此外，本發明之目的係藉由以下的電路來達成：一種同步電路，其包含：供應有由記憶單元陣列所輸出之第一貧料，並輸出該第一資料的第一緩衝器電路，其係具有配合與時鐘信號相同週期的第一啓動信號來輸出高階 ί料的第一電路’及配合與上述時鐘信號相同週期之第二啓動信號來輸出低階資料的第二電路；供應有上述記憶單元陣列所輸出之第二資料，並輸出該第二資料的第二緩衝器電路，其係具有配合與時鐘信號相同週期的第三啓動信號來輸出高階資料的第三電路，及配合與上述時鐘信號相同週期之第四啓動信號來輸出低階資料的第四電路；供應有上述第一、第二緩衝器電路之輸出信號的輸出電路；配合上述時鐘信號產生上述第一、第二啓動信號的第一同步笔路’及配合上述時鐘信號之倒相k 5虎產生上述第三、第四啓動信號的第二同步信號。此外，本發明之目的係藉由以下的電路來達成：本紙張尺度適用中關家標準（CNS)A4規格（21G X 297公爱） (請先閱讀背面之注意事項再填寫本頁)

517460 A7 五、發明說明（6 ) 一種同步電路，其包含：供應有自記憶單元陣列所輸出之=一、第二資料的平行/連續變換電路，其係依序輸出上述第一、第二資料；供應有上述平行/連續變換電路之輸出信號的移位暫存器’其具有輸出高階資料的第一電路及輸出低階資料的第二電路；供應有上述移位暫存器之輸出信唬的輸出電路；連接上述移位暫存器的控制電路，其係配口，、有抖上述平行/連續變換電路之輸出信號及時鐘信號相同週期，用於輸出高階資料之第一啓動信號，及具有與域時鐘信號相同週期，用於輸出低階資料之第二啓動信號’來產生第二控制信號，上述移位暫存器供應有上述第二杈制仫唬；及配合上述時鐘信號產生上述第一、第二啓動k號的啓動信號產生電路。依據本&明，可以提供_種抑制在半導體積體電路上增加佔用面積，同時減少耗電的同步電路。圖式之簡要説明圖1用於免明本發明的原理。圖2爲本發明的第一 4φ ^ ^ , 、、 ^禋貝她例，顯示本發明適用在延遲鎖定迴路上的構成圖。圖3爲用於説明圖2工作的時間圖。圖4馬本發明的第二種實施例，顯示本發明適用在鏡型 (MirrorType)延遲鎖定迴路上的構成圖。圖5爲用於説明圖4工作的時間圖。圖6爲本發明的第三種實施例，顯示具有兩個系統之〇cd 免路方式的構成圖。本紙張尺度翻國家標準（CNS)A4規格g (請先閱讀背面之注意事項再填寫本頁) · tmf ϋ a·.— in —>i n 一 0, · i^i 1 1 1_1 n an ϋ I · 經濟部智慧財產局員工消費合作社印製约？公釐）經濟部智慧財產局員工消費合作社印製 517460

W7爲具體顯示圖6-部分的電路圖。圖8A爲圖7所示之二於^

—恐緩衝器電路的一種電路圖，圖8B 顯示圖8 A的工作。圖9顯示圖6工作的時間圖。圖10爲本發明第四種實施例的電路圖。圖11顯示圖10工作的時間圖。圖12爲本發明第五種實施例的電路圖。圖13馬圖12所不之移位暫存器的一種電路圖。圖14顯示圖12工作的時間圖。圖15爲先前之同步電路的構成圖。 Ϊ16顯示圖15工作的時間圖。圖17爲先前之同步電路其他形態的構成圖。發明詳述以下，參照圖示說明本發明的實施形態：、圖用万、发明本發明的原理，圖中顯示在外部時鐘信號 (或”外口知j“虎同步之妹不時鐘信號）clk上昇邊緣，〇CD電路之輸出電壓v ^接近高或低的指定位階，同時 =因製造過程的誤差造^通道刪電晶體的電流驅動能力降低、N通道M0S電晶體的電流驅動能力提高。在上述條件下，本發明使用一條同步電路，藉由OCD電路產生補仏輸出高階資料時與輸出低階資料時之延遲時間的兩種資料輸出啓動信號。㈣，本發於自〇CD電路輸出高階資料在相曰丁丁々而又日守間tH及輸出低階資枓時所品之時間tL之和tH + tL的時間内推進相位的信號sf 本紙張尺度適財國一 10- 297 ^t ) (請先閱讀背面之注意事項再填寫本頁)

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。此外，自推進该相位之^號SF產生用於輸出高階資料的问阽貝料輸出啓動信號SSG與用於輸出低階資料的低階資料軸出啓動信號SSL。亦即，啓動信號SSH僅延遲輸出低階資料所需時間tL來產生推進上述相位的信號讣。此外，啓動信號SSL則僅延遲輸出高階資料所需時間⑴來產生推進上述相位的信號SF。因而，即使在輸出高階資料時及輸出低階貧料日寺’均可以使自0CD電路所輸出的各電壓v D〇ut 與外部時鐘信號CLK同步。 (第一種實施例）圖2爲本發明的第一種實施例，顯示本發明適用在延遲銷定迴路（以下稱DLL)時。該DLL如”a 256 Mb SDRAM Using Register-Controlled Digital DLL" (Digest of Technical PaP= Of ISSCC |97)中所揭示。此種DLL中，使用與輸出經濟部智慧財產局員工消費合作社印製緩衝器相同構成的電路作爲OCD電路的複製電路。第一種實施例中，例如，輸入緩衝器（LB)丨丨供應有外部時鐘信號C L K (或是與外部時鐘信號相同週期的㈣時鐘信號）。該輸入緩衝器η將時鐘信號言遲滯指定的時間。可變延遲線12供應有該輸入緩衝器η的輸出信號Ca，同時供應至相位比較器13的一個輸入端。上述可變延遲線12的數個邏輯閘及可藉由，聯的邏輯閘極鏈來構成，該可變延遲線12的延it量藉由上述相位比較器13的輸出信號來控制。該可變延遲線12的輸出信號〇爲僅在相當於自〇cd電路 1 8輸出高階電壓所需時間出與輸出低階電壓所需時間匕之和tH+tL及後述之輸出緩衝器14、16之延遲時:㈣間内

裝----K----訂---------^ (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 517460 五、發明說明（9 ) ，相位前進的時鐘信號。複製電路15經由輸出緩衝器（0·Β) 14供應有上述。遲線12之輸出信號Cb。該複製電路15採用與電路又延低階貧料通過之電路相同構成。此外，複製電細中出缓衝态（0·Β·) 16供應有上述可變延遲線12之輸出俨，c 。該複製電路17採用與〇CD電路18中高階資料通過相同構成。OCD電路18供應有自上述複製電路。輸出:: 階資料輸出啓動信號SSH及自上述複製電路17輸出之低: 資料輸出啓動信號SSL。該OCD電路18配合上述的啓動信S SSH、SSL，將自記憶單元陣列19所讀出的資料輸出至輸= 衰減器20。OCD電路18的構成可採用與圖8A所示之〇cDf 路1相同的電路。此外，複製電路21供應有上述可變延遲線12之輸出信號 C b。該衩製電路2 1雖可採用與上述輸出緩衝器1 4、丨6相同構成，但是並不限定於輸出緩衝器的複製電路，只要是輸出緩衝器即可。複製電路22供應有該複製電路2丨的輸出信號。該複製電路22採用與上述複製電路17相同構成，例如，與上述OCD電路1 8中通過高階資料之電路相同構成。複製信號23供應有該複製電路22的輸出信號。該複製電路23 採用與上述複製電路1 5相同構成，例如，與上述〇c d電路 1 8中通過低階資料之電路相同構成。該複製電路22、23的配置並不限定於此，複製電路22、23配置的順序可以顚倒。此種順序也可以視狀態來設定。此外，並不需要使用複製電路2 2、2 3這兩條電路，也可以設置一條具有這些複製 -12- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） T—---------^ — (請先閱讀背面之注音？事項再填寫本頁) —訂---------^9— 517460 B7 五、發明說明（1〇 ) 電路22、23之合計延遲時間的複製電路。複製電路24供應有上述複製電路”的製電路24可採用與上述輸入緩衝器u相同構=Γ該複 =比較器U的另一個輸入端供應有該複製電：出信唬。該相位比較器23逐週期軚里1現。及自輸入緩衝哭11所很應之時鐘信號Ca的相位，並配合這些相位差來控射= 遲線12的延遲量。彳工市」j又延此外’在複製電路15、17的前段分別設置輸、16。但是並不限定於此，也可以採用如圖2所示，由二輸出㈣器25接收可變延遲線12的輸出信號，並將該輸出緩：器25的輸出信號分別供應給複製電路15、”的構成。或是，也可以採用將該輸出緩衝器25的輸出信號分別供應給複製電路15、丨7、22的構成。此時可以省略複製電路Ν’: 圖3顯示圖2的工作，圖2的各部按照該時間來工作。亦即，供應給輸入緩衝器i !的時鐘信號CLK被延遲指定的時間 7所控制的可變延遲線12藉由相位比較器13的輸出信號供應有孩輸入緩衝器U的輸出信號Ca。該可變延遲，㈣依據 =號Ca及上述相位比較器13的輸出信號，僅在相當於複製 %路22 23之合计延遲時間出+ tL及輸出緩衝器1 4、1 6之延遲時間内，產生相位前進時鐘信號Cb2。此外，圖3省略了輸出綾衝器的延遲時間。複製電路15、17經由輸出緩衡 m 1 4、1 6供應有該時鐘信號Cb。於複製電路1 $中，時鐘信號cb僅延遲具有0CD電路18之低階資料通過電路的延遲時 &張尺度刺帽國家標^7S)A伐格⑵Qx撕1^

(請先閱讀背面之注意事項再填寫本頁) 裝----.----訂-------- 經濟部智慧財產局員Η消費合作社印製 517460 、發明說明（η ) 間扎，並輸出高階資料輸出啓動信號SSH。此外，於和製電路π中，時鐘信號cb僅延遲具有0CD電路18之高階=料通過電路的延遲時間tH，並輸出低階資料輸出啓動"虎 “L。0CD電路(8供應有這些自複製電路ι 5所輸出的高階：枓輸出啓動信號SSH及自複製電路17所輸出的低階資料輸士啓動信號SSL。因而’可以使0CD電路18上，輸出自記憶早疋陣列19所讀出的高階資料時間與輸出低階資料的時間 -致。因此，可以使自0CD電路18所輸出的輸出信號νι^ 與時鐘信號CLK同步。依據上述第一種實施例，使用可變延遲線12，使時鐘疒號CLK僅在合計0CD電路18之高階資料通過之電路的延^ 時間與低階資料通過之電路的延遲時間前進，使推進該相位〜時鐘^號僅延遲〇CD電路1 8之低階資料通過之電路的延遲時間，並產生OCD電路丨8之高階資料輸出啓Z信號 SSH ;僅延遲0CD電路18之高階資料通過之電路的延遲時間，並產生OCD電路18的低階資料輸出啓動信號ssl。亦即，第一種實施例使用一條可變延遲線12即可產生高階資料輸出啓動信號SSH及低階資料輸出啓動信號SSL。因而\'、需之延遲線數量縮減爲先前的一半。由於同步電路中的壬遲線佔用面積及耗電量比其他電路爲大。因此，藉由= 遲線數量減半，具有縮減佔用面積及耗電量的優點。再者’由於延遲線通常爲數條邏輯電路_聯的邏輯鍵。因而，當延遲線工作時，就會產生噪音。但是第—種實施例，由於其延遲線數量僅爲先前的一半，因此具有。桑音量 •____- 14 - 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐 .^ Γ-------裝· — ----訂·-------- (請先閱讀背面之注意事項再填寫本頁} 517460 A7 ------ B7 五、發明說明（12) 減半的優點。 (請先閱讀背面之注意事項再填寫本頁) 此外’可以使高階資料及低階資料的輸出時間保持一致。藉此可以減少依附在資料位階上的抖動，可以快速輸出貝料。同時可以防止同步速度降低，避免控制趨於複雜化。 (第二種實施例）圖4、圖5爲本發明的第二種實施例，圖4顯示將本發明適用在一般熟識的鏡型DLL上。該鏡型DLL可採用如"Al-ps Jitter 2 Clock Cycle Lock Time CMOS Digital Clock Generator Based 〇n an Interleaved Synchronous Mirror

Delay Scheme”（’97 Symposium on VLSI Circuits Digest of

Technical Papers)中所揭示。此外，圖5顯示圖4各部的波形。經濟部智慧財產局員工消費合作社印製圖4、圖5中，輸入緩衝器4 1供應有外部時鐘信號或是具有與外部時鐘信號相同週期的内部時鐘信號Clk。構成延遲監視器DM的複製電路42、43、44、45供應有自該輸入緩衝器輸出，並延遲指定時間的信號Ca。上述複製電路42爲具有與上述輸入緩衝器4 1相同延遲時間的電路，上述複製電路43爲具有與後述輸出緩衝器47相同延遲時間的電路。此外’上述衩製電路4 4的構成與後述之〇c D電路5 0之高階資料通過的電路相同，具有與OCD電路50之高階資料通過電路相同的延遲時間（tH)。此外，上述複製電路45的構成與後述之0 C D電路5 0之低階資料通過的電路相同，具有與 OCD電路50之低階資料通過電路相同的延遲時間（tL)。可變延遲線46供應有自上述複製電路45所輸出的信號Cc 。該可變延遲線46係由第一、第二延遲線46a、46b及控制 -15- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） "—"" --- 517460 五、發明說明（η ) 邵46c所構成，第一延遲線46a的輸入端供應有上述複製㊉路45之輸出信號。第一 '第二延遲線46a、斗讣可以藉由= 上未顯示的數個單位延遲元件所構成，控制部46c配合上2 輸入緩衝器的輸出信號Ca來控制第一、第二延遲線：、46b。供應至上述第一延遲線46&的信號僅在藉由第— 延遲線46a之延遲時間相同的時間，藉由第二延遲線4外來延遲輸出。亦即，供應至第一延遲線46a的信號以係在時鐘信號CLK的下一個脈衝供應給控制部46c之前，傳送第—= 遲線，在與傳送該第一延遲線46&的同時（同—個時^ 傳送第二延遲線46b。因此，〇CD電路5〇僅自第二可變延谭泉46b ’與上述時鐘信號CLK同步的輸出高階資料時之延* 時間（tH)與輸出低階資料之延遲時間（tL)的合計延遲時爲輸出緩衝器47的延遲時間），耠前進時鐘信號Cb。而圖5中係省略了輸出緩衝器47的延= 間t〇· B · 〇輸出緩衝器47供應有上述第二可變延遲線他的輸號cb。複製電路似複製電路49供應有該輸出緩衝器: 輸出信號。上述複製電路48的構成與上述複製電路，的採用與後述〇CD電路5G之低階資料通過電路相並具有與0CD電路50之低階資料通過 , U而上述罘二可變延遲線46a的輸出信二：電路48輸出僅延遲時間(tL)的高階資料輸出啓動信。此外，上述複製電路49的構成與後述〇cd電路％之言號階尺度適用中國國家 a 遲間出時樣

(請先閱讀背面之注意事寫本頁}

裝----^----訂--------- 517460 五、發明說明（μ ) 資料通過電路相同，並具有與〇CD電路電路相同的延遲時間（tH+t0B)。因而，貝枓通過遲線46a的輸出信號自複製電路叫=弟—可變延低階資料輸出啓動信號SSL。 “時間(m)的 OCD電路50供應有自上述複製電輸出啓動信伽及自上述複製電路-所輸出的輸出號SSL。該0CD電路5〇配合上述的啓動信號咖緩衝：Γ:憶單？車列51所讀出的資料輸出至輸出之心:資料二1 :⑶電路50係配合自複製電路48所輸出白貝枓輪出啓動信號SSH來輸出高階資料v D_，配 :自提製電路4 8所輸出之低階資料輸出啓動信號s 出低階貧料V Dout。 :者，複製電路48、49中雖是供應—個輸出緩衝器”的柄出信號’但是並不限定於此，也可以在上述第二延遲線 4 6 b輸出端並聯兩個具有相同延遲時間的輸出緩衝器，妹由該輸出緩衝器，將第二延遲線楊的輸出信號分二電路48、49。採用上述第二種實施例，也可以獲得與第一種實施例相，同的效果。而且藉由使用鏡型DLL，所減少的抖動程度比第一種實施例更高。再者’上述的第一、第二種實施例雖是將本發明應用在〇CD電路的控制上來説明，但是本發明並不限定於⑽雷路的控制，也可以適用於與時鐘信號同步輸出高階/低階资料的電路上。 ' -17- 517460 A7

經濟部智慧財產局員工消費合作社印製 (第三種實施例）

舍其次説明本發明的第三種實施例。在上述第一、第二種 ^施例中是將本發明應用在SDR (Single⑽方式之兒路上來況明。帛二種貫施例則是顯示本發明應、用在DDR (Double Data Rate)方式的電路上。吓即，DDR方式，例如晶片内部電路與1〇〇 MNz的外部時鐘信號同步工作，並配合該電路的工作，以兩倍的資料率（如2 00 MHz)輸出資料。因而，在記憶單元陣列與衰減器 (pad)之間需要一條自2位元轉換成}位元的資料轉換平行/ 連續變換電路。圖6中顯示具有兩個系統的〇CD電路方式。在圖6中，與圖2相同的部分賦予相同符號，僅説明差異部分：第一、第二OCD電路61、62的輸入端供應有自記憶單元陣列19所輸出的資料Dout !、D〇ut 2。在該第一、第二〇cd 電路61、62上連接第一、第二同步電路63、64，並分別由該第一、第二同步電路63、64供應上述高階資料輸出啓動信號SSH及低階資料輸出啓動信號SSL。衰減器2〇供應有該第一、第二〇CD電路6 1、62的輸出端。藉由該第一、第二〇CD電路6 1、62，將2位元的資料轉換成i位元的資料後，輸出至衰減器20。亦即，係由第一、第二〇CD電路61、62 構成平行/連續變換電路。圖7爲第一、第二〇CD電路61、62的圖例。由於第一、第二0CD電路61、62的構成相同，因此僅説明第—〇CD電路 61的構成，第二OCD電路62中與第一OCD電路61相同的部

本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公爱 -----------0 ^---------t--------- (請先閱讀背面之注意事項再填寫本頁) 517460 A7 五、發明說明（16 ) 分’在62的數字上附加相同的符號，並省略其説明。在第一〇C D電路6 1上，自記憶單元陣列1 9所供應的資料 D〇ut 1 ’可經由反向器（Inverter)電路61a、62b、62c供應至二怨緩衝器電路6 1 d的輸入端。該三態緩衝器電路6丨d的輸出端連接在上述衰減器20上。上述反向器電路6丨c的輸出信號經由反向器電路6^供應至與（AND)電路61f的其中一個輸入端’同時直接供應與電路6 1 g的其中一個輸入端。這此與電路6 1 g、6 1 f的另一個輸入端上，則分別供應有高階資料輸出啓動信號SSH及低階資料輸出啓動信號SSL。這些與電路61f、61g的輸出信號供應或（0R)電路61h。並以該或電路6 lh的輸出信號C1作爲控制信號，供應上述三態緩衝器= 路6 1 d。叩％圖8Α爲上述三態緩衝器電路61d的圖例。反及路81及非或（N0R)電路82的其中一個輸入端供應有上述2 向器電路61c的輸出信號（以Dout i表示）。非或電路”的另一個輸入端供應有上述或電路61h的輸出信號c卜同時經由反向器電路83供應至反及電路8丨的另一個輸入端。在電源 VDD與接地之間，串聯？通道1^〇5電晶體84&n通道m〇s電晶體85。上述電晶體84的閘極供應有上述反及電路“的^ 出信號，上述電晶體85的閘極供應有非或電路82的輸出= 號。自上述電晶體84與85的連接節點N1輸出三態緩衝器電路…的輸出信號。三態緩衝器電路的構成並不限定； 8A上所示，也可以藉由時控反向器（a〇cked 電來構成。 -19 X 29—7公爱) 本纸張尺度適财關家鮮（CNS)A4規格（210 517460 A7 B7 經濟部智慧財產局員工消費合作社印製五、發明說明（η ) 圖⑽係顯示上述三態緩衝器電路61上之資料d〇則制信號C1及連接節點之位階的關係。上圖6上所不的上述第―、第二同步電路63、64的構成與圖 2所不的^路相同。但是，用於產生第-、第二同步電路63 ,,、，64 t高階資料輸出啓動信號SSL的複製電路（〇CD電路 ”L”）15、23，具有與第一、第二〇CD電路6ι、62中，資料 Dout 1 (D〇ut 2)在高階，信號C1 (C2)在高階時，使衰減器 20成爲低階之通過電路相同延遲時間的電路。此外，用於產生低階資料輸出啓動信號SSH的複製電路（0CD電路,，H，,） n、22，具有與資料D〇ut 1 (Dout 2)在低階，信號C1 (C2) 在咼階時，使衰減器2〇成爲高階之通過電路相同延遲時間的電路。 * 此外，在第一同步電路63中，供應外部時鐘信號或是外部時鐘信號CLK與外部時鐘信號/clk之差異部分，在第二同步電路64中，供應外部時鐘信號CLK的倒置信號 /CLK或是外部時鐘信號的倒置信號/CLK與外部時鐘信號 /CLK之差異部分。藉此，第一、第二同步電路63、64係在外部時鐘信號CLK相隔半個週期的時間工作。圖9爲圖6至圖8所示之電路的工作。第一〇cd電路61依據資料Dout 1、高階資料輸出啓動信號SSH及低階資料輸出啓動k號S S L ’產生圖9所示的控制信號c 1。該控制信號c 1 供應二怨緩衝器電路6 1 d。此外，第二0 C D電路6 2則依據資料Dout 2、高階資料輸出啓動信號SSH及低階資料輸出啓動信號SSL，產生控制信號。該控制信號C2供應三態缓衝 —____ -20-_ 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） ' - H Aw> ---------^--------- (請先閱讀背面之注意事項再填寫本頁) 517460 五、發明說明（18 斋％路編。弟一、弟二〇CD電路61、62的三態緩衝器電路 …、㈣配合控制信號C1及C2,依序輸出自記憶單元陣列洲讀出的資料D叫、DGUt 2。因此，可以在外部時鐘信號CLK的一個週期中將資料D〇ut卜D〇ut 2輸出至衰減器2〇内0 上述第三種實施例，係設置用於接收記憶單元陣列”輸出之資料Dout卜Dout 2的第—、第二〇CD電路61、62，該訂第:、第二0CD電路61、62具有三態緩衝器電路6id' 6二，该二怨緩衝器電路6 1 d、02d藉由配合第一、第二同步電路63、64所供應之高階資料輸出啓動信號SSH、低階二：輸出啓動信號SSL所產生之控制信號C1、C2來控制。因而，在DDR中，自第一、第二0CD電路61、62所輸出之資料可以與外部時鐘信號CLK同步輸出，同時，可以使資料的上昇與下降一致。此外，由於對各〇CD電路也可以設置— 條同步電路，因而在DDR中，除了可以防止同步電路的佔用面積擴大之外，還可以減低耗電。 (第四種實施例）圖1 〇爲本發明的第四種實施例。第三種實施例是藉由第一、第二0CD電路61、62的三態緩衝器電路61d、62d進行貧料的平行/連續變換，同時驅動衰減器2 〇。而圖10中所示的第四種實施例，則是藉由構成平行/連續變換電路100的第一、第二緩衝器電路1(H、1〇2來進行資料 Dout 1、Dout 2的平行/連續變換。該第一、第二緩衝器電路101、102的輸出信號供應〇CD電路103，藉由該〇cd電路 -21 - 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 517460 A7 B7 五、發明說明（19 103來驅動衰減器2〇。、上述罘一、第二緩衝器電路ι〇ι、1〇2的構成與第三種實 :例中的弟一、弟二0CD電路61、62相同。亦即，在圖W 中，省略了圖7所示的反向器電路61c、62c。反向器電路m 的輸出信號經由反向器電路6le供應至與電路W的並中一個輸入端，㈣，直接供應至反向器電路61f的其中一個輸入端。此外，反向器電路62b的輸出信號經由反向器電路供應至與電路62g的其中一個輸入端，同時，直接供應至反向器電路62f的其中一個輸入端。其他與第一、第二〇cd電路6 1、62相同的邵分賦予相同符號，並省略其說明。此外，OCD弘路1 〇3係藉由串聯的反向器電路丨〇3 &、} 及一怨緩衝器電路l〇3c所構成。該三態緩衝器電路⑺化可以與圖8A所示的電路相同。該三態缓衝器電路ι〇3ς供應有抆制L號C 3。该控制信號c 3爲輸出平行/連續變換之資料時二解除三態緩衝器電路103(：之高阻抗狀態的信號。該控制信號C3與外部時鐘信號clk同步。。此外，OCD電路1〇3的複製電路可以由具有與三態緩衝器黾各6 1 d、6 2 d之輸出端及表減器2 〇之間通路相同延遲時間的電路來構成。亦即，用於產生高階資料輸出啓動信號SSH 的複製電路（〇CD電路”L”）15、23爲具有與資料D〇ut i (Dout 2)在鬲階，信號C1 (C2)在高階時，使衰減器2〇成爲南1¾路彳至之電路相同延遲時間的電路。此外，用於產生低降貝料輸出啓動信號SSL的複製電路（〇CD電路，Ή”）17、22 爲具有與資料D0ut 1 (Dout 2)在低階，信號ci (C2)在高階 -22 訂 # 本紙張尺度適用中國國家標準（CNS)A4規格⑵Q χ 29?公爱） 517460 A7 _ B7 五、發明說明（20 ) 時，使衰減器20成爲低階路徑之電路相同延遲時間的電路。圖11顯示圖10中之電路的工作。第一緩衝器電路1〇1依據貧料Dout卜鬲階資料輸出啓動信號ssH及低階資料輸出啓動信號SSL產生如圖10所示的控制信號c 1。該控制信號c t 供應二怨緩衝器電路6 1 d。第二緩衝器電路丨〇2依據資料 Dout 2、鬲階資料輸出啓動信號SSH及低階資料輸出啓動信號SSL產生如圖1〇所示的控制信號^。該控制信號C2供應二怨緩衝态電路6 2 d。第一、第二緩衝器電路1 〇 11 〇 2之三態緩衝器電路6 1 d、62d配合控制信號c 1及C2，依次輸出自記憶單元陣列19所讀出的資料Dout 1、Dout 2。 Ο C D廷路1 〇 3中’二怨緩衝咨電路1 〇 3 c配合與外部時鐘信號CLK同步的控制信號C3，解除高阻抗狀態。在該狀態中，三態緩衝器電路103c經由反向器電路1038、1〇3b配合供應之資料Dout 1、Dout 2來驅動衰減器20。因此，可以在外部時鐘信號CLK的一個週期中，將資料D〇ut 1、Dout 2輸出至緩衝器20内。上述第四種實施例，除了在DDR中可以與外部時鐘信號 CLK同步的輸出平行/連續變換電路1〇〇所輸出的資料，同時還可以使資料的上昇及下降一致。而且’疋知弟一、弟·一緩衝器電路1 0 1、1 0 2的輸出信號供應0CD電路103，藉由該0CD電路1〇3來驅動衰減器2〇。因而，只要大於構成驅動衰減器20之三態緩衝器電路丨〇3c 的電晶體尺寸及驅動能力即可。亦即，構成不需要驅動衰減咨2 0之三態緩衝器電路6 1 d、6 2 d的電晶體尺寸也可以比 -23- 本纸張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） ^----5--------裝---- (請先閱讀背面之注意事項再填寫本頁) —訂--------- 經濟部智慧財產局員工消費合作社印製 A7 B7 五發明說明（ 21 ) 第四種實施例的三態緩衝器電路:[03c的電晶體小。因此 :路構成比第三種實施例更加簡化。 (第五種實施例）由圖二2爲本發明的第五種實施例。例如在同步DRAM中，二令解碼器接收讀出指令至實際輸出資料、争姜里數’因此有時在平行/遠绩n 4^ r 1 ·欠換後的路徑上使用移位 i存咨。弟五種實施例即如此稀政、、 1 $此種狀况，於平行/連續變換電人衣減务之間設置移位暫存器。圖12中，構成平行/連續變換電路"〇的第一、第二緩衝 =電路⑴、⑴可以分別以三態緩衝器電路⑴a、心來，成。在上述的三態緩衝器電路⑴a中，供應自記憶單元陣列19所輸出的資料D〇ut丨，纟上述三態緩衝器電路 :二供應自記憶單元陣列19所輸出的資料D〇ut 2。上述的三態緩衝器電路111a係藉由控制信號〇來控制，上述三態、㈣器電路1 12a則係藉由控制信號C2來控制。該控制信號 C 1、C2爲與外部時鐘信號CLK同步的信號，並交互供應至三態緩衝器電路1 1 la、112a。、在上述三態緩衝器電路llla、112a的輸出端與衰減器2〇之間，串駟和位暫存态’ll 4、1 1 5及作爲〇cd電路的三態緩衝器電路116。三態緩衝器電路116上輸出資料時，供應用於解除高阻抗狀態的控制信號C3。該控制信號c3與第四種實施例相同。上述各移位暫存器1 1 4、1 1 5連接控制電路丨丨7、丨1 8。由於忒控制電路Π 7、1 1 8的構成相同，因此僅說明控制電路 -24 - 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） : M H·裝----.----訂--------- (請先閱讀背面之注意事項再填寫本頁) ί 經濟部智慧財產局員工消費合作社印製 517460

經濟部智慧財產局員工消費合作社印製五、發明說明（22 1 17 ο 控制電路1 1 7中，對與電路η 7a、1丨7b的其中一個輸入端刀别供應南階貧料輸出啓動信號sSH及低階資料輸出啓動仏號SSL。產生該而階資料輸出啓動信號SSH及低階資料輸出啓動k唬SSL的電路與圖2及圖6中所示的電路相同。但是，如下所述，其複製電路的構成不同。對上述與電路1 1 7a的另一個輸入端供應移位暫存器丨} 4 =輸入信號，對與電路11713的另一個輸入端則經由反向器電路117c供應上述移位暫存器114的輸入信號。或電路n7d 的輸入端供應有與電路丨丨7a、丨丨7b的輸出信號。自或電路 1 Hd輸出端所輸出的控制信號以則供應上述移位暫存器 114。再者，自控制電路1 1 8所輸出的控制信號C5供應移位暫存為1 1 5。忒控制仏唬C4、C5爲具有外部時鐘信號CLK兩倍週期的信號。圖13爲上述移位暫存器114的圖例。上述移位暫存器ιΐ5 的電路構成與圖13所示相同。該移位暫存器丨14係由時控反向器電路114a、構成鎖存電路之反向器電路丨丨仆及時控反向器電路114c所構成。上述控制信號“供應上述時控反向器電路m a，倒置之控制信號/ c 4則供應時控反 1 14c 〇料，·在圖12所示的電路中，移位暫存器"5以後爲關鍵路徑（Cn_l Path)。因此，複製電路係由具有與移位暫存器1 15至衰減器2G間路徑相同延遲時間的電路所構成。亦即 ^—---------.— (請先閱讀背面之注意事項再填寫本頁) ---訂------ -25- 517460 Λ7 B7 五、發明說明（23 ) ，用於產生圖2所示之古卩比次丨丨路（OCD電路"L”）15、μ 、知出啓動信號SSH的複製電料DD2在低階，低㈣_ =在移位暫存器114的輸出資 ..9〇 , . ^ 輸出啓動信號SSL在高階時，使衰減态20成爲低階之路秤兩了災衣二兒路相同延遲時間的電路。此外，用於產生低階貧料輸出户欠看 μΗ„，17 99 jl^- , σ動^唬SSL的複製電路（OCD電路 H )17、22具有與在移位# 丄比…M 秦存咨114的輸出資料DD2在高階 ’南P白貧料輸出啓動俨垆二古。iSSH在向階時，使衰減器20成爲问I5自之路徑电路相同延遲時間的電路。圖14顯示圖12之電路的工作。如圖12所示，帛一、第二每衝益電路⑴、112的三態緩衝器電路⑴u，配人控制信號CI及C2,依次輸出自記憶單元陣列19所讀出的：訂料 Dout 1、Dout 2 〇、控制電路m配合自第一、第二緩衝器電路iu、ιΐ2所輸出的讀DD卜高階資料輸出啓動信號則及低階資料輸出啓動信號SSL，輸出具有外部時鐘信號CLK兩倍週期的控制 # 信號C4。移位暫存器114配合控制信號以取入自第一、二第二緩衝器電路ill、112所輸出的資料DD1，依次輸出資料 DD2。控制電路118配合自移位暫存器丨14所輸出的資料DD2、高階資料輸出啓動信號SSH及低階資料輸出啓動信號SSL ，輸出具有外部時鐘信號CLK兩倍週期的控制信號c5。移位暫存器1 1 5配合控制信號C5，取入自移位暫存器n4所輸出的資料DD2，依次輸出資料DD3。自移位暫存器114所輸出的資料DD3供應三態緩衝器電路1 16。該三態緩衝器電路 -26- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 517460 B7 五、發明說明（24 1 1 6配合控制信號C3將資料DD3輸出至衰減器内。上述的第五種實施例係依據高階資料輪出啓動信號§ § Η 及低階貧料輸出啓動信號SSL來產生控制移位暫存器】Μ 、1 15的控制信號C4、C5。由於採用DDR方式，因此可以使輸出資料路徑上具有移位暫存器丨1 4、11 5之電路中的資料上昇、下降一致。 ” ^—*--------^----------1--------- (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 27- ‘紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐）

Claims

517460 經濟部智慧財產局員工消費合作社印製 A8 B8 C8 D8 、申凊專利範圍 1· 一種同步電路，其包含：輸出高階資料及低階資料的輸篆路其係具有配合與時鐘信號相同週期的第一啓動 k戒’輸出上述高階資料的第一電路；及配合與上述時姜里L號相同週期的第二啓動信號，輸出上述低階資料的第二電路；供應有上述時鐘信號的第一信號產生電路，其係僅在 t述第一電路輸出高階資料時之第一延遲時間，與上述第一電路輸出低階資料時之第二延遲時間合計的部分，推進上述時鐘信號的相位； /、有與上述第二電路之第二延遲時間相同延遲時間的第一仏唬產生電路，其係延遲自上述第一信號產生電路所輸出的信號，藉由該被延遲的信號，產生上述第一啓動t號’用於啓動上述輸出電路之上述第一電路；及 #具有與上述第一電路之第一延遲時間相同延遲時間的第二k唬產生電路，其係延遲自上述第一信號產生電路所輸出之信號，藉由該被延遲的信號產生上述第二啓動仏號’用於啓動上述輸出電路的上述第二電路。 2.如申請專利範圍第1項之同步電路，其中上述第一信號產生電路係包含延遲時控迴路。 3·如申請專利範圍第1項之同步電路，其中上述第一信號產生電路包含：供應有上述時鐘信號的輸入緩衝器；延遲上述輸入緩衝器之輸出信號的延遲線；具有與上述第二、第三信號產生電路及上述輸入緩衝 -— _- 28 - Μ氏張尺度適用巾S國家標準（CNS)A4規格（210 X 297公爱 (請先閱讀背面之注意事項再填寫本頁)

經濟部智慧財產局員工消費合作社印製 7. W460

、申請專利範圍器合計延遲時間相同的延遲時間，來延遲上述延遲線之輸出信號的複製電路；及供應有上述輸入緩衝哭，认， ^ 、利犮询輸出信號及上述複製電路之輸出信號的相位比較器，/並佗4人 ^ ^ 具係檢測上述輸入緩衝器之輸出信號與上述複製電路之輪+ , j出^號的相位差，並配合檢測出的相位差來控制上述延遲線。 4·如申請專利範圍第1項之同步甘士 L +… ,^ j /兒路，其中上述第一信號產生电路係包含鏡型延遲鎖定迴路。 5·如申請專利範圍第4項之同步兩生電路包含： n〜各，其中上述第-信號產供應有時鐘信號的輸入緩衝器· =有上述輸入緩衝器之輸出信號的延遲監視器，立係、視上述輸入緩衝器及輸出緩衝器的延遲量；' 供應有上述延遲監視器之輸 ^ L , 刑®仏唬的罘一延遲線，並係知上述延遲監視器的輸出、所輸出足時鐘信號一個週期部分；及更衝。。以與第一延遲線相同延遲時姑γ < 术延遲被上述第一延Λ 、.泉所延遲之信號的第二延遲線。、 6·如申請專利範圍第3項之同步電路，其中上述第一信號產生電路本第一雷跋也认山/ 〇知出鬲階資料之上述罘可路與輸出低階資料之第二一種同步電路，其包含：聯電路。供應有時鐘信號的輸入緩衝器；供應有上述輸入緩衝器之輸出信號〜勺罘一延遲電路，本紙張尺福中國國2;721ιτ (請先閱讀背面之注意事項再填寫本頁)

Μ 7460 Βδ

、申請專利範圍器器其係改變延遲時間；供應有上述第一延遲 ; 路之輸出信號的第一輸出緩衝仏應有上述第一延遲 ; %路 < 輸出信號的第二輸出緩衝供應有上述第一輪山“ 路，並Μ & $ 、是衝器之輸出信號的第一複製+ 路，其構成與上述輸出一 h 供應有上述第二輸出嘆：出而階信號的電路相同；路，其構成與上述輸出：：器之輸出信號的第二複製電供應有上述第一、第—U ’ 路，其係配合上述第製電路之輸出信號的輪出電出記憶單元所提供的資料弟二複製電路之輸出信號，輸供應有上述第一延遲兩、电路之輸出信號的第二延遲電路 :::、由上述第一、第二輸出緩衝器的第三複製電路及上述弟一、第二複製電路的第四複製電路所構成；供應有上述第二延遲電路之輸出信號的第五複製電路，其構成與上述輸入緩衝器相同；及比杈上述第五複製電路之輸出信號與上述輸入緩衝器 I輸出信號相位的相位比較器，其係配合上述第五複製黾路之^出仏號與上述輸入緩衝器之輸出信號的相位差來控制上述第一延遲電路。 8·如申請專利範圍第7項之同步電路，其中上述輸出電路包含：第一邏輯電路，其第—輸入端供應有輸入信號，第二 30- 本紙張尺度過用中國國家標準（CNS)A4規格（210 X 297公爱 I J-----------裝--------訂---------· (請先閱讀背面之注意事項再填寫本頁} 經濟部智慧財產局員工消費合作社印製 517460 經濟部智慧財產局員工消費合作社印製 A8 B8 C8 D8 六、申請專利範圍輸入端供應有上述第一複製電路之輸出信號；第一迷輯電路，其第一輸入端供應有上述輸入信號的倒相信號，第二輸入端供應有上述第二複製電路的輸出信號；及第三邏輯電路，其第一、第二輸入端分別供應有上述第一、第二邏輯電路的輸出信號。 9. 〆種同步電路，其包含：供應有由1己憶單元陣列所輸出之第一資料，並輸出該第一資料的第一輸出電路，其係具有配合與時鐘信號相同週期的第一啓動信號來輸出高階資料的第一電路，及配合與上述時鐘信號相同週期之第二啓動信號來輸出低階資料的第二電路；供應有上述記憶單元陣列所輸出之第二資料，並輸出該第二資料的第二輸出電路，其係具有配合與時鐘信號相同週期的第二啓動信號來輸出高階資料的第三電路，及配合與上述時鐘信號相同週期之第四啓動信號來輸出低階資料的第四電路；配合上述時鐘信號產生上述第一、第二啓動信號的第一同步電路；及配合上述時鐘信號之倒相信號產生上述第三、第四啓動信號的第二同步信號。 10. 如申請專利範圍第9項之同步電路，其中上述第_同步電路包含：第一信號產生電路，供應有上述時鐘信號，並以合 (請先閱讀背面之注意事項再填寫本頁)

-31 - /、、申請專利範圍 ί述：：：路輸出高階資料時之第-延遲時間，與上述 ==出低階資料時之第二延遲時間之合計進上述時鐘信號的相位；罘-信號產生電路，其係具有與上述第 :::㈣的延遲時間，來延遲上述第-信號產二的“虎’楮“延遲的信號產生上述第一啓動 “乂用於啓動上述第—輸出電路的上述第—電路；及 ::信號產生電路’其係具有與上述第—電路之第— 战時間相同的延遲時間，來延遲上述第—信號產生電路所輸出的信號，藉由該延遲的信號產生上述第二戍：广虎，用於啓動上述第—輸出電路的上述第二電路： 1.::::專利範圍第9項之同步電路，其中上述第二同步電弟四信號產生電路，供應有上述時鐘信號，並以合計士述第三電路輸出高階資料時之第三延遲時間，與上述弟四電路輸出低階資料時之第四延遲時間之合計份，推進上述時鐘信號的相位；第五信號產生電路，其係具有與上述第四電路之第四延遲時間相同的延遲時間，來延遲上述第四信號產生電路所輸出的信號，藉由該延遲的信號產生上述第三啓; “虎’用於啓動上述第二輸出電路的上述第三電路；及第六信號產生電路，其係具有與上述第三電路之第三延遲時間相同的延遲時間，來延遲上述第四信號產生^ 路所輸出的信號，藉由該延遲的信號產生上述第四啓動

本紙張尺度適用令國國家標準（CNS)A4規格（210 X 29Y公釐） 517460 A8 B8 C8 D8 申請專利範圍信號，用 12.如申請專電路包含經濟部智慧財產局員工消費合作社印製第一三讀出的第供應有啓動信號資料、上於控制上 13·如申請專電路包含第二三讀出的第供應有啓動信號資料、上於控制上 14· 一種同步供應有於啓動上述輸出電路的上述第四電路。利範圍第1 0項之同步電路，其中上述第一輸出態緩衝器電路，供應有自上述記憶單元陣列所一資料；及上述第一資料、上述第一啓動信號及上述第二的第一控制信號產生電路，其係配合上述第一述第一啓動信號及上述第二啓動信號，產生用述第一二怨緩衝益電路的第一控制信號。利範圍第1 1項之同步電路，其中上述第二輸出態緩衝器電路，二資料；及上述第二資料、的第二控制信號述第三啓動信號述第二三態緩衝電路’其包含：由記憶單元陣列第一資料的第一緩衝器電的第一啓動信號上述時鐘信號相的弟《一電路；上述記憶單元陣相同週期及配合與低階資料供應有供應有自上述記憶單元陣列所上述第三啓動信號及上述第四產生電路，其係配合上述第二及上述第四啓動信號，產生用器電路的第二控制信號。 :斤輸出之第一資料，並輸出該路，其係具有配合與時鐘信號來輸出高階資料的第—電路，同週期之第二啓動來W 列所輸出之第二資料，並輸出 -33- 本紙張尺㈣財關家鮮（CNS)A4規格（21Q x (請先閱讀背面之注意事項再填寫本頁)

517460 六、申請專利範圍孩第二資料的第二緩衝器電路，其係具有配合與時鐘信破相同週期的第二啓動信號來輸出高階資料的第三電路，及配合與上述時鐘信號相同週期之第四啓動信號來輸出低階資料的第四電路；供應有上述第-、第二緩衝器電路之輸出信號的輸出電路；配合上述時鐘信號產生上述第一、第二啓動信號的第 —同步電路；及配合上述時鐘信號之倒相信號產生上述第三、第四啓動信號的第二同步信號。 A如申請專利範圍第14項之同步電路，其中上述第一緩衝咨電路包含：第一二怨緩衝器電路，供應有自上述記憶單元陣列所謂出的第一資料；及供應有上述第一資料、上述第一啓動信號及上述第二啓動信號的第一控制信號產生電路，其係配合上述第一貝料、上述第一啓動信號及上述第二啓動信號，產生用於控制上述第一三態缓衝器電路的第一控制信號。 16·如申請專利範圍第丨4項之同步電路，其中上述第二緩衝器電路包含：第二三態緩衝器電路，供應有自上述記憶單元陣列所讀出的第二資料；及供應有上述第二貧料、上述第三啓動信號及上述第四啓動信號的第二控制信號產生電路，其係配合上述第二 -34- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐 (請先閱讀背面之注音？事項再填寫本頁) 裝·-------訂---------

517460 A8 B8 C8 D8 六經濟部智慧財產局員工消費合作社印製、申請專利範圍資料、上述第三啓動作狀 ^ Ji it m σ〜及上述第四啓動信號，產生用一心、皮衝态電路的第二控制信號。 17•如申Μ專利乾圍第丨6項之同步電路，其中上述輸出電路且有-一一、# 一一 “有弟二二態緩衝器電路，構成上以弟弟一二態緩衝器電， ^ 兒日曰骨豆尺寸設定成小於 U罘—一怨緩衝器電路的電晶體尺寸。 l8. /種同步電路，其包含：供應有自記憶單元陣列所輸出之第一、第二資料的平打/連績變換電路，其係依序輸出上述第_、第二資料；供應有上述平行’連續變換電路之輸出信號的移位暫存器’其具有輸出高階資料的第_電路及輸出低階资料的第二電路；供應有上述移位暫存器之輸出信號的輸出電路；連接上述移位暫存器的控制電路，其係配合具有與上述平行/連續^變換電路之輸出信號及時鐘信號相同週期，用於輸出高階資料之第一啓動信號，及具有與上述時鐘信號相同週期，用於輸出低階資料之第二啓動俨號，來產生第三控制信號，上述移位暫存器供應有上述第三控制信號；及一配合上述時鐘信號產生上述第一、第二啓動信號的啓動信號產生電路。 19.如申請專利範圍第18項之同步電路，其中上述啓動信號產生電路包含：口〜第一信號產生電路，其係供應有上述時鐘信號，並以 35- 本紙張尺度適时關家標準（CNS)A4規格⑵Q χ观公髮） (請先閱讀背面之注意事項再填寫本頁) 裝--------訂--------- 517460

合計上述上述第二 ’推進上第二信延遲時間路所輸出信號，用第三信延遲時間路所輸出信號，用 20.如申請專變換電路供應有兒路輸出高階資料時之第一延遲時間，填電路輸出低階資料時之第二延遲時間之合計《述時鐘信號的相位； ^ 號產生電路，其係具有與上述第二電路之第二相同的延遲時間，來延遲上述第一信號產生售的信號，藉由該延遲的信號產生上述第一啓爱於啓動上述移位暫存器的上述第一電路；及號產生電路，其係具有與上述第一電路之第一相同的延遲時間，來延遲上述第一信號產生屬的信號，藉由該延遲的信號產生上述第二啓聲於啓動上述移位暫存器的上述第二電路。- 利範圍第18項之同步電路，其中上述平行/連續包含： / 上述第一資料的第一緩衝器電路，其係配合第控制信號輸出第一資料；及上述第二資料的第二緩衝器電路，其係配合第號輸出第二資料。供應有二控制信弟 (請先閱讀背面之注意事項再填寫本頁) · I i^i ϋ memmM —Bn 11 Hi I I 11 ϋ— n mmammm i·— ϋ I · 經濟部智慧財產局員工消費合作社印製 6 3 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公爱）