JP2010287304A - 半導体メモリ装置および出力イネーブル信号生成方法 - Google Patents
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Abstract
【課題】 読出し動作以前に行なわれるアクティブ動作期間で出力イネーブルリセット信号を活性化し、これに応答して出力イネーブル信号生成回路が動作できる半導体メモリ装置を提供すること。
【解決手段】 外部クロック信号とフィードバッククロック信号との位相差を検出し、これに対応する遅延制御信号を生成し、前記外部クロック信号を前記遅延制御信号に対応する時間の分だけ遅延させてDLLクロック信号として生成するための遅延固定ループと、アクティブ信号を受信し、受信したアクティブ信号を前記遅延制御信号に応答して出力イネーブルリセット信号として出力する遅延手段と、前記出力イネーブルリセット信号に応答してリセットされ、前記外部クロック信号および前記DLLクロック信号をカウントし、読出し信号およびCASレイテンシ信号に応答する出力イネーブル信号を生成するための出力イネーブル信号生成手段と、を備える半導体メモリ装置を提供する。
【選択図】図3
【解決手段】 外部クロック信号とフィードバッククロック信号との位相差を検出し、これに対応する遅延制御信号を生成し、前記外部クロック信号を前記遅延制御信号に対応する時間の分だけ遅延させてDLLクロック信号として生成するための遅延固定ループと、アクティブ信号を受信し、受信したアクティブ信号を前記遅延制御信号に応答して出力イネーブルリセット信号として出力する遅延手段と、前記出力イネーブルリセット信号に応答してリセットされ、前記外部クロック信号および前記DLLクロック信号をカウントし、読出し信号およびCASレイテンシ信号に応答する出力イネーブル信号を生成するための出力イネーブル信号生成手段と、を備える半導体メモリ装置を提供する。
【選択図】図3
Description
本発明は半導体設計技術に関し、特に読出し命令およびCASレイテンシ情報に対応し、出力イネーブル信号を生成するための半導体メモリ装置、および出力イネーブル信号を生成する方法に関する。
一般に、DDR SDRAM(Double Data Rate Synchronous DRAM)をはじめとする半導体メモリ装置は、読出し動作時に外部クロック信号に同期化した読出し命令を受信し、内部クロック信号に同期化したデータを外部に出力する。すなわち、半導体メモリ装置内では、データの出力において、外部クロック信号でない内部クロック信号を利用する。したがって、読出し動作には、外部クロック信号に同期化した読出し命令を内部クロック信号に同期化させる動作を行わなければならない。読出し命令の立場からは同期化するクロック信号が外部クロック信号から内部クロック信号に変わる。このように同期化の対象となる信号があるクロック信号から他のクロック信号に変わることをドメインクロス(domain crossing)」という。
半導体メモリ装置内には、このようなドメインクロス動作を行なうための種々な回路が備えられており、このような回路中には出力イネーブル信号生成回路が挙げられる。出力イネーブル信号生成回路は、外部クロック信号に同期化されて伝達された読出し命令を内部クロック信号に同期化させ、出力イネーブル信号として出力する。このとき、ドメインクロス動作が完了した出力イネーブル信号は、CASレイテンシ(CAS latency)情報を含み、半導体メモリ装置は、このような出力イネーブル信号を用いて出力されるデータが読出し命令以降の所望する時点で外部クロック信号に同期化されて出力されるよう動作を行う。
参考までに、CASレイテンシは、外部クロック信号の一周期を単位時間とし読出し命令が印加された時点からデータが出力されるべき時点までの時間情報を有し、CASレイテンシ情報は、一般的に半導体装置内に備えられるモードレジスタセット(Mode Register Set、MRS)に保存されている。
一方、外部クロック信号と内部クロック信号との間には、半導体メモリ装置内の遅延要素によってスキューが発生するおそれがあり、半導体メモリ装置内にはこれを補償するための内部クロック信号生成回路を備えている。内部クロック信号生成回路として代表的には位相固定ループ(phase locked loop)および遅延固定ループ(delay locked loop)などがある。本明細書には、内部クロック信号として遅延固定ループで生成されるDLLクロック信号を一例として利用する。
図1は、既存の半導体メモリ装置の出力イネーブル信号生成回路を説明するためのブロック図である。
図1に示すように、出力イネーブル信号生成回路は、リセット信号同期化部110、初期化部120、DLLクロックカウント部130、OE用遅延複製モデリング部140、外部クロックカウント部150、ラッチ部160、および比較部170を備える。
以下、出力イネーブル信号生成回路の簡単な動作について説明する。
DLLクロックカウント部130および外部クロックカウント部150は、出力イネーブルリセット信号RST_OEに応答するDLLクロックカウンタリセット信号RST_DLLおよび外部クロックカウンタリセット信号RST_EXTによりリセットされ、各々DLLクロック信号CLK_DLLおよび外部クロック信号CLK_EXTをカウントする。このとき、DLLクロックカウント部130は、初期化部120によってCASレイテンシCLに対応して設定される初期カウント値からカウント動作を行う。
一方、読出し命令に応答し、活性化される読出し信号RDが印加されると、ラッチ部160は、外部クロックカウント部150でカウントされた外部クロックカウント値CNT_EXT<0:2>をラッチし、ラッチされたカウント値CNT_LAT<0:2>を出力する。続いて、比較部170は、DLLクロックカウント部130でカウントされたDLLクロックカウント値CNT_DLL<0:2>とラッチされたカウント値CNT_LAT<0:2>とを比較し、この2つの値が同一になる時点で出力イネーブル信号OEを活性化させる。
このように出力される出力イネーブル信号OEは、DLLクロック信号CLK_DLLに同期化された信号であり、CASレイテンシCL情報を含む。半導体メモリ装置は、出力イネーブル信号OEを利用してデータを出力する。
一方、出力イネーブル信号生成回路は、DLLリセットモード(DLL reset mode)、パワーダウンモード(power down mode)、および「モードレジスタセット(MRS)に設定されるCASレイテンシCLが変更される状況」でリセットされる。これらのような状況では、外部クロック信号CLK_EXTおよびDLLクロック信号CLK_DLLのドメインクロス動作が円滑に行われないことから、出力イネーブルリセット信号RST_OEに応答し、DLLクロックカウント部130および外部クロックカウント部150をリセットさせる。ここで、出力イネーブルリセット信号RST_OEは、該当する状況に適合するよう遅延された後、DLLクロック信号CLK_DLLまたは外部クロック信号CLK_EXTに同期化されたパルス信号である。すなわち、出力イネーブルリセット信号RST_OEは、DLLクロック信号CLK_DLLに対応するドメインを有するか、または外部クロック信号CLK_EXTに対応するドメインを有する。
一方、リセット信号同期化部110は、出力イネーブルリセット信号RST_OEをDLLクロック信号CLK_DLLに同期化させるためにフリップフロップ(flip−flop)で構成される。このとき、フリップフロップに入力されるDLLクロック信号CLK_DLLの活性化エッジおよび出力イネーブルリセット信号RST_OEの活性化エッジは、状況に応じて近接し得る場合が発生し、この場合、信号間の十分なセットアップ/ホールドタイム(setup/hold time)を確保できないため所望の同期化動作を行うことができない。かかる問題はPVT(Process、Voltage、Temperature)によってさらに深刻化し、これを防止するためにリセット信号同期化部110は、カスケード(cascade)形態の複数のフリップフロップで構成される。
図2は、図1のリセット信号同期化部110を説明するためのブロック図である。
図2に示すように、リセット信号同期化部110は、複数のフリップフロップを備えており、各フリップフロップにはDLLクロック信号CLK_DLLが入力される。出力イネーブルリセット信号RST_OEは、複数のフリップフロップを経てDLLクロック信号CLK_DLLに同期化され、最終的に出力されるDLLクロックカウンタリセット信号RST_DLLは、DLLクロック信号CLK_DLLに同期化されて出力される。
しかし、カスケード形態の複数のフリップフロップで構成されたリセット信号同期化部110は更なる問題を起こす。すなわち、フリップフロップの個数が増加するとDLLクロック信号CLK_DLLの活性化エッジおよび出力イネーブルリセット信号RST_OEの活性化エッジのセットアップ/ホールドタイムをある程度確保できることから誤動作の発生確率は減少するものの、DLLクロック信号CLK_DLLの周波数が増加すればセットアップ/ホールドタイムによる誤動作の発生確率が更に増加してしまう。近頃、半導体メモリ装置の動作速度が次第に増加することを考慮するとき、このような誤動作の発生確率は次第に増加しつつある。
また、リセット信号同期化部110に備えられるフリップフロップの個数が増加すると、回路の面積はその分だけ大きくなり、DLLクロックカウンタリセット信号RST_DLLの活性化の時点は次第に遅延されることとなる。DLLクロックカウンタリセット信号RST_DLLの活性化の時点が遅延されるということは、DLLクロックカウント部130および外部クロックカウント部150のカウント動作の時点も遅延されることを意味し、これは、読出し信号RDを受信することができる時点、および出力イネーブル信号OEの活性化の時点も遅延されることを意味する。結局、半導体メモリ装置の動作速度が低下してしまう問題が発生する。
本発明は、前記のような問題点を解決するために提案されたもので、読出し動作前に行なわれるアクティブ動作期間(active operation period)で出力イネーブルリセット信号を活性化し、これに応答して出力イネーブル信号生成回路が動作できる半導体メモリ装置を提供することにその目的がある。
また、出力イネーブルリセット信号の生成において、遅延固定ループで反映される遅延時間を利用することができる半導体メモリ装置を提供することにその目的がある。
前述した目的を達成するための本発明の一側面に係る半導体メモリ装置は、外部クロック信号とフィードバッククロック信号との位相差を検出し、これに対応する遅延制御信号を生成し、前記外部クロック信号を前記遅延制御信号に対応する時間の分だけ遅延させてDLLクロック信号として生成するための遅延固定ループと、アクティブ信号を前記遅延制御信号に応答して出力イネーブルリセット信号として出力する遅延手段と、前記出力イネーブルリセット信号に応答してリセットされ、前記外部クロック信号および前記DLLクロック信号をカウントし、読出し信号およびCASレイテンシ信号に応答する出力イネーブル信号を生成するための出力イネーブル信号生成手段と、を備える。
前述した目的を達成するための本発明の他の一側面に係る出力イネーブル信号生成方法は、アクティブ動作時に活性化するアクティブ信号を遅延固定ループの遅延量の分だけ遅延し、出力イネーブルリセット信号を生成するステップと、前記出力イネーブルリセット信号に応答してリセットされ、外部クロック信号および前記遅延固定ループから出力されるDLLクロック信号をカウントし、読出し命令およびCASレイテンシ信号に応答する出力イネーブル信号を生成するステップと、を含む。
本発明に係る半導体メモリ装置は、遅延固定ループで反映される遅延時間を利用して出力イネーブルリセット信号を生成することによって、半導体メモリ装置の動作周波数にかかわらず、出力イネーブルリセット信号とDLLクロック信号との十分なセットアップ/ホールドタイムを確保することが可能である。また、出力イネーブル信号生成回路が、必要な期間であるアクティブ動作期間において出力イネーブルリセット信号を活性化させることによって、読出し動作時に出力イネーブル信号生成回路で消費される電力を最小化することができる。また、出力イネーブルリセット信号とDLLクロック信号との安定的なセットアップ/ホールドタイムを確保することが可能であるため、これを同期化させるための回路の面積を最小化することが可能である。
本発明の半導体メモリ装置は、アクティブ動作期間で活性化する出力イネーブルリセット信号を生成し、これによって出力イネーブル信号の生成回路における動作が制御されることにより、出力イネーブル信号の生成回路の電力消費期間を最小化できる。
また、半導体メモリ装置の動作周波数が高くなっても出力イネーブルリセット信号とDLLクロック信号とのセットアップ/ホールドタイムを十分に確保することができる。また、十分なセットアップ/ホールドタイムを確保することによって、出力イネーブルリセット信号を同期化させるための回路の面積を最小化することのできる効果が得られる
以下、本発明が属する技術分野における通常の知識を有する者が本発明の技術的な思想を容易に実施できる程度で詳細に説明するため、本発明の最も好ましい実施形態を添付の図面を参照して説明する。
図3は、本発明の実施形態に係る半導体メモリ装置の一部構成を説明するためのブロック図である。
図3に示すように、半導体メモリ装置は、遅延部310、遅延固定ループ330、および出力イネーブル信号生成部350を備える。
遅延部310は、アクティブ信号ACTを受信し、遅延制御信号CTR_DLYに対応する時間の分だけ遅延させて出力イネーブルリセット信号RST_OEを生成する。ここで、アクティブ信号ACTは、半導体メモリ装置のアクティブ動作期間の間に活性化する信号であり、出力イネーブルリセット信号RST_OEは、アクティブ信号ACTを遅延制御信号CTR_DLYに対応する時間の分だけ遅延した信号である。そして、出力イネーブルリセット信号RST_OEは、アクティブ信号ACTに対応し、状況に応じて所定の論理レベル値を有することが好ましい。一方、遅延制御信号CTR_DLYは、図4で説明される遅延固定ループ330で生成される信号であって、詳しい説明は後述する。
遅延固定ループ330は、外部クロック信号CLK_EXTとDLLクロック信号CLK_DLLとの位相差を補償するためのもので、外部クロック信号CLK_EXTを受信してDLLクロック信号CLK_DLLを生成する。外部クロック信号CLK_EXTは、遅延固定ループ330を経て遅延制御信号CTR_DLYに対応する時間の分だけ遅延されてDLLクロック信号CLK_DLLとして出力される。遅延固定ループ330に対しては、図4に基づいて改めて説明する。
出力イネーブル信号生成部350は、出力イネーブルリセット信号RST_OEに応答してリセットされ、外部クロック信号CLK_EXTおよびDLLクロック信号CLK_DLLをカウントし、読出し信号RDおよびCASレイテンシCLに対応する出力イネーブル信号OEを生成するためのもので、リセット信号同期化部351、初期化部352、DLLクロックカウント部353、OE用遅延複製モデリング部354、外部クロックカウント部355、ラッチ部356、および比較部357を備える。
リセット信号同期化部351は、出力イネーブルリセット信号RST_OEをDLLクロック信号CLK_DLLに同期化させてDLLクロックカウンタリセット信号RST_DLLを生成する。後で説明するが、本発明に係る半導体メモリ装置は、アクティブ信号ACTを遅延制御信号CTR_DLYに対応する時間の分だけ遅延させて出力イネーブルリセット信号RST_OEを生成するため、出力イネーブルリセット信号RST_OEとDLLクロック信号CLK_DLLとの十分なセットアップ/ホールドタイムを確保することが可能である。これはリセット信号同期化部351が1つのフリップフロップ、すなわち、最小限の同期化回路で構成され得ることを意味する。
初期化部352は、CASレイテンシCLに対応する初期カウント値をDLLクロックカウント部353に提供する。言い換えれば、初期化部352は、CASレイテンシCLに対応する出力信号S<0:2>としてDLLクロックカウント部353の初期カウント値を設定する。本発明に係る実施形態では、初期化部352の出力信号S<0:2>が3ビットであるものを一例とした。
DLLクロックカウント部353は、DLLクロックカウンタリセット信号RST_DLLに応答してリセットされ、初期化部352の出力信号S<0:2>に対応する初期カウント値からDLLクロック信号CLK_DLLをカウントする。すなわち、DLLクロックカウント部353は、CASレイテンシCLに応じて設定された初期カウント値からDLLクロック信号CLK_DLLをカウントしたDLLクロックカウント値CNT_CLL<0:2>を生成する。
OE用遅延複製モデリング部354は、出力イネーブル信号生成部350で使用される外部クロック信号CLK_EXTとDLLクロック信号CLK_DLLとの間の遅延差値をモデリング(modeling)したものであって、DLLクロックカウンタリセット信号RST_DLLを非同期的な(asynchronous)遅延時間の分だけ遅延させ、これを外部クロック信号CLK_EXTに同期化させて外部クロックカウンタリセット信号RST_EXTとして出力する。
外部クロックカウント部355は、外部クロックカウンタリセット信号RST_EXTに応答してリセットされ、外部クロック信号CLK_EXTをカウントして外部クロックカウント値CNT_EXT<0:2>を生成する。外部クロックカウント部355の初期カウント値は、0でセットされることが好ましい。
ラッチ部356は、読出し信号RDに応答し、外部クロックカウント部355の出力信号である外部クロックカウント値CNT_EXT<0:2>をラッチし、これをラッチされたカウント値CNT_LAT<0:2>として出力する。
比較部357は、DLLクロックカウント値CNT_DLL<0:2>とラッチされたカウント値CNT_LAT<0:2>とを比較し、2つの値が同一になる時点で出力イネーブル信号OEを活性化させる。このように出力される出力イネーブル信号OEは、DLLクロック信号CLK_DLLに同期化した信号であり、CASレイテンシCL情報を含む。半導体メモリ装置は、この出力イネーブル信号OEを利用してデータを出力するため、読出し信号RDが活性化した後に出力データは、CASレイテンシCLに適合した時点で外部クロック信号CLK_EXTに同期化させて出力されることが可能である。
言い換えれば、本発明の実施形態に係る半導体メモリ装置は、出力イネーブル信号生成部350がアクティブ信号ACTに対応してリセットされ、外部クロック信号CLK_EXTおよびDLLクロック信号CLK_DLLをカウントし、読出し信号RDおよびCASレイテンシCLに対応する出力イネーブル信号OEを生成する。言い換えれば、出力イネーブル生成部350は、アクティブ信号ACTの活性化期間でのみ動作を行なう。すなわち、本発明に係る出力イネーブル生成部350は、出力イネーブル信号OEを必要とする期間でのみ動作し、これは半導体メモリ装置において消費される電力が最小化されることを意味する。
参考までに、遅延固定ループ330に使用される外部クロック信号CLK_EXTは、外部から印加されるクロックをバッファを介してバッファリングした信号であり得る。続いて、外部クロックカウント部355で使用される外部クロック信号CLK_EXTは、遅延固定ループ330に使用されるクロック信号であるか、または別途のバッファを介してバッファリングした信号であり得る。すなわち、外部クロック信号CLK_EXTが遅延固定ループ330および外部クロックカウント部355に電気的に接続(couple)している場合、遅延固定ループ330および外部クロックカウント部355は、外部クロック信号CLK_EXTを利用するものとみなし得る。
図4は、図3の遅延固定ループ330を説明するためのブロック図である。
図4に示すように、遅延固定ループ330は、バッファ部410、可変遅延部430、DLL用遅延複製モデリング部450、および制御信号生成部470を備える。
バッファ部410は、外部から入力される外部クロック信号CLK_EXTをバッファし、可変遅延部430は、バッファ部410の出力信号を遅延制御信号CTR_DLYに対応する遅延時間の分だけ遅延してDLLクロック信号CLK_DLLを生成する。ここで、可変遅延部430は、遅延制御信号CTR_DLYに応答して入力される信号を各々所定の時間の分だけ遅延させるための複数の単位遅延セルを備えることができる。
続いて、DLL用遅延複製モデリング部450は、バッファ部410で反映される遅延時間、およびDLLクロック信号CLK_DLLのクロック経路で反映される遅延時間をモデリングしたもので、DLLクロック信号CLK_DLLを受信してモデリングされた時間の分だけ遅延し、フィードバッククロック信号CLK_FEDを生成する。制御信号生成部470は、バッファ部410の出力信号とフィードバッククロック信号CLK_FEDとの位相を比較し、これに対応する遅延制御信号CTR_DLYを生成する。
一方、図3の遅延部310は、図4の可変遅延部430と同一に複数の遅延セルで設計されることができ、遅延固定ループ330で生成される遅延制御信号CTR_DLYを同一に利用することができる。参考までに、遅延部310が複数の単位遅延セルで設計される場合、遅延制御信号CTR_DLYは複数の単位遅延セルに対応する個数の制御信号で設計されることが好ましい。
したがって、遅延部310に入力されるアクティブ信号ACTは、遅延制御信号CTR_DLYにより遅延固定ループ330の遅延量、すなわち遅延固定ループ330の可変遅延部430で遅延される時間の分だけ遅延されて出力される。言い換えれば、アクティブ信号ACTは、外部クロック信号CLK_EXTとフィードバッククロック信号CLK_FEDとの位相差に対応する時間の分だけ遅延され、出力イネーブルリセット信号RST_OEとして出力される。ここで、遅延制御信号CTR_DLYは、遅延固定ループ330のロック(locking)時点に対応する値を有することが好ましい。
本発明の実施形態は、アクティブ信号ACTを遅延制御信号CTR_DLYに対応する時間の分だけ遅延し、出力イネーブルリセット信号RST_OEを生成する。この場合、アクティブ信号ACTは、DLLクロック信号CLK_DLLに対応するドメインを有することになり、これによって出力イネーブルリセット信号RST_OEとDLLクロック信号CLK_DLLとの間の十分なセットアップ/ホールドタイムを確保することが可能である。したがって、リセット信号同期化部351は、複数のフリップフロップを備えなくても、出力イネーブルリセット信号RST_OEをDLLクロック信号CLK_DLLに同期化させることが可能である。すなわち、リセット信号同期化部351に入力される出力イネーブルリセット信号RST_OEおよびDLLクロック信号CLK_DLLは、すでに十分なセットアップ/ホールドタイムを確保した状態であるため、リセット信号同期化部351が最小限の同期化回路で構成されても安定した同期化動作が可能である。
また、出力イネーブルリセット信号RST_OEの生成において、クロックによる同期化動作を必要としないため、半導体メモリ装置の動作周波数に影響を受けない。すなわち、半導体メモリ装置の動作周波数が高まっても出力イネーブルリセット信号RST_OEとDLLクロック信号CLK_DLLとの間の安定した同期化動作を保障することができる。
本発明の技術思想は、前記好ましい実施形態により具体的に記述されたが、以上で説明した実施形態はその説明のためのものであり、その制限のためのものでないことを注意しなければならない。また、本発明の技術分野の通常の専門家ならば、本発明の技術思想の範囲内で種々な置換、変形、および変更により多様な実施形態が可能であることを理解するであろう。
310 遅延制御部
330 遅延固定ループ
350 出力イネーブル信号生成部
330 遅延固定ループ
350 出力イネーブル信号生成部
Claims (16)
- 外部クロック信号とフィードバッククロック信号との位相差を検出し、これに対応する遅延制御信号を生成し、前記外部クロック信号を前記遅延制御信号に対応する時間の分だけ遅延させてDLLクロック信号として生成するための遅延固定ループと、
アクティブ信号を受信し、受信したアクティブ信号を前記遅延制御信号に応答して出力イネーブルリセット信号として出力する遅延手段と、
前記出力イネーブルリセット信号に応答してリセットされ、前記外部クロック信号および前記DLLクロック信号をカウントし、読出し信号およびCASレイテンシ信号に応答する出力イネーブル信号を生成するための出力イネーブル信号生成手段と、
を備えることを特徴とする半導体メモリ装置。 - 前記遅延手段は、前記遅延制御信号に応答して遅延量が可変することを特徴とする請求項1に記載の半導体メモリ装置。
- 前記出力イネーブル信号生成手段は、
前記出力イネーブルリセット信号を前記DLLクロック信号に同期化させるためのリセット信号同期化部と、
前記リセット信号同期化部の出力信号に応答してリセットされ、前記CASレイテンシ信号に対応する初期カウント値から前記DLLクロック信号をカウントするための第1カウント部と、
前記リセット信号同期化部の出力信号を前記外部クロック信号および前記DLLクロック信号に対応し、モデリングされた時間の分だけ遅延させるための遅延複製モデリング部と、
前記遅延複製モデリング部の出力信号に応答してリセットされ、前記外部クロック信号をカウントするための第2カウント部と、
前記読出し信号に応答して前記第2カウント部の出力値をラッチするためのラッチ部と、
前記第1カウント部の出力値と前記ラッチ部の出力値とを比較し、前記出力イネーブル信号を生成するための比較部と、
を備えることを特徴とする請求項1に記載の半導体メモリ装置。 - 前記リセット信号同期化部は、前記DLLクロック信号に応答して前記出力イネーブルリセット信号をラッチするためのフリップフロップを備えることを特徴とする請求項3に記載の半導体メモリ装置。
- 前記遅延固定ループは、
前記外部クロック信号を前記遅延制御信号に対応する時間の分だけ遅延し、前記DLLクロック信号を生成するための可変遅延部と、
前記DLLクロック信号に前記DLLクロック信号の実際のクロック経路の遅延を反映し、前記フィードバッククロック信号を生成するための遅延複製モデリング部と、
前記外部クロック信号と前記フィードバッククロック信号との位相差を比較し、これに対応する前記遅延制御信号を生成するための制御信号生成部と、
を備えることを特徴とする請求項1に記載の半導体メモリ装置。 - 前記遅延手段は、前記可変遅延部と同一構成を有することを特徴とする請求項5に記載の半導体メモリ装置。
- 前記遅延手段は、前記遅延制御信号に応答して入力される信号を各々予め設定された時間の分だけ遅延させるための複数の単位遅延セルを備えることを特徴とする請求項1に記載の半導体メモリ装置。
- 前記複数の単位遅延セルは、前記遅延制御信号に対応する個数を備えることを特徴とする請求項7に記載の半導体メモリ装置。
- 前記アクティブ信号は、前記出力イネーブル信号生成手段のリセット動作に応答して予め設定されたレベルを有することを特徴とする請求項1に記載の半導体メモリ装置。
- アクティブ動作期間の間、活性化するアクティブ信号を遅延固定ループの遅延量の分だけ遅延し、出力イネーブルリセット信号を生成するステップと、
前記出力イネーブルリセット信号に応答してリセットされ、外部クロック信号および前記遅延固定ループから出力されるDLLクロック信号をカウントし、読出し命令およびCASレイテンシ信号に応答する出力イネーブル信号を生成するステップと、
を含むことを特徴とする出力イネーブル信号生成方法。 - 前記外部クロック信号に対応し、前記DLLクロック信号をロックするステップをさらに含むことを特徴とする請求項10に記載の出力イネーブル信号生成方法。
- 前記DLLクロック信号をロックするステップは、
前記外部クロック信号を遅延制御信号に対応する時間の分だけ遅延し、前記DLLクロック信号を生成するステップと、
前記DLLクロック信号の実際のクロック経路が反映されたフィードバッククロック信号を生成するステップと、
前記外部クロック信号と前記フィードバッククロック信号との位相を比較し、これに対応する前記遅延制御信号を生成するステップと、
を含むことを特徴とする請求項11に記載の出力イネーブル信号生成方法。 - 前記出力イネーブルリセット信号を生成するステップは、前記DLLクロック信号をロックするステップで生成される前記遅延制御信号により制御されることを特徴とする請求項12に記載の出力イネーブル信号生成方法。
- 前記出力イネーブル信号を生成するステップは、
前記出力イネーブルリセット信号を前記DLLクロック信号に同期化させるステップと、
前記同期化させるステップの出力信号に応答してリセットされ、前記CASレイテンシ信号に対応する初期カウント値から前記DLLクロック信号をカウントするステップと、
前記同期化させるステップの出力信号を前記外部クロック信号および前記DLLクロック信号に対応し、モデリングされた時間の分だけ遅延してリセット信号を出力するステップと、
前記リセット信号に応答してリセットされ、前記外部クロック信号をカウントするステップと、
前記読出し命令に応答して前記外部クロック信号をカウントした値をラッチし、前記ラッチされた値と前記DLLクロック信号をカウントした値とが同一になる時点で前記出力イネーブル信号を活性化させるステップと、
を含むことを特徴とする請求項10に記載の出力イネーブル信号生成方法。 - 前記アクティブ動作期間は、リセット動作時に予め設定されたレベルを有する前記アクティブ信号に対応して決められることを特徴とする請求項10に記載の出力イネーブル信号生成方法。
- 外部クロック信号とフィードバッククロック信号との位相差を検出し、これに対応する遅延制御信号を生成し、前記外部クロック信号を前記遅延制御信号に対応する時間の分だけ遅延させてDLLクロック信号として生成するための遅延固定ループと、
前記遅延制御信号に応答し、入力される信号を各々予め設定された時間の分だけ遅延させるための複数の単位遅延セルを備え、アクティブ信号を前記遅延制御信号に応答して出力イネーブルリセット信号として出力する遅延手段と、
前記出力イネーブルリセット信号に応答してリセットされ、前記外部クロック信号および前記DLLクロック信号をカウントして読出し信号およびCASレイテンシ信号に応答する出力イネーブル信号を生成するための出力イネーブル信号生成手段と、
を備えることを特徴とする半導体メモリ装置。
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