JP2010287304A - 半導体メモリ装置および出力イネーブル信号生成方法 - Google Patents

Abstract

【課題】 読出し動作以前に行なわれるアクティブ動作期間で出力イネーブルリセット信号を活性化し、これに応答して出力イネーブル信号生成回路が動作できる半導体メモリ装置を提供すること。
【解決手段】 外部クロック信号とフィードバッククロック信号との位相差を検出し、これに対応する遅延制御信号を生成し、前記外部クロック信号を前記遅延制御信号に対応する時間の分だけ遅延させてＤＬＬクロック信号として生成するための遅延固定ループと、アクティブ信号を受信し、受信したアクティブ信号を前記遅延制御信号に応答して出力イネーブルリセット信号として出力する遅延手段と、前記出力イネーブルリセット信号に応答してリセットされ、前記外部クロック信号および前記ＤＬＬクロック信号をカウントし、読出し信号およびＣＡＳレイテンシ信号に応答する出力イネーブル信号を生成するための出力イネーブル信号生成手段と、を備える半導体メモリ装置を提供する。
【選択図】図３

Description

本発明は半導体設計技術に関し、特に読出し命令およびＣＡＳレイテンシ情報に対応し、出力イネーブル信号を生成するための半導体メモリ装置、および出力イネーブル信号を生成する方法に関する。

一般に、ＤＤＲ ＳＤＲＡＭ（Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ Ｓｙｎｃｈｒｏｎｏｕｓ ＤＲＡＭ）をはじめとする半導体メモリ装置は、読出し動作時に外部クロック信号に同期化した読出し命令を受信し、内部クロック信号に同期化したデータを外部に出力する。すなわち、半導体メモリ装置内では、データの出力において、外部クロック信号でない内部クロック信号を利用する。したがって、読出し動作には、外部クロック信号に同期化した読出し命令を内部クロック信号に同期化させる動作を行わなければならない。読出し命令の立場からは同期化するクロック信号が外部クロック信号から内部クロック信号に変わる。このように同期化の対象となる信号があるクロック信号から他のクロック信号に変わることをドメインクロス（ｄｏｍａｉｎ ｃｒｏｓｓｉｎｇ）」という。

半導体メモリ装置内には、このようなドメインクロス動作を行なうための種々な回路が備えられており、このような回路中には出力イネーブル信号生成回路が挙げられる。出力イネーブル信号生成回路は、外部クロック信号に同期化されて伝達された読出し命令を内部クロック信号に同期化させ、出力イネーブル信号として出力する。このとき、ドメインクロス動作が完了した出力イネーブル信号は、ＣＡＳレイテンシ（ＣＡＳ ｌａｔｅｎｃｙ）情報を含み、半導体メモリ装置は、このような出力イネーブル信号を用いて出力されるデータが読出し命令以降の所望する時点で外部クロック信号に同期化されて出力されるよう動作を行う。

参考までに、ＣＡＳレイテンシは、外部クロック信号の一周期を単位時間とし読出し命令が印加された時点からデータが出力されるべき時点までの時間情報を有し、ＣＡＳレイテンシ情報は、一般的に半導体装置内に備えられるモードレジスタセット（Ｍｏｄｅ Ｒｅｇｉｓｔｅｒ Ｓｅｔ、ＭＲＳ）に保存されている。

一方、外部クロック信号と内部クロック信号との間には、半導体メモリ装置内の遅延要素によってスキューが発生するおそれがあり、半導体メモリ装置内にはこれを補償するための内部クロック信号生成回路を備えている。内部クロック信号生成回路として代表的には位相固定ループ（ｐｈａｓｅ ｌｏｃｋｅｄ ｌｏｏｐ）および遅延固定ループ（ｄｅｌａｙ ｌｏｃｋｅｄ ｌｏｏｐ）などがある。本明細書には、内部クロック信号として遅延固定ループで生成されるＤＬＬクロック信号を一例として利用する。

図１は、既存の半導体メモリ装置の出力イネーブル信号生成回路を説明するためのブロック図である。

図１に示すように、出力イネーブル信号生成回路は、リセット信号同期化部１１０、初期化部１２０、ＤＬＬクロックカウント部１３０、ＯＥ用遅延複製モデリング部１４０、外部クロックカウント部１５０、ラッチ部１６０、および比較部１７０を備える。

以下、出力イネーブル信号生成回路の簡単な動作について説明する。

ＤＬＬクロックカウント部１３０および外部クロックカウント部１５０は、出力イネーブルリセット信号ＲＳＴ＿ＯＥに応答するＤＬＬクロックカウンタリセット信号ＲＳＴ＿ＤＬＬおよび外部クロックカウンタリセット信号ＲＳＴ＿ＥＸＴによりリセットされ、各々ＤＬＬクロック信号ＣＬＫ＿ＤＬＬおよび外部クロック信号ＣＬＫ＿ＥＸＴをカウントする。このとき、ＤＬＬクロックカウント部１３０は、初期化部１２０によってＣＡＳレイテンシＣＬに対応して設定される初期カウント値からカウント動作を行う。

一方、読出し命令に応答し、活性化される読出し信号ＲＤが印加されると、ラッチ部１６０は、外部クロックカウント部１５０でカウントされた外部クロックカウント値ＣＮＴ＿ＥＸＴ＜０：２＞をラッチし、ラッチされたカウント値ＣＮＴ＿ＬＡＴ＜０：２＞を出力する。続いて、比較部１７０は、ＤＬＬクロックカウント部１３０でカウントされたＤＬＬクロックカウント値ＣＮＴ＿ＤＬＬ＜０：２＞とラッチされたカウント値ＣＮＴ＿ＬＡＴ＜０：２＞とを比較し、この２つの値が同一になる時点で出力イネーブル信号ＯＥを活性化させる。

このように出力される出力イネーブル信号ＯＥは、ＤＬＬクロック信号ＣＬＫ＿ＤＬＬに同期化された信号であり、ＣＡＳレイテンシＣＬ情報を含む。半導体メモリ装置は、出力イネーブル信号ＯＥを利用してデータを出力する。

一方、出力イネーブル信号生成回路は、ＤＬＬリセットモード（ＤＬＬ ｒｅｓｅｔ ｍｏｄｅ）、パワーダウンモード（ｐｏｗｅｒ ｄｏｗｎ ｍｏｄｅ）、および「モードレジスタセット（ＭＲＳ）に設定されるＣＡＳレイテンシＣＬが変更される状況」でリセットされる。これらのような状況では、外部クロック信号ＣＬＫ＿ＥＸＴおよびＤＬＬクロック信号ＣＬＫ＿ＤＬＬのドメインクロス動作が円滑に行われないことから、出力イネーブルリセット信号ＲＳＴ＿ＯＥに応答し、ＤＬＬクロックカウント部１３０および外部クロックカウント部１５０をリセットさせる。ここで、出力イネーブルリセット信号ＲＳＴ＿ＯＥは、該当する状況に適合するよう遅延された後、ＤＬＬクロック信号ＣＬＫ＿ＤＬＬまたは外部クロック信号ＣＬＫ＿ＥＸＴに同期化されたパルス信号である。すなわち、出力イネーブルリセット信号ＲＳＴ＿ＯＥは、ＤＬＬクロック信号ＣＬＫ＿ＤＬＬに対応するドメインを有するか、または外部クロック信号ＣＬＫ＿ＥＸＴに対応するドメインを有する。

一方、リセット信号同期化部１１０は、出力イネーブルリセット信号ＲＳＴ＿ＯＥをＤＬＬクロック信号ＣＬＫ＿ＤＬＬに同期化させるためにフリップフロップ（ｆｌｉｐ−ｆｌｏｐ）で構成される。このとき、フリップフロップに入力されるＤＬＬクロック信号ＣＬＫ＿ＤＬＬの活性化エッジおよび出力イネーブルリセット信号ＲＳＴ＿ＯＥの活性化エッジは、状況に応じて近接し得る場合が発生し、この場合、信号間の十分なセットアップ／ホールドタイム（ｓｅｔｕｐ／ｈｏｌｄ ｔｉｍｅ）を確保できないため所望の同期化動作を行うことができない。かかる問題はＰＶＴ（Ｐｒｏｃｅｓｓ、Ｖｏｌｔａｇｅ、Ｔｅｍｐｅｒａｔｕｒｅ）によってさらに深刻化し、これを防止するためにリセット信号同期化部１１０は、カスケード（ｃａｓｃａｄｅ）形態の複数のフリップフロップで構成される。

図２は、図１のリセット信号同期化部１１０を説明するためのブロック図である。

図２に示すように、リセット信号同期化部１１０は、複数のフリップフロップを備えており、各フリップフロップにはＤＬＬクロック信号ＣＬＫ＿ＤＬＬが入力される。出力イネーブルリセット信号ＲＳＴ＿ＯＥは、複数のフリップフロップを経てＤＬＬクロック信号ＣＬＫ＿ＤＬＬに同期化され、最終的に出力されるＤＬＬクロックカウンタリセット信号ＲＳＴ＿ＤＬＬは、ＤＬＬクロック信号ＣＬＫ＿ＤＬＬに同期化されて出力される。

しかし、カスケード形態の複数のフリップフロップで構成されたリセット信号同期化部１１０は更なる問題を起こす。すなわち、フリップフロップの個数が増加するとＤＬＬクロック信号ＣＬＫ＿ＤＬＬの活性化エッジおよび出力イネーブルリセット信号ＲＳＴ＿ＯＥの活性化エッジのセットアップ／ホールドタイムをある程度確保できることから誤動作の発生確率は減少するものの、ＤＬＬクロック信号ＣＬＫ＿ＤＬＬの周波数が増加すればセットアップ／ホールドタイムによる誤動作の発生確率が更に増加してしまう。近頃、半導体メモリ装置の動作速度が次第に増加することを考慮するとき、このような誤動作の発生確率は次第に増加しつつある。

また、リセット信号同期化部１１０に備えられるフリップフロップの個数が増加すると、回路の面積はその分だけ大きくなり、ＤＬＬクロックカウンタリセット信号ＲＳＴ＿ＤＬＬの活性化の時点は次第に遅延されることとなる。ＤＬＬクロックカウンタリセット信号ＲＳＴ＿ＤＬＬの活性化の時点が遅延されるということは、ＤＬＬクロックカウント部１３０および外部クロックカウント部１５０のカウント動作の時点も遅延されることを意味し、これは、読出し信号ＲＤを受信することができる時点、および出力イネーブル信号ＯＥの活性化の時点も遅延されることを意味する。結局、半導体メモリ装置の動作速度が低下してしまう問題が発生する。

本発明は、前記のような問題点を解決するために提案されたもので、読出し動作前に行なわれるアクティブ動作期間（ａｃｔｉｖｅ ｏｐｅｒａｔｉｏｎ ｐｅｒｉｏｄ）で出力イネーブルリセット信号を活性化し、これに応答して出力イネーブル信号生成回路が動作できる半導体メモリ装置を提供することにその目的がある。

また、出力イネーブルリセット信号の生成において、遅延固定ループで反映される遅延時間を利用することができる半導体メモリ装置を提供することにその目的がある。

前述した目的を達成するための本発明の一側面に係る半導体メモリ装置は、外部クロック信号とフィードバッククロック信号との位相差を検出し、これに対応する遅延制御信号を生成し、前記外部クロック信号を前記遅延制御信号に対応する時間の分だけ遅延させてＤＬＬクロック信号として生成するための遅延固定ループと、アクティブ信号を前記遅延制御信号に応答して出力イネーブルリセット信号として出力する遅延手段と、前記出力イネーブルリセット信号に応答してリセットされ、前記外部クロック信号および前記ＤＬＬクロック信号をカウントし、読出し信号およびＣＡＳレイテンシ信号に応答する出力イネーブル信号を生成するための出力イネーブル信号生成手段と、を備える。

前述した目的を達成するための本発明の他の一側面に係る出力イネーブル信号生成方法は、アクティブ動作時に活性化するアクティブ信号を遅延固定ループの遅延量の分だけ遅延し、出力イネーブルリセット信号を生成するステップと、前記出力イネーブルリセット信号に応答してリセットされ、外部クロック信号および前記遅延固定ループから出力されるＤＬＬクロック信号をカウントし、読出し命令およびＣＡＳレイテンシ信号に応答する出力イネーブル信号を生成するステップと、を含む。

本発明に係る半導体メモリ装置は、遅延固定ループで反映される遅延時間を利用して出力イネーブルリセット信号を生成することによって、半導体メモリ装置の動作周波数にかかわらず、出力イネーブルリセット信号とＤＬＬクロック信号との十分なセットアップ／ホールドタイムを確保することが可能である。また、出力イネーブル信号生成回路が、必要な期間であるアクティブ動作期間において出力イネーブルリセット信号を活性化させることによって、読出し動作時に出力イネーブル信号生成回路で消費される電力を最小化することができる。また、出力イネーブルリセット信号とＤＬＬクロック信号との安定的なセットアップ／ホールドタイムを確保することが可能であるため、これを同期化させるための回路の面積を最小化することが可能である。

本発明の半導体メモリ装置は、アクティブ動作期間で活性化する出力イネーブルリセット信号を生成し、これによって出力イネーブル信号の生成回路における動作が制御されることにより、出力イネーブル信号の生成回路の電力消費期間を最小化できる。

また、半導体メモリ装置の動作周波数が高くなっても出力イネーブルリセット信号とＤＬＬクロック信号とのセットアップ／ホールドタイムを十分に確保することができる。また、十分なセットアップ／ホールドタイムを確保することによって、出力イネーブルリセット信号を同期化させるための回路の面積を最小化することのできる効果が得られる

既存の半導体メモリ装置の出力イネーブル信号生成回路を説明するためのブロック図である。 図１のリセット信号同期化部１１０を説明するためのブロック図である。 本発明の実施形態に係る半導体メモリ装置の一部構成を説明するためのブロック図である。 図３の遅延固定ループ３３０を説明するためのブロック図である。

以下、本発明が属する技術分野における通常の知識を有する者が本発明の技術的な思想を容易に実施できる程度で詳細に説明するため、本発明の最も好ましい実施形態を添付の図面を参照して説明する。

図３は、本発明の実施形態に係る半導体メモリ装置の一部構成を説明するためのブロック図である。

図３に示すように、半導体メモリ装置は、遅延部３１０、遅延固定ループ３３０、および出力イネーブル信号生成部３５０を備える。

遅延部３１０は、アクティブ信号ＡＣＴを受信し、遅延制御信号ＣＴＲ＿ＤＬＹに対応する時間の分だけ遅延させて出力イネーブルリセット信号ＲＳＴ＿ＯＥを生成する。ここで、アクティブ信号ＡＣＴは、半導体メモリ装置のアクティブ動作期間の間に活性化する信号であり、出力イネーブルリセット信号ＲＳＴ＿ＯＥは、アクティブ信号ＡＣＴを遅延制御信号ＣＴＲ＿ＤＬＹに対応する時間の分だけ遅延した信号である。そして、出力イネーブルリセット信号ＲＳＴ＿ＯＥは、アクティブ信号ＡＣＴに対応し、状況に応じて所定の論理レベル値を有することが好ましい。一方、遅延制御信号ＣＴＲ＿ＤＬＹは、図４で説明される遅延固定ループ３３０で生成される信号であって、詳しい説明は後述する。

遅延固定ループ３３０は、外部クロック信号ＣＬＫ＿ＥＸＴとＤＬＬクロック信号ＣＬＫ＿ＤＬＬとの位相差を補償するためのもので、外部クロック信号ＣＬＫ＿ＥＸＴを受信してＤＬＬクロック信号ＣＬＫ＿ＤＬＬを生成する。外部クロック信号ＣＬＫ＿ＥＸＴは、遅延固定ループ３３０を経て遅延制御信号ＣＴＲ＿ＤＬＹに対応する時間の分だけ遅延されてＤＬＬクロック信号ＣＬＫ＿ＤＬＬとして出力される。遅延固定ループ３３０に対しては、図４に基づいて改めて説明する。

出力イネーブル信号生成部３５０は、出力イネーブルリセット信号ＲＳＴ＿ＯＥに応答してリセットされ、外部クロック信号ＣＬＫ＿ＥＸＴおよびＤＬＬクロック信号ＣＬＫ＿ＤＬＬをカウントし、読出し信号ＲＤおよびＣＡＳレイテンシＣＬに対応する出力イネーブル信号ＯＥを生成するためのもので、リセット信号同期化部３５１、初期化部３５２、ＤＬＬクロックカウント部３５３、ＯＥ用遅延複製モデリング部３５４、外部クロックカウント部３５５、ラッチ部３５６、および比較部３５７を備える。

リセット信号同期化部３５１は、出力イネーブルリセット信号ＲＳＴ＿ＯＥをＤＬＬクロック信号ＣＬＫ＿ＤＬＬに同期化させてＤＬＬクロックカウンタリセット信号ＲＳＴ＿ＤＬＬを生成する。後で説明するが、本発明に係る半導体メモリ装置は、アクティブ信号ＡＣＴを遅延制御信号ＣＴＲ＿ＤＬＹに対応する時間の分だけ遅延させて出力イネーブルリセット信号ＲＳＴ＿ＯＥを生成するため、出力イネーブルリセット信号ＲＳＴ＿ＯＥとＤＬＬクロック信号ＣＬＫ＿ＤＬＬとの十分なセットアップ／ホールドタイムを確保することが可能である。これはリセット信号同期化部３５１が１つのフリップフロップ、すなわち、最小限の同期化回路で構成され得ることを意味する。

初期化部３５２は、ＣＡＳレイテンシＣＬに対応する初期カウント値をＤＬＬクロックカウント部３５３に提供する。言い換えれば、初期化部３５２は、ＣＡＳレイテンシＣＬに対応する出力信号Ｓ＜０：２＞としてＤＬＬクロックカウント部３５３の初期カウント値を設定する。本発明に係る実施形態では、初期化部３５２の出力信号Ｓ＜０：２＞が３ビットであるものを一例とした。

ＤＬＬクロックカウント部３５３は、ＤＬＬクロックカウンタリセット信号ＲＳＴ＿ＤＬＬに応答してリセットされ、初期化部３５２の出力信号Ｓ＜０：２＞に対応する初期カウント値からＤＬＬクロック信号ＣＬＫ＿ＤＬＬをカウントする。すなわち、ＤＬＬクロックカウント部３５３は、ＣＡＳレイテンシＣＬに応じて設定された初期カウント値からＤＬＬクロック信号ＣＬＫ＿ＤＬＬをカウントしたＤＬＬクロックカウント値ＣＮＴ＿ＣＬＬ＜０：２＞を生成する。

ＯＥ用遅延複製モデリング部３５４は、出力イネーブル信号生成部３５０で使用される外部クロック信号ＣＬＫ＿ＥＸＴとＤＬＬクロック信号ＣＬＫ＿ＤＬＬとの間の遅延差値をモデリング（ｍｏｄｅｌｉｎｇ）したものであって、ＤＬＬクロックカウンタリセット信号ＲＳＴ＿ＤＬＬを非同期的な（ａｓｙｎｃｈｒｏｎｏｕｓ）遅延時間の分だけ遅延させ、これを外部クロック信号ＣＬＫ＿ＥＸＴに同期化させて外部クロックカウンタリセット信号ＲＳＴ＿ＥＸＴとして出力する。

外部クロックカウント部３５５は、外部クロックカウンタリセット信号ＲＳＴ＿ＥＸＴに応答してリセットされ、外部クロック信号ＣＬＫ＿ＥＸＴをカウントして外部クロックカウント値ＣＮＴ＿ＥＸＴ＜０：２＞を生成する。外部クロックカウント部３５５の初期カウント値は、０でセットされることが好ましい。

ラッチ部３５６は、読出し信号ＲＤに応答し、外部クロックカウント部３５５の出力信号である外部クロックカウント値ＣＮＴ＿ＥＸＴ＜０：２＞をラッチし、これをラッチされたカウント値ＣＮＴ＿ＬＡＴ＜０：２＞として出力する。

比較部３５７は、ＤＬＬクロックカウント値ＣＮＴ＿ＤＬＬ＜０：２＞とラッチされたカウント値ＣＮＴ＿ＬＡＴ＜０：２＞とを比較し、２つの値が同一になる時点で出力イネーブル信号ＯＥを活性化させる。このように出力される出力イネーブル信号ＯＥは、ＤＬＬクロック信号ＣＬＫ＿ＤＬＬに同期化した信号であり、ＣＡＳレイテンシＣＬ情報を含む。半導体メモリ装置は、この出力イネーブル信号ＯＥを利用してデータを出力するため、読出し信号ＲＤが活性化した後に出力データは、ＣＡＳレイテンシＣＬに適合した時点で外部クロック信号ＣＬＫ＿ＥＸＴに同期化させて出力されることが可能である。

言い換えれば、本発明の実施形態に係る半導体メモリ装置は、出力イネーブル信号生成部３５０がアクティブ信号ＡＣＴに対応してリセットされ、外部クロック信号ＣＬＫ＿ＥＸＴおよびＤＬＬクロック信号ＣＬＫ＿ＤＬＬをカウントし、読出し信号ＲＤおよびＣＡＳレイテンシＣＬに対応する出力イネーブル信号ＯＥを生成する。言い換えれば、出力イネーブル生成部３５０は、アクティブ信号ＡＣＴの活性化期間でのみ動作を行なう。すなわち、本発明に係る出力イネーブル生成部３５０は、出力イネーブル信号ＯＥを必要とする期間でのみ動作し、これは半導体メモリ装置において消費される電力が最小化されることを意味する。

参考までに、遅延固定ループ３３０に使用される外部クロック信号ＣＬＫ＿ＥＸＴは、外部から印加されるクロックをバッファを介してバッファリングした信号であり得る。続いて、外部クロックカウント部３５５で使用される外部クロック信号ＣＬＫ＿ＥＸＴは、遅延固定ループ３３０に使用されるクロック信号であるか、または別途のバッファを介してバッファリングした信号であり得る。すなわち、外部クロック信号ＣＬＫ＿ＥＸＴが遅延固定ループ３３０および外部クロックカウント部３５５に電気的に接続（ｃｏｕｐｌｅ）している場合、遅延固定ループ３３０および外部クロックカウント部３５５は、外部クロック信号ＣＬＫ＿ＥＸＴを利用するものとみなし得る。

図４は、図３の遅延固定ループ３３０を説明するためのブロック図である。

図４に示すように、遅延固定ループ３３０は、バッファ部４１０、可変遅延部４３０、ＤＬＬ用遅延複製モデリング部４５０、および制御信号生成部４７０を備える。

バッファ部４１０は、外部から入力される外部クロック信号ＣＬＫ＿ＥＸＴをバッファし、可変遅延部４３０は、バッファ部４１０の出力信号を遅延制御信号ＣＴＲ＿ＤＬＹに対応する遅延時間の分だけ遅延してＤＬＬクロック信号ＣＬＫ＿ＤＬＬを生成する。ここで、可変遅延部４３０は、遅延制御信号ＣＴＲ＿ＤＬＹに応答して入力される信号を各々所定の時間の分だけ遅延させるための複数の単位遅延セルを備えることができる。

続いて、ＤＬＬ用遅延複製モデリング部４５０は、バッファ部４１０で反映される遅延時間、およびＤＬＬクロック信号ＣＬＫ＿ＤＬＬのクロック経路で反映される遅延時間をモデリングしたもので、ＤＬＬクロック信号ＣＬＫ＿ＤＬＬを受信してモデリングされた時間の分だけ遅延し、フィードバッククロック信号ＣＬＫ＿ＦＥＤを生成する。制御信号生成部４７０は、バッファ部４１０の出力信号とフィードバッククロック信号ＣＬＫ＿ＦＥＤとの位相を比較し、これに対応する遅延制御信号ＣＴＲ＿ＤＬＹを生成する。

一方、図３の遅延部３１０は、図４の可変遅延部４３０と同一に複数の遅延セルで設計されることができ、遅延固定ループ３３０で生成される遅延制御信号ＣＴＲ＿ＤＬＹを同一に利用することができる。参考までに、遅延部３１０が複数の単位遅延セルで設計される場合、遅延制御信号ＣＴＲ＿ＤＬＹは複数の単位遅延セルに対応する個数の制御信号で設計されることが好ましい。

したがって、遅延部３１０に入力されるアクティブ信号ＡＣＴは、遅延制御信号ＣＴＲ＿ＤＬＹにより遅延固定ループ３３０の遅延量、すなわち遅延固定ループ３３０の可変遅延部４３０で遅延される時間の分だけ遅延されて出力される。言い換えれば、アクティブ信号ＡＣＴは、外部クロック信号ＣＬＫ＿ＥＸＴとフィードバッククロック信号ＣＬＫ＿ＦＥＤとの位相差に対応する時間の分だけ遅延され、出力イネーブルリセット信号ＲＳＴ＿ＯＥとして出力される。ここで、遅延制御信号ＣＴＲ＿ＤＬＹは、遅延固定ループ３３０のロック（ｌｏｃｋｉｎｇ）時点に対応する値を有することが好ましい。

本発明の実施形態は、アクティブ信号ＡＣＴを遅延制御信号ＣＴＲ＿ＤＬＹに対応する時間の分だけ遅延し、出力イネーブルリセット信号ＲＳＴ＿ＯＥを生成する。この場合、アクティブ信号ＡＣＴは、ＤＬＬクロック信号ＣＬＫ＿ＤＬＬに対応するドメインを有することになり、これによって出力イネーブルリセット信号ＲＳＴ＿ＯＥとＤＬＬクロック信号ＣＬＫ＿ＤＬＬとの間の十分なセットアップ／ホールドタイムを確保することが可能である。したがって、リセット信号同期化部３５１は、複数のフリップフロップを備えなくても、出力イネーブルリセット信号ＲＳＴ＿ＯＥをＤＬＬクロック信号ＣＬＫ＿ＤＬＬに同期化させることが可能である。すなわち、リセット信号同期化部３５１に入力される出力イネーブルリセット信号ＲＳＴ＿ＯＥおよびＤＬＬクロック信号ＣＬＫ＿ＤＬＬは、すでに十分なセットアップ／ホールドタイムを確保した状態であるため、リセット信号同期化部３５１が最小限の同期化回路で構成されても安定した同期化動作が可能である。

また、出力イネーブルリセット信号ＲＳＴ＿ＯＥの生成において、クロックによる同期化動作を必要としないため、半導体メモリ装置の動作周波数に影響を受けない。すなわち、半導体メモリ装置の動作周波数が高まっても出力イネーブルリセット信号ＲＳＴ＿ＯＥとＤＬＬクロック信号ＣＬＫ＿ＤＬＬとの間の安定した同期化動作を保障することができる。

本発明の技術思想は、前記好ましい実施形態により具体的に記述されたが、以上で説明した実施形態はその説明のためのものであり、その制限のためのものでないことを注意しなければならない。また、本発明の技術分野の通常の専門家ならば、本発明の技術思想の範囲内で種々な置換、変形、および変更により多様な実施形態が可能であることを理解するであろう。

３１０ 遅延制御部
３３０ 遅延固定ループ
３５０ 出力イネーブル信号生成部

Claims (16)

1. 外部クロック信号とフィードバッククロック信号との位相差を検出し、これに対応する遅延制御信号を生成し、前記外部クロック信号を前記遅延制御信号に対応する時間の分だけ遅延させてＤＬＬクロック信号として生成するための遅延固定ループと、
   アクティブ信号を受信し、受信したアクティブ信号を前記遅延制御信号に応答して出力イネーブルリセット信号として出力する遅延手段と、
   前記出力イネーブルリセット信号に応答してリセットされ、前記外部クロック信号および前記ＤＬＬクロック信号をカウントし、読出し信号およびＣＡＳレイテンシ信号に応答する出力イネーブル信号を生成するための出力イネーブル信号生成手段と、
   を備えることを特徴とする半導体メモリ装置。
2. 前記遅延手段は、前記遅延制御信号に応答して遅延量が可変することを特徴とする請求項１に記載の半導体メモリ装置。
3. 前記出力イネーブル信号生成手段は、
   前記出力イネーブルリセット信号を前記ＤＬＬクロック信号に同期化させるためのリセット信号同期化部と、
   前記リセット信号同期化部の出力信号に応答してリセットされ、前記ＣＡＳレイテンシ信号に対応する初期カウント値から前記ＤＬＬクロック信号をカウントするための第１カウント部と、
   前記リセット信号同期化部の出力信号を前記外部クロック信号および前記ＤＬＬクロック信号に対応し、モデリングされた時間の分だけ遅延させるための遅延複製モデリング部と、
   前記遅延複製モデリング部の出力信号に応答してリセットされ、前記外部クロック信号をカウントするための第２カウント部と、
   前記読出し信号に応答して前記第２カウント部の出力値をラッチするためのラッチ部と、
   前記第１カウント部の出力値と前記ラッチ部の出力値とを比較し、前記出力イネーブル信号を生成するための比較部と、
   を備えることを特徴とする請求項１に記載の半導体メモリ装置。
4. 前記リセット信号同期化部は、前記ＤＬＬクロック信号に応答して前記出力イネーブルリセット信号をラッチするためのフリップフロップを備えることを特徴とする請求項３に記載の半導体メモリ装置。
5. 前記遅延固定ループは、
   前記外部クロック信号を前記遅延制御信号に対応する時間の分だけ遅延し、前記ＤＬＬクロック信号を生成するための可変遅延部と、
   前記ＤＬＬクロック信号に前記ＤＬＬクロック信号の実際のクロック経路の遅延を反映し、前記フィードバッククロック信号を生成するための遅延複製モデリング部と、
   前記外部クロック信号と前記フィードバッククロック信号との位相差を比較し、これに対応する前記遅延制御信号を生成するための制御信号生成部と、
   を備えることを特徴とする請求項１に記載の半導体メモリ装置。
6. 前記遅延手段は、前記可変遅延部と同一構成を有することを特徴とする請求項５に記載の半導体メモリ装置。
7. 前記遅延手段は、前記遅延制御信号に応答して入力される信号を各々予め設定された時間の分だけ遅延させるための複数の単位遅延セルを備えることを特徴とする請求項１に記載の半導体メモリ装置。
8. 前記複数の単位遅延セルは、前記遅延制御信号に対応する個数を備えることを特徴とする請求項７に記載の半導体メモリ装置。
9. 前記アクティブ信号は、前記出力イネーブル信号生成手段のリセット動作に応答して予め設定されたレベルを有することを特徴とする請求項１に記載の半導体メモリ装置。
10. アクティブ動作期間の間、活性化するアクティブ信号を遅延固定ループの遅延量の分だけ遅延し、出力イネーブルリセット信号を生成するステップと、
    前記出力イネーブルリセット信号に応答してリセットされ、外部クロック信号および前記遅延固定ループから出力されるＤＬＬクロック信号をカウントし、読出し命令およびＣＡＳレイテンシ信号に応答する出力イネーブル信号を生成するステップと、
    を含むことを特徴とする出力イネーブル信号生成方法。
11. 前記外部クロック信号に対応し、前記ＤＬＬクロック信号をロックするステップをさらに含むことを特徴とする請求項１０に記載の出力イネーブル信号生成方法。
12. 前記ＤＬＬクロック信号をロックするステップは、
    前記外部クロック信号を遅延制御信号に対応する時間の分だけ遅延し、前記ＤＬＬクロック信号を生成するステップと、
    前記ＤＬＬクロック信号の実際のクロック経路が反映されたフィードバッククロック信号を生成するステップと、
    前記外部クロック信号と前記フィードバッククロック信号との位相を比較し、これに対応する前記遅延制御信号を生成するステップと、
    を含むことを特徴とする請求項１１に記載の出力イネーブル信号生成方法。
13. 前記出力イネーブルリセット信号を生成するステップは、前記ＤＬＬクロック信号をロックするステップで生成される前記遅延制御信号により制御されることを特徴とする請求項１２に記載の出力イネーブル信号生成方法。
14. 前記出力イネーブル信号を生成するステップは、
    前記出力イネーブルリセット信号を前記ＤＬＬクロック信号に同期化させるステップと、
    前記同期化させるステップの出力信号に応答してリセットされ、前記ＣＡＳレイテンシ信号に対応する初期カウント値から前記ＤＬＬクロック信号をカウントするステップと、
    前記同期化させるステップの出力信号を前記外部クロック信号および前記ＤＬＬクロック信号に対応し、モデリングされた時間の分だけ遅延してリセット信号を出力するステップと、
    前記リセット信号に応答してリセットされ、前記外部クロック信号をカウントするステップと、
    前記読出し命令に応答して前記外部クロック信号をカウントした値をラッチし、前記ラッチされた値と前記ＤＬＬクロック信号をカウントした値とが同一になる時点で前記出力イネーブル信号を活性化させるステップと、
    を含むことを特徴とする請求項１０に記載の出力イネーブル信号生成方法。
15. 前記アクティブ動作期間は、リセット動作時に予め設定されたレベルを有する前記アクティブ信号に対応して決められることを特徴とする請求項１０に記載の出力イネーブル信号生成方法。
16. 外部クロック信号とフィードバッククロック信号との位相差を検出し、これに対応する遅延制御信号を生成し、前記外部クロック信号を前記遅延制御信号に対応する時間の分だけ遅延させてＤＬＬクロック信号として生成するための遅延固定ループと、
    前記遅延制御信号に応答し、入力される信号を各々予め設定された時間の分だけ遅延させるための複数の単位遅延セルを備え、アクティブ信号を前記遅延制御信号に応答して出力イネーブルリセット信号として出力する遅延手段と、
    前記出力イネーブルリセット信号に応答してリセットされ、前記外部クロック信号および前記ＤＬＬクロック信号をカウントして読出し信号およびＣＡＳレイテンシ信号に応答する出力イネーブル信号を生成するための出力イネーブル信号生成手段と、
    を備えることを特徴とする半導体メモリ装置。

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