TW498505B - A memory-module and a method of manufacturing the same - Google Patents

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TW498505B
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TW
Taiwan
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semiconductor device
terminal
aforementioned
protruding
substrate
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TW089102969A
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Toshio Miyamoto
Asao Nishimura
Toshio Kanno
Original Assignee
Hitachi Ltd
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Description

498505 A7 B7_ 五、發明說明（1 ) 發明之領域 (請先閱讀背面之注意事項再填寫本頁) 本發明係關於一種半導體製造技術，尤其是關於一種有 效應用於記憶體模組之半導體晶片之高密度安裝中的技 術。 發明之背景 以下所説明的技術，係本發明人於研究完成本發明時所 檢討者，其概要如下所述。 於搭載複數個半導體裝置之模組製品中可舉記憶體模組 (memory-mpdule )爲其一例 〇 此記憶體模組，係爲具有記憶體晶片之複數個半導體裝 置被安裝在模組基板之單面或表裡兩面者，且係於使用記 憶體裝設在個人電腦或工作站（work station)等上時，搭載 在設於個人電腦或工作站上的主機板（mother board )上且 以模組單位裝設記憶體者。 因此，安裝在記憶體模組上的半導體裝置，係如TSOP (薄小型化封裝，Thin Small Outline Package)或 TCP (捲帶 承載器封裝，Tape Carrier Package )等可使用被稱爲SMD (表面黏著元件，Surface Mount Devices)的表面黏著型之 經濟部智慧財產局員工消費合作社印製 半導體裝置，而表面黏著元件係在半導體晶片被樹脂密封 且由此樹脂密封所形成的密封部之外部具備有拉出電極的 引線端子（外部端子）。 另外，有關模組製品，例如已在日本專利特開平 10-2 093 68號公報、特開平1-258466號公報或是特開平 7-86492號公報等中有揭示各種的構造。 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 498505 A7 B7 五、發明說明（2 ) (請先閱讀背面之注意事項再填寫本頁) 曰本專利特開平10-209368號公報，係記載有關CPU (中 央處理單元，Central Processing Unit)模組者。又，日本 專利特開平1·258466號公報，係記載有關安裝具有DRAM (動態隨機存取記憶體，Dynamic Random Access Memory ) 晶片之S MD零件的記憶體模組者。再者，日本專利特開 平7-86492號公報，係記載有關MCM (多晶片模組，Multi-Chip-Module )之底部填充（under fill)用的樹脂塗佈技術 者。 發明之摘述 然而，前述技術之記憶體模組中安裝於此的S MD零 件，會因密封之封裝本體（半導體裝置本體）和外部引線 (outer lead )之影響，而與晶片尺寸（chip size )比較形成封 裝尺寸（package size )較大的構造。 結果，就會造成可安裝在模組基板上之半導體晶片的數 量受到限制的問題。 又，具備用以對應高速化CPU之高速介面的記憶體模 組，會因密封而被附加之電感等的影響，以致造成設計困 難的問題。 經濟部智慧財產局員工消費合作社印製 本發明之目的，係在於提供一種提高半導體晶片之安裝 密度以謀求模組容量之增加，且實現高速匯流排對應化之 記憶體模組及其製造方法。 本發明之前述暨其他的目的及新的特徵，從本説明書之 記載及附圖中即可明白。 若要簡單説明本案所揭示之發明中作爲其代表性的概要 -5 - 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐）
五、發明說明（3 經濟部智慧財產局員工消費合作社印製 的話’則如以下所述。 亦即，本發明之記憶體模組， 丰m踢壯Μ 、係I 口有：突起狀端子 =，其具備突起狀端子以作爲外部端子，並介以 起狀端子0以安裝，同時設有比半導體晶片之老 =極〈設置間距還擴大前述突起狀端子之設置間距的酉 、，泉邛；引線端子半導體裝置，其且備纟Μ Μ Ζ. 升八爾外碍引線以作爲外告 且介以與前述半導體晶片之前述接合電極電連· =外郅引線而予以安裝；以及模组基板，用以支持前却 :起狀端子半導體裝£和前述㈣端子半㈣裝置，其_ 則述突起狀端子半導體裝置和前述引線端子半導體裝置名 同時被安裝，以使兩者混裝於前述模組基板上。 # 再者，本發明之记憶體模組，其係包含有：晶片尺寸2 突起狀端子半導體裝置，其具備突起狀端子以作爲外部為 子，並介以前述突起狀端子而予以安裝，同時設有在半, 體晶片之區域内比接合電極之設置間距還擴大前述突起艰 端子之設置間距之作爲配線部的再配線；引線端子半導儀 裝置，其具備外部引線以作爲外部端子，且介以與前述2 導體晶片之前述接合電極電連接的前述外部引線而予以咹 裝；以及模組基板，用以支持前述突起狀端子半導體裝湩 和如述引線端子半導體裝置，其中前述突起狀端子半導體 裝置和前述引線端子半導體裝置係同時被安裝，以使兩者 混裝於前述模組基板上。 因而，由於混裝有引線端子半導體裝置和突起狀端子半 導體裝置，所以在突起狀端子半導體裝置之安裝方面可以 -6 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁)
498505 A7 五、發明說明（4 與半導體晶片同程度的安装面積柬加以安裝。 藉此，可安裝在用以安裝半導體晶片之最少的面浐上， 因而’就可挺南半導體晶片之安裝密度。 結果，就可謀求記憶體模組中之模組容量之増加。 又，本發明之記憶體模組之製造方法，其係包本有以下 之步聲：準備其具備突起狀端子以作爲外部端子:並^ 比半導體晶片之接合電極之設置間距還擴大前述突起^山 子之設置間距之配線部的突起狀端子半導體裝置；: 具備與前域半導體晶片之前述接合電極電連接之作爲外部 端子的外邵引線之引線端子半導體裝置；將前述突山 子半導體裝置和前述引線端子半導體裝置配置在模组基: 上；以及同時將前述突起狀端子半導體裝置和前 子半導體裝置進行迴銲作業以將兩者安裝在前述模組基板 上，”中將前述突起狀端子半導體裝置和前述引線端子半 導體裝置混裝於前述模組基板上。 一再者，本發明之記憶體模組之製造方法，其係包含有以 r〈步驟：準備其具備突起狀端子以作爲㈣端子，並設 SI:::片〈區域内比接合電極之設置間距還擴大前 =起狀知子（設置間距之作爲配線部之再配線的晶片尺 狀：：半導體裝置；準備其具備與前述半導體晶 朴Τ要σ電極電連接之作爲外部端子的外部引線之引 半導體裝置’·將前述突起狀端子半導體裝置和前述 1起:！：：體裝置配置在模组基板上；以及同時將前述 子丰導體裝置和前述可線端子半導體裝置進行迴 X 297公茇） 本紙張尺度剌 498505 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明（5 ) ~作業以將兩者安裝在前述模組基板上，其中將前述突起 狀端子半導體裝置和前述引線端子半導體裝置混裝於前迷 模組基板上。 星^之簡單説明 圖1 (a)，（b)，（C)係顯示本發明實施形態1之記憶體模 組之構造一例的示意圖；（a)顯示平面圖，（b)顯示側面 圖，（c)顯示（a)之A-A截面的截面圖。 圖2係圖1 ( c )之截面圖中放大B邵分所示的放大部分哉 面圖。 圖3係圖1所示之記憶體模組之方塊電路圖的一例。 圖4係顯示安裝在圖丨所示之記憶體模組上之晶圓處稷 封裝（突起狀端子半導體裝置）構造之一例的外觀斜視圖。 圖5 ( a )，（ b )係顯示安裝在圖1所示之記憶體模組上之 SMD (引線端子半導體裝置）和晶圓處理封裝構造之一例 的示意圖；（a)係SMD之平面圖，（b)係晶圓處理封裝之 平面圖。 圖6係顯示安裝在圖1所示之記憶體模組上之晶圓處現 封裝之製造步驟之一例的處理流程圖。 圖 7 (a)，（b)，（c)，（d)，（e)，（f)係顯示對應圖 6 所 示之處理流程之主要步驟的半導體晶圓構造之一例的放大 部分截面圖。 圖8係顯示安裝在圖1所示之記憶體模組上之晶圓處理 封裝和安裝至SMD之模組基板之安裝順序之一例的基本 安裝流程。 -8 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁)
498505 A7 B7 五、發明說明（6 ) 圖9係顯示安裝在圖1所示之記憶體模組上之晶圓處理 封裝之士裝至模組基板之安裝順序之一例的安裝流程。 圖1 0係顯示安裝在圖1所示之記憶體模組上之晶圓處理 封裝之底部填充的樹脂塗佈方法之一例的放大部分斜視 圖。 圖 11 (a)，（b)，（c)，（d)，（e)，⑴，（g)，（h)係顯 示進行圖1 0所示之底部填充之樹脂塗佈時的樹脂浸透經 過之一例的示意圖；（a ) ’（ c )，（ e)，（ g)係斜视圖， (b) ’（d) ' (f)，（h)係透過半導體晶片所示的平面圖。 圖12係顯示本發明實施形態！之記憶體模組之變形例之 構造的平面圖。 圖1 3係顯示本發明實施形態i之記憶體模組之變形例之 構造的平面圖。 圖 14(a)，（b)，（c)，（d)，（e)，（f)，（g)，（h)係顯 示進行本發明實施形態1之底部填充之變形例之樹脂塗佈 時的樹脂浸透經過之一例的示意圖；（a)，（c)，（e)，（g) 係斜視圖，（b)，（d)，（f)，（h)係透過半導體晶片所示 的平面圖。 圖15 (a)，（b)係顯示本發明實施形態it記憶體模組之 變形例之構造的示意圖；（a)係平面圖，（b)係側面圖。 圖1 6係顯示圖1 5所示之記憶體模組之彎曲狀態之一例 的侧面圖。 圖17係顯示本發明實施形之記憶體模組之變形例之 構造的平面圖。 i丨叫丨丨T-----«裝 (請先閱讀背面之注意事項再填寫本頁) 訂---------· 經濟部智慧財產局員工消費合作社印製 -9 498505 A7 B7 五、發明說明（7 圖1 8係顯示圖1 7 k -、、「i 阔1 7所不 < 記憶體模組之彎曲狀態之一例 的側面圖。 (請先閱讀背面之注意事項再填寫本頁) 圖19係顯示本發明實施形態2之記憶體模組構造之一例 的平面圖。 圖2 0 ( a)，（b )係顯示本發明實施形態3之記憶體模組構 造心一例的示意圖；（a)係平面圖，（b)係側面圖。 圖21係圖20所示之記憶體模組之方塊電路圖的一例。 圖2 2係顯示安裝在圖2 〇所示之記憶體模組上之晶圓處 理封裝（突輕狀端子半導體裝置）構造之一例的底面圖。 圖23係顯不圖20所示之記憶體模組之c部分之模組基板 的配線一例的基板侧配線圖。 圖2 4係本發明實施形態3之記憶體模組中之晶圓處理封 裝之凸塊配置之變形例和與之對應的基板側配線之變形例 的配線圖。 圖2 5係本發明實施形態3之記憶體模組中之晶圓處理封 装之凸塊配置之變形例和與之對應的基板側配線之變形例 的配線圖。 經濟部智慧財產局員工消費合作社印製 圖20係本發明實施形態3之記憶體模組中之晶圓處理封 装之凸塊配置之變形例和與之對應的基板側配線之變形例 的配線圖。 圖2 7係顯示圖2 5所示之晶圓處理封裝之凸塊配置和基 板側配線之變形例之另一變形例的凸塊配置及配線圖。 圖2 8 (a)，（ b)，（ c)係顯示安裝在本發明之記憶體模組 上的突起狀端子半導體裝置之變形例的CSP之構造圖； -10- 本紙張尺度適用中國國家標準（CNS)A4&格（210 X 297公 498505 A7 五、發明說明（8 ) (a)係平面圖’（b)係截面圖，（c)係底面圖。 ★ Γ狀9 = 顯示安裝在本發明之記憶體模組上的 犬起狀场子+導體裝置之變形例之晶片面朝上(chip face up)搭載万式的BGA之構造圖；（勾係外觀斜面圖，（…係 截面圖。 圖3〇係（a)，（b)，（c)係顯示安裝在本發明之記憶體模 組上的突起狀端子半導體裝置之變形例之晶片面朝下 (chip face down)搭載方式的BGA之構造圖；（幻係平面 圖，（b)係瘅面圖，，係底面圖。 較佳具體例之諸 以下’係根據圖式詳細説明本發明之實施形態。 (實施形態1) 〜 圖1係顯示本發明實施形之記憶體模組構造之一例 的示思圖’（a )顯示平面圖，（b )顯示側面圖，（c)顯示（a) 之A-A截面的截面圖；圖2係圖1(c)之截面圖中放大b部 分所示的放大郅分截面圖；圖3係圖1所示之記憶體模組 之方塊電路圖的一例；圖4係顯示安裝在圖1所示之記憶 體模組上之晶圓處理封裝（突起狀端子半導體裝置）構造之 一例的外觀斜視圖；圖5係顯示安裝在圖i所示之記憶體 模組上之SMD (引線端子半導體裝置）和晶圓處理封裝構 造之一例的示意圖；（幻係SMD之平面圖，（b)係晶圓處 理封裝之平面圖；圖6係顯示安裝在圖1所示之記憶體模 組上之晶圓處理封裝之製造步驟之一例的處理流程圖；圖 7 (a)，（b)，（c)，，（e)，（f)係顯示對應圖6所示之 -11 - 本紙張尺度適用中國國家標準（CNS)A4規格（21〇 x 297公釐） 丨 7 — ιτ-----#裝 (請先閱讀背面之注意事項再填寫本頁) 訂i 經濟部智慧財產局員工消費合作社印製 經濟部智慧財產局員工消費合作社印制衣 498505 A7 五、發明說明（9 ) 處理流程之主要步驟的半導體晶圓構造之一例的放大部分 截面圖；圖8係顯示安裝在圖1所示之記憶體模組上之晶 圓處理封裝和安裝至S MD之模組基板之安裝順序之一例 的基本安裝流程；圖9係顯示安裝在圖1所示之記憶體模 組上之晶圓處理封裝之安裝至模組基板之安裝順序之一例 的安裝流程；圖1 〇係顯示安裝在圖i所示之記憶體模組上 之晶圓處理封裝之底部填充的樹脂塗佈方法之一例的放大 部分斜視圖；圖1 1係顯示進行圖1 〇所示之底部填充之樹 脂塗佈時蚱樹脂浸透經過之一例的示意圖；（a)，（ c)， (e)，（g)係斜視圖，（b)，（d)，，（h)係透過半導體 晶片所示的平面圖；圖1 2及圖1 3係顯示本發明實施形態1 之記憶體模組之變形例之構造的平面圖；圖1 4係顯示進 行本發明實施形態1之底部填充之變形例之樹脂塗佈時的 樹脂浸透經過之一例的示意圖；（a)，，（“係 斜視圖’（b)，（d)，（f)，（h)係透過半導體晶片所示的 平面圖；圖1 5係顯示本發明實施形態1之記憶體模組之變 形例之構造的示意圖；（a)係平面圖，（b)係側面圖；圖 1 6係顯示圖i 5所示之記憶體模組之彎曲狀態之一例的侧 面圖；圖17係顯示本發明實施形態}之記憶體模組之變形 例之構造的平面圖；以及圖i 8係顯示圖1 7所示之記憶體 模組之彎曲狀態之一例的側面圖。 圖1所示之本實施形態i的記憶體模組1 〇 〇，係由其具備 突起狀端子以作爲外部端子，並介以前述突起狀端子2予 以安裝，同時設有比半導體晶片i之接合電極設置間 (請先閱讀背面之注意事項再填寫本頁)
498505 A7 B7 五、發明說明（10 ) 距還擴大前述突起狀端子之設置間距的配線部之突起狀端 子半導體裝置；其具備外部引線2 1以作爲外部端子，且 介以與半導體晶片i之前述接合電極1 a電連接的外部引線 2 1而予以安裝以作爲引線端子半導體裝置的Ts〇p (薄小 型化封裝，Thin Small Outline Package) 2 0 ;以及用以支持 前述突起狀端子半導體装置和TSOP 20的模組基板2所構 成’其中前述突起狀端子半導體裝置和TSOP 20係同時被 安裝，以使兩者混裝於模組基板2上。 在此，前述突起狀端子半導體裝置，係將當作外部端子 而設的複數個凸塊電極11 (突起狀端子）配置在封裝本體 13 (半導體裝置本體）之區域（area )内，同時具有比半導 體晶片1之接合電極1 a之設置間距還擴大凸塊電極i丨之設 置間距的配線部者。 又’前述引線端子半導體裝置，係從封裝本體22 (半導 體裝置本體）突出配置有當作外部端子而設的複數個外部 引線2 1者。 經濟部智慧財產局員工消費合作社印製 另外，前述突起狀端子半導體裝置及前述引線端子半導 體裝置中的半導體晶片1之接合電極1 a，係例如由銘等所 形成的電極，當進行打線接合（wire b〇nding)等時，與接 合金屬線電連接的電極。 又’前述突起狀端子半導體裝置及前述引線端子半導體 裝置中的外部端子，係指將前述半導體裝置安裝在模組基 板2等之安裝基板上時，與模組基板2側之連接電極電連 接的端子。 、 -13- 本紙張尺度適用中國國私標準（CNS)A4規格（21〇 X 297公爱） 498505 A7 B7 五、發明說明（11 ) (請先閱讀背面之注意事項再填寫本頁) 在此，本實施形態1中，前述突起狀端子半導體裝置， 係列舉作爲晶片尺寸之小型半導體装置的晶圓^理封裝 (以後，簡稱爲WPP) 1 0的情況爲例而加以説明。 因而’本實施形態1之1己憶體模組i 〇 〇，係將作爲晶片 尺寸之突起狀端子半導體裝置的WPP 10、其爲SMD(表面 黏著型封裝）零件且爲引線端子半導體裝置之一例的TS〇p 2 〇、及作爲其他的引線端子半導體裝置之一例而爲非揮 發性唯謂兄憶體的EEPROM (可電抹除可程式化唯讀記憶 體，Electrically Erasable Programmable Read 〇nly Mem〇ry) 5混裝於模組基板2上者。 在此，如圖4所示，WPP 10係爲具備突起狀端子之凸塊 电極11以作爲外部端子’且介以凸塊電極11而安裝在模 組基板2上，同時設有在半導體晶片1之區域内比接合電 極1 a之設置間距還擴大凸塊電極i丨之設置間距之作爲配 線邵的再配線1 2之突起狀端子半導體裝置。 經濟部智慧財產局員工消費合作社印製 當在WPP 10上使用凸塊電極^時，凸塊電極η由於其 高度之不均等很小，所以安裝在基板上時的安裝不良會很 少’結果’可提高安裝良率。又，凸塊電極11，其安裝 咼度約爲0· 13 mm，可縮小安裝高度。 另外’如圖1所示，在記憶體模組1 〇 〇上，除了 wpp 10、TSOP 20及EEPROM 5以外，尚搭載有電容器3、小型 面電阻4等的其他電子零件。
換句話説’在本實施形態1之記憶體模組1〇〇上，於其 表裡面之一方的面上，搭載有18個WPP 10、2個TSOP -14- 本紙張尺度朝中國國家標準（CNS)A4規格（21G X 297公爱） 498505 A7 B7 五、發明說明（12 ) 20、1 8個電容器3、3 6個小型面電阻4及1個EEPROM 5， 進而於其相反側的另一方之面上搭載有1 8個WPP 10。 (請先閱讀背面之注意事項再填寫本頁) 又，本實施形態1之記憶體模組1 〇 〇之WPP 10，係在模 組基板2之一方的面上，夾住2個TSOP 20且於其兩側配置 有一行合計1 8個（夾住TSOP 20於其一方之側上配置1 〇 個，而於其相反側上配置8個）。 另外，2個TSOP 20，係其一方（圖1中配置於上侧的 TSOP 20)爲頻率控制機構的PLL (鎖相迴路，Phase-Locked Loop ) 6，而另一方（圖1中配置於下側的TSOP 20 ) 爲具備暫存器功能的暫存器8。 換句話説，本實施形態1之記憶體模組1 〇 〇中，PLL 6及 暫存器8亦爲引線端子半導體裝置。 另外’對應各WPP 10而於其近旁配置有1個1個的電容 器3 〇 經濟部智慧財產局員工消費合作社印製 再者，對應各WPP 10而配置有2個2個合計3 6個的小型 面電阻4成一行。小型面電阻4，由於係對應記憶體模組 1 0 0之1/ 0而設，所以藉由在本實施形態1之記憶體模組 100中於單面上設有36個I/O，則面電阻4亦可搭載36 個。小型之3 6個面電阻4，係在作爲模組基板2之外部端 子的連接端子2a之近旁，以大致上沿著此連接端子2a的 狀態配置成一行。 另外，如圖1 ( a)所示，記憶體模組1 〇 〇之模組基板2的 大小’係例如爲 L = 13 3 · 3 5 mm，Μ = 3 8.1 mm，如圖 1 ( b ) 所示，安裝高度（Max)，係爲N = 4mm。 -15- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 經濟部智慧財產局員工消費合作社印製 498505 A7 B7 五、發明說明（彳3 ) 又，本實施形態1之記憶體模組1 〇 〇中，雖然TSOP 20和 WPP 1〇係同時利用迴銲作業而予以安裝者，但是如圖2所 示，WPP 10，在迴銲後，可利用底部填充方式而以樹脂 密封，藉此，就可形成密封部14。 亦即，WPP 10之封裝本體13和模組基板2間之凸塊電極 1 1的周圍被樹脂密封，且在該處形成有密封部1 4。 另外，圖1所示之記憶體模組1 0 0，係以1VVTP 10當作 DRAM來使用者，同時使用具有錯誤碼校正（error code correction )、之72 bit (位元）寬匯流排的模組基板2者。 因而，記憶體模組1 〇 〇，係在模組基板2之表裡兩面上 搭載有合計3 6個DRAM (WPP 10 )的模組，例如，設爲64 Mbit (16M X 4)之 DRAM 時，就爲 1 6 字 X 72 bit X 2 群組 (bank)構成的DRAM模組。 在此’圖3係圖1所tf之s己憶體挺組1 〇 〇的方塊電路圖， 且爲1 6字X 72 bit X 2群組構成之DRAM模組的方塊電路 圖。 圖3中’第1個群組之RS0系和RS2系係形成同時動作的 構造’而且’第2個群組之R S 1系和R S 3系係形成同時動 作的構造，依暫存器8而以群組選擇第丨群組或第2群組， 且在讀出第1群組時，第2群組就不讀出，同樣地，在讀 出第2群組時，第1群組就不讀出。 另外，暫存器8之A端子[S0至S3]，係與第1群組及第2 組群之任一個DRAM (WPP 10)的晶片選擇（cs)端子相連 接，且藉由暫存器8選擇群組，以成爲對被選擇之半導體 (請先閱讀背面之注意事項再填寫本頁) 訂· _ -16-
498505 A7 _____B7_ 五、發明說明（14 ) 晶片1之CS端子的輸入。 又，各晶片之D0〜D3 5係顯示3 6個各WPP 10，各晶片 中之[1(輸入）/0(輸出）〇至1/03]端子係當作獨立端子而 連接在模組基板2之連接端子2a上。 又，配合所有的DRAM，當作資料來使用的I / 〇，具有 DQ0至DQ63之64 bit，而當作檢查來使用的I/O，具有 C B 0至C B 7之8 bit，合計兩者成爲72 bit之2群组構成。 經濟部智慧財產局員工消費合作社印製 另外’當就圖3所示之各端子所顯示的記號加以説明 時，分別爲[A0至A1 1 ]顯示位址輸入，[DQ0至DQ63 ]顯 示資料輸出入’ [CB0至CB7]顯示檢查位元（資料輸出 入）’ [SO至S3]顯示晶片選擇輸入，[re]顯示列致能 (Row Enable)(RAS)輸入，[CE]顯示行致能（Column Enable) (CAS)輸入，[W]顯示窝入致能輸入，[dqmBO 至DQMB7 ]顯示位元組資料遮斷，[C K 0至C K 3 ]顯示時脈 輸入，[CKE0 ]顯示時脈致能輸入，[WP]顯示Serial (串列 式）PD用之寫入保護，[REGE ]顯示暫存器致能，[Sda] 顯示Serial PD用之資料輸出入，[SCL]顯示Serial PD用之 時脈輸入，[SA0至SA2]顯示串列位址輸入，[Vcc]顯示 高電位側電源，[Vss]顯示接地，[NC]顯示非連接（non_ connect) 0 其次’當就WPP 10之詳細構造加以説明時，如圖4所 示’形成利用再配線1 2電連接從WPP 1〇之半導體晶片1 之接合電極1 a至作爲外部端子之銲錫的凸塊電極1 1的構 造。 _17_ 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） ~ 498505 A7 ___________ B7 經濟部智慧財產局員工消費合作社印製 五、發明說明（15 ) 亦即，相對於以窄間距配置的接合電極la，係將與之電 連接的凸塊電極1 1之間距利用再配線i 2予以擴大者。 此係在以晶圓單位形成元件之功能部位之後，進行切割 並藉由使之個片化成各半導體晶片1，以形成晶片尺寸之 封裝者。 因而，即使與利用和SMD (表面黏著型）零件之封裝同 樣的製造方法所組成的小型封裝相比較亦可以低成本效率 佳地製造。 另外，® 5係顯示作爲SMD零件之一例的TS0P 2〇、和 作爲晶片尺寸之突起狀端子半導體裝置之一例的wpp 10，且顯示其大小之差。 圖5 ( a)係顯示安裝在圖i所示之記憶體模組丨〇 〇上之 TSOP 20的平面圖，而圖5 ( b )同樣係顯示安裝在圖i所示 之記憶體模組1 0 0上之WPP 10的平面圖。 如圖5所示，例如與DRAM爲TS〇p2〇等之SMD(表面黏 著型）型之封裝的情況相比較時，因wpp 1〇不具備内部引 線或外部引線2 1，故可小型化。 因而，如本實施形態1之記憶體模組1〇〇，藉由將wpp 1〇之DRAM安裝在模組基板2上，即可比以個片處理而形 成的TSOP 20還大幅地減少安裝面積。 亦即，藉由以WPP 10方式安裝，即可將其半導體晶片 1安裝在最少的面積上，結果，可大幅地增加模組容量。 另外，在成爲裸晶（bare chip)安裝的覆晶（flip chip)安 裝中雖可實現同樣的容量，但是在進行覆晶安裝時由於未
本紙張尺度適財關家標準（CNS)A4規格（210 X (請先閱讀背面之注意事項再填寫本頁) -裝 .-
-18- 叫8505 A7 B7 五、發明說明（16 ) 形成有再配線1 2，所以外部端子之設置間距很窄，而無 法與SMD型之零件同時進行迴銲安装。藉此，在裸晶安 裝零件方面，就必須使用覆晶接合機一個一個地安裝，而 在WPP 10之方面其安裝效率也很高。 換句忐説，WPP 10之安裝方面，由於不需要前述覆晶 接合機等的特殊安裝裝置，所以可減少安裝時的步驟。 又，WPP 10，由於可將作爲外部端子之凸塊電極11的 設置間距，以寬於覆晶安裝的間距來安裝，所以可擴大模 組基板2之、配線規格。因而，不會招致模組基板2之成本 提高，藉此，就可實現抑制成本之高密度安裝的記憶體模 組 1 0 0 ° 再者，WPP 10方面，由於可將從半導體晶片、之接合電 極1 a至作爲外部端子之凸塊電極1 1的配線距離，以短於 從TSOP 20等之SMD零件的接合電極1 a至外部引線2 1前 端的距離來連結，所以可對應高速的信號傳遞。 藉此，在記憶體模組1 0 0上就可做高速化對應，結果， 可實現高速匯流排對應。 在此，本實施形態1之記憶體模組中，係就不將安裝於 此的所有的半導體裝置（封裝）形成WPP 10的理由，亦 即，混裝作爲晶片尺寸之突起狀端子半導體裝置之一例的 WPP 10、和SMD零件（本實施形態i中爲TS0P 20)的理由 加以説明。 WPP 10，係由前段製程晶圓處理所形成者。因而，即 使有關利用習知之後段製程形成元件一個一個的製程亦可 -19- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) 裝----- 訂---------· 經濟部智慧財產局員工消費合作社印製 498505 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明（17 ) 全部以晶圓單位來處理。 此情況，只要一片晶圓内的良品數目很少，就會對不良 品進行加工，而成本會變高。 結果’在沒有充分提高半導體晶圓之良率的品種中，就 不具有成本上的優點。 又，由於每一品種皆需要準備曝光用光罩（reticle)，所 以關於不大量生產的製品而言，係以對導線架（lead_frame) 紅裝的半導體裝置（封裝）方面較可利用具有通用性的零件 材料。藉Λ，不大量生產的製品，係以不形成WPP 10者 較宜。 再者，物理條件方·面亦爲重要，依取出端子數和晶片尺 寸之關係，則爲小晶片且取出端子數較多的邏輯等亦以不 形成WPP 10者較宜。此係因無法設置從接合電極1 a形成 再配線1 2之後的電極銲墊（圖7所示之擴散防止黏著層7 c ) 及凸塊電極1 1之故。 因而，形成WPP 10較宜的元件，係爲良率較高，且每 一晶圓之晶片取得數較多的晶片，尤其是小型記憶體元 件0 相對於此，不易形成WPP 10之元件，係爲良率較低， 且每一晶圓之晶片取得數較少的晶片，尤其是大型晶片、 尖端元件或是只可進行少量生產的元件等。又，晶片面積 之比例在外部端子數較多的ASIC (特殊應用積體電路，
Application Specific Integrated Circuit)等方面，在形成 WPP 1 〇之情況’有無法取得十分寬之凸塊電極i i之設置間距 -20 - 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公爱） (請先閱讀背面之注意事項再填寫本頁)
498505 A7 ------— R7五、發明說明（18 ) 經濟部智慧財產局員工消費合作社印製 的情況，而此種情況亦是以形成習知之封裝較容易進行安 裝。 ， 接著’使用對應圖6所示之WPP 10 (參照圖1 )之處理流 程及圖7所示之前述處理流程之主要步驟的晶圓截面圖， 就WPP 10之製造方法加以説明。 ” 首先，藉由圖6所示之步驟s i，進行晶圓前段製程處 理。藉此，使接合電極4露出於圖7(a)所示之矽基板7的 主面上以形成無機絕緣保護膜7 a。 接著，錢由步驟S2，進行WPP —第一絕緣層之形成。 亦即，如圖7 (b)所示，在矽基板7之無機絕緣保護膜7 上形成由聚亞醯胺或氟樹脂等所構成的第一絕緣層7b。 I後，藉由步驟S3，進行WPP—再配線層之形成。 即，如圖7 (c)所示，在第一絕緣層7bi，與接合電極 電連接以形成再配線i 2。 進而，藉由步驟S4，進行WPP—第二絕緣層之形成 亦即^如圖7 ( d)所示，在再配線丨2上形成由聚亞醯胺 環氧等所構成的第二絕緣層7 d。 之後，藉由步驟S5，進行WPP_UBM(底部凸塊金屬 Under Bump Metal)。亦即，如圖7 (e)所示，與再配線 電連接以形成作爲UBM的擴散防止黏著層7c。 接耆，藉由步驟S 6，進行晶圓檢查（w檢）。此係將探測 針頂接形成於半導體晶圓（矽基板7)之劃線區域(π* area)的電極銲墊，依電特性檢查晶圓處理是否如規格般 地進行者。 a 亦 la 或 12 (請先閱讀背面之注意事項再填寫本頁) ▼裝--------訂---------
21 - 經濟部智慧財產局員工消費合作社印製 ”幻05 A7 ------B7 ___ 五、發明說明（19 ) 之後’藉由步驟S7，進行碎基板7之探測檢查（p檢1)。 此係將探測針頂接矽基板7之接合電極1 a，檢查半導體晶 片1之各電性動作是否正確以檢測不良部位者。 進而，藉由步驟S 8，對不良部位進行救濟，即雷射救 濟。此係依雷射切斷冗長電路之熔線（fuse)以救濟不良部 位者。 I後，藉由步驟S9，進行探測檢查（P檢2)。此係確認 在前述P檢1中救濟的不良部位是否已被修正者。 接著，藏由步驟S 1 0，進行晶圓背面標記以在矽基板7 之背面附記預定的標記。 進而藉由步驟S11，進行凸塊形成。亦即，如圖^(f) 所π，在設於從再配線i 2上之接合電極i a拉出的端部之 作爲UBM的擴散防止黏著層7c上形成作爲wpp 1〇之外部 端子的凸塊電極11 (突起端子）。 在此，凸塊電極1 1，例如係以印刷法所形成者。配置 對應晶圓（矽晶圓7 )上之凸塊形成位置的金屬罩幕（瓜^i mask)並，上錫膏，且在取下前述金屬罩幕之後藉由進行 -次迴銲作業，即可一次形成前述晶圓上的凸塊電極 1 1 0 之後，藉由步驟S12，進行切割作業以切斷半導體晶 圓，即矽基板7，結果，形成如圖4所示的wpp 1〇。 之後，藉由步驟si3，進行WPP 10之老化（agdng)，即 預燒（BI ·· Burn In )測試。 進而’藉由步驟S 14，進行單品挑選以挑選良品的 (請先閱讀背面之注意事項再填寫本頁) --------^---------·
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五、發明說明（20 ) 10 〇 藉此，完成WPP 10之裝配。 另外，圖6所示之製造順序，雖係說明在進行步驟39所 示之探測檢查（P檢2)之後，不進行用以研磨矽基板7之背 面的背面研磨（back grinding)(以後，簡稱爲B G)步驟的情 況，但是亦可在從步驟S9之探測檢查（1>檢2)之步驟移至 步驟S 10之晶圓背面標記之步驟之間進行bg步驟。 在此，BG步驟，係研磨矽基板7之背面使矽基板7變 薄，以降鸣依此所形成的WPP 10之高度者。 亦即，係以WPP 10之薄型化爲目的而減薄此所具有的 半導體晶片1者。 因而，藉由進行BG步驟，即可降低WPP 1〇之安裝高度 (例如，可形成1 mm以下）。 進而，藉由進行BG步驟，由於可減薄矽基板7之厚度， 所以即使在矽基板7中爲了增加取得晶片數而縮窄切割時 之劃線寬幅時，亦不會妨礙切割時之冷卻水浸入劃線溝 内，而仍可進行切割作業。 藉此，即可防止切割時之矽基板7的損傷，且可提高秒 基板7之良率。此係在切割直徑爲3〇〇 mm之矽基板7時特 別有效。 又，在圖6所示之製造順序之步驟s 6至步驟S9中所示的 步驟（晶圓檢查（W檢）、探測檢查（p檢丨）、雷射救濟、探 測檢查（P檢2))，亦可在步驟S1之晶圓前段製程處理步 驟、和步驟S2之WPP -第一絕緣層形成步驟之間進行。 (請先閱讀背面之注意事項再填寫本頁)
498505 A7 B7 五、發明說明（21 亦即，在步驟S 1所示之晶圓前段步驟後，係進行步驟 S6至步驟S9所示的步驟者。 藉此，在矽基板7上形成絕緣膜之前，可進行一系列的 探測檢查，且在接合電極丨a損傷時亦可不留下該損傷下 裝配WPP 10 〇 其次，使用圖8及圖9，就本實施形態j之圖i所示的記 憶體春組1 0 0的製造方法加以説明。 另外，圖1所示的記憶體模組1〇〇，係在模組基板2之表 裡兩面上安裝WPP 10，且在單方的面上安裝TS〇p 2〇者。 首先’根據圖6所示的處理流程製造wpp 1 〇。 亦即，藉由晶圓前段製程處理來形成圖4所示的晶片尺 寸IWPP 10 (突起狀端子半導體裝置），並準備之（在此， 係準備18X2 = 36個），而前述WPP 1〇係具備凸塊電極“ (突起狀端子）以作爲外部端子，同時設有半導體晶片工之 區域内比接合電極la之設置間距還擴大凸塊電極u之設 置間距的再配線1 2 (配線部）。 另外，本實施形態1中，WPP 1〇所具有的半導體晶片 1，係爲 DRAM。 另一方面，除了此WPP10之外，裝配並準備搭載於模 組基板2上之作爲SMD零件的引線端子半導體裝置。 在此，分別準備2個TSOP20(其中一個爲ριχ6，而另 一個爲暫存器8)、EEPROM5 (引線端子半導體裝置）和36 X2 = 72個之小型面電阻4，其中TS〇p2〇係具備與半導體 晶片1 t接合電極i a電連接之作爲外部端子之外部引線2 ^ (請先閱讀背面之注意事項再填寫本頁) 裝 訂： 經 濟 部 智 慧 財 產 局 員 工 消 費 合 作 社 印 製 24- 五、發明說明（22 ) 的引線端子半導體裝置。 另外’根據圖8所示之零件奋哲的I 、 、 ▼ 1干女裝的基本流程就大部分的 安裝順序加以説明。 首先’藉由步驟S 15，進行對模组基板2之銲錫印刷， 以形成用以與引線端子半導體裝置之外部引線Η的前端 或WPP1〇之凸境電極11等電連接的端子（鮮盤，land pad) 〇 之後，藉由步驟S16進行SMD搭載，同時藉由步驟si7 進行WPP ip搭載。 接耆，藉由步驟s 1 8，進行一次迴銲作業，夢 線端子半導體裝置之外部引線21和前述銲盤電連接i且 將WPP 10之凸塊電極Η和前述銲盤電連接。 之後，藉由步驟S19進行洗淨。但是，亦可不進行洗 淨。 進而’藉由步驟S20，進行底部填充之樹脂密封。 其次，使用圖9所示之詳細的安裝流程詳細説明記憶體 模組1 0 0之製造方法。 首先’藉由圖9所示的步驟S21，以在模組基板2之預定 部位上進行銲錫印刷。 經濟部智慧財產局員工消費合作社印製 接著，藉由圖9所示之步驟S22，進行模組表面搭載。 在此，係在模組基板2之表面上分別依搭載機而配置預定 數之界卩1>1〇(18個）、丁80?20(2個）、小型面電阻4(;36 個）及 EEPROM 5 ( 1 個）。 之後，藉由步驟S 2 3，依一次（同時）進行之銲錫回流作 -25 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 498505 五、發明說明（23 業安裝模組基板2之表面側上之所有的前述零件。 之後，藉由步驟S24，進行模組背面搭載'在此 相同的方法，組基板2之背面上依搭;機= 直谷军:仵。 接著，藉由步驟S25，.依—次（同時）進行之迴銲作業安 裝模組基板2之背面側上之所有的前述零件。 藉此，就可在模組基板2之表裡兩面上裝配分別安裝 裝）有預定數之WPP 10 (18X2個）、TS〇P2〇(_)、1 型面電阻4 AEEPROM 5的記憶體模組1 〇 〇。 之後，藉由步驟S 2 6，進行洗淨。 但是，亦可不進行洗淨。 之後，藉由步驟S27，進行模組測試。亦即，進行記憶 體模組1 0 0之預定的檢查以檢測不良晶片。 接著，進行步驟S28所示的不良晶片修護並進行不良晶 片之交換。此時，進行再加熱以熔融銲錫，並取出不良晶 片（不良的半導體裝置）而更換成良品晶片（良品的半導體 裝置）。 江 之後 零件。 接著 但是 之後 的 藉由步驟S 2 9，再次進行迴銲作業以安裝所有 經濟部智慧財產局員工消費合作社印製 藉由步驟S 3 0，進行洗淨。 亦可不進行洗淨。 密 結 就 對WPP 10進行步驟s 3 i所示之底部填充的樹脂 封。底部填充，係指如DRAM般因其晶片尺寸比較大， 果，對凸塊電極11之應力緩衝功能不足的WPP 10時， -26- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 498505
五、發明說明（24 ) WPP 10之封裝本體13和模組基板2之間填充樹脂9，以 減低施加在凸塊電極i 1上的應力者。 (請先閱讀背面之注意事項再填寫本頁) 亦即，底部填充，係指WPP 10之封裝本體13和模組基 板間的樹脂密封，且依樹脂9而強固保護凸塊電極η 之周圍者。 · 另外，在進行底部填充時，係將液狀之樹脂9從圖1〇所 不之分配器（dispenser) 60的噴嘴60a單面單面地對模組基 板2塗佈。亦即，以單面單面地對模組基板2之表裡面的 WPP 10塗佈樹脂9。 在兩面之塗佈終了的階段，一次加熱模組基板2之表裡 面以使其表裡面之樹脂9同時硬化。亦即，完成對兩面塗 佈樹脂9之後，藉由雰圍加熱等，以使兩面同時烘乾硬化 (cure bake) 〇 之後’藉由圖9所示之步驟S32 ，進行封殼作業 (casing)，進而，藉由步驟s 3 3，進行模組最終測試。 另外，在EEPROM 5上，依專用寫入器（writer)寫入預定 的資訊。 藉此’完成圖1所示之記憶體模組1 〇 〇的裝配作業。 經濟部智慧財產局員工消費合作社印製 在此，就成爲與WPP 10之安裝相同的安裝面積之裸晶 (bare chip)安裝，進行兩安裝之比較用的説明。 首先，在裸晶安装中，由於在不依再配線12而再配置 之下就將接合電極la安裝在安裝基板上，所以外部端子 之設置間距很窄，且安裝基板之配線規格較嚴，而安裳基 板之成本會變高。除此之外，於模組裝配時，除了其他之 -27- 本紙張尺度適用中國國家標準(CNS)A4規格（210 X 297公釐） 498505 經濟部智慧財產局員工消費合作社印製 五、發明說明（25 ) S MD零件安裝用#銲錫回流安裝步驟之外亦必須追加使用處理速度較慢的覆晶接合機（flip_ehip b〇n之安裝步 驟。 因而本實施形怨1之記憶體模組1 〇 〇中的WPP 1 〇，在 其進行安裝時，可獲得比前述裸晶安裝還多的效果（由於 不使用覆晶接合機等的特殊安裝裝置，所以可減少安裝步 驟）。* 其次，就本實施形態1之記憶體模組1 0 0之製造方法的 底部填充之方法加以説明。 圖10係顯示安裝在圖i所示之記憶體模組10()上之wpp 1〇之底部填充的樹脂塗佈方法之示意圖；而圖n係顯示 以圖10所示之塗佈方法塗佈樹脂之樹脂9浸透經過的 示意圖。 圖1 0中，各箭號，係表示噴嘴6〇a之行進方向，沿著此 前戒分配器60及噴嘴60a會移動至wpp 1〇之短邊上方。 本實施形態1之樹脂塗佈方法，係使分配器6〇斷斷續 續地且大致直線地沿著平面形狀爲長方形之wpp ι〇的短 邊方向移動，並從WPIM0之上方介以喷嘴6〇a對各w]fp 10 t短邊依序滴下樹脂9。換句話説，結束一個wpp 1〇 t塗佈之後使噴嘴6 0 a移動至下一個wpp 10之短邊上方 正前方側的端部上，且在該處一部分停止噴嘴6〇a。 之後，邊使喷嘴60a從WPP10之短邊的正前方側端部移 動至對面側端部而邊滴下樹脂9，且在該處停止一端嘴嘴 6 0 a之移動和樹脂9之滴下。 、 28- 本纸張尺度適用中國國家標準（CNS)A4規格（210 X 297公爱） 請 先 閱 讀 背 S 之 注 意 事 項 替· t 吕丁
498505 A7 --------一 _Β7__________ 五、發明說明（26 ) (請先閱讀背面之注意事項再填寫本頁) 接著，以停止樹脂9滴下之狀態，使噴嘴6 0 a移動至配 置於此鄰之WPP 1〇之短邊的正前方側端部上，且從該處 同樣地進行樹脂9之滴下，同時依序進行各WPP 10之底部 填充。 另外’圖1 1係顯示以圖1 〇所示之塗佈方法，對凸塊電 極1 1以1 5列X 4行之配置的dram之WPP 10塗佈樹脂9時 樹脂·9之潤濕擴展的狀態，圖1 1 係顯示短邊塗 佈後的狀態，圖11 (c)，（d)係顯示塗佈後經過預定時間 (少）後的状態，圖1 1 係顯示塗佈後經過預定時 間（大）後的狀態，圖1 1 ( g)，（h)係顯示塗佈後經過預定 時間（大）後由於在周邊形成圓角（fiilet) 9a，所以使噴嘴 6 0 a繞一週而塗佈樹脂9的狀態。 如圖1 1 (e)，（f)所示，樹脂9在潤濕擴展於WPP 10和模 組基板2間全體上之後，再次使分配器6 〇及噴嘴6 0 a圍繞 於WPP 10之封裝本體13之周圍以確實形成圖11(g)所示 的圓角9a，依此，亦可更加提高WPP 10固定在模組基板2 上的強度。 其次，圖1 2係顯示本發明實施形態1之記憶體模組1 〇 〇 之變形例之記憶體模組2 0 0的構造者。 經濟部智慧財產局員工消費合作社印製 記憶體模組2 0 0，係在模組基板2之單面上，以等間距 間隔並排安裝18個WPP 10 (突起狀端子半導體裝置）成一 行，且在WPP 10之近旁安裝一個TSOP 20 (引線端子半導 體裝置）的情況之一例，在並排配置成一行的WPP 1 〇之中 央附近配置有TSOP 20 (引線端子半導體裝置）。 -29- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐) ·' 498505 A7 B7 五、發明說明（27 ) 亦即，在一個TSOP 20之兩側配置有並排成一行的複數 個（10個和8個）WPP 10。 (請先閱讀背面之注意事項再填寫本頁) 進而’在模組基板2中於作爲其外部端子的連接端子2a 側並排安裝有9個作爲引線端子半導體裝置的s 〇 p (小型 化封裝，Small Outline Package )61 (暫存器8)，且在連接 端子2 a之相反側（遠離連接端子2 a之側）安裝有1 8個 10，而在各自的WPP 10上進行底部填充。 在此種安裝型態之記憶體模組2 〇 〇中，於塗佈WPP 10之 底部填充用的樹脂9時，對配置成一行之1 8個WPP 1 〇之 短邊大致直線地塗饰樹脂9。 藉此，可效率佳地塗佈樹脂9。 又，圖1 3係顯示本發明實施形態1之記憶體模組i 〇 〇之 變形例之記憶體模組3 0 0的構造者。 圖1 3所示之記憶體模組3 0 0，係在其模組基板2上，安 裝有1 8個WPP 10，並以2個2個或2列X 2行矩陣配置之4 個4個作爲1個群（塊）。 進而，各自的WPP 10，係將其長度方向平行安裝於記 憶體模組3 0 〇之模組基板2的短邊方向上。 經濟部智慧財產局員工消費合作社印製 在此，係以此種WPP 10之安裝狀態説明於進行WPP 10 之底部填充時效率佳地進行的樹脂9之塗佈方法。 換句話説，在樹脂9之塗佈溫度較低時，以對WPP 10之 封裝本體1 3的長邊側塗佈樹脂9之一方在封裝本體i 3和模 組基板2之間使樹脂9持續浸透的距離較短。結果，就可 謀求塗佈時間之縮短化。 -30- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 經濟部智慧財產局員工消費合作社印製 498505 A7 --------Β7_______ 五、發明說明（28 ) 因而，沿著各封裝本體1 3之至少單側的長邊，係確保 使噴嘴6 0 a移動的空間（space )較宜，而從高密度安裝之觀 點來看，則不使噴嘴6 0 a移動之側的長邊，係.以使之與其 他的零件儘量接近配置者較宜。 利用此，在半導體晶片1爲多bit構成，且於記憶體模組 3 00之同一 1/〇上從多數的DRAM開始接線的情況，則以 進行儘量靠近同一面内之2 X 2組的DRAM之配置時的塗佈 方法時其效果較大。 因而，在，圖13所示之WPP 10的安裝狀態中，較佳者係 將樹脂9沿著各自的WPP 10之外側長邊對其外侧長邊外 周塗佈，就可防止在使用此塗佈方法沿著2 X 2組的 DRAM ( WPP 1 〇 )之外側長邊塗佈樹脂9時，樹脂流至與 塗佈對象之封裝本體13相反側的塗佈對象外之封裝本體 1 3上，或是樹脂9洩漏擴展至任一個上的情形。 另外，記憶體模組3 0 0，係集合4個I/O爲（X 4)構成以 作爲16 bit構成，且將此當作i群來安裝者較佳。因而， 圖1 3所示之WPP 10的安裝形態中，係以如其箭號的塗佈 軌跡來塗佈樹脂9較佳。 其/人’圖1 4係顯示進行另一變形例之樹脂塗佈時樹脂9 浸透經過的示意圖。 換句話説’在圖15所示之記憶體模組4〇〇之wpp 1〇的 安裝形悲中’係如圖1 4所示，將底部填充之樹脂9對封裝 本體1 3之相對的2邊外周部予以塗佈者，在此，係在各 WPP 10之兩短邊側將樹脂9從其一方之端塗佈至相反側之 -31 - 本紙張尺度適財關家標準（CNg)A4規格⑵G χ 297公爱）---- ---·---Ί-----裝--------訂-------- (請先閱讀背面之注意事項再填寫本頁) 498505 A7 B7 五、發明說明（29 經 濟 部 智 慧 財 產 局 員 工 消 費 合 作 社 印 製 端上。 另外，圖14 (a)，（b)所示的箭號，係顯示分配器6〇之 移動轨跡，圖1 4 ( c )，（ d)係顯示塗佈兩短邊（2邊）後的狀 怨，圖1 4 ( e )，（ f)係顯示塗佈後經過預定時間（中）後的 狀態，圖1 4 (g)，（h)係顯示塗佈後經過預定時間（大）後 樹脂9之浸透狀態者。 本實施形悲1，即使在樹脂9浸透之最終階段，從兩短 邊開始浸透的樹脂9彼此之間係處於互爲分離之狀態，且 在中間存在著樹脂9不浸透的區域。因封裝本體13和模組 基板2之熱膨脹差、或模組基板2之彎曲變形而作用於 塊電極1 1上的應力，會隨著離開封裝本體i 3之中心的 離變大而增加，而在角隅部之凸塊電極11其彎曲變形最 大。因而，若樹脂9在長方形之封裝本體13之兩短邊近旁 浸透的話，則即使在中間存在著不浸透的區域，亦可獲得 某種程度之凸塊電極1 1的應力減低效果。 藉此，可以更少的樹脂9和更少的作業時間獲得接近 佈於封裝本體13之全面情況的效果。 亦即，可謀求塗佈時間之縮短和塗佈量之減低。 又，亦可只在封裝本體13之4角隅上塗佈樹脂9， 時’會減低配置於最外周之凸塊電極丨丨的應力，結果 可延長凸塊電極11之連接壽命。 其次’圖1 5 (a)，（b)係顯示記憶體模組i 〇 〇之變形例 記憶體模組400的構造圖，在模組基板2之單面上=等 距間隔安裝有1 6個WPP 1〇成一行，而在此記憶體模 凸 距 塗 此 之 間 (請先閱讀背面之注意事項再填寫本頁) «裝 =0 32- 經濟部智慧財產局員工消費合作社印製 498505 Α7 --—__Β7 五、發明說明（3〇 ) 4 〇 〇中’係對配置成一行之底部填充用樹脂9的1 6個WPP 1〇直線地塗佈者。圖15(a)所示之箭號，係顯示分配器60 (參照圖1 0 )之移動軌跡者。 又’圖1 6係顯示圖1 5所示之記憶體模組4 0 0之柔軟彎 曲的狀態圖。此係在進行記憶體模組4 〇 〇之檢查等時且插 座***時，或在按壓模組基板2之端部時等會發生的狀 態， 亦即，如圖1 6所示，當圖1 5所示之記憶體模組4 〇 〇柔 軟彎曲於其長度方向時，若相鄰的WPP 1〇之密封部1 4不 會互相接觸且不一體化的話，則記憶體模組4 〇 〇，由於會 在全體上彎曲，所以應力大致會均等地分散於記憶體模組 400全體上。 , 藉此，就可形成可承受來自外部之負荷的構造，結果， 可提高記憶體模組4 0 〇之可靠度。 進而，圖1 7、圖1 8所示之記憶體模組5 〇 〇，係沿著模 組基板2之複數個連接端子2a的排列方向將“個评打1〇 以4個4個分割並安裝在4個區域上，且聯繫丨個區域之4個 WPP 10的密封部i 4所形成者。 亦即，將WPP 10分開安裝在每一某個群（塊）上，當嗲等 以底部填充之密封部14來聯繫群單位時，其記憶體模包 5 00之群（塊）部位的剛性，除了外觀之外，因其亦 WPP 10所以會變高。 藉此，模組基板2之彎曲廇力，备隹山 4田愿刀會集中於WPP 10之群與 群之間的間隙上。 β興 -33
498505 A7 五、發明說明（31 亦即，有時WPP1〇彼此之間的間隔等，亦會因影響底 :填充之樹脂9之塗佈的因素如何而聯繫相鄰彼此之間的 密封邵1 4，即使在該情況，亦如圖i 7及圖丨8所示之記憶 體模組5 00般，藉由局部不聯繫的非安裝甚⑴，而在施加 外力時，亦可防止因此非安裝部2b彎曲而應力施加在 WPP 10之凸塊電極i i之連接部或半導體晶片【上的情 形。. 結果，由於可分散前述應力，所以可提高記憶體模組 5 0 0之WPP 10的連接可靠度。 另外，本實施形態1之記憶體模組1〇〇、2〇〇、30 0、 400、5 00中，由於WPP 10係以底部填充方式密封，所以 晶片全面或主要部分可更強固地固接，結果，可提高耐撞 擊性，同時亦可提高耐濕性。 在此，模組製品方面，有TCP (捲帶承載器封裝，Tape Carrier Package)之層合安裝等方式以作爲實現高密度安裝 的其他手段。但是，此技術中，有時會因晶片薄型化而發 生晶片破裂( chip crack)。相對於此，在本實施形態i之記 憶體模組100、200、3 00、400、5 00中，由於可依底 部填充之晶片固接而提高耐撞擊性，所以亦可防止前述晶 片破裂之發生。 進而，由於可在WPP 10以底部填充方式密封，且與半 導體晶片1之主面相反側之面（背面）露出的狀態下安裝在 模組基板2上，同時利用底部填充密封而使半導體晶片i 之前述主面的全面或其主要部分與模組基板2相固接，所 34- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) -裝 經濟部智慧財產局員工消費合作社印製 Α7 *---_ Β7____ 五、發明說明（32 ) 以可降低熱阻。 。果’可提呵1己憶體模組100、200、300、400、500 <散熱性，同時可謀求長壽命化。 (實施形態2 ) 圖1 9係顯示本發明實施形態2之記憶體模組構造之一例 的平面圖。 本實施形態2之記憶體模組6 0 0，係依行列之矩陣配置 而安裝有72個作爲DRAM的WPP 10(突起狀端子半導體裝 置），且將扣對於各自之wpp 10的輸出入信號之連接，以 每2列（圖1 9之記憶體模組6 0 0中，雖係將平行於模組基 板2之短邊的方向當作列，將與之呈直角的方向當作行， 仁疋行列之關係亦可爲與之相反）之合計8個和e c c用之1 個 < 合計9個的WPP 10之群（塊）當作i群，且各群所切換 之9個作爲記憶體選擇機構之FET (場效電晶體）_匯流排 開關15 (引線端子半導體裝置）係對應各群之wpp 1〇而安 經濟部智慧財產局員工消費合作社印製 換句話説，記憶體模組600中，係將相對於2列份之9個 WPP 1 〇的輸出入信號之連接，依對應此之1個ρ e τ —匯流 排開關15而在其上群。個）之中切換者，且不增加模組基 板2之連接端子2a的數目而增加WPP 1 〇之數目者。 因而，記憶體模組6 0 0，與實施形態i之記憶體模組 1 0 0相比較係搭載其4倍數的WPP 10。 亦即，記憶體模組60 0，係可依FET -匯流排開關1 5而 個別切換I/O，且可安裝更多數的DRAM者。 -35 - 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 498505 A7
五、發明說明（33 ) 另外，記憶體模組600中之FET_匯流排開關15，其外 觀形狀，例如係、爲亏丨線端子半導體裝置之一例的s 〇 p型 者。 有關本實施形悲2之記憶體模組6 〇 〇的其他構造及記憶 體模組6 0 0之製造方法，由於係與前述實施形態1之記憶 體模組1 0 0者相同，所以省略了其重覆説明。 (實施形態3 ) 圖2 0係顯示本發明實施形態3之記憶體模組構造之一例 的不意圖' (a)係平面圖，（b)係側面圖；圖2 1係圖2〇所 示之1己憶體模組之方塊電路圖的一例；圖2 2係顯示安裝 在圖2 0所示之記憶體模組上之晶圓處理封裝（突起狀端子 半導體裝置）構造之一例的底面圖；圖23係顯示圖2〇 (a) 所示之記憶體模組之C部分之模組基板的配線之一例的基 板側配線圖；圖2 4、圖2 5及圖2 6係本發明實施形態3之 記憶體模組中之晶圓處理封裝之凸塊配置之變形例和與之 對應的基板側配線之變形例的配線圖；圖2 7係顯示圖2 5 所示之晶圓處理封裝之凸塊配置和基板側配線之變形例之 另一變形例的凸塊配置及配線圖。 經濟部智慧財產局員工消費合作社印製 圖2 0 (a )，（ b )所示之本實施形態3的記憶體模組7 〇 〇， 係在8位元組之1 6 8接腳（p i η)的Unbuffered (非緩衝式） SDRAM (靜態DRAM) -DIMM (雙列式記憶體模組，Dual In-line Memory Module )上，混裝有單面 8 個 WPP 1〇 (突起 狀端子半導體裝置）、小型面電阻4、電容器3、和 EEPR0M 5 者。 -36- 本紙張尺度適用中國國家標準（CNS)A4規格（210 x 297公愛) — ^ 498505 A7
經濟部智慧財產局員工消費合作社印製 五、發明說明（34 ) 但是，在記憶體模組700上，並未搭載有搭載於圖1之 記憶體模組1 0 0上的暫存器8。 另外’圖2 1係顯示圖2 0所示之記憶體模組7 〇 〇之方塊 電路圖的一例，並顯示2群組構成。 在此’有關圖21之各端子所示的記號説明，由於與實 施形悲1之記憶體模組1 〇 〇的方塊電路圖中所説明者相 同，所以省略了其重覆説明。 圖21所示之記憶體模組700中，是否讀出第j群組之 系、和第2拜組之S1系中之任一個，由於其未搭載有暫存 器8，所以係依直接的信號進行者。換句話説，由於係爲 Unbuffered型，所以會直接對任一個之群組輸入信號，以 選擇任一個之群組的半導體晶片i。 另外，各晶片之D0〜D 15係顯示兩面16個之各wpp 10，且各晶片中之[1/00至1/03]端子係以獨立端子連接 在模組基板2之連接端子2 a上。 又，配合所有的DRAM，且當作資料來使用的1/〇，有 D Q 0至DQ63的64 bit，該等係形成2群組構成。 圖20所示之記憶體模组700，與圖i所示之記憶體模組 1 0 0相比較係爲廉價型的模組。 又，記憶體模組700之模組基板2的大小，例如係爲p = 133.35 mm，Q = 33.02 mm，如圖 20(b)所示，安裝高度 (Max )，係爲 R = 4 mm。 又 另外，如圖20(a)所示，記憶體模組7〇〇，於其單面上 配置有8個作爲DRAM的WPP 10 (突起狀端子半導體裝置） -37 - 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) ，裝---- 讎 — — — I I I - 498505 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明（35 ) 成一行，進而，在相鄰之WPP 10之間或旁邊於對應其長 度方向之中央附近的部位上配置有電容器3。 此係將WPP 10和電容器3之間的配線長度設爲最短者。 在此，係將使用於記憶體模組7 0 0上的WPP 10之構造顯 示於圖22中。 圖22所示之WPP 10的半導體晶片1中，係在其長度方向 之中央附近形成有未配置凸塊電極11的空白區域lb。 此係以形成有空白區域jL b之方式依再配線1 2而局部變 更凸塊電極1 1之設置間距者，且在WPP 10之長度方向的 中央附近設有未設置凸塊電極1 1的空白區域1 b者。 另外’圖2 3係顯示圖2 0 ( a )所示之記憶體模組之C部分 之模組基板2的基板側配線圖。 如圖22及圖23所示，使之鄰接半導體晶片1之空白區域 lb而安裝有電容器3 (引線端子半導體裝置），且在與模 組基板2之半導體晶片丨之空白區域ib相對的表層上形成 電容器3之電源用配線2 c以作爲表層配線2 ^ (但是，亦可 在内層形成以作爲内層配線2 g)。 換句話説，如圖2 2所示，由於係在半導體晶片i之長度 方向的中央附近形成未設置凸塊電極11的空白區域lb， 所以即使不將WPP 1〇之信號線拉出至與模組基板2之晶片 中央邵對應的部位上亦可進行接線，結果，可最靠近wpp 10而安裝電容器3。 藉此，WPP 1〇和電容器3之間的配線長度會變成最短而 可提局動作特性。 f請先閱讀背面之注意事項再填寫本頁} t--------訂--------- 38- 498505 A7
五、發明說明(36 ) 經濟部智慧財產局員工消費合作社印製 另外，如圖23所示，模組基板2，係由核心（c〇re) 2層 之Vcc和Gnd層及單面2層2層之信號線之合計6層的金屬 層所形成，而從連接有WPP 10之凸塊電極的表面層之 斗盤2 d至位址•功能系等的共用配線2 e，係在一層下方 之層上經由連絡窗（via hole ) 2 f而連接，藉此，連接在延 伸於模組基板2之長度方向的内層配線2g上。 又，I/O配線，係連接在介以模組基板2之表層配線2h 而靠近配置的連接端子2a上。因而，藉由經由連絡窗2f 即可迴避電，感之增加。 另外’圖2 3所示之配線中，雖係將vss (Gnd)或v d d從 電容器3延伸於橫方向而形成，但是亦可馬上在核心層上 經由連絡窗2 f而連接。 其次，圖2 4、圖2 5及圖2 6，係顯示實施形態3之記憶 體模組70 0中之WPP 10之凸塊配置之變形例和與之對應 的基板側配線之變形例的配線圖；圖2 7係顯示圖2 5所示 之晶圓處理封裝之凸塊配置和基板侧配線之變形例之另一 變形例者。 另外，圖24、圖25、圖26及圖27中的WPP 1〇，係爲在 複數個WPP 10中可互相共同配線連接wpp 10的位址、功 能、電源極Gn d等之作爲共用電極群的共用凸塊電極群 (共用突起狀端子群）lc、和可獨立配線連接每一 wpp工〇 之I/O等之作爲獨立電極群的獨立凸塊電極群（獨立突起 狀端子群）Id在各自之WPP 10上區分而設的情況。 進而，在WPP 10方面獨立凸塊電極群ld係配置在其封 -39- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） f請先閱讀背面之注意事項再填寫本頁} -裝 € -----訂--------- ^8505 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明(37 ) 裝本體1 3之短邊側的單側端部上，而記憶體模組7 〇 〇之單 面上的8個WPP 10，係將各自之獨立凸塊電極群1 d朝向 模组基板2之連接端子2 a侧而安裝者。 藉此，在模組基板2上，係由表層配線2 h形成用以連接 8個，WPP 1〇之共用凸塊電極群丨c之作爲配線的共用配線 2 e ° 在此，設置較寬的共用凸塊電極群i c之設置間距，亦即 設置較寬的位址系、功能系之凸塊電極1 1之設置間距， 尤其是在與封裝本體13之長度方向呈直角的方向上以貫 穿凸塊電極間而可形成很多配線的方式，在晶片長度方向 上形成較大的設置間距。 * 進而’縮窄獨立凸塊電極群1 d之設置間距，亦即縮窄 I/O系之凸塊電極1 1之設置間距之後配置在封裝本體二 之單側外周上。 ^ 藉此，由於只要利用表層配線2 h即可來忐斗m 、 I j $成共用配線 2 e ’所以可刪減模組基板2的配線層數。 另外，圖24所示之WPP 10中，係利用再配線^，使其 共用凸塊電極群1 c個別.具有規則性，且、 對封裝本體1 3傾 斜配置。 若依據此，則可將用以連接位址、功铱、兩、ε 卷源及G n d等 之共用電極的複數個共用配線2 e相對於封裝本_丨、 度方向而平行形成。 長 結果，就可更加提高模組基板2之配綠念& 亂、、果在度，進而可將 共用配線2 e之距離形成最短。 -40- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁)
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五、發明說明（38 ) ’在WPP 10之凸塊電極1 1的數目相對於晶片尺寸比 权少時，或模組基板2如有源基板等般配線規格很細的基 板時’藉由將表面層和内層之Gnd及Vcc之層的一部分當 作信號層來使用，即可製造4層的模組基板2，並可使用 此以裝配記憶體模組7 0 〇。 此清況’即可從設於連接端子2 a側的凸塊電極1 1連接 I / 〇系之獨立配線2 i ’且以通過晶片彼此之間的方式來形 成用以連接位址、功能、電源及G n d等之共用電極的複數 個共用配線2 e。 又’圖2 5所示之WPP 10中，係利用再配線1 2 (參照圖 22) ’將其共用凸塊電極ic配置成栅狀。此時，如圖22 所示，將再配線1 2當作晶片内部之電源·（jnd分配來使 用，且藉由利用再配線1 2來電連接1個凸塊電極丨j和複數 個接合電極1 a，即可減少凸塊電極i 1之數目（可減低外部 端子數）。 另外，圖2 5所示之基板側配線中，係只利用模組基板2 之表層來接線’且由於凸塊電極1 1之配線係爲頻斜，所 以利用基板側配線之彎曲或傾斜來配線。 又，圖26所示之WPP 10，係比圖25所示之WPP 1〇的凸 塊排列還多少擴大凸塊電極1 1之設置間距而設置者，並 使之在模組基板2上傾斜於其長度方向或短邊方向而排列 者。 藉此，就可使模組基板2側之共用配線2 e處於與封裝本 體1 3之長度方向傾斜的關係，結果，與圖2 4所示之共用 -41 - 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁)
498505 經濟部智慧財產局員工消費合作社印製 A7 ___B7__ 五、發明說明（39 ) 配線2 e相同，可以直線形成共用配線2 e。 又，圖2 7係顯示比圖2 5所示之WPP 1 〇之凸塊排列還多 少擴大凸塊電極1 1之設置間距而設置的另一變形例。此 變形例中，I/O系以外之獨立接腳亦形成從下方拉出的構 成。藉由使之形成位元構成之專用化以減少接聊數，藉 此，形成較大的共用配線2e之間隔，而1/〇接腳和除此以 外的獨立接腳係形成窄距的例子（圖2 7所示之d 1 > d 2 )。 圖2 7所之變形例的效果，由於係擴大共用配線彼此 之間的間隔'，所以可在接腳間拉繞較多的配線。因而，模 組基板2上的配線，由於只要依表層配線211就可共用化， 所以不需要模組基板2之内層配線2 g (參照圖2 3 )。另外， I/O接腳和電源等的獨立接腳雖形成窄距，但是該等由於 不在接腳間拉繞配線，而單獨在下方，亦即在連接端子 2 a上拉出配線，所以亦可成爲窄距。 圖2 7中，在進行D之配線佈局時，接腳間係通過3個表 層配線2h，而在進行E之配線佈局時，接腳間係通過4個 表層配線2 h。 另外，圖24、圖25、圖26及圖27中，由於將模組基板 2上I配線密度提高至極限，所以模組基板2之安裝銲盤 毫不顯示，且將與共用配線2e相正交的開缝狀之光阻開 口部當作虛擬的銲錫連接銲盤。 有關本實施形態3之記憶體模組7 〇 〇的其他構造及記憶 體模組700之製造方法，由於與前述實施形態it記憶體 模組100相同，所以省略了其重覆説明。 〜把 (請先閱讀背面之注意事項再填寫本頁) -裝--------訂----- -42- 經濟部智慧財產局員工消費合作社印製 498505 A7 B7 五、發明說明（40 ) 以上，雖係根據發明之實施形態而具體説明本發明人所 完成的發明，但是本發明並非被限定於前述發明之實施形 態，無庸置疑，亦可在不脱離其要旨範圍内作各種的變 更。 例如，在前述實施形態1、2及3之記憶體模組1 0 0〜7 0 0 中，雖係説明將EEPROM 5當作具有外部引線2 1之引線端 子半導體裝置來使用的情況，但是亦可形成作爲非揮發性 唯讀記憶體的EEPROM 5以作爲與突起狀端子半導體裝置 即WPP 10同樣的構造，並安裝此。 但是，此時，WPP構造之EEPROM 5，並不進行底部填 充之密封，而只在DRAM之WPP 10上進行底部填充。 亦即，WP P構造之EEPROM 5係可自在地從模組基板2 拆除及安裝。 此係在EEPROM 5之製品良率很低，且在進行電性寫入 的時點上發現不良時，可只將EEPROM 5置換成良品所 致。在EEPROM 5的情況，由於晶片尺寸小於DRAM ， 所以加在凸塊電極1 1上的應力小，且即使沒有進行底部 填充亦可獲得充分的可靠度。藉由安裝WPP構造之 EEPROM 5 ，即可比S Ο P型之情況還減少安裝面積，同 時即使在成本方面，亦可以SOP型還便宜。 又，前述實施形態1、2及3中，雖係就在模組基板2之 表裡兩面上安裝有WPP 10之兩面安裝型的記憶體模組加 以説明，但是，前述記憶體模組，亦可爲單面安裝型者。 進而，有關與WPP 10 (突起狀端子半導體裝置）相混裝 -43- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) .- -丨線‘ 五、發明說明(41 ) 的引線端子半導體裝置，並非被限定於TSOR20，亦可爲 TSOP 20以外之Q F P (四邊扁平斜 、、 1 建届干封裝，Quad Flat Package、 (捲帶承載器封裝，TapeCa咖paekage)等的半導 體裝置。 又，則迷實施形態1、2及3中，雖係就突起狀端子半導 體裝置爲WPP 1G之情況加以説明，但是前述突起狀端子 半導《a裝置，若爲具備其外部端子爲凸塊電極Η，且比 半導體晶片i之接合電極la的設置間距還擴大凸塊電極Η 之設置間距'的配線部之半導體裝置的話，則亦可爲其他的 半導體裝置。 ' 、因此，在圖28、圖29及圖30中顯示前述突起狀端子半 導體裝置之WPP 1 〇以外的變形例。 圖28 (a)，（b)，（c)係顯示當作前述突起狀端子半導體 裝置之變形例的C S P (晶片尺寸封裝）3 〇。 另外，CSP 30，係大致與半導體晶片i相同，或是比半 導組w片1還大若干程度的晶片尺寸者，且介有彈性物 (elastomer) 3 1並利用捲帶基板3 2支持半導體晶片2的扇 入（fan in)構造者。 經濟部智慧財產局員工消費合作社印製 再者，當作外邵端子而由銲錫等所構成的複數個凸塊電 極34(突起狀端子）係設在半導體晶片區域内，而電連 接設在捲帶基板3 2上的連接引線3 2 a和半導體晶片j之接 合電極1 a ’且比半導體晶片1之接合電極丨a的設置間距還 擴大6塊氣極3 4之設置間距之作爲配線部的端子間距擴 張配線3 2 b係形成於捲帶基板3 2上。 44- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 498505 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明(42 另外，在半導體晶片1之接合電極la上形成有密封部 33 〇 圖29(a)，（b)係顯示當作前述突起狀端子半導體裝置 之變形例之晶片面朝上搭載方式的B G A (球柵陣列，Ball Grid Array) 40。 另外’ BGA 40，係在BGA基板42上介以晶粒黏著材料 45以面朝上方式固接半導體晶片1者，半導體晶片1之接 合電極la和BGA基板42之基板電極42f係利用由金等所 構成的接合，金屬線4 1而電連接。 再者，當作外部端子而由銲錫等所構成之複數個凸塊電 極44 (突起狀端子）以柵狀排列方式設在bga基板42之背 面側上’同時比半導體晶片1之接合電極1 a的設置間距還 擴大凸塊電極4 4之設置間距之作爲配線部的端子間距擴 張配線42 a係形成於BGA基板42上。 另外，在端子間距擴張配線42 a上，包含有信號配線 42b、GND平坦面（plain) 42c、Vdd平坦面42d及貫穿孔 4 2 e 等。 又，形成有用以樹脂密封半導體晶片i或接合金屬線4 i 等的模子部4 3。 圖3〇(a) ’（b)，（c)係顯示當作前述突起狀端子半導體 装置之變形例之晶片面朝下搭載方式的BGA 50。 另外，BGA 50，係在BGA基板52上介以小型凸塊51以 面朝下方式搭載半導體晶片1的覆晶構造者，半導體晶片 1之接合電極1 a和B G A基板5 2之電極係利用小型&塊5工 (請先閱讀背面之注意事項再填寫本頁) n ·11 n n n n in 一 口’ I ϋ n ·ϋ II ϋ n I I · -45 經濟部智慧財產局員工消費合作社印製 498505 A7 ---------B7_____ 五、發明說明（43 ) 而電連接。 再者’當作外部端子而由銲錫等所構成之凸塊電極54 (突起狀端子）以柵狀排列方式設在B g A基板5 2之背面側 上’同時比半導體晶片1之接合電極1 a (參照圖2 9 )的設 置間距還擴大凸塊電極5 4之設置間距之作爲配線部的端 子間距擴張配線5 2 a (參照圖3 0 ( c ))係形成於B G A基板 52上。 外’半導體晶片1和B 〇· A 5 2之間，即小型凸塊5 1之周 圍係利用底部填充方式予以樹脂密封而形成密封部5 3。 即使在圖28所之CSP30、圖29所示之BGA40及圖30所 不心BGA 50中，由於分別設有比半導體晶片1之接合電極 1 a的設置間距還擴大凸塊電極3 4、4 4、5 4之設置間距之 作爲配線部的端子間距擴張配線3 2 b、4 2 a、5 2 a，所以 將孩等安裝在模組基板2等上時，就可進行迴銲安裝。 【發明之效果】 若簡單説明本發明所揭示之發明中作爲其代表性發明所 獲得的效果的話，則可如以下所述。 (1) ·在記憶體模組中，藉由將突起狀端子半導體裝置安 裝在模組基板上，即可比具有單片處理所形成的半導體晶 片之引線端子半導體裝置還大幅地減少安裝面積。藉此， 只要安裝半導體晶片即可安裝在最少的面積上，結果，可 大幅增加模組容量。 (2) ·藉由安裝WPP以作爲突起端子半導體裝置，由於 可以外部端子之凸塊（bump)電極的設置間距比覆晶安裝 (請先閱讀背面之注意事項再填寫本頁) 」« ϋ— n· —a— m mmmmem it in ^ ^ I ·ϋ Hi·— 1 口 -46-
498505 A7 ------------- 五、發明說明(44 ) 還寬的間距來安裝，所以可加寬模組基板上的配線規格 (尺寸）。藉此’就可實現抑制成本之高密度安裝的記憶體 模組。 (3) ·可利用比TSOP等之SMD零件還短的距離之配線來 連結從半導體晶片之接舍電極至外部端子之Wpp的凸塊 電極。藉此’在記憶體模組中就可做高速化對應，結果， 可實現高速匯流排對應。 (4) ·藉由在記憶體模組中以底部填充方式（under_fill)* 封WPP，吉於晶片全面可更加強固地固接，所以可提高 耐撞擊性。藉此，亦可防止晶片裂開之發生。 (5) ·由於WPP係以底部填充方式密封，且在半導體晶 片。之背面露出的狀態下安裝在模組基板上，同時利用底部 填充密封使半導體晶片之主面全面與模組基板相固接，所 以可降低記憶體模組中的熱阻。結果，可提高記憶體模組 之散熱性，同時可謀求其長壽命化。 (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製

Claims (1)

  1. 498505 第89102969號專利申請案 中文申請專利範圍修正本(90年11月) A B c D 二充 -補 日 0〇 月 ί— /f- 年 cr- 六、申請專利範圍 - 1. 一種記憶體模組，其特徵為：包含有， 突起狀端子半導體裝置，其具備突起狀端子以作為外 部端子，並介以前述突起狀端子而予以安裝，同時設有 比第一半導體晶片之接合電極之設置間距還擴大前述突 起狀端子之設置間距的配線部； 引線端子半導體裝置，其具備外部引線以作為外部端 子，且介以與第二半導體晶片之前述接合電極電連接的 — 前述外部引線而予以安裝；以及 模組基板，用以支持前述突起狀端子半導體裝置和前 述引線端子半導體裝置， 前述突起狀端子半導體裝置和前述引線端子半導體裝 置係同被安裝，以使兩者混裝於前述模組基板上。 2. —種記憶體模組，其特徵為：包含有， 晶片尺寸之突起狀端子半導體裝置，其具備突起狀端 r 子以作為外部端子，並介以前述突起狀端子而予以安 裝，同時設有在第一半導體晶片之區域内比接合電極之 設置間距還擴大前述突起狀端子之設置間距之作為配線 部的再配線； 引線端子半導體裝置，其具備外部引線以作為外部端 子，且介以與第二半導體晶片之前述接合電極電連接的 前述外部引線而予以安裝；以及/ 模組基板，用以支持前述突起狀端子半導體裝置和前 述引線端子半導體裝置， 前述突起狀端子半導體裝置和前述引線端子半導體裝 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） B8 ,年//¾ gg修止 —一'——---—認一— 補充 穴、申請專利範圍 — 置係同時被安裝，以使兩者混裝於前述模組基板上。 3·如申請專利範圍第丨或2項之記憶體模組，其中前述突起 狀端子半導體裝置係安裝有DRAM，而前述引線端子半 導體體裝置係安裝有暫存器及頻率控制機構，且夾住前 逑暫存器及前述頻率控制機構而於其兩側配置有前述突 起狀端子半導體裝置。 4·如申請專利範圍第1或2項之記憶體模組，其中前述突起 狀端子半導體裝置係安裝有Dram及非揮發性唯讀記憶 體，而前述DRAM，係進行該半導體裝置本體和前述模 組基板間的樹脂密封之底部填充而予以安裝，前述非揮 發性唯讀記憶體係安裝成可自在地從前述模組基板取 下。 5·如申請專利範圍第1或2項之記憶體模組，其中組裝於前 述哭起狀端子半導體裝置内的半導體晶片，係為其平面 形狀形成長方形的DRAM ,並設有於前述Dram長度方 向 < 中央附近沒有設置前述突起狀端子的空白區域，使 <鄰接於前述半導體晶片之前述空白區域而安裝電容 器而利述電谷器之電源用配線係形成於相對於前述模 組基板之前述半導體晶片之前述空白區域的表層或 上。 曰 6.如申請專利範圍第卜員之記憶體模組，丨中複數個前述 哭起狀端子半導體裝置係依行列之矩陣配置而予以安 裝，而每一個前述列或前述行之複數個前述突起狀端子 半導體裝置切換對應前述突起狀端子半導體裝置的輸出 -2- 本紙度適;^ t _ 家標準(CNS) A4^(21() x 297公董) --------
    申請專利範圍 A BCD 修# 選擇撼：作ί前述引線端子半導體裝置的記憶體 7 ,係對應前述列或前述行而安裝有複數個。 •如申請專利範圍第2項之記憶體模組，其中複數個前述 大起狀料半導體裝置係依行列之矩陣配置而予以安 ^道:母㈤月述列或前述行之複數個前述突起狀端子 裝置切換對應前述突起狀端子半導體裝置的輸出 連接以作為前述引線端子半導體裝置的記憶體 選擇機構，係對應前述列或前述行而安裝有複數個。 •如申凊專利範圍第i或2項之記憶體模组，其係、使用於並 各：中區分設有可互相共同配線連接前述突起狀端子； 導把裝置之共同火^狀端子群、和獨立配線連接每一前 ^突起狀端子半導體裝置之獨立突起狀端子群的複數個 W述大起狀端子半導體裝置，而將前述獨立突起狀端子 群配置在半導體裝置本體之單側端部上的複數個前述突 走·狀鲕子半導體裝置，係將各自的前述獨立突起狀端子 群j向前述模組基板之作為外部端子的連接端子側安裝 =前述模組基板上，且連接複數個前述突起狀端子半導 體裝置之前述共同突起狀端子群的配線係形成於前述模 組基板上。 9·如申請專利範圍第丨或2項之記憶體模組，其中，在前述 模組基板中，複數個前述突起狀端子半導體裝置係以等 間距間隔並排安裝成一行，且在前述突起狀端子半導體 裝置之近旁安裝有前述引線端子半導體裝置。 10·如申請專利範圍第1或2項之記憶體模組，其中，在前述 本紙張尺度適用中a目家料(CNS) μ規格(·χ撕公爱)'一 ----— - 498505 A8 B8 C8
    模組基板中，複數個前述突起狀端子半導體裝置，係以 2個2個或2列X 2列矩陣配置之4個4個作為一個群 以安裝者。 和年"月％修正f 補充 H.如申請專利範圍第項之記憶體模組，其中在前述模 t基板之作為外部端子的連接端子側上安裝有前述引線 =子半導體裝置，而前述突起狀端子半導體裝置，係進 仃其半導置本ft和前述模組基板間之作為樹脂密封 的底部填充且安裝在與前述模組基&之前述連接端子相 反側上。 12.如申請專利範圍第142項之記憶體模組，其中前述突起 狀端子半導體裝置，係在其半導體裝置本體所相對的2 =外周部或4角隅上’進行前述半導體裝置本體和前述 吴組基板間（作為樹脂密封的底部填充且安裝於並上。 13·^請專利範圍第_項之記憶體模組，其中複數個前 =大起狀端子半導tt裝置係沿著前述模組基板之作為複 ^個外部端子之連接端子的排列方向，以複數個複數個 =而安裝在複數個區域上，在—個區域之複數個前 =起狀端子半導體裝置中制各自之半導體裝置本體 ^ ^ 卞為树知在封的展部填充而排列形 成被封部，且在其兩側形成非安裝部。 14.-種記憶體模組之製造方法，其特徵為：包含有以下之 步驟， 二備其具備突起，端子以作為外部端子，並設有比半 晶片之接合電極之設[間距還擴大前述突起狀端子 -4- 498505 A B c D I 正充 修補 曰 od 六、申請專利範圍 之設置間距之配線部的突起狀端子半導體裝置； 準備其具備與前述半導體晶片之前述接合電極電連接 之作為外部端子的外部引線之引線端子半導體裝置； 將前述突起狀端子半導體裝置和前述引線端子半導體 裝置配置在模組基板上；以及 同時將前述突起狀端子半導體裝置和前述引線端子半 導體裝置進行迴銲作業，以將兩者安裝在前述模組基板 上， 將前述突起狀端子半導體裝置和前述引線端子半導體 裝置混裝於前述模組基板上。 15. —種記憶體模組之製造方法，其特徵為：包含有以下之 步驟， 準備其具備突起狀端子以作為外部端子，並設有在半 導體晶片之區域内比接合電極之設置間距還擴大前述突 起狀端子之設置間距之作為配線部之再配線的晶片尺寸 之突起狀端子半導體裝置； 準備其具備與前述半導體晶片之前述接合電極電連接 之作為外部端子的外部引線之引線端子半導體裝置； 將前述突起狀端子半導體裝置和前述引線端子半導體 裝置配置在模組基板上；以及 、 / 同時將前述突起狀端子半導體裝置和前述引線端子半 導體裝置進行迴銲作業，以將兩者安裝在前述模組基板 上， 將前述突起狀端子半導體裝置和前述引線端子半導體 -5- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 籲 裝 訂 498505
    申請專利範圍 二 μ .备. 侧无 裝置混裝於前述模組基板上。 16.如申SB專利範圍第丨4或丨5項之記憶體模組製造方法， 其中將複數個前述突起狀端子半導體裝置以等間距間隔 安裝在前述模組基板上成—行，並將前述突起狀端子半 導吐裝置《半導體裝置本體和前述模組基板間之作為樹 脂密封的底部填充用樹脂，直線地塗佈在配置成一行的 複數個前述突起狀端子半導體裝置上。 17·如申請專利i 4或i 5項之記憶體模組製造方法， 其中將複數個前述突起狀端子半導體裝置以2始個或2 列X 2列矩陣配置之4個4個為一個群而安裝在前述模組 基板上，且將前述突起狀端子半導體裝置之半導體裝置 ^體和前述模組基板間之作為樹脂密封的底部填充用樹 脂’沿著複數個前述突起狀端子半導體裝置之長邊而塗 佈在其長邊外周上。 18.如申請專利範圍第14或15項之記憶體模組製造方法， 其中將複數個前述突起狀端子半導體裝置以2個2個或2 =X 2列矩降配置之4個4個為—個群而安裝在前述模組 土板上’且將前述突起狀端子半導體裝置之半導體裝置 匕月a和w述挺組基板間（作為樹脂密封的底部填充用樹 脂、’塗佈在與前述群之複數個前述突起狀端子半導體裝 置乏半導體裝置本體相對的外側2 ‘外周上。 19· 一種記憶體模組之製造方法，其特徵為··包▲ 步驟， " ^ 準備其具備突起狀端子以作為外部端+，並設有在半 -6 -巧張尺度適财Μ家料(CNS) χ^ϋ297公着） 498505 A B c D 修止 補充 「、申請專利範圍 導體晶片之區域内比接合電極之設置間距還擴大前述突 起狀端子之設置間距之作為配線部之再配線的晶片尺寸 之突起狀端子半導體裝置； 準備其具備與前述半導體晶片之前述接合電極電連接 之作為外部端子的外部引線之引線端子半導體裝置； 將前述突起狀端子半導體裝置和前述引線端子半導體 裝置配置在模組基板上之後，同時將前述突起狀端子半 導體裝置和前述引線端子半導體裝置進行迴銲作業，以 將兩者安裝在前述板組基板之表裡兩面上，以及 在將前述突起狀端子半導體裝置之半導體裝置本體和 前述模組基板間之作為樹脂密封的底部填充用樹脂，以 單面單面的方式塗佈在前述模組基板之表裡兩面之前述 突起狀端子半導體裝置上之後，一次加熱前述模組基板 之前述表裡兩面以使前述表裡兩面之前述樹脂同時硬 化， 1 將前述突起狀端子半導體裝置和前述引線端子半導體 裝置混裝於前述模組基板上。 20. 如申請專利範圍第8項之記憶體模組，其中前述共用突 起狀端子間之間隔，係配置得比前述獨立突起狀端子間 之間隔大。 21. —種記憶體模組，其特徵為： : 包含有基板和搭載於基板上的複數個半導體裝置，而 前述半導體裝置係混裝搭載有突起狀端子半導體裝置和 引線端子半導體裝置， -7 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐）
    i和年"S Se、七- I 補充 數狀端子半導體裝置，係'包含在其主面具有複 要。銲㈣半導體晶片、和於前述接合料之各個 用以將前述接合銲㈣之間距還^擴大間距的再配 二而在各自之前述配線部的終端上，形成有以間距寬 =述接合銲整間之間距所配置的複數個突起狀端子， 而則逑半導體晶片，係介以前述突起狀端子而搭載於前 述基板上， 、月』述引線％子半導體裝置，係由在其主面具有複數個 接合銲塾的半導體晶片；各自由内側部和外側部所構成 的複數個？1線，分別電連接前述接合銲墊和前述引線之 内側部的金屬線；以及用以密封前述半導體晶片、前述 内側部及前述金屬線的密封體所構成，而前述引線端子 半導體裝置，係介以從前述密封體突出的前述引線之外 側部搭載在前述基板上。 22· —種記憶體模組，其特徵為： 包含有基板和搭載於基板上的複數個半導體裝置，而 削述半導體裝置係混裝搭載有突起狀端子半導體裝置和 引線端子半導體裝置， 前述突起狀端子半導體裝置，係包含於其主面具有複 數個接合銲墊的半導體晶片、和於前述接合銲墊之各個 上用以將前述接合銲墊間之間距還予以擴大間距之作為 配線部的再配線’而在各自之前述再配線的終端上，形 成有以間距寬於前述接合銲塾間之間距所配置，且配置 在如述半導體晶片之主面區域内的複數個突起狀端子， -8- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐）
    A8
    前述半導體晶片 基板上， 係介以 刖逑突起狀端+而搭載於前述 前述引線端子半導體 接合銲墊的半導體晶片 的複數個引線；分別電 内側部的金屬線；以及 内側部及前述金屬線的 半導體裝置，係介以從 側部搭載在前述基板上 23·如申請專利範圍第1，2 前述突起狀端子半導體 封者。 ，各自由内側部和外側部所構成 連接前述接合銲墊和前述引線之 用以密封前述半導體晶片、前述 密封體所構成，而前述引線端子 前述密封體突出的前述引線之外 〇 ，21或22項之記憶體模組，其中 裝置和前述基板間係由樹脂所密 24·如申請專利範圍第21或22項之記憶體模組，其中構成前 述再配線層之絕緣層之膜厚，較前述半導體晶片所具= 之無機絕緣保護膜之膜厚為厚。 25·如申請專利範圍第21或22項之記憶體模組，其中構成前 述再配線層之配線之膜厚，較構成前述半導體晶片之接 合電極之導電體膜之膜厚為厚。 26. 如申請專利範圍第14或15項之記憶體模組之製造方法， 其中於將前述突起狀端子半導體裝置及前述引線端予半 導體裝置配置於模組基板上之工程前，更於前述突起狀 端子半導體裝置及引線端子半導體裝置被配置之領域之 前述模組基板處進行銲煬印刷之工程。 27. —種記憶體模組，其特徵為：包含有 -9- 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐)
    办第1半導體裝置’其具備配置於半導體晶片區域内之 大起狀响子，以做為外部端子，並透過上述突起狀 而安裝； T 、罘2半導體裝置，其具備做為外部端子之外部引線， 並透過與上述半導體晶片之上述接合電極電連接之上述 外部引線而安裝；及 模組基板，其支持上述第丨半導體裝置及上述第2 導體裝置； 上述弟1半導體裝置及上述第2半導體裝置係同被安 裝，兩者混裝於上述模組基板， ，上述第1半導體裝置係安裝有DRAM，上述第2半 導體裝置係安裝有EEPROM。 28· —種記憶體模組，其特徵為：包含有 +第1半導體裝置，其具備配置於半導體晶片區域内之 突起狀端+，以做為外部^子，1透過上述突起狀端子 而安裝； 、第2半導祖裝置，其具備做為外部端子之外部引線， 並透過與上述半導體晶片之上述接合電極電連接之上述 外部引線而安裝；及 模組基板，其支持上述第丨半導體裝置及上述第2半 導體裝置； / / 上述第1半導體裝置及上述第2半導體裝置係同被安 裝’兩者混裝於上述模組基板， 上述第1半導體裝置係安裝有DRAM，上述第2半 -10- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 498505 .¾. u 申請專利範圍 導體裝置係安裝有暫存器。 29. —種記憶體模組，其特徵為： 係基板及安裝於其上之多數個半導體裝置，上述半導 姐裝置上混裝有第1半導體裝置及第2半導體裝置， 上述第1半導體裝置形成有具有主面之半導體晶片， ^己置於上述半導體晶片之主面區域内之多數個突起狀 领子上述半導體晶片係透過上述突起狀端子安裝於 述基板， 上 上述第2半導體裝置包括··於主面具有多數個接合婷 塾《半導體晶片、各自包含内部及外部之多數個引線、 分別電連接上述接合銲#及上述引線内部之金屬線、密 封上述半導體晶片、上述内部及上述金屬線之密封體； 上述第2半導體裝置透過自上述密封體突出之上述^線 之外部而安裝於上述基板， 上述第1半導體裝置係安裝有dram，上述第2半 導體裝置係安裝有E E P R ο μ。 30· —種記憶體模組，其特徵為： 係基板及安裝於其上之多數個半導體裝置，上述半導 體裝置上混裝有第1半導體裝置及第2半導體裝置， 上述第1半導體裝置形成有具有主面之半導體晶片， 及配置於上述半導體晶片之主面區/域内之多數個突起狀 端子’上述半導體晶片係透過上述突起狀端子安裝於上 述基板， 上述第2半導體裝置包括：於主面具有多數個接合缚 -11 本紙張尺度適用中國國家標準(CNS) Α4規格(210X297公釐） %年"月？曰^上二'
    申請專利範圍 片、各自包含内部及外部之多數個引線、 :1包連接上述接合銲塾及上述引線内部之金屬線、密 ’上j半導體晶片、上述内部及上述金屬線之密封體； 上述第2半導體裝置透過自上述密封體突出之上述引線 <外部而安裝於上述基板， 、上述第1半導體裝置係安裝有dram，上述第2半 導體裝置係安裝有暫存器。 31·如申請專，範圍第27至30項中任_項之記憶體模組， 其中上述第1半導體裝置與上述基板間係以樹脂密封。 31如申請專利範圍第2 7至3 〇項中任一項之記憶體模組， 其中安裝於上述基板之第1半導體裝置其上方面露出上 述半導體晶片之背面。 33·申請專利範圍第1項或第2項之記憶體模組，其中上述 突起狀端子半導體裝置係安裝有DRAM，上述引線端 子半導體裝置係安裝有EEPROM。 ' 34·申請專利範圍第2 1項或第2 2項之記憶體模組，其中上 述突起狀端子半導體裝置係安裝有DRAM，上述引線 端子半導體裝置係安裝有EEPROM。 -12-
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