KR20070116013A - 적층형 반도체 장치 및 그 제조 방법 - Google Patents

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마사노리 오노데라
고우이치 메구로
주니치 가사이
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스펜션 엘엘씨
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Abstract

본 발명은 기판(4) 상에 반도체 소자(1)와, 반도체 소자(1)를 밀봉하는 제 1 밀봉 수지(12)와, 제 1 밀봉 수지(12) 상에 배치된 칩(9)과, 제 1 밀봉 수지(12)에 밀봉된 반도체 소자(1)와 칩(9)을 밀봉하는 제 2 밀봉 수지(13)를 가지는 구성으로 되어 있다. 이러한 패키지 구조의 경우, 칩(9)과 기판(4) 사이에 땜납 범프 등의 외부 접속 단자가 존재하지 않기 때문에, 제 2 밀봉 수지(13)로 밀봉를 용이하게 실시할 수 있다. 또한, 제 1 밀봉 수지(12) 상에 칩(9)이 직접 배치되어 있으므로, 열의 전달 경로가 종래보다 넓고, 와이어 본딩에 의한 배선을 안정적으로 실현할 수 있다.
기판, 반도체 소자, 칩, 밀봉 수지

Description

적층형 반도체 장치 및 그 제조 방법{STACKED TYPE SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING SAME}
본 발명은 복수의 반도체 장치를 하나의 패키지에 내장시킨 적층형의 반도체 장치 및 그 제조 방법에 관한 것이다.
최근, 이동 전화기와 같은 휴대형 전자기기나, IC 메모리 카드와 같은 비휘발성 기억 매체 등은 더 소형화되고 있어서, 이들 기기나 매체의 부품 수의 감소 및 부품의 소형화가 요구되고 있다.
따라서, 이들 기기를 구성하는 부품 중 주요 부품인 반도체 소자를 효율적으로 패키지(package)하는 기술의 개발이 요구되고 있다.
그러한 요구를 만족하는 패키지로서 반도체 소자와 같은 정도의 크기의 패키지인 칩 스케일 패키지(Chip Scale Packages, CSP)나 복수의 반도체 소자를 하나의 패키지 내에 수용한 다중 칩 패키지(Multi-Chip Packages, MCP), 그리고 패키지 온 패키지(Package-on-Packages, PoP)로 대표되는 복수의 패키지를 하나의 패키지로 한 적층형 패키지가 알려져 있다. 도 1에 다중 칩 패키지(MCP)의 구조를 나타내고, 도 2에 패키지 온 패키지(PoP)의 구조를 나타낸다. 패키지 온 패키지(PoP)에서는 도 2에 나타내는 바와 같이, 아래 패키지와 윗 패키지가 땜납 볼(solder balls)을 사이에 두고 전기적으로 접속되어 있고, 아래 패키지의 수지 밀봉부(resin sealing portion)는 금속을 사용한 몰드 성형에 의하여 형성되어 있다.
복수의 반도체 소자(베어 칩(bare chip))를 하나의 패키지로 하고자 하는 경우에, 웨이퍼 내에 완성되는 반도체 소자의 수율을 생각하면, 복수의 칩이 직접 적층되어 일체화되는 MCP보다 복수의 패키지를 일체화시키는 복합형 패키지가 수율의 면에서 유리하다. 왜냐하면, 전자는 불량 칩이 한 개라도 존재하면 패키지 전체가 불량이 되어, 우량 칩을 재이용하는 것이 불가능하게 되는 반면에, 후자에서는 우량 패키지만을 조합하여 패키지화할 수 있기 때문이다.
특허 문헌 1에는 복합형 패키지의 한 형태로서 패키지 중에 패키지를 내장시킨 패키지 인 패키지(Package-in-Package, PiP) 구조의 반도체 장치가 제안되어 있다. 이는 도 3에 나타내는 바와 같이 시험 공정을 거쳐 우량품으로 판정된 땜납 볼(6)이 부착된 패키지(내장 반도체 장치(10))를 패키지에 내장시킨 것으로, 내장 패키지 위에 칩(9)이 탑재되고, 중계 기판(4)과 와이어(3)로 접합되어 있는 구성이다.
특허 문헌 1: 일본 공개 특허 공보 제2003-282814호.
그러나, 땜납 범프 부착 패키지를 패키지에 내장시키는 경우, 아래와 같은 제조상의 문제점이 발생한다. 첫 번째 문제점으로서 반도체 장치에 내장되어 있는 반도체 장치는 기판 위에서는 땜납 범프를 통하여 실장되어 있다. 이 경우, 반도체 장치와 기판의 틈이 수십 미크론 정도로 좁기 때문에, 밀봉 공정 시에 이 틈에 밀봉 수지를 충전하면 충전되지 않는 부분이나 보이드(void)가 발생하기 쉬워진다. 미리 다른 수지(언더필 물질(underfill material))를 틈에 공급하는 것도 가능하지만, 전체적으로 저비용으로 안정된 품질을 확보하는 것이 어려워진다.
두 번째 문제점으로서 기판으로부터 반도체 장치로 전달되는 주요한 열 전도 경로가 틈의 땜납 범프에 한정된다. 특히, 기판과 내장 패키지 상의 와이어 접속 패드의 거리가 커지면, 기판으로부터의 열이 패드까지 전해지기 어려워져서, 와이어 본딩을 위하여 필요한 온도를 확보하기가 어려워진다. 또한, 2개의 반도체 소자 각각에 중계 기판을 설치하여 와이어 본딩하는 구성에서는 패키지 전체를 얇게 하는 것이 어렵다.
본 발명은 상기 사정을 감안하여 이루어진 것으로서, 저비용으로 안정된 품질의 적층형 반도체 장치 및 그 제조 방법을 제공하는 것을 목적으로 한다.
이러한 목적을 달성하기 위하여, 본 발명의 적층형 반도체 장치는 기판 상에 탑재된 반도체 소자와, 상기 반도체 소자를 밀봉하는 제 1 밀봉 수지와, 상기 제 1 밀봉 수지 상에 배치된 내장 반도체 장치와, 상기 기판 상에 형성되고, 상기 제 1 밀봉 수지에 밀봉된 상기 반도체 소자와 상기 내장 반도체 장치를 밀봉하는 제 2 밀봉 수지를 포함하고, 상기 반도체 소자와 상기 내장 반도체 장치는 본딩 와이어에 의하여 상기 기판에 전기적으로 접속된 구성을 구비하고 있다. 이러한 패키지 구조의 경우, 내장 반도체 장치와 기판 사이에는 땜납 범프 등의 외부 접속 단자가 존재하지 않기 때문에, 제 2 밀봉 수지로 밀봉를 용이하게 실시할 수 있다. 또한, 제 1 밀봉 수지 상에 내장 반도체 장치가 직접 배치되어 있으므로, 열의 전달 경로가 종래보다 넓고, 와이어 본딩에 의한 배선이 안정적으로 실현될 수 있다.
상기 구성의 적층형 반도체 장치에 있어서, 상기 내장 반도체 장치는 상기 제 1 밀봉 수지의 등정면(登頂面) 상에 배치되고, 상기 등정면의 면적과 동등 또는 작은 면적을 가지고 있으면 좋다. 내장 반도체 장치의 면적이 그 아래의 제 1 밀봉 수지의 등정면의 면적과 동등하거나 또는 작기 때문에, 제 1 밀봉 수지로부터의 열이 전해지기 쉽고, 와이어 본딩을 용이하게 실시할 수 있다.
상기 구성의 적층형 반도체 장치에 있어서, 상기 내장 반도체 장치는 반도체 소자 또는 상기 반도체 소자를 패키징한 패키지이면 좋다. 내장 반도체 장치로서 반도체 소자나 중계 기판을 가지지 않는 반도체 장치를 사용함으로써, 사용된 기판의 수를 줄이고, 패키지 비용의 저감화에 기여할 수 있다.
상기 구성의 적층형 반도체 장치에 있어서, 상기 내장 반도체 장치는 평탄한 형상의 전극을 그 윗면에 구비하고, 상기 본딩 와이어는 상기 전극에 접속되어 있으면 좋다. 내장 반도체 장치에 평탄한 전극을 갖게 함으로써, 제 1 밀봉 수지 상의 내장 반도체 장치와 기판과의 본딩 와이어에 의한 접속이 용이하게 된다. 또한, 이 전극이 제 1 밀봉 수지의 바로 위쪽에 위치하고 있기 때문에, 와이어 본딩 조건, 특히 하중이나 온도 조건의 허용 범위가 넓어진다는 이점이 있다.
상기 구성의 적층형 반도체 장치에 있어서, 상기 내장 반도체 장치의 전극은 그 표층이 알루미늄, 팔라듐, 주석 중 어느 하나를 재료로서 포함하면 좋다. 내장 반도체 장치의 전극의 표층이 알루미늄, 팔라듐, 주석 중 어느 하나를 재료로서 포함하고 있으므로, 기판과 내장 반도체 장치와의 전기적인 접속을 와이어 본딩으로 할 수 있다.
상기 구성의 적층형 반도체 장치에 있어서, 상기 제 1 밀봉 수지와 상기 내장 반도체 장치는 페이스트(paste) 또는 필름 형태의 도전성 접착제에 의하여 접합되어 있으면 좋다. 접착제로 도전성 재료를 사용함으로써, 내장 반도체 장치의 온도를 올리기가 용이하고, 와이어 본딩 시의 접합 불량 등의 발생을 방지할 수 있다. 특히, 필름 형태의 접착제를 사용함으로써, 반도체 장치의 평행도를 최대한 확보할 수 있다.
상기 구성의 적층형 반도체 장치에 있어서, 상기 내장 반도체 장치는 재배치 배선층을 구비하고 있으면 좋다. 재배치 배선에 의하여 접속을 함으로써, 와이어 본딩이 용이하게 된다.
본 발명의 적층형 반도체 장치의 제조 방법은 기판 상에 반도체 소자를 탑재하고, 상기 기판과 상기 반도체 소자를 와이어로 전기적으로 접속하는 단계와, 상기 반도체 소자를 제 1 밀봉 수지로 밀봉하는 단계와, 상기 제 1 밀봉 수지의 등정면에 내장 반도체 장치를 탑재하는 단계와, 상기 기판과 상기 내장 반도체 장치를 와이어로 전기적으로 접속하는 단계와, 상기 기판 상에 제 2 밀봉 수지로, 상기 내장 반도체 장치와 상기 반도체 소자를 밀봉하는 단계를 가지고 있다. 이러한 패키지 구조의 경우, 내장 반도체 장치와 기판 사이에는 땜납 범프 등의 외부 접속 단자가 존재하지 않기 때문에 제 2 밀봉 수지에서의 밀봉를 용이하게 실시할 수 있다. 또한, 제 1 밀봉 수지 상에 내장 반도체 장치가 직접 배치되어 있으므로, 열의 전달 경로가 종래보다 넓고, 와이어 본딩에 의한 배선이 안정적으로 실현될 수 있다. 또한, 내장 반도체 장치의 면적이 그 아래의 제 1 밀봉 수지의 등정면의 면적과 동등 또는 작기 때문에, 제 1 밀봉 수지로부터의 열이 전해지기 쉽고, 와이어 본딩을 용이하게 실시할 수 있다.
발명의 효과
본 발명은 저비용으로 안정된 품질의 적층형 반도체 장치 및 그 제조 방법을 제공할 수 있다.
도 1은 종래의 적층형 반도체 장치의 구성을 나타내는 단면도이고, 다중 칩 패키지(MCP)의 구성을 나타내는 도면이다.
도 2는 종래의 적층형 반도체 장치의 구성을 나타내는 단면도이고, 패키지 온 패키지(PoP)의 구성을 나타내는 도면이다.
도 3은 종래의 적층형 반도체 장치의 구성을 나타내는 단면도이고, 패키지 인 패키지(PiP)의 구성을 나타내는 도면이다.
도 4는 본 발명의 제 1 실시예인 내장 반도체 장치가 반도체 소자의 적층형 반도체 장치의 구조를 나타내는 단면도이다.
도 5는 도 4에 나타내는 제 1 실시예의 변형예를 나타내는 도면이다.
도 6은 도 4에 나타내는 적층형 반도체 장치의 제조 순서를 나타내는 흐름도 이다.
도 7은 도 4에 나타내는 적층형 반도체 장치의 제조 과정에서의 구조를 나타내는 도면이다.
도 8은 본 발명의 제 2 실시예인 내장 반도체 소자가 반도체 소자로 구성되고, 밀봉 수지를 금형 성형한 적층형 반도체 장치의 구조를 나타내는 도면이다.
도 9는 본 발명의 제 3 실시예인 내장 반도체 소자가 반도체 소자로 구성되고, 와이어가 역 본딩법에 의하여 이루어진 적층형 반도체 장치의 구성을 나타내는 도면이다.
도 1O은 본 발명의 제 4 실시예인 내장 반도체 장치가 2개 적층된 반도체 소자에 의하여 구성된 적층형 반도체 장치의 구성을 나타내는 도면이다.
도 11은 본 발명의 제 5 실시예인 내장 반도체 장치가 수지 밀봉형 패키지인 적층형 반도체 장치의 구성을 나타내는 도면이다.
도 12는 본 발명의 제 6 실시예인 내장 반도체 장치가 밀봉 수지형 패키지로 구성되고, 밀봉 수지가 금형 성형된 적층형 반도체 장치의 구성을 나타내는 도면이다.
도 13은 본 발명의 제 7 실시예인 내장 반도체 장치가 수지 밀봉형 패키지로 구성되고, 와이어가 역 본딩법에 따라 설치된 적층형 반도체 장치의 구성을 나타내는 도면이다.
도 14는 본 발명의 제 8 실시예인 내장 반도체 장치가 웨이퍼 레벨 CSP인 적층형 반도체 장치의 구성을 나타내는 도면이다.
다음으로, 첨부 도면을 참조하여 본 발명을 실시하기 위한 최선의 형태에 대하여 설명한다.
실시예 1
먼저, 도 4를 참조하여 본 발명의 제 1 실시예의 구성에 대하여 설명한다. 도 4에 나타나는 제 1 실시예는 내장 반도체 장치로서 반도체 소자를 내장한 볼 그리드 어레이형의 적층형 반도체 장치이다. 패키지 내에는 아래쪽 패키지(20)와 내장 반도체 장치로서의 칩(9)이 적층되어 있다. 아래 쪽 패키지(20)는 기판(4) 상에 탑재된 반도체 소자(1)가 제 1 밀봉 수지(12)로 밀봉되어 있다. 이 제 1 밀봉 수지(12) 상에 도전성 접착제(14)에 의하여 칩(9)이 접합되어 있다. 또한, 반도체 소자(1)는 다이 부착 부재(5)를 사이에 끼운 상태로 기판(4) 위에 올려지고, 기판(4) 위의 전극(19)과 와이어로 접속되어 있다.
아래쪽 패키지(20)는 금형 성형으로 사다리꼴 모양으로 성형되어 있다. 즉, 기판(4)과 평행한 절단면의 면적이 기판(4)으로부터 멀어짐에 따라 작아지고 있다. 이 사다리꼴 모양의 제 1 밀봉 수지(12) 상에 칩(9)이 적재되어 있다. 칩(9)의 면적은 제 1 밀봉 수지(12)의 등정면의 면적과 동등 또는 작은 면적으로 되어 있다. 도 5에 칩(9)의 면적이 제 1 밀봉 수지(12)의 면적보다 작은 경우를 나타낸다. 칩(9)의 면적이 그 아래의 제 1 밀봉 수지(12)의 등정면의 면적과 동등 또는 작기 때문에, 제 1 밀봉 수지(12)로부터의 열이 전해지기 쉽고, 칩(9)과 기판(4)을 접속하는 와이어의 본딩을 비교적 용이하게 실시하는 것이 가능하게 된다.
제 1 밀봉 수지(12)와 칩(9)은 도전성 접착제(14)에 의하여 접착되어 있다. 이 도전성 접착제(14)는 페이스트 또는 필름의 형태를 가지는 도전성 재료로 이루어진다. 접착제에 도전성 재료를 사용함으로써, 칩(9)의 온도를 올리기가 용이하게 되고, 와이어 본딩 시의 접합 불량 등의 발생을 방지할 수 있다. 이 도전성 재료로서는 은 페이스트 등의 에폭시계 접착제나 실리콘계 접착제 등을 들 수 있다. 특히, 제 1 밀봉 수지(12) 상에서 칩(9)이나 패키지를 복수 개 적층시키는 경우에는 각각의 칩(9) 또는 패키지의 평행도를 최대로 확보하기 위하여 필름상 접착제를 사용하는 것이 바람직하다.
이와 같이, 제 1 밀봉 수지(12) 상에 칩(9)을 탑재하는 경우, 전극 패드(11)에는 알루미늄이 일반적으로 사용된다.
또한, 전극 패드(11)가 제 1 밀봉 수지(12)의 바로 위쪽에 위치하고 있기 때문에, 와이어 본딩 조건, 특히 하중이나 온도 조건의 허용 범위가 넓어지는 이점이 있다.
아래쪽 패키지(20)와 칩(9)을 적층한 반도체 장치는 제 2 밀봉 수지(13)에 의하여 밀봉되어 있다. 기판(4)의 뒷면 쪽에는 땜납 볼(6)이 형성되어 있다. 도 4에 나타내는 적층형 반도체 장치는 수지 성형을 대판(大版) 성형에 의하여 실시하고 있다. 즉, 아래쪽 패키지(20)와 칩(9)을 적층한 반도체 장치를 기판(4) 상에 복수 배치하고, 기판(4)과 반도체 장치를 전기적으로 접속한 후에 이들을 한꺼번에 몰드 성형하고, 마지막으로 이것을 개개의 조각으로 절단하였다.
이러한 패키지 구조의 경우, 내장 반도체 장치로서의 칩(9)과 기판(4) 사이에 땜납 볼 등의 외부 접속 단자의 틈이 존재하지 않기 때문에 제 2 밀봉 수지(13)로 비교적 용이하게 성형할 수 있다. 또한, 제 1 밀봉 수지(12)와 내장 반도체 장치로서의 칩(9)이 직접 부착된 형태로 접합되어 있으므로, 열의 전달 경로가 종래 보다 넓고, 와이어 본딩을 안정적으로 실시할 수 있다. 또한, 아래쪽의 반도체 소자(1)와 위쪽의 반도체 소자(9)는 공통의 중계 기판(4)에 대하여 와이어 본딩되기 때문에, 패키지 전체의 높이를 낮게 할 수 있다.
여기서, 도 6, 도 7을 참조하여 상기 적층형 반도체 장치의 제조 순서를 설명한다. 도 6에는 제조 순서의 흐름도가 도시되고, 도 7에는 제조 단계에서의 구성이 도시되어 있다. 먼저, 아래쪽 패키지(20)를 제조한다(단계 S1). 기판(4) 상에 반도체 소자(1)를 탑재하고, 기판(4)과 반도체 소자(1)와의 전기적 접속을 와이어 본딩에 의하여 하고, 제 1 밀봉 수지(12)에 의하여 반도체 소자(1)를 밀봉한다. 도 7(A)에 아래쪽 패키지(20)를 나타낸다.
다음으로, 제 1 밀봉 수지(12) 상에 도전성 접착제(14)를 도포하고(단계 S2), 제 1 밀봉 수지(12) 상에 칩(9)을 탑재한다(단계 S3). 칩(9)의 면적은 제 1 밀봉 수지(12)의 등정면의 면적과 동등 또는 작은 면적으로 되어 있다. 이 칩(9)과 기판(4)과의 접속을 와이어 본딩에 의하여 실시한다(단계 S3). 도 7(B)에는 도전성 접착제를 제 1 밀봉 수지(12) 상에 도포한 상태를 나타내고, 도 7(C)에는 칩(9)을 제 1 밀봉 수지(12) 상에 탑재하고, 와이어 본딩을 실시한 상태가 도시되어 있다.
다음으로, 제 1 밀봉 수지(12)에 의하여 밀봉된 반도체 소자(1)와, 칩(9)을 제 2 밀봉 수지(13)에 의하여 밀봉하고(단계 S4), 기판(4)의 뒷면 쪽에 외부 접속용 땜납 볼(6)을 접속한다. 도 7(D)에 이러한 상태를 나타낸다. 마지막으로, 복수 개를 한꺼번에 몰드 성형한 적층형 반도체 장치를 개개의 조각으로 절단하여(단계S5), 도 7(E)에 나타내는 적층형 반도체 장치가 완성된다.
실시예 2
제 2 실시예의 적층형 반도체 장치의 구성을 도 8에 나타나는 제 2 실시예의 적층형 반도체 장치는 내장 반도체 소자로서 반도체 소자를 사용하여 제 2 밀봉 수지(13)를 금형 성형한 적층형 반도체 장치이다. 이러한 구조의 적층형 반도체 장치로도 전술한 제 1 실시예와 같은 효과를 얻을 수 있다.
실시예 3
제 3 실시예의 적층형 반도체 장치의 구성을 도 9에 나타낸다. 도 9에 나타나는 제 3 실시예의 적층형 반도체 장치는 내장 반도체 소자로서 반도체 소자를 사용하고, 칩(9)의 전극 패드(11)와 기판(4) 위의 전극(19)을 접속하는 와이어(15)를 역 본딩에 의하여 접속한 적층형 반도체 장치이다. 역 본딩은 퍼스트 본딩과 세컨드 본딩을 반대로 실시하는 본딩 방법이며, 퍼스트 본딩은 기판(4)측에, 세컨드 본 딩은 칩(9)측에 실시된다. 와이어(15)가 기판(4)에 거의 평행이 되도록 배선할 수 있으므로, 패키지 자체의 높이를 낮게 할 수 있다.
실시예 4
제 4 실시예의 적층형 반도체 장치의 구성을 도 10에 나타낸다. 도 10에 나타나는 제 4 실시예의 적층형 반도체 장치는 내장 반도체 장치가 2개 적층된 반도체 소자에 의하여 구성된 적층형 반도체 장치이다. 도 10에 나타내는 바와 같이, 하형(下型) 패키지(10) 상에 제 1 칩(16)과 제 2 칩(17)을 적층하고 있다. 제 1 칩(16)과 제 2 칩(17)과의 접속도 도전성 접착제(14)에 의하여 접착되어 있다. 이러한 구조의 적층형 반도체 장치이어도 상기 제 1 실시예와 같은 효과를 얻을 수 있다.
실시예 5
제 5 실시예의 적층형 반도체 장치의 구성을 도 11에 나타낸다. 도 11에 나타나는 제 5 실시예의 적층형 반도체 장치는 내장 반도체 장치가 수지 밀봉형 패키지인 적층형 반도체 장치이다. 위쪽 패키지(18)도 기판(4) 상에 반도체 소자(1)를 배치한 것을 제 1 밀봉 수지(12)로 밀봉한 구성을 구비하고 있다. 아래쪽 패키지(20)의 제 1 밀봉 수지(12)와, 위쪽 패키지(18)의 제 1 밀봉 수지(12)를 대향하도록 서로 마주 보게 하여 도전성 접착제(14)로 접합하고 있다. 아래쪽 패키지(20)와 위쪽 패키지(18)의 밀봉 수지형 패키지는 윗면에 전극을 가지는 모든 구조의 패키지를 사용할 수 있다. 다만, 패키지를 소형화하기 위하여는 칩 사이즈 패키지가 바람직하다. 이와 같이 칩(9)이나 중계 기판을 가지지 않는 패키지를 사용함으로써, 종래와 비교하여 사용된 기판의 수를 줄일 수 있고, 패키지 비용의 저감화에 기여할 수 있다.
아래쪽 패키지(2O) 상에 패키지를 탑재하는 경우에는 전극 패드(11)는 도금에 의하여 형성되어 있는 것이 바람직하다. 이러한 경우, 금, 팔라듐, 주석(땜납)이 널리 채용되는 재료이다. 또한, 전극 패드(11)의 층 구성으로서는, 예를 들면 동이나 니켈 등의 도금층과 조합한 복수층 구성이어도 좋다. 또한, BGA나 칩 사이즈 패키지(CSP)를 아래쪽 패키지(20) 상에 설치하는 경우에는 땜납 볼 등과 같은 평탄한 형상을 손상시키는 외부 전극 등을 설치하는 것이 아니라, 평탄한 형상의 전극 패드(11)가 윗면이 되도록 배치함으로써, 기판(4)과 전극 패드(11)와의 와이 어 본딩이 가능하게 된다.
실시예 6
제 6 실시예의 적층형 반도체 장치의 구성을 도 12에 나타낸다. 도 12에 나타나는 제 6 실시예의 적층형 반도체 장치는 위쪽 패키지(18)와, 기판(4)을 접속하는 와이어(15)를 역 본딩으로 형성한 것이다. 이러한 구성의 적층형 반도체 장치이어도 전술한 실시예와 같은 효과를 얻을 수 있다.
실시예 7
제 7 실시예의 적층형 반도체 장치의 구성을 도 13에 나타낸다. 도 13에 나타나는 제 7 실시예의 적층형 반도체 장치는 실시예 5에 있어서의 제 2 밀봉 수지(13)가 금형 성형에 의하여 사다리꼴 모양으로 형성된 적층형 반도체 장치이다.
실시예 8
제 8 실시예의 적층형 반도체 장치의 구성을 도 14에 나타낸다. 도 14에 나타나는 제 8 실시예의 적층형 반도체 장치는 위쪽 패키지(18)에 재배치 배선층(21)을 구비하고 있다. 위쪽 패키지(18)는, 예를 들면 웨이퍼 레벨(CSP)이며, 칩 표면쪽은 폴리이미드의 절연층에 의하여 밀봉되고, 같은 면쪽에 외부 전극을 가지고 있다. 재배치 배선층(21)은 이 절연층(제 1 밀봉 수지) 상으로 형성되어 있다. 재배치 배선층(21)은 동 도금으로 이루어지는 기둥의 윗면에 니켈과 팔라듐의 금속막이 적층되어 있다. 이러한 재배치 배선층(21)을 구비함으로써, 위쪽 패키지(13)의 외부 전극의 위치를 재배치시키고, 평탄한 전극 패드를 설치함으로써, 와이어 본딩에 의한 접속이 보다 용이하게 된다.
상기 실시예는 본 발명의 매우 적합한 실시예이다. 다만, 이에 한정되지 않고, 본 발명의 요지를 일탈하지 않는 범위 내에서 여러 가지 변형 실시 가능하다.

Claims (8)

  1. 기판 상에 탑재된 반도체 소자와;
    상기 반도체 소자를 밀봉하는 제 1 밀봉 수지와;
    상기 제 1 밀봉 수지 위에 배치된 내장 반도체 장치와; 그리고
    상기 기판 위에 형성되어, 상기 제 1 밀봉 수지에 밀봉된 상기 반도체 소자와 상기 내장 반도체 장치를 밀봉하는 제 2 밀봉 수지를 포함하여 구성되며,
    여기서, 상기 반도체 소자와 상기 내장 반도체 장치는 본딩 와이어에 의하여 상기 기판에 전기적으로 접속되어 있는 것을 특징으로 하는 적층형 반도체 장치.
  2. 제 1 항에 있어서,
    상기 내장 반도체 장치는 상기 제 1 밀봉 수지의 등정면(登頂面) 상에 배치되고, 상기 등정면의 면적과 동등 또는 작은 면적을 가지고 있는 것을 특징으로 하는 적층형 반도체 장치.
  3. 제 1 항에 있어서,
    상기 내장 반도체 장치는 반도체 소자 또는 상기 반도체 소자를 패키지한 패키지인 것을 특징으로 하는 적층형 반도체 장치.
  4. 제 1 항에 있어서,
    상기 내장 반도체 장치는 평탄한 형상의 전극을 그 윗면에 구비하고, 상기 본딩 와이어는 상기 전극에 접속되어 있는 것을 특징으로 하는 적층형 반도체 장치.
  5. 제 4 항에 있어서,
    상기 내장 반도체 장치의 전극은 그 표층이 알루미늄, 팔라듐, 주석 중 어느 하나를 재료로서 포함하는 것을 특징으로 하는 적층형 반도체 장치.
  6. 제 1 항에 있어서,
    상기 제 1 밀봉 수지와, 상기 내장 반도체 장치는 페이스트 또는 필름 형태를 가지는 도전성 접착제에 의하여 접합되어 있는 것을 특징으로 하는 적층형 반도체 장치.
  7. 제 1 항에 있어서,
    상기 내장 반도체 장치는 재배치 배선층을 구비하고 있는 것을 특징으로 하는 적층형 반도체 장치.
  8. 기판 상에 반도체 소자를 탑재하고, 상기 기판과 상기 반도체 소자를 와이어로 전기적으로 접속하는 단계와;
    상기 반도체 소자를 제 1 밀봉 수지로 밀봉하는 단계와;
    상기 제 1 밀봉 수지의 등정면에 내장 반도체 장치를 탑재하는 단계와;
    상기 기판과 상기 내장 반도체 장치를 와이어로 전기적으로 접속하는 단계와; 그리고
    상기 기판 상에 제 2 밀봉 수지로, 상기 내장 반도체 장치와 상기 반도체 소자를 밀봉하는 단계를 포함하는 것을 특징으로 하는 적층형 반도체 장치의 제조 방법.
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