TW498332B - Semiconductor device - Google Patents
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Description
B7 五、發明說明（1 ) 〔技術領域〕 本發明係爲關於記憶電路及半導體記憶裝置 〔先行技術〕 現在’列舉 D R A M(Dynamic Random Access Memory )及快閃記憶體，作爲代表性的大容量半導體記憶裝置。 今後爲了促使更微細化，達到成本降低或高性能化，而分 別對此解決課題。關於D R A Μ的微細化，由於現在的 D R A Μ採用1電晶體1電容器的格構造，所以其對策爲 所產生之容量部的構造。更具體上，例如對基板積層容量 部，其對策爲所諝的堆疊構造。 關於快閃記憶體，現在其課題爲針對微細化及記憶保 持時間的壽命促使兩者並存之課題。現狀則是以此爲背景 設計此兩者。即是快閃記憶體，具有寫入時穿孔效應所造 成之7才一 ? · / (FN)電流或是因過熱電 中之動作原理。因此，由於此電流而 數受到限制。另外爲了保持記憶，而 因而，如上述具有微細化及記憶保持 者並存之課題。進而，快閃記憶體， 於寫入及記憶保持，對促使寫入速度 並存也會有困難點。因此由於快閃記 ，所以現狀則是無法提高寫入速度。
V
Planar Localised Electron Device ), 半導體記憶體的問題之記憶體構造。 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐）
請 先 閱 讀 背 S 項 再 填 頁 經濟部智慧財產局員工消費合作社印製 子而電流流到氧化膜 劣化氧化膜，_寫入次 無法削減氧化膜厚。 時間的壽命促使其兩 由於將相同氧化膜用 及記憶的保持間兩者 憶體爲不揮發記憶體 提案P L E D ( 作爲解決現在大容量 -4- 498332 A7 B7 五、發明說明（2 )· 此提案例如在關於1 9 9 8年的VL S I技術之論叢中的 報告或是日本專利公報特開平1 0 - 2 0 0 0 0 1號等被 發現。在此論叢中之例，具體上爲K. Nakazato et- al.，'
I PLED-Planar Localised Electron Devices，" IEDM Tech. Dig .,pp. 179- 1 82 . 1997、H· Mizuta et al·，''Normally-off PLED (planar Localised Electron Device) for non-volatile memory，" Symposium on VLSI Technology Tech· Dig. 1998 〇 以上所列舉之文獻，將P L E D元件集成在矽基板所 製造之電晶體上作爲積層構造，此構造爲增益格，而解決 了 D R A Μ格的容量複雜化之問題。另外由於是積層構造 ，把記憶節點和Ρ η接合分開，而能大幅減低接合的漏電 流，所以能應用作爲如同快閃記憶體的不揮發記憶體也被 敘述。 以上針對大容量半導體記憶體已敘述過，但在要求高 速性的領域，一般使用以6電晶體構成格之S R A Μ。強 烈要求用於Μ帶機器等的不揮發記憶體。但是，過去的 S R A Μ格則由於是不揮發記憶體，所以只與支援電池組 合，需要記憶體或周邊電路的漏電流所造成的電力消耗。 〔發明開示〕 本發明之目的係爲解決上述過去技術的問題，提供不 %· 揮發且高速的記憶電路或是正反器電路。本發明提供消 耗電力、不揮發且高速的SRAM格。 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公爱） 請 先 閱 讀 背 面 之- 注 意 事， 項 再 填
經濟部智慧財產局員工消費合作社印製 -5- 498332 A7 B7 五、發明說明（3 ) 依據本發明能提供過去技術所提供之低消耗電力的 S RAM格或是正反器電路。 進而，本發明之其他目的係爲提供使用代表_p L E D 元件的低漏裝置之不揮發性的正反器。在供給電源的狀態 下，能使其持有穩定輸出所記憶的資訊之節點，進行任何 電路的設定，並且能應用作爲連想記憶體等。 本發明的記憶電路，其特徵爲具備：在記憶體領域具 有如同記憶節點爲低漏之半導體記憶元件，且在供給電源 的狀態下，穩定地輸出被儲存在前述第1節點的資訊之第 2節點。此處，記憶節點爲低漏之半導體記憶元件稱爲必 要時記憶資訊其保持動作的間隔較長之半導體記憶元件。 必要時記憶資訊其保持動作的間隔例如爲1秒以上，理想 的是1 0秒以上，則適合作爲本發明的低漏之半導體記憶 元件。進而當然若是必要時記憶資訊其保持動作的間隔爲 1次/曰程.度以上的間隔或是1次/周程度以上的間隔之 元件，則更加理想。 經濟部智慧財產局員工消費合作社印製 本發明記憶電路，其具體構成例的1種其特徵爲具備 :將具備用以第1電荷載體之路徑、及爲了儲存生成使其 變化前述第1路徑的傳導性之電界的電荷之第1節點、及 回應所被供予的電壓而移動第2電荷載體使其儲存到前述 第1節點之障壁構造等所形成之裝置作爲記憶元件，在供 給電源的狀態下，穩定地輸出被儲存在前述第1節點的資
V 訊之第2節點。 依據上述的記憶電路，在於電源斷路時也能保持記億 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -6- 498332 A7 _______B7____ 五、發明說明（4 ) 資訊，提供不揮發性的正反器電路。進而依據上述的記憶 電路，能在於電源斷路時也能保持記憶資訊，提供不揮發 性的 S RAM ( Static Random Access Memory) q 提供S RAM，在下述的發明構思下構成電路較適當 。即是該例係爲將前述低漏之半導體元件組裝到正反器， 在正反器其驅動電晶體的閛極電極與同相於該閘極電極的 輸出之間設置前述低漏電流之半導體元件的開關。而後在 於資料的寫入時及記憶保持時，使其〇N或〇F F前述開 關。經此方式，資料寫入時進行與一般的S R A Μ同樣的 動作，且記憶保持時就是電源斷路也能確保不揮發性。 前述低漏電流之開關用半導體元件的代表性例統稱爲 P L E D元件。此P L E D元件係爲具有絕緣膜及半導體 膜的積層構造，該積層構造被配置在第1電極與電荷儲存 節點之間，利用該積層構造控制電流之半導體元件。此元 件自體如同前述過，例如在日本專利公報，特開平 10 — 200001 號揭示。 此處，與本發明作比較，檢驗過去的技術，如以下所 不。一般正反器電路則是在供給電源的狀態下，持有穩定 地輸出所記憶的資訊之節點。因此，例如使用該値進行任 何電路的設定且能使用作爲連想記憶體。但是只有 D R A Μ格，無法穩定地輸出所記憶的資訊，所以應用受 到限制。另外，過去電池之支援S R A Μ電路，由於電源 隨時供給到記憶電路，所以無法避免記憶格或周邊電路的 漏電流所造成的電力消耗。本發明則能突破這些的極限。 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 請 先 閱 讀 背 面 之-注 意 事， 項 再 本〒 頁 訂 經濟部智慧財產局員工消費合作社印製 -7- 498332 A7 經濟部智慧財產局員工消費合作社印製 五、發明說明（5 ) 然而在前述的文獻、日本專利公報，敘述應用 半導體記憶體的P L E D元件，但應用作爲高 正反器則未觸及。 其次，若列舉本發明的主要實施形 。更具體的說明在實施形態欄中進行。 (1 )第1 :記憶電路其特徵爲具備：將 1電荷載體之路徑、及爲了儲存生成使其變化 徑的傳導性之電界的電荷之第1節點、及回應 電壓而移動第2電荷載體使其儲存到前述第1 構造等所形成之裝置作爲記憶元件；在對該記 電源的狀態下，至少具有穩定地輸出被儲存在 點的資訊之第2節點所形成之正反器。 (2 )第2 :記憶電路其特徵爲具備：使 絕緣閘極型場效電晶體的第1交叉耦合器與使 絕緣閘極型場效電晶體的第2交叉耦合器被並 第1交叉親合器和前述第2交叉親合器的其中 合器其驅動絕緣閘極型場效電晶體之閘極電極 於該閘極電極的電壓之節點之間，具有形成爲 導體膜的積層膜之積層構造，該積層構造被配 極與電荷儲存節點之間且該積層構造控制電流 件所形成之正反器。 (3)第3:記憶電路其特徵爲具備：使 %· 絕緣閘極型場效電晶體的第1交叉耦合器與使 絕緣閘極型場效電晶體的第2交叉耦合器被並 作爲大容量 速記.憶體或 態，則如以下所述 具備用以第 前述第1路 所被供予的 節點之障壁 憶元件供給 前述第1節 用2個N型 用2個P型 聯；在前述 1個交叉耦 與輸出同相 絕緣膜與半 置在第1電 之半導體元 用2個N型 用2個P型 聯；在使用 請 先 閱 讀 背 面 之· 注 意 事* 項 再 填遍 頁 -訂 線 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -8 - 498332 A7 B7 經濟部智慧財產局員工消費合作社印制衣 請 先 閱 讀 背 面· 之 注 意 事- 項 再 頁 線 其特徵 1交叉 2交叉 交叉耦 電晶體 之間， 成使其 點、及 到前述 用2個N型 用2個P型 聯；在前述 1個交叉耦 與輸出同相 以第1電荷 1路徑的傳 予的電壓而 障壁構造等 五、發明說明（6 ) 前述N型絕緣閘極型場效電 絕緣閘極型場效電晶體之閘 極的電壓之節點之間，具有 層膜之積層構造，該積層構 存節點之間且該積層構造控 正反器。 (4 )第4 :記憶電路 絕緣閘極型場效電晶體的第 絕緣閘極型場效電晶體的第 前述N型絕緣閘極型場效電 絕緣閘極型場效電晶體之閘 極的電壓之節點之間，具有 元件所形成之正反器。 (5 )第5 :記憶電路 絕緣閘極型場效電晶體的第 絕緣閘極型場效電晶體的第 第1交叉耦合器和前述第2 合器其驅動絕緣閘極型場效 於該閘極電極的電壓之節點 載體之路徑、及爲了儲存生 導性之電界的電荷之第1節 移動第2電荷載體使其儲存 之裝置所形成之正反器。 (6 )第6 :記憶電路 晶體的第1交叉耦合器其驅動 極電極與輸出同相於該閘極電 形成爲絕緣膜與半導邋膜的積 造被配置在第1電極與電荷儲 制電流之半導體元件所形成之 其特徵爲具備：使用2個N型 1交叉耦合器與使用2個P型 2交叉耦合器被並聯；在使用 晶體的第1交叉耦合器其驅動 極電極與輸出同位於該閘極電 記憶資訊爲低漏之半導體記憶 爲具備：使 耦合器與使 耦合器被並 合器的其中 之聞極電極 具有具備用 變化前述第 回應所被供 第1節點之 其特徵爲具備：使用2個N型 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -9 - 498332 A7 ____B7__. 五、發明說明（7 ) · 絕緣閘極型場效電晶體的第1交叉耦合器與使用2個P型 絕緣閘極型場效電晶體的第2交叉耦合器被並聯；在使用 前述N型絕緣閘極型場效電晶體的第1交叉耦合-器其驅動 絕緣閘極型場效電晶體之閘極電極與輸出同相於該閘極電 極的電壓之節點之間，具有具備用以第1電荷之路徑、及 爲了儲存生成使其變化前述第1路徑的傳導性之電界的電 荷之第1節點、及回應所被提供的電壓而移動第2電荷載 體使其儲存到前述第1節點之障壁構造等之裝置所形成之 正反器。 經濟部智慧財產局員工消費合作社印製 (7)第7 :記憶電路其特徵爲具備：前述N型絕緣 閘極型場效電晶體的第1不純物領域與前述P型絕緣閘極 型場效電晶體的第2不純物領域連接，前述N型絕緣閘極 型場效電晶體的閘極電極與前述P型絕緣閘極型場效電晶 體的閘極電極連接，宛如使用2個N型絕緣閘極型場效電 晶體的第1交叉耦合器與使用2個P型絕緣閘極型場效電 晶體的第2交叉耦合器被並聯；在前述第1及第2交叉耦 合器其驅動絕緣閘極型場效電晶體之閘極電極與輸出同相 於該閘極電極的電壓之節點之間，具有具備用以第1電荷 載體之路徑、及爲了儲存生成使其變化前述第1路徑的傳 導性之電界的電荷之第1節點、及回應所被供予的電壓而 移動第2電荷載體使其儲存到前述第1節點之障壁構造等 之裝置所形成之正反器。 ^ (8 )第8 :記憶電路其特徵爲具備：將前述N型絕 緣閘極型場效電晶體的第1不純物領域與前述P型絕緣閘 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） ' "" -10- 498332 A7 B7 其特徵 不純物 物領域 與前述 使用2 使用2 並聯； 效電晶 點之間 五、發明說明（8 ) 極型場效電晶體的第2不純 極型場效電晶體的閘極電極 晶體的閘極連接，宛如使用 體的第1交叉耦合器與使用 體的第2交叉耦合器被並連 器其驅動絕緣閘極型場效電 該閘極電極的電壓之節點之 體記憶元件所形成之正反器 (9 )第9 :記億電路 緣閘極型場效電晶體的第1 極型場效電晶體的第2不純 極型場效電晶體的閘極電極 晶體的閘極電極連接，宛如 電晶體的第1交叉耦合器與 電晶體的第2交叉耦合器被 耦合器其驅動絕緣閘極型場 相於該閘極電極的電壓之節 物領域連接，前述N型絕緣閘 與前述P型絕緣閘極型場效電 2個N型絕緣閘極型場效電晶 2個P型絕緣閛極型場效電晶 :在前述第1和第2交叉耦合 晶體的閘極電極與輸出同相於 間，具有記憶資訊低漏之半導 爲具備：將 領域與前述 連接，前述 P型絕緣閘 個N型絕緣 個P型絕緣 在前述第1 體的閘極電 ，具有形成 前述N型絕 P型絕緣閘 N型絕緣閘 極型場效電 閘極型場效 閘極型場效 和第2交叉 極與輸出同 爲絕緣膜與 線 請 先 閱 讀 背 面· 之 注 意 事- 項 再 寫礓 頁 經濟部智慧財產局員工消費合作社印製 電形 N 絕絕場 與所afSLSLiL 極件 前 p N 極 電元 將述述閘 1 體 ：前前緣 第導 備與，絕 在半' 具域接型 置之 爲領連 P 配流 徵物域述 被電 特純領前 造制 其不物與 構控 路 1 純極 層造 電第不電 積構 憶的 2 極 該層 記體> 第閘 ， 積 ：晶的的 造該 ο 電體體 構且 1 效晶晶 層間 第場電電 積之。} 型效效 的點器 ο 極場場 膜節反 1 鬧型型 體存正 { 緣極極 導儲之 絕閘閘 半荷成 型緣緣 li 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -11 - 498332 A7 _ B7 五、發明說明（9 ) 效電晶體的閘極電極連接，宛如使用2個N型絕緣鬧極型 場效電晶體的第1·交叉耦合器與使用2個P型絕緣閫極型 場效電晶體之第2交叉耦合器被並聯；在前述第—1和第2 交叉耦合器其驅動絕緣閘極型場效電晶體之閘極電極與輸 出同相於該閘極電極的電壓之節點之間，具有記憶資訊爲 低漏之半導體記憶元件所形成之正反器。 (1 1 )第1 1 :記憶電路其特徵爲具備：使用2個 N型絕緣閘極型場效電晶體的第1交叉耦合器與使用2個 P型絕緣閘極型場效電晶體的第2交叉耦合器被並聯；在 前述第1交叉耦合器及前述第2交叉耦合器的其中1個耦 合器其驅動絕緣閘極型場效電晶體之閘極電極與輸出同相 於該閘極電極的電壓之節點之間’具有形成爲絕緣膜與半 導體膜的積層膜之積層構造，該積層構造被配置在第1電 極與電荷儲存節點之間且控制電流之半導體元件所形成之 正反器。 (12)第12 :具有記億格之SRAM裝置具備： 使用2個N型絕緣閘極型場效電晶體的第1交叉耦合器與 經濟部智慧財產局員工消費合作社印製 使用2個P型絕緣閘極型場效電晶體的第2交叉親合器被 並聯；在使用前述N型絕緣閘極型場效電晶體的第1交叉 稱合器其驅動絕緣聞極型場效電晶體之閘極電極與_出同 相於該閘極電極的電壓之節點之間，具有形成爲絕緣膜與 半導體膜的積層膜的積層構造，該積層構造被配置在第丄 % 電極與電荷儲存節點之間且該積層構造控制電流之半導體 元件所形成之正反器。 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -12- 498332 A7 B7 五、發明說明（1〇 ) (13)第13 :具有記億格之SRAM裝置具備： 使用2個N型絕緣閘極型場效電晶體的第1交叉耦合器與 使用2個P型絕緣閘極型場效電晶體的第2交叉耦合器被 並聯；在使用前述N型絕緣閘極型場效電晶體的第1交叉 耦合器其驅動絕緣閘極型場效電晶體之閛極電極與輸出同 相於該閘極電極的電壓之節點之間，具有記憶資訊爲低漏 之半導體記憶元件所形成之正反器。 (1 4 )第1 4 :具有記憶格之S R A Μ裝置具備： 使用2個Ν型絕緣閘極型場效電晶體的第1交叉耦合器與 使用2個Ρ型絕緣閘極型場效電晶體的第2交叉耦合器被 並聯；在前述第l·交叉耦合器和前述第2交叉耦合器的其 中1個耦合器其驅動絕緣閘極型場效電晶體之閘極電極與 輸出同相於該閘極電極的電壓之節點之間，具有具備用以 第1電荷載體之路徑、及爲了儲存生成使其變化前述第1 路徑的傳導性之電界的電荷之第1節點、及回應所被供予 的電壓而移動第2電荷載體使其儲存到前述第1節點之障 壁構造等之裝置所形成之正反器。 經濟部智慧財產局員工消費合作社印製 (1 5)第1 5 :具有記憶格之SRAM裝置具備： 使用2個N型絕緣閘極型場效電晶體之第1交叉耦合器與 使用2個P型絕緣閘極型場效電晶體之第f交叉耦合器被 並聯；在使用前述N型絕緣閘極型場效電晶體的第1交叉 耦合器其驅動絕緣閘極型場效電晶體之閘極電極與輸出同 % 相於該閘極電極的電壓之節點之間，具有具備用以電荷載 體之路徑、及爲了儲存生成使其變化前述第1路徑的傳導 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -13- 498332 A7 B7 五、發明說明（1〇 性之電界的電荷之第1節點、及回應所被供予的電壓而移 動第2電荷載體使其儲存到前述第1節點之障壁構造等之 裝置所形成之正反器。 - (16)第16 :具有記憶格之SRAM裝置具備： 將前述N型絕緣閘極型場效電晶體的第1不純物領域與前 述P型絕緣閘極型場效電晶體的第2不純物領域連接，前 述N型絕緣閘極型場效電晶體的閘極電極與前述p型絕緣 閘極型場效電晶體的閘極電極連接，宛如使用2個N型絕 緣閘極型場效電晶體的第1交叉耦合器與使用2個P型絕 緣閘極型場效電晶體的第2交叉耦合器被並聯；在前述第 1和第2交叉耦合器其驅動絕緣閘極型場效電晶體之閘極 電極與輸出同相於該閘極電極的電壓之節點之間，具有具 備回應所被供予的電壓而移動第2電荷載體使其儲存到前 述第1節點之障壁構造等之裝置所形成之正反器。 (1 7 )第1 7 :具有記憶格之SRAM裝置具備： 將前述N型絕緣閘極型場效電晶體的第1不純物領域與前 述P型絕緣閘極型場效電晶體的第2不純物領域連接，前 述N型絕緣閘極型場效電晶體的閘極電極與前述p型絕緣 閘極型場效電晶體的閘極電極連接，宛如使用2個N型絕 緣閘極型場效電晶體的第1交叉耦合器與便用2個p型絕 緣閘極型場效電晶體的第2交叉耦合器被並聯；在前述第 1和第2交叉耦合器其驅動絕緣閘極型場效電晶體之閘極 % 電極與輸出同相於該閘極電極的電壓之節點之間，具有記 憶資訊爲低漏之半導體記憶元件所形成之正反器。 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) 訂： -線· 經濟部智慧財產局員工消費合作社印製 -14 - 498332 A7 B7 五、發明說明（12 ) · (1 8 )第1 8 :具有記憶格之SRAM裝置具備： 前述N型絕緣閘極型場效電晶體的第1不純物領域與上述 P型絕緣閘極型場效電晶體的第2不純物領域連接，前述 N型絕緣閘極型場效電晶體的閘極電極與前述P型絕緣閛 極型場效電晶體的閘極電極連接，宛如使用2個N型絕緣 閘極型場效電晶體的第1交叉耦合器與使用2個P型絕緣 閘極型場效電晶體的第2交叉耦合器被並聯；在前述第1 和第2交叉耦合器其驅動絕緣閘極型場效電晶體之閘極電 極與輸出同相於該閘極電極之節點之間，具有具備用以第 1電荷載體之路徑、及爲了儲存生成使其變化前述第1路 徑的傳導性之電界的電荷之第1節點、及回應所被供予的 電壓而移動第2電荷載體使其儲存到前述第1節點之障壁 構造等之裝置所形成之正反器。 (19)第19 :具有記憶格之SRAM裝置具備： 將前述N型絕緣閘極型場效電晶體的第1不純物領域與前 述P型絕緣閘極型場效電晶體的第2不純物領域連接，前 述N型絕緣閘極型場效電晶體的閘極電極與前述p型絕緣 經濟部智慧財產局員工消費合作社印製 閘極型場效電晶體的閘極電極連接，宛如使用2個N型絕 緣閘極型場效電晶體的第1交叉耦合器與使用2個P型絕 緣閘極型場效電晶體的第2交叉耦合器被並聯；在前述第 1和第2交叉耦合器其驅動絕緣閘極型場效電晶體之閘極 電極與輸出同相於該閘極電極的電壓之節點之間，具有記 % 憶資訊爲低漏之半導體記憶元件所形成之正反器。 ^紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） " -15· 498332 A7 _— ___B7_· 五、發明說明（彳3 ) 〔圖面之簡單說明〕 第1圖係爲本發明正反器電路之電路圖。 請 先 閱 讀 背 面一 之 注 意 事- 項 再 |i 頁 第2圖係爲表示第1圖中電路的動作波形一-部分之時 間圖。 第3圖係爲第1圖中用於電路的半導體元件之斷面圖 〇 第4圖係爲表示使用本發明的S RAM的構成例之圖 〇 第5圖係爲表示適於本發明的正反器電路的應用例之 電路構成圖。 第6圖係第5-圖所用的分流係數暫存器之構成圖。 第7圖係爲表示本發明正反器電路的其他實施例之電 路圖。 第8圖係爲表示第7圖中電路的動作波形一部分之時 間圖。 第9圖係爲表示本發明正反器的電路的其他實施例之 電路圖。 _ 經濟部智慧財產局員工消費合作社印製 第1 0圖係爲表示本發明正反器電路的其他實施例之 電路圖。 主要元件對照表 1 負的電源端子 · % 2 正的電源端子 10 寫入資料線 表紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐f 16 498332 A7 B7 五、發明說明（14 ) 經濟部智慧財產局員工消費合作社印製 1 1 讀出 資 料 線 1 2 寫入 字 元 線 / 讀 出 字 元 線 1 3 寫入 字 元 線 / 更 新 字 元 線 2 0 輸出 訊 號 2 1 輸出 訊 號 3 0 記憶 節 點 3 1 記憶 節 點 1 0 0 P L E D 元 件 1 0 1 P L E D 元 件 2 0 〇 P 型 絕 緣 閘 極 場 效 電 晶 體 2 0 1 P- 型 絕 緣 閘 極 場 效 電 晶 體 3 〇 〇 N 型 絕 緣 閘 極 場 效 電 晶 體 3 〇 1 N 型 絕 緣 閘 極 場 效 電 晶 體 3 0 2 N 型 絕 緣 鬧 極 場 效 電 晶 體 3 0 3 N 型 絕 緣 閘 極 場 效 電 晶 體 nsi 4 〇 〇 F I R 濾 波 器 4 0 1 . 等 化 誤 差 檢 測 電 路 4 0 2 控制 電 路 4 0 3 分 流 係 數 暫 存 器 5 〇 0 輸 出 訊 Orfe Μ 5 0 1 F I R 的 輸 出 5 0 2 等 化 誤 差 % 5 0 5 分 流 係 數 6 〇 0 行位 址 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -17- 498332 A7 _ B7 五、發明說明（彳5) 6 0 1 行 解 碼 器 6 0 2 記· 億 格 陣 列 6 0 3 行 解 碼 器 6 〇 4 列 解 碼 器 6 0 5 位 址 6 〇 6 輸 出 6 5 0 記 憶 格 6 5 1 記 憶 格 7 〇 〇 η + 型 多 結 晶 矽 層 7 0 1 η + 型 多 結 晶 矽 層 7 0 2 本- 質 的 多 結 晶 矽 層 7 〇 3 本 質 的 多 結 晶 矽 層 7 〇 4 不 純 物 領 域 7 〇 5 不 純 物 領 域 7 0 6 . 半 導 體 基 板 7 0 7 絕 緣 膜 7 〇 8 _ 絕 緣 膜 7 0 9 絕 緣 膜 7 1 1 導 電 體 層 經濟部智慧財產局員工消費合作社印製 〔實施形態〕 先行說明本發明的實施形態’以下列舉說明本發明的 \ 一般性諸手段。 使用第1及第2圖說明本發明。第1圖係爲表示本發 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -18 - 498332 Α7 Β7 五、發明說明（16 ) 明的正反器電路之電路圖。第2圖係爲表示用此電路時的 動作波形之時間圖。第3圖係爲表示用於該電路的記憶裝 置構造的一例。 _ 請 先 閱 言多 背 之 注 意 事 項 再 填 寫 本 頁 第1圖例係爲表示所謂使用正反器之記憶格。所謂 S R A Μ則是配置複數個此種記憶格。一般利用資料線及 字元線以複數個配置成矩陣狀。 在於第1圖，圖號1爲負的電源端子（GND)，圖 號2爲正的電源端子（Vcc)，圖號1〇及11爲寫入 資料線及讀出資料線，圖號1 2爲寫入字元線或是讀出字 元線，圖號1 3爲寫入字元線或是更新字元線。使用前述 L E D元件1 〇 0、 1 0 1及P型絕緣閘極型場效電晶體 (以下，稱爲PM〇S)200、 201及N型絕緣閘極 型場效電晶體（以下，稱爲N Μ〇S ) 3 0 0、 3 0 1構 成第1圖的正反器電路。然而，也能取代前述P L E D元 件改而不同的低漏電流之開關用的半導體元件。圖號 3 0 2及3 0 3爲NM〇S而構成傳送閘部。該電路爲正 反器電路通例的動作，圖號20、 21爲正反器電路的輸 經濟部智慧財產局員工消費合作社印製 出訊號，圖號30、 31爲本發明之正反器電路的記憶節 點。 列舉該電路的構成上及其動作之特徵點；如下所述。 (1 )在正反器其驅動電晶體（第1圖中圖號3 0 0 、30 1)的閘極電路（第1圖中圖號30、 3 1)與同
V 相於閘極電極的輸出（第1圖中圖號2 0、2 1 )之間設 置低漏裝置（第1圖中圖號100、 101)之開關元件 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -19 - 498332 A7 _ B7 五、發明說明（17 請 先 閱 讀 背 面一 之 注 意 (2 )資料寫入時的動作如下所述。即是電壓的施加 ’在與正反器的寫入用之傳送閘（第1圖中圖號3 〇 2、 30 3)的閘極（第1圖中圖號1 2)同時，將低漏之開 關裝置（第1圖中圖號1〇〇、 1 0 1)的閘極（第1圖 中圖號1 3 )設爲高準位’寫入資料線（第1圖中圖號 10、 11)的資料寫入到正反器。 第2圖表示資料的寫入時、記憶保持時、電源斷路時 及資料的再寫入時在各節點之電位的狀態。應能理解寫入 到正反器的寫入動作。 (3 )記憶保持時的狀態之動作如下所示。即是低漏 開關裝置（第1圖中圖號1 0 0、 1 0 1 )的閘極設爲低 準位。第2圖表示記憶保持的狀態。 (4 )本發明開關用的半導體元件爲低漏開關裝置。 因此利用些微殘存在記憶節點之低漏開關裝置（第1圖中 圖號1 0 0、 1 0 1 )之漏電流，逐漸減少記憶節點（第 1圖中圖號3_ 0、3 1 )的電荷。 經濟部智慧財產局員工消費合作社印製 本發明爲了補償此漏電流，依漏電流而決定之期間後 ，正反器的寫入用之傳送閘（第1圖中圖號3 0 2、 3 0 3 )的閘極（第1圖中圖號1 2 )電位原樣保持在低 準位，低漏開關裝置（第1圖中圖號1 〇 〇、 1 0 1 )的 閘極（第1圖中圖號1 3 )設爲高準位，再寫入資料。 % 再寫入此資料的動作例示於第2圖。 (5 )爲了避免低漏開關裝置（第1圖中圖號1 〇 0 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -20- 498332 A7 五、發明說明（18 ) 、1 0 1 )的臨界電壓所造成記憶節點（第1圖中圖號 3 0、3 1 )其高準位電位的減少，所以如同低漏開關裝 置（第1圖中圖號100、 101)的臨界電壓裎度比正 反器的高準位還提高低漏開關裝置（第1圖中圖號1 〇 〇 、101)的閘極（第1圖中圖號13)電位的高準位較 爲理想（參照第2圖）。 然而，電路的更詳細動作的說明於後述。 以此方式可以提供記憶電路，此記憶電路其特徵爲具 備：在記憶領域具有記憶節點爲低漏之開關用的半導體元 件，且在供給電源的狀態下，穩定地輸出被儲存在前述第 1節點的資訊之第2節點。 另外，依據本發明，資料寫入時進行與通例的 5 R A Μ同樣的動作，且記憶保持時就是電源斷路也可以 確保不揮發性。即是其動作的結構係爲將前述低漏的半導 體元件組裝到正反器，在正反器其驅動電晶體的閘極電極 與同相於該閘極電極的輸出之間設置前述低漏電流之半導 體記憶元件旳開關，在於資料的寫入時與記憶保持時，使 其〇Ν或是OFF前述開關。 第4圖表示使用S RAM之半導體記憶裝置的基本構 成。配置記述記憶格作爲S R A Μ的記憶格陣列。 在於第4圖，圖號6 0 0表示行位址，圖號6 0 5表 示列位址，圖號6 0 2表示記憶格陣列之一部分，圖號 % 6 0 1表示爲了選擇記憶格陣列6 0 2的字元線1 2之行 解碼器，圖號6 0 3表示爲了選擇更新字元線1 3之行解 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 請 先 閱 讀 背 之 注 意 事_ 項 再 本’ 頁 訂 經濟部智慧財產局員工消費合作社印製 -21 - 498332 A7 ______. 五、發明說明（19 ) 碼器。另外圖號6 Ο 4同時表示爲了選擇資料線1 〇、 1 0之列解碼器及讀出放大器部。圖號6 0 6爲其輸出。 此所構成之S RAM電路除了資料寫入時同特選擇字 元線1 2及1 3之外’可以作爲通例的SRAM電路使其 動作。 進而，在於本SRAM電路，如同第1圖中的說明所 描述過，當電源斷路時，若是字元線1 3的電位爲〇V， 則儲存在第1圖所示的節點3 0、3 1之電荷不失去。因 此就是電源斷路時也能保持資料；再度投入電源時，能讀 出資料。 如以上所說明過，依據本發明，確保動作的高速性， 同時能實現不揮發性之S R A Μ。 請 先 閱 讀 背 面》 之 注 意 事· 項 再 |§έ 頁i 訂 例 爲 路圖 重 tl 器時 反的 正圖 以 2 , 第 次照 其參 *態 發 本 明 說 細 詳 的 形 施 中 圖 rH 第 明 說 作 c,w^ S3 的 ο 用爲 ο 使壓 1 示電 號表界 圖是臨 中則的 圖圖件 1 1 元 第第 D 〇 ， E 明件 L 說元 P 作關。 入開況 寫的狀 的流之 料電件 資漏元 對低 D 針示 E' ， 表 L 先 1 P 首 ο 的 1 型 --線_ 經濟部智慧財產局員工消費合作社印製
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1 下 線以 料C 資位 入準 寫高 到爲 予位 供電 料 的 資 1 之 1 器號 反圖 正示 在例 入圖 寫 2 在第 ,在 先。 首 1 IX Η } 爲 2 "〃 2 第 爲 L 1 在 稱、極， 簡爲閛而 稱的 簡 3 ， ο 下 3 以 、 ( 2 位 ο 準 3 低閘 爲送 位轉 電之 的用 ο 入 1 寫V 號其 圖器 ’ 反 } 正 L V ^ 5 爲 · 成 1 1爲 2 壓 出電 輸源 則電 ， 示 〃 表 Η ,
V 2 r-H 號 圖 然電 。 的 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -22- 2 3 3 A7 經濟部智慧財產局員工消費合作社印製 五、發明說明（2〇 '' H 〃爲1 · 5 V的情況。 輸出2 1成爲〃則PMOS 201形成爲導通 狀態（以下，以〇N代表），輸出2 0成爲、Η 用3〇2、303之閘極12的電位爲、、Η 〃的同時， PLED元件1〇〇、 1〇1之閘極13的電位爲Η 〃 ’NM〇s 300、301之閘極30、31的電位也 分別成爲'、Η 〃 、 、、：L 〃 。此處，以P L E D元件的臨界 電壓（1 · 5 V )程度比正反器的電源電壓（1 · 5 V ) 還提高PLED元件100、 101之閘極13的、、Η 〃 電位（3 V )，則儲存節點3 0、3 1的、、Η 〃就能與電 源電壓（1 · 5 VO相等。 資料寫入後，爲記億保持的狀態，進行如下的動作。 PLED元件100、 10 1之閘極電極13的電位 爲、' L 〃 。因此，儲存節點3 0、3 1之電荷的狀態被保 存。由於節點3 0、3 1的電位分別爲> Η 〃 、 L 〃 ， 所以圖號300成爲ON，圖號21形成爲&L〃 ; ρ Μ 0 S 2 0 1也保持〇Ν的狀態。因此輸出節點2 0 、2 1的電位也分別保持'' Η 〃、 a L 〃的狀態。當 PLED元件1〇〇、 101其閘極電極13的電位從、 Η夕到'' L 〃時，因利用字元線1 3與記憶節點3 0、 3 1的耦合容量，若干降下記憶節點3 0、3 1的電位， 所以盡可能減小字元線1 3與記憶節點3 0、3 1的耦合 % 容量之格構造較爲期望。 讀出資料，則如通常的S R A Μ格，轉送閘3 0 2、 轉送 (請先閱讀背&之注意r項再 丨裝— 本頁) -線· 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -23- 498332 A7 B7 五、發明說明（21 ) 3 0 3其閘極1 2的電位爲> Η 〃能利用資料線1 〇、 1 1讀出。此情況，得有與過去的S RAM格同等的讀出 速度，從關係到讀出之電晶體與過去的S R A Μ _格相同就 能明白。另外輸出2 0、2 1則因隨著輸出記憶資料^所 以不必利用字元線1 2選擇位址時，就能直接使用輸出。 其次，說明就是電源斷路也能保持資料之不揮發記憶 體的動作。 將PLED元件100、 101其閘極13的電位原 樣保持在'' L 〃 （此例爲0 V )，將電源斷路，則儲存節 點3 0、31的電荷，因沒有被放電的路徑，所以原樣保 持著。若在P L E D元件1 〇 〇、 1 0 1完全沒有漏電流 則記憶節點3 0之電位'' Η 〃的記憶消失。但是此半導體 元件現實上也被認爲些許的漏電流流通。由於此P L E D 元件1 0 0的漏電流，節點3 0的電位逐漸降下。以漏電 流降下圖號.3 0的電位無法作爲'' Η 〃認識以前， PLED元件1〇〇、 101其閘極13的電位原樣保持 在'' L 〃 （此例爲0 V )，投入電源，進行再寫入。 經濟部智慧財產局員工消費合作社印製 P L E D元件1 〇 〇、 1 〇 1其閘極1 3的電位原樣 保持在L 〃 （此例爲〇 V )，投入電源，則儲存節點 30、31的電荷，未被放電，與寫入資料時相同，再出 現 NMOS 3 0 0. P Μ 0 S 201 爲〇Ν， NM〇S 301、 PM〇S 200爲非導通的狀態。
V 另外輸出節點2 0、2 1的電位也分別復元爲'' η 〃 、 '' L 〃的狀態。 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -24- 498332 A7 B7 五、發明說明（22) 此處，只有PLED元件100、 101其閘極13 的電位爲、、Η 〃 ，則能將Ν Μ〇S 3 0 0、 3 0 1其閘 極30、31的電位分別復原爲1 · 5V、0V。- 若必要此再寫入的期間例如爲1日1次程度，則1曰 次投入電源，若進行再寫入，則能作爲不揮發記憶體使用 。依此方式，依據本發明，不隨時供給電源電壓即可，所 以能大幅削減周邊電路等的漏電流。另外因沒有如同快閃 記憶體般寫入次數的限制，所以能實現持有如同S R A Μ 的改寫次數之不揮發記憶體。 如以上所說明過，以第1圖所例示之電路構成，就可 以實現低耗電力、-不揮發且高速的S RAM或者是正反器 。進而可以實現使用P L E D元件所代表之記憶節點的低 漏裝置其不揮發性的正反器，在供給電源的狀態下，能持 有穩定地輸出所記憶的資訊之節點2 0、2 1 ，所以能進 行任何電路的設定，且能作爲連想記憶體等的應用。 第3圖表示至此爲止所經使用之P L ED元件1 〇 〇 、10 1的裝置構造之一例。然而在第3圖爲了容易理解 經濟部智慧財產局員工消費合作社印製 此半導體元件的槪要，所以交叉表示半導體基板7 0 6與 被積層在此基板之積層領域的方向。即是實際的構造，則 是連結半導體基板的不純物領域704、 T05的方向與 字元線1 3所延伸的方向交叉爲通例。 P L E D元件係爲本發明所適合之記憶資訊形成爲低 % 漏之半導體元件，即是爲被儲存在記憶節點之電荷形成爲 低漏之半導體元件其代表性半導體元件。該半導體元件當 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -25- 498332 A7 B7 五、發明說明（23) 然可以稱爲具有絕緣膜與半導體膜的積層構造，該積層構 造被配置在電極構造與電荷儲存節點之間且利用該積層構 造所具有障壁高度之控制而控制流在上述電極構造與上述 备 電荷儲存節點之間的電流之半導體元件。針對該半導體元 件自體在前述的文獻或專利公報已有描述，所以其詳細說 明則省略，但其目的爲利用對前述積層構造所形成之載體 其障壁高度之控制而控制電流。此電流之控制更詳情則是 其目的爲具有能切換成高障壁高度的動作模式及與此模式 比較爲低障壁高度的動作模式。 .其次，其構造的結構如下所述。 在P型半導體基板7 0 6 ，與通例的絕緣閘極型場效 電晶體同樣地形成η +型不純物領域7 0 4、7 0 5。此 方式所形成之絕緣閘極型場效電晶體對應於第1圖中的電 晶體3 0 0或是3 0 1。因此第3圖的元件構成係爲疊合 第1圖的電路之電晶體3 0 0或是3 0 1及新的元件部 1 0 0或是1 0 1作爲積層構造體形成。 介由此絕緣閘極型場效電晶體的閘絕緣膜7 0 7及閘 經濟部智慧財產局員工消費合作社印製 極電極7 0 1搭載新的半導體元件部。此新的元件部相當 於第1圖中的圖號1 00或是1 〇 1。 絕緣膜7 0 7的代表例爲二氧化砂膜。’此上部之積層 構造例如下述。搭載η +型多結晶矽層7 0 1 ,繼而搭載 形成爲對載體之障壁構造之多層膜。即是此多層膜係爲絕 % 緣膜7 1 0、本質的多結晶矽層7 0 3、絕緣膜7 0 9、 本質的多結晶矽層7 0 2、絕緣膜7 0 8、及形成爲 本紙張尺度適用中國國家標準（CNS)A4規格（21G X 297公爱) ' -- -26 - 498332 A7 __ B7_______ 五、發明說明（24 ) · 請 先 閱 讀 背 面- 之 注 意 事· 項 再 P L E D元件的源極或是汲極之n +型多結晶矽層7 〇 〇 。絕緣膜大多是二氧化矽膜。或者是得以使用多層所構成 之絕緣膜作爲此絕緣膜。此積層構造被覆蓋在鈍北膜，在 此膜上部形成字元線之導體層711。 1 第3圖的η +型多結晶矽層7 0 1形成爲整體結晶的 閘極電極。因此此η+型多結晶矽層7 0 1形成爲第1圖 的儲存節點30或31。第3圖所示圖號704、 701 、7 0 5的領域對應於電晶體的源極、汲極之不純物領域 及通道領域，這也是對應於第1圖的電晶體3 0 0。進而 第3圖的η +型多結晶矽層7 0 〇對應於第1圖的輸出節 點2 0等。 · .訂 線 另外，導電體層7 1 1形成爲該元件1 〇 〇或是 1 0 1的閘極電極，同時其延長構成第1圖的字元線1 3 而被形成。因此盡可能減小儲存節點3 0、3 1與字元線 1 3的閘極電極7 1 1之耦合容量如同所描述過般。 槪述裝置動作則如下所述。 其次，表示使用本發明的正反器之具體1個應用例。 經濟部智慧財產局員工消費合作社印製 本發明當然也能應用此例之外的其他的多種例。 第5圖係爲表示適於本發明正反器之一應用例。第4 圖係爲 PRML 方式（Partial Respose Max'mum Liklihood )的硬碟用讀出波道L S I的F I R濾波器所形成的等化 部分之方塊圖。該F I R濾波器所形成的等化部分自體爲 % 眾所皆知，所以簡單地說明其構成及動作。 利用F I R濾波器4 0 0等化A D轉換器的輸出 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 27 498332 Α7 _ Β7 五、發明說明（25) 5 0 0，F I R的輸出5 0 1供給到解碼器。F I R濾波 器4 0 0的等化特性係由濾波器的分隔係數5 0 5所決定 。一般，此係數5 0 5係由代表LMS法的學習所決定。 也就是在一定學習期間，以等化誤差檢出電路4 0 1所檢 測出之等化誤差5 0 2及前述AD轉換器的輸出訊號 5 0 0爲基礎，利用控制電路4 0 2，逐一更新分隔係數 暫存器403之値。然後決定分隔係數505，使該誤差 滿足目標値。使用此分隔係數，進行實際使用時的等化。 若本發明的正反器用於分流係數暫存器4 0 3，則就 是電源斷路後，也記著分隔係數5 0 5。因此前述的學習 耗費時間，當實際使用時也能使用學習結果所決定的分隔 係數。另外，本發明的正反器因對寫入次數沒有如同快閃 記憶體般的限制，所以能返復多次的學習，使用裝置可以 追隨經過時間變化而重新決定分隔係數。 第6圖係爲表示使用本發明的正反器其分隔係數暫存 器（4 0 3 )之例。 在於第弓圖，以圖號6 5 0、6 5 1表示本發明之記 憶格電路。前述分隔係數暫存器，其記憶電路可以連接多 段’例如連接6段。圖號1 2、 1 3表示第1圖中所對應 之字元線’圖號5 0 4、5 0 5表示對應於第5圖的訊號 線。第5圖其分隔係數的更新値5 0 4，傳達到記憶格的 6 5 0、6 5 0作爲記憶格的寫入資料‘（第1圖中圖號 % 10、 11)，同時利用控制電路，字元線1 2、 1 3形 成爲'v Η 〃準位，被記憶到記憶格。所被記憶之分隔係數 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背¢-之注意r項再本頁) . —線· 經濟部智慧財產局員工消費合作社印製 -28- 498332 Α7 ______Β7 五、發明說明（26) 的更新値，因隨時輸出到記憶格的輸出節點（第1圖爲圖 號2 0、2 1)，所以能用此更新値進行濾波處理。即是 如第6圖所示，將對應於第1圖中圖號20、 21的訊號 备 設爲圖號505即可。 以上，如同所說明過的，可以在分隔係數的暫存器使 用本發明的記憶格，而提供實質上沒有改寫次數限制之不 揮發性暫存器。本例則是可以實現適用需要長時間且多數 次改寫參數的學習運算之系統。本發明並不侷限於此例， 可以應用於相同動作目的的系統。
第7圖表示本發明正反器的其他例。第1圖則是表示 將N Μ〇S 3 Ο 0、3 0 1的閘極電極設爲儲存節點 3 0、 3 1之例，但如第7圖所示，也能將Ρ Μ〇S 2 0 0、2 0 1的閘極電極作爲儲存節點3 2、3 3。除 了將電荷貯存在圖號3 2、3 3以外，基本上與第1圖的 電路同樣地進行動作，所以其詳細動作的說明則省略。然 而第8圖爲表示第7圖中電路的動作波形的一部分之時間 圖。第8圖因表示與第2圖同樣圖的動作，所以其詳細說 明省略。 第9圖的電路表示本發明正反器的其他例。第6圖的 電動表示PMOS 200、 201的閘極電極直接連接 到儲存節點3 0、3 1之例。此第9圖的電路也是與第1 圖的電路同樣地進行動作。 進而，如第1 0圖，省略低漏電流之元件1 0 0、 1 0 1的其中1個，例如省略元件1 〇 1 ，也能達到與前 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背S-之注意事項再 -裝___ 本頁) -丨線· 經濟部智慧財產局員工消費合作社印製 -29 - 498332 A7 B7 五、發明說明（27 ) 述同等的動作、效果。另外在第1圖或是第5圖所例示之 例，也能省略低漏電流之元件1 0 0、1 0 1的其中1個 〇 第1圖及第7圖之例則是在兩N Μ 0 S之側配置 P L ED元件，但也能將2個P L ED元件一個一個分別 配置在各個NMO S及PMO S。例如能將低漏電流之元 件1 0 0配置在Ν Μ 0 S側，將低漏電流之元件1 〇 1配 置在Ρ Μ〇S側。但從前述P L E D元件的構造上或是製 造上之觀點，則是在η +型多結晶矽層7 0 1積層障壁構 造較爲理想。因此衡量此點將電路構成具體化較理想。 〔產業上的利用可能性〕 如上述，本發明的記憶電路’提供在於電源斷路時也 能保持記憶資訊之不揮發性記憶電路。進而’本發明的記 憶電路提供.在於電源斷路時也能保持記憶資訊之不揮發性 正反電路。進而，本發明的記憶電路提供在於電源斷路時 也能保持記憤資訊之不揮性s R A M ( Static Random Access Memory ) ° (請先閱讀背®.之注意•事項再1^本頁) 訂· 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公爱） -30-
Claims (1)
- 498332 第89105971號專利申請案j '年月 中文申請專利範圍修正本民國90.12月呈 六、申請專利範圍 1 .一種半導體裝置，其特徵爲具備： 使用第1及第2 N型絕緣閘極型場效電晶體的第1交 叉耦合器與使用第1及第2 P型絕緣閘極型場效電晶體的 第2交叉耦合器；及 設置於前述第1交叉耦合器及前述第2交叉耦合器的 其中之一交叉耦合器的絕緣閘極型場效電晶體的閘極電極 與輸出和該閘極電極相同電壓的節點之間，並具有絕緣膜 與半導體膜的積層構造，該積層構造爲配置於第1電極與 電荷儲存節點之間，且該積層構造會控制電流之半導體元 件； 前述第1 N型絕緣閘極型場效電晶體的源極·汲極路 徑與前述第1 P型絕緣閘極型場效電晶體的源極·汲極路 徑會被串聯； 前述第2 N型絕緣閘極型場效電晶體的源極.·汲極路_ 徑與前述第2 P型絕緣閘極型場效電晶體的源極·汲極路 徑會被串聯。 2 .如申請專利範圍第1項之半導體裝置，其中前述 半導體元件是被設置於第1 N型絕緣閘極型場效電晶體的 閘極電極與第2 N型絕緣閘極型場效電晶體的汲極之間。 3.—種半導體裝置，其特徵爲具備： 使用第1及第2 N型絕緣閘極型場效電晶體.的第1交 叉耦合器與使用第1及第2 P型絕緣閘極型場效電晶體的 第2交叉耦合器；及 在使用前述N型絕緣閘極型場效電晶體的第1交叉耦 本紙張尺度適用中國國家標準（CNS ) Α4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) 裝· 、1T 經濟部智慧財產局員工消費合作社印製 498332 年 正充修補 8 8 8 8 ABCD ^、申請專利範圍 合器的絕緣閘極型場效電晶體的閘極電極與輸出和該閘極 電極相同電壓的節點之間，記憶資訊爲成低漏之半導體記 憶元件； _ 前述第1 N型絕緣閘極型場效電晶體的源極·汲極路 徑與前述第1 P型絕緣閘極型場效電晶體的源極·汲極路 徑會被串聯； 前述第2 N型絕緣閘極型場效電晶體的源極·汲極路 徑與前述第2 P型絕緣閘極型場效電晶體的源極·汲極路 徑會被串聯。 ' 4 ·如申請專利範圍第3項之半導體裝置，其中前述 半導體元件具備·· 第1電荷載體用的路徑；及 供以儲存用以產生使前述第1路徑的傳導性變化的電 場的電荷之第1節點；及 以能夠回應所被賦予的電壓來使第2電荷載體儲存於 前述第1節點之方式而移動之障壁構造。 5 ·如申請專利範圍第1項之半導體裝置，其中更具 備：字元線，及第1與第2資料線，及閘極會分別被連接 於前述字元線之第3及第4 N型絕緣閘極型場效電晶體； 前述第3 N型絕緣閘極型場效電晶體的源極·汲極路 徑會被連接於前述第1 P型絕緣閘極型場效電晶體的源極 與前述第1資料線之間； 前述第4 N型絕緣閘極型場效電晶體的源極·汲極路 徑會被連接於前述第2 P型絕緣閘極型場效電晶體的源極 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） ---------裝-- (請先閲讀背面之注意事項再填寫本頁) 、1T 經濟部智慧財產局員工消費合作社印製 哪332 餘 補充 Α8 Β8 C8 D8 A、申請專利範圍 與前述第2資料線之間:fv ‘ \ . 6 種半導體裝置、:¾其特徵爲具備： 'V:.’ (請先閱讀背面之注意事項再填寫本頁) 使用第1及第2 N型絕緣閘極型場效電晶體的第1交 叉鶴合器與使用第1及第2 P型絕緣閘極型場效電晶體的 第2交叉耦合器；及 第3與第4 N型絕緣閘極型場效電晶體；及 在前述第1 N型絕緣閘極型場效電晶體的閘極電極與 _ _第2 N型絕緣閘極型場效電晶體的汲極之間，具有記 tt資訊爲成低漏的半導體記憶元件之記憶格；及 ' 和前述第3與第4 N型絕緣閘極型場效電晶體的閘極 電極連接之字元線，及第1與第2資料線； 前述第1 N型絕緣閘極型場效電晶體的源極·汲極路 @與前述第1 P型絕緣閘極型場效電晶體的源極·汲極路 徑會被串聯； ' 前述第2 N型絕緣閘極型場效電晶體的源極·汲極路 ί至與前述第2 P型絕緣閘極型場效電晶體的源極·汲極路 徑會被串聯 經濟部智慧財產局員工消費合作社印製 前述第3 Ν型絕緣閘極型場效電晶體的源極·汲極路 徑會被連接於前述第1 Ρ型絕緣閘極型場效電晶體的源極 與前述第1資料線之間； 前.述第4 Ν型絕緣閘極型場效電晶體的源極.·汲極路 徑會被連接於前述第2 Ρ型絕緣閘極型場效電晶體的源極 與前述第2資料線之間。 7.如申請專利範圍第6項之半導體裝置，其中前述 本紙張尺度適用中國國家榇準（CNS ) Α4規格（210X 297公釐） 498332 imi 修 X補充 年月曰 Α8 Β8 C8 D8 六、申請專利範圍 半導體元件具備： 第1電荷載體用的路徑；及 供以儲存用以產生使前述第1路徑的傳導性變化的電 場的電荷之第1節點；及 以能夠回應所被賦予的電壓來使第2電荷載體儲存於 前述第1節點之方式而移動之障壁構造。 8·—種半導體裝置，爲具有：由字元線，第1與第 2資料線，及複數個半導體元件所構成的S R A Μ記憶格 之半導體裝置，其特徵爲： 前述S R A Μ記憶格是藉由第1與第2電源端子來供 .給動作電壓； 在前述複數個半導體元件中，第1與第2半導體元件 的閘極是被分別連接於前述字元線； 在前述複數個半導體元件中，第3與第4半導體元件' 的閘極是被分別連接於前述第1電源端子； 在前述複數個半導體元件中，第5與第6半導體元件 是由：被形成於半導體積板上，且電荷載體的路徑爲垂直 於半導體基板表面的方向之半導體元件所構成； 前述第1半導體元件是與前述第3半導體元件，及前 述第4半導體元件的閘極，及前述第5半導體元件，以及 前述第1資料線連接； 前述第2半導體元件是與前述第4半導體元件，，及前 述第3半導體元件的閘極，及前述第6半導體元件，以及 前述第2資料線連接。 ^紙張尺度適用中國國家梂準（CNs ) Α4規格（210X 297公釐 1 ~ (請先閱讀背面之注意事項再填寫本頁) .裝- 經濟部智慧財產局員工消費合作社印製 -4- A8 B8 C8 498332 Sf. r：t 千 /1； 六、申請專利範圍 9 .如申請專利範圍第8項之半導體裝置，其中前述 第5與第6半導體元件是分別在半導體基板上積層複數個 矽膜之構造。 . 1 0 .如申請專利範圍第8項之半導體裝置，其中前 述第5與第6半導體元件是具有分別積層於半導體基板上 的第1矽膜，第1絕緣膜，第2矽膜，第2絕緣膜，第3 石夕膜。 1 1 .如申請專利範圍第8， 9或1 0項之半導體裝 置，其中前述第1與第2半導體元件是分別在半導體基板 內形成有第1與第2 N型不純物領域的半導體元件。 (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -5-
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