DE10122075B4 - Halbleiterspeicherzelle und deren Herstellungsverfahren - Google Patents

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Abstract

Halbleiterspeicherzelle
– mit einer Schichtstruktur (PT), die mindestens zwei Halbleiterschichten (32, 34) mit einem dazwischen liegenden Dielektrikum (36) und zumindest eine Steuerelektrode (4) zum Steuern eines Stromflusses durch die Schichtstruktur (PT) aufweist, wobei die Steuerelektrode (4) an einer von den Halbleiterschichten (32, 34) und dem Dielektrikum (36) gebildeten Stirnfläche der Schichtstruktur (PT) unter Zwischenlage einer Isolationsschicht (44, 46) angeordnet und mit einer Wort-Leitung (WL) verbunden ist;
– mit einer Bit-Leitung (BL);
– und mit einem Speichertransistor (ST), wobei die Schichtstruktur (PT) die Bit-Leitung (BL) mit der Gateelektrode (2) des Speichertransistors (ST) verbindet,
– wobei die Halbleiterspeicherzelle weiterhin einen zum Speichertransistor (ST) in Reihe liegenden Auswahltransistor (AT) aufweist, dessen Gateelektrode mit der Steuerelektrode der Schichtstruktur (PT) und der Wort-Leitung (WL) verbunden ist,
– wobei der Auswahltransistor (AT) und der Speichertransistor (ST) in Reihe zwischen der Bit-Leitung (BL) und einer Ground-Leitung (GL) liegen, und
– wobei...

Description

  • Die Erfindung liegt auf dem Gebiet der Halbleitertechnologie und betrifft eine Halbleiterspeicherzelle
    • – mit einer Schichtstruktur, die mindestens zwei Halbleiterschichten mit einem dazwischen liegenden Dielektrikum und zumindest eine Steuerelektrode zum Steuern eines Stromflusses durch die Schichtstruktur aufweist, wobei die Steuerelektrode an einer von den Halbleiterschichten und dem Dielektrikum gebildeten Stirnfläche der Schichtstruktur unter Zwischenlage einer Isolationsschicht angeordnet und mit einer Wort-Leitung verbundene ist;
    • – mit einer Bit-Leitung;
    • – und mit einem Speichertransistor, wobei die Schichtstruktur die Bit-Leitung mit der Gateelektrode des Speichertransistors verbindet.
  • Derartige Halbleiterspeicherzellen sind beispielsweise in dem Fachartikel von Nakazato et al., IEDM 97, S.179-182 sowie in WO 01/06570 A1 , US 5,091,882 A und US 5,402,371 A beschrieben.
  • Mit immer fortschreitender Miniaturisierung und Integrationsdichte werden an Halbleiterbauelemente immer höhere Anforderungen an deren Funktionstüchtigkeit gestellt. So ist es z.B. bei immer kleiner werdenden Halbleiterbauelementen zunehmend schwieriger, Leckströme sicher zu unterbinden. Bei sogenannten PLEDs (Planar Localised Electron Devices) soll das Problem der Leckströme durch Tunnelbarrieren im Kanalgebiet entschärft werden. Der Aufbau und die Funktionsweise eines PLEDs ist z.B. im bereits genannten Fachartikel von Nakazato et al. sowie dem vorveröffentlichten Tagungsbeitrag von Nakazato et al., "Phase-state Low Electron-number Drive Random Access Memory (PLEDM)" ISSCC 2000, February 8, 2000, Paper TA 7.4, Seite 132/133 beschrieben.
  • Der Aufbau eines PLEDs kann wie folgt kurz zusammengefaßt werden. Das "Kanalgebiet" des PLEDs wird durch eine Schichtstruktur aus voneinander durch Tunnelbarrieren getrennte, im allgemeinen intrinsische Halbleiterschichten gebildet, die zwischen einem Source- und einem Draingebiet angeordnet ist.
  • An einer Stirnseite der Halbleiterschichten sitzt eine gegenüber den Halbleiterschichten isolierte Gate- oder Steuerelektrode. Bei einer zwischen Source- und Draingebiet aufgebauten Spannungsdifferenz wird ein Stromfluß aufgrund der durch die Tunnelbarrieren gebildete Potentialwälle verhindert. Die Wahrscheinlichkeit eines Tunnelstroms ist praktisch null. Bei geeignet gewählter Gatespannung wird der Potentialverlauf der Potentialwälle abgesenkt, so daß die Wahrscheinlichkeit eines Tunnelstroms durch die Tunnelbarrieren erhöht ist. Es fließt ein meßbarer Tunnelstrom.
  • Die Funktionsweise des PLEDs kann auch durch den Verlauf der Energiebänder beschrieben werde. Im ausgeschalteten Zustand ist der Bandabstand zwischen Leitungsband und der Fermikante im allgemeinen sehr hoch. Dieser Abstand kann durch eine Änderung der Gatespannung verringert oder sogar noch vergrößert werden. Bei ausreichend verringertem Abstand können Ladungsträger mit erhöhter Wahrscheinlichkeit vom Valenz- in das Leitungsband gelangen (z.B. durch thermisch Anregung). Dadurch stehen Ladungsträger für einen Stromfluß zur Verfügung.
  • Im Vergleich zu einem MOSFET zeigt das PLED einerseits zwar eine geringe Stromergiebigkeit, andererseits jedoch eine sehr hohe Sperrwirkung mit verschwindendem Leckstrom auf. Die im Stand der Technik gezeigten Halbleiterspeicherzellen, z.B. in EP 0 843 360 A1 , EP 0 901 169 A1 und EP 0 908 954 A2 , benötigen zu ihrer Ansteuerung mindesten 4, in einigen Fällen sogar 5 geschaltete Leitungen. Dies erhöht den Prozeßaufwand zur Herstellung derartiger Halbleiterspeicherzellen, außerdem ist die Ansteuerung kompliziert. Darüber hinaus ist das Koppelverhältnis zwischen Wort-Leitung und Gate der Speichertransistoren beim genannten Stand der Technik relativ gering, so daß die Funktionsweise der vorbekannten Halbleiterspeicherzellen beeinträchtigt ist.
  • Der Erfindung liegt daher die Aufgabe zugrunde, eine Halbleiterspeicherzelle mit verbesserter Ansteuerung bei vergleichsweise einfachem Aufbau anzugeben.
  • Diese Aufgabe wird erfindungsgemäß bei der eingangs genannten Halbleiterspeicherzelle dadurch gelöst, daß die Halbleiterspeicherzelle weiterhin einen zum Speichertransistor in Reihe liegenden Auswahltransistor aufweist, dessen Gateelektrode mit der Steuerelektrode der Schichtstruktur und der Wort-Leitung verbunden ist, wobei der Auswahltransistor und der Speichertransistor in Reihe zwischen der Bit-Leitung und einer Ground-Leitung liegen, und wobei der Auswahltransistor und die Schichtstruktur so ausgebildet sind, daß die Einsatzspannung UA des Auswahltransistors kleiner als die Einsatzspannung Up der Schichtstruktur ist.
  • Erfindungsgemäß werden nur zwei geschaltete Leitungen neben der Ground-Leitung benötigt, nämlich eine Wort- und eine Bit-Leitung. Weiterhin umfaßt die erfindungsgemäße Halbleiterspeicherzelle einen mit dem Speichertransistor in Reihe geschalteten Auswahltransistor. Die Gateelektrode des Speichertransistors ist über die Schichtstruktur mit der Bit-Leitung verbunden. Die Schichtstruktur selbst kann als PLED angesehen werden und weist eine isolierte Steuerelektrode auf. Diese Steuerelektrode und die Gateelektrode des Auswahltransistors sind mit der Wort-Leitung verbunden.
  • Die Funktionsweise dieser Halbleiterspeicherzelle kann wie folgt erklärt werden: Die zu speichernde Information wird in der Gateelektrode des Speichertransistors in Form von Ladungen gespeichert. Die dort gespeicherte Ladung führt, wie bei MOSFET's üblich, zur Bildung einer Inversionsschicht im Kanalgebiet des Speichertransistors, wenn die durch die gespeichert Ladung aufgebaute Spannungsdifferenz größer als die Einsatzspannung des Speichertransistors ist. Die aufgebaute Spannungsdifferenz hängt dabei sowohl von der gespeicherten Ladung als auch von der zwischen Gateelektrode und dem Kanal gebiet herrschenden Kapazität ab. Ist auf der Gateelektrode dagegen keine Ladung gespeichert, wird auch keine Inversionsschicht aufgebaut. Der Speichertransistor ist damit geschlos sen. Das Auslesen des Zustandes des Speichertransistors erfolgt durch Messung eines Stromflusses durch den Speichertransistor. In diesem Fall wird auch von einer Gain-Zelle gesprochen. Ist dieser offen (Inversionsschicht vorhanden) fließt ein meßbarer Strom. Dagegen sperrt ein geschlossener Speichertransistor den Stromfluß. Um diese Messung durchführen zu können, muß der Auswahltransistor ebenfalls geöffnet werden, damit die zwischen Bit- und Ground-Leitung angelegte Spannungsdifferenz über dem Speichertransistor abfallen kann. Der Auswahltransistor wird durch eine mittels Wort-Leitung angelegte Spannung, die höher als die Einsatzspannung des Auswahltransistors ist, geöffnet.
  • Zum Schreiben der Information in die Halbleiterspeicherzelle muß dagegen Ladung von und zur Gateelektrode des Speichertransistors über die Schichtstruktur transportiert werden. Dazu wird die Leitfähigkeit der Schichtstruktur durch Anlegen einer Spannung an die Steuerelektrode der Schichtstruktur erhöht. Zu beachten hierbei ist, daß die Einsatzspannung, d.h. die minimal notwendige, an der Steuerelektrode anliegende Spannung höher sein sollte als die Einsatzspannung des Auswahltransistors, damit zum Lesen zwar der Auswahltransistor geöffnet werden kann, die Schichtstruktur jedoch noch geschlossen bleibt. Beim Schreiben sind dagegen sowohl Auswahltransistor als auch Schichtstruktur offen. Daher ist es bevorzugt, wenn der Auswahltransistor und die Schichtstruktur so ausgebildet sind, daß die Einsatzspannung UA des Auswahltransistors kleiner als die Einsatzspannung Up der Schichtstruktur ist. Dies kann z.B. durch eine unterschiedliche Dicke der jeweiligen Gatedielektrika erreicht werden.
  • Das Lesen funktioniert somit nicht zerstörend bei einer an der Wort-Leitung anliegenden Spannung UWL < Up. Wenn die Einsatzspannungsdifferenz ΔU = Up – UA zu klein für ein zerstörungsfreies Lesen sein sollte, kann auch mit Rückschreiben gelesen werden, d.h. der ausgelesene Wert wird anschließend wieder eingespeichert. Sofern die Sperreigenschaften der Schichtstruktur hoch genug ist, kann auch auf ein periodisches Auffrischen (Refresh) der eingespeicherten Ladung verzichtet werden. In diesem Fall würde die Halbleiterspeicherzelle nicht flüchtig (non-volatile) sein.
  • Die erfindungsgemäße Halbleiterspeicherzelle zeichnet sich weiterhin durch einen relativ geringen Platzverbrauch aus, der zwischen 4–6 F2 liegt, sofern mit F die bei der Herstellung verwendete Strukturierungsbreite bezeichnet wird. Diese hängt in hohem Maße von der Auflösung der zur Anwendung gelangenden Lithographie ab. Bei einer lithographisch minimal erreichbaren Strukturierungsbreite von z.B. 0,1 μm ist F = 0,1 μm. Da bei der erfindungsgemäßen Halbleiterspeicherzelle kein Kondensator sowie zum Betreiben derselben keine hohe Spannung benötigt werden, ist die Halbleiterspeicherzelle voll skalierbar, d.h. ihr Aufbau muß nicht an eine bestimmte Strukturbreite angepaßt werden, sondern behält unabhängig von dieser ihren prinzipiellen Aufbau bei. Insbesondere kann die erfindungsgemäße Halbleiterspeicherzelle proportional mit der Strukturbreite verkleinert werden.
  • Eine vorteilhafte Weiterbildung zeichnet sich dadurch aus, daß der Auswahltransistor und der Speichertransistor durch zwei voneinander beabstandete Dotierungsgebiete mit einem dazwischen liegenden Kanalgebiet und einer gegenüber dem Kanalgebiet isolierten zweigeteilten Gateelektrode gebildet werden, wobei die beiden Teile der Gateelektrode voneinander isoliert sind und der eine Teil der zweigeteilten Gateelektrode die Gateelektrode des Auswahltransistors und der andere Teil der zweigeteilten Gateelektrode die Gateelektrode des Speichertransistors bildet.
  • Bei dieser Weiterbildung wird das Konzept eines Transistors mit geteiltem Gate (sogenannter Slpit-Gate-Transistor) angewendet. Bei zwei in Reihe geschalteten Transistoren kann im allgemeinen entweder das Source-Gebiet des einen Transistors mit dem Draingebiet des anderen verbunden werden oder diese beiden Gebiete werden durch ein einziges Dotierungsgebiet gebildet, so daß die hintereinander liegenden Transistoren zusammen nur drei Dotierungsgebiete mit dazwischen liegenden Kanalgebieten aufweisen. Bei einem Split-Gate-Transistor wird dagegen sogar auf das gemeinsame Dotierungsgebiet verzichtet. Im Gegensatz dazu sind über dem nunmehr einzigen Kanalgebiet zwei voneinander isolierte und nebeneinander liegende Gateelektroden angeordnet. Ein Stromfluß durch das Kanalgebiet ist nur möglich, wenn an beiden Gateelektroden eine Spannung anliegt, die höher als die jeweilige Einsatzspannung ist. Liegt nur an einer der beiden Gateelektroden eine derartige Spannung an, wird auch nur in einem Teil des Kanalgebiets eine Inversionsschicht erzeugt. Ein Stromfluß durch das Kanalgebiet ist dann noch nicht möglich.
  • Der Platzverbrauch wird durch Ausbildung des Speicher- und Auswahltransistors als Transistor mit geteilter Gateelektrode besonders deutlich verringert.
  • Vorteilhaft ist es weiterhin, wenn der Speichertransistor und der Auswahltransistor planar in einem Halbleitersubstrat ausgebildet sind und auf dem Halbleitersubstrat die Schichtstruktur mit seitlich angeordneter Steuerelektrode angeordnet ist. Dabei kann in vorteilhafter Weiterbildung die Gateelektrode des Auswahltransistors und die Steuerelektrode der Schichtstruktur direkt durch die seitlich an der Schichtstruktur verlaufende Wort-Leitung gebildet werden.
  • Günstig ist es weiterhin, wenn das Dielektrikum der Schichtstruktur aus Oxynitrid und die Halbleiterschichten der Schichtstruktur aus intrinsischem oder schwach dotiertem Polysilizium bestehen.
  • Schließlich ist es bevorzugt, wenn die Halbleiterschichten der Schichtstruktur auf ihren einander abgewandten Seiten jeweils von einer dielektrischen Schicht bedeckt sind, welche die Halbleiterschichten von leitfähigen Gebieten trennen, wo bei ein leitfähiges Gebiet die Gateelektrode des Speichertransistors bildet und das weitere leitfähige Gebiet mit der Bit-Leitung verbunden ist. Die leitfähigen Gebiete bilden dabei die Source- und Draingebiete des durch die Schichtstruktur definierten Halbleiterbauelements. Vorteilhafterweise bildet eines der leitfähigen Gebiet gleichzeitig die Gateelektrode des Speichertransistors. Dabei ist es bevorzugt, wenn die leitfähigen Gebiete aus dotiertem Polysilizium und die dielektrischen Schichten aus Siliziumnitrid bestehen.
  • Grundsätzlich ist es auch möglich, mehr als zwei Halbleiterschichten vorzusehen, zwischen denen dann jeweils eine Oxynitrid liegt. Dadurch kann die Sperrwirkung der Schichtstruktur erhöht werden. Dies ist z.B. in der EP 0 843 360 A1 genauer beschrieben.
  • Der Erfindung liegt weiterhin die Aufgabe zugrunde, ein Verfahren zur Herstellung einer Halbleiterspeicherzelle mit verbesserter Ansteuerung bei vergleichsweise einfachem Aufbau anzugeben. Diese Aufgabe wird gelöst durch ein Verfahren zum Herstellen einer Halbleiterspeicherzelle mit den Schritten:
    • – auf einem Substrat wird eine Schichtenfolge gebildet, die zumindest zwei Halbleiterschichten mit einem dazwischen liegenden Dielektrikum aufweist;
    • – die Schichtenfolge wird unter Verwendung zumindest einer Maske bis zum Substrat geätzt, so daß einzelne Schichtstrukturen auf dem Substrat verbleiben;
    • – an wenigstens einer Seitenfläche jeder Schichtstruktur sowie auf dem freigelegten Substrat werden Isolationsschichten gebildet sowie dort eine entlang der Seitenfläche der Schichtstrukturen verlaufende Wort-Leitung gebildet, die zumindest teilweise die auf dem Substrat gebildete Isolationsschicht bedeckt;
    • – es werden Dotierungsgebiete seitlich der Schichtstrukturen und der Wort-Leitung gebildet;
    • – eine isolierende Schicht wir ganzflächig aufgetragen; und
    • – eine Kontaktöffnung, die zu einem der Dotierungsgebiete führt und die Schichtstruktur zumindest teilweise freigibt, wird in der isolierenden Schicht gebildet, und
    • – in die Kontaktöffnung wird leitfähiges Material zum Kontaktieren des Dotierungsgebiets und der Schichtstruktur eingebracht.
  • Bevorzugt sind die Halbleiterschichten der Schichtstruktur auf ihren einander abgewandten Seiten jeweils von einer dielektrischen Schicht bedeckt, welche die Halbleiterschichten von leitfähigen Gebieten trennen, wobei das zwischen der Schichtstruktur und dem Halbleitersubstrat liegende leitfähige Gebiet vom Halbleitersubstrat durch ein Gatedielektrikum getrennt ist. Dabei werden das Gatedielektrikum, das untere leitfähige Gebiet mit seiner dielektrischen Schicht, die Schichtenfolge und das obere leitfähige Gebiet mit seiner unterliegenden dielektrischen Schicht nacheinander auf das Substrat aufgebracht und anschließend strukturiert. Es wird somit zunächst eine Schichtenfolge umfassend Gatedielektrikum, unteres leitfähiges Gebiet, dielektrische Schicht, die einzelnen Schichten der Schichtstruktur, dielektrische Schicht und oberes leitfähiges Gebiet planar auf das Substrat aufgebracht und anschließend bevorzugt gemeinsam strukturiert, wobei bevorzugt eine gemeinsame Maske verwendet wird, die zur Definition der lateralen Ausdehnung der Schichtstruktur dient. Sämtliche geätzte Schichten weisen demnach die gleiche laterale Ausdehnung wie die Schichtstruktur auf.
  • Bevorzugt werden die Wort-Leitungen aus konform abgeschiedenem und anisotrop zurückgeätzten leitfähigen Material gebildet.
  • Es ist weiterhin bevorzugt, daß die Schichtstrukturen jeweils paarweise angeordnet sind und das konform abgeschiedene leitfähige Material eine solche Materialstärke aufweist, daß es den Zwischenraum zwischen den Schichtstrukturen eines Paars so weit auffüllt, des es dort nach der anisotropen Ätzung das zwischen den Schichtstrukturen eines Paares liegende Substrat weiterhin vollständig bedeckt. Die Schichtstrukturen können auch hintereinander in Reihen verlaufen, wobei jeweils zwei Reihen paarweise zusammengefaßt sind und der Zwischenraum zwischen zwei Schichtstrukturen eines Paares jeweils geringer ist als der Abstand zwischen den Schichtstrukturen benachbarter Paare.
  • Daher ist es bevorzugt möglich, daß
    • – die Kontaktöffnung in der isolierenden Schicht zum Zwischenraum führt, wobei das im Zwischenraum befindliche leitfähige Material ebenfalls entfernt wird,
    • – im dort freiliegenden Substrat ein Dotierungsgebiet geschaffen wird, und
    • – an den dem Zwischenraum zugewandten Seitenwänden der Schichtstruktur isolierende Randstege gebildet werden, wobei die Randstege dicker als die Gatedielektrika der Schichtenstapel sind.
  • Aufgrund des geringeren Abstandes der Schichtstrukturen innerhalb eines Paares wächst das konform abgeschiedene leitfähigen Material im Zwischenraum eines Paares zusammen und füllte daher diesen Zwischenraum weitgehend vollständig auf. Die Füllhöhe im Zwischenraum ist dabei höher als die Schichtdicke des konform abgeschieden leitfähigen Materials. Daher wird bei dem nachfolgenden anisotropen Ätzverfahren das leitfähigen Material aus dem Zwischenraum nicht vollständig entfernt, sondern bedeckt dort weiterhin das Substrat. Bei einer nachfolgenden Implantationen wird somit dort eine Bildung von Dotierungsgebieten unterbunden. Erst nach dem Entfernen des leitfähigen Materials aus dem Zwischenraum unter Zuhilfenahme eines weiteren Ätzverfahrens kann dort ein Dotierungsgebiet gebildet werden.
  • Bei den im obigen Fachartikel sowie in der EP 0 843 360 A1 , EP 0 908 954 A2 und der EP 0 901 169 A1 beschriebenen Halbleiterspeicherzellen mit PLEDs sind die Tunnelbarrieren entweder thermisch gebildete Siliziumnitrid- oder Siliziumoxidschichten. Diese Schichten weisen jedoch zu hohe Leckströme auf, so daß sie als Tunnelbarrieren geeignet sind. So kann eine rein thermisch gebildete Siliziumnitridschicht nicht di cker als etwa 25 nm werden. Diese Dicke reicht jedoch nicht zur ausreichenden Minimierung von Leckströmen auf. Außerdem läßt die Defektdichte dieser Schichten zu wünschen übrig. Es liegt daher im Rahmen der vorliegenden Erfindung, die Schichtstruktur der Halbleiterspeicherzelle mit einer verbesserten Tunnelbarriere auszustatten.
  • Daher weist die Schichtstruktur der erfindungsgemäßen Halbleiterspeicherzelle bevorzugt folgenden Aufbau aus:
    • – mindestens zwei Halbleiterschichten mit einem dazwischen liegenden Dielektrikum, wobei die Halbleiterschichten auf ihren einander abgewandten Seite jeweils von einer dielektrischen Schicht bedeckt sind, welche die Halbleiterschichten von leitfähigen Gebieten trennen, und
    • – eine Steuerelektrode, die an einer zumindest von den Halbleiterschichten und dem Dielektrikum gebildeten Stirnfläche der Schichtstruktur unter Zwischenlage einer Isolationsschicht angeordnet ist und einen Stromfluß durch die Schichtstruktur steuert, vorgeschlagen, wobei das Dielektrikum aus Oxynitrid und die dielektrischen Schichten aus Siliziumnitrid bestehen.
  • Oxynitridschichten zeichnen sich durch sehr geringe Leckströme und speziell durch eine sehr geringe Defektdichte aus. Außerdem können sie durch thermische Oxidation einer Nitridschicht sehr sauber hergestellt werden.
  • Ein bevorzugtes Verfahren zur Herstellung der Schichtstruktur umfaßt die Schritte:
    • a) ein Substrat mit einem leitfähigen Gebiet wird bereitgestellt;
    • b) eine Halbleiterschicht und eine Nitridschicht werden aufgebracht;
    • c) die Nitridschicht wird thermisch oxidiert und dabei in eine Oxynitridschicht umgewandelt;
    • d) auf die Oxynitridschicht wird eine weitere Halbleiterschicht aufgebracht;
    • e) auf der Halbleiterschicht wird ein weiteres leitfähiges Gebiet gebildet;
    • f) auf das weitere leitfähige Gebiet wird eine Maske aufgebracht und alle zuvor aufgebrachten Schichten zumindest bis zum leitfähigen Gebiet unter Verwendung der Maske geätzt, so daß eine Schichtstruktur mit zumindest einer Stirnfläche entsteht; und
    • g) auf dieser Stirnfläche wird eine Isolationsschicht und eine Steuerelektrode gebildet.
  • Bevorzugt können die Schritte b) und c) mehrfach wiederholt werden, um eine Vielzahl von Halbleiterschichten mit jeweils darüberliegender Oxynitridschicht herzustellen.
  • Günstig ist es dabei, wenn
    • – das leitfähige Gebiet als dotierte Polysiliziumschicht ausgebildet wird, die nach ihrer Bildung thermisch nitridiert wird, so daß die Polysiliziumschicht von einer Siliziumnitridschicht bedeckt ist,
    • – die Halbleiterschichten aus intrinsischem oder im Vergleich zu den leitfähigen Gebieten schwach dotiertem Polysilizium bestehen und die weitere Halbleiterschicht thermisch nitridiert wird, so daß sie von einer Siliziumnitridschicht bedeckt ist, und
    • – das weitere leitfähige Gebiet als dotierte Polysiliziumschicht ausgebildet wird.
  • Aufgrund der gebildeten Siliziumnitridschichten sind die Halbleiterschichten, die bevorzugt aus intrinsischem oder schwach dotiertem Polysilizium bestehen, von den stärker dotierten leitfähigen Gebiete isoliert. Das schwach dotierte Polysilizium weist eine Dotierung von bevorzugt kleiner als 5·1017 cm-3 auf. Zum Vergleich, die Dotierung der leitfähigen Gebiete ist dagegen bevorzugt größer als 1019 cm-3. Die Siliziumnitridschichten sind sowohl Tunnelbarrieren als auch Diffusionsbarrieren, um eine Diffusion von Dotierstoffen von den leitfähigen Gebieten in die Halbleiterschichten zu verhindern. Eine derartige Diffusion könnte z.B. bei der thermischen Oxidierung der Nitridschicht auftreten. Es wurde fest gestellt, daß für die Funktionsweise der so hergestellten Halbleiterbauelemente das Beibehalten der intrinsichen Leitfähigkeit bzw. der schwachen Dotierung der Halbleiterschichten vorteilhaft ist. Dadurch wird gewährleistet, daß das durch die Steuerelektrode eingeprägte elektrische Feld tief in die Halbleiterschichten eindringen kann. Höher dotierte Halbleiterschichten würden dagegen das eingeprägte elektrische Feld der Steuerelektrode abschirmen; dieses könnte daher nicht mehr tief genug in die Halbleiterschichten eindringen, so daß der Potentialverlauf der Tunnelbarrieren lediglich in unmittelbarer Nähe der Steuerelektrode beeinflußbar wäre.
  • Im folgenden wird die Erfindung anhand eines Ausführungsbeispiels beschrieben und in Figuren dargestellt. Es zeigen:
  • 1 bis 3 erfindungsgemäße Halbleiterzelle in unterschiedlicher Beschaltung;
  • 4 einen Querschnitt durch zwei erfindungsgemäße Halbleiterspeicherzellen;
  • 5 Lese-Schreib-Zyklus einer erfindungsgemäßen Halbleiterspeicherzelle;
  • 6A bis 6I einzelne Verfahrensschritte bei der Herstellung einer erfindungsgemäßen Halbleiterspeicherzelle;
  • 7 das dabei erzielte Layout; und
  • 8A bis 8D eine weitere Ausführungsform des erfindungsgemäßen Herstellungsverfahrens.
  • 1 zeigt eine Halbleiterspeicherzelle, im weiteren als Speicherzelle bezeichnet, bei der der Speichertransistor ST mit der Bit-Leitung BL und dem Auswahltransistor AT, dieser wiederum mit der Ground-Leitung GL verbunden ist. Das durch die Schichtstruktur gebildete Halbleiterbauelement, im folgenden als PLED bezeichnet, ist ebenfalls mit der Bit-Leitung und dem Gate 2 des Speichertransistors ST verbunden. Die Steuerelektrode 4 des PLED PT ist sowohl mit der Wort-Leitung WL als auch mit der Gateelektrode 6 des Auswahltransistors AT verbunden.
  • Im Unterschied zu der in 1 gezeigten Speicherzelle ist in 2 der Auswahltransistor mit der Bit-Leitung BL und dem PLED PT verbunden. Der Speichertransistor liegt drainseitig auf Ground-Leitung GL. Beide in 1 und 2 gezeigte Beschaltungen sind im Prinzip gleichwertig. Die in 2 gezeigte Speicherzelle hat den weiteren Vorteil, daß keine Störungen auf der Drainseite des PLED auftreten.
  • 3 zeigt benachbarte Speicherzellen, die sich eine gemeinsame Bit-Leitung BL teilen, um die Zahl der erforderlichen Leiterbahnen zu vermindern. Alternative Anordnungen zur Platzminimierung sind ebenfalls möglich.
  • Ein Querschnitt von zwei benachbarten Speicherzellen in der in 3 gezeigten Beschaltung ist in 4 dargestellt. In einem bevorzugt aus einkristallinem, p-dotiertem Silizium bestehenden Substrat 10 sind zueinander beabstandete n-Dotierungsgebiete angeordnet. Die Dotierungen können jedoch auch umgekehrt sein. Die beiden äußeren Dotierungsgebiete stellen eindiffundierte Ground-Leitungen GL dar. Das mittlere Dotierungsgebiet 12 bildet das gemeinsame Sourcegebiet der Speichertransistoren ST1 und ST2 und ist mit der Bit-Leitung BL verbunden. Auf dem Substrat 10 sind jeweils zwischen dem Dotierungsgebiet 12 und den eindiffundierten Ground-Leitungen GL Gatedielektrika 14, 16, 18 und 20 angeordnet. Oberhalb der Gatedielektrika 14 und 20 verlaufen die Wort-Leitungen WL1 bzw. WL2, die dort gleichzeitig die Gateelektrode 61 bzw. 62 der Auswahltransistoren AT1 und AT2 sowie die Steuerelektrode 41 bzw. 42 der PLEDs PT1 und PT2 bilden. Oberhalb der Gatedielektrika 16 und 18 sitzen die Gateelektroden 21 und 22 der Speichertransistoren ST1 und ST2. Die Gateelektroden 21, 22 bilden gleichzeitig leitfähige Gebiete der oberhalb der Gateelektroden 21, 22 angeordneten Schichtstrukturen 81 und 82. Die Schichtstrukturen 81 und 82 umfassen dabei neben den leitfähigen Gebieten 21 und 22 jeweils eine Siliziumnitridschicht 30, zwei bevorzugt intrinsische Halbleiterschicht 32 und 34 mit dazwischen liegender Oxynitridschicht 36, einer weiteren Siliziumnitridschicht 38 und einem weiteren leitfähigen Gebiet 40. Die Schichtstrukturen 81 und 82 sind seitlich gegenüber dem Bit-Leitungskontakt durch eine Oxidschicht 42 und gegenüber der Wort-Leitung WL1 und WL2 durch ein zweites Gatedielektrikum 44, 46 isoliert. Die Bit-Leitung BL selbst sitzt auf einer Oxidschicht ZOX.
  • Die Ground-Leitungen GL und das Dotierungsgebiet 12 bilden zusammen mit den jeweils dazwischen liegenden Kanalgebieten die gemeinsamen Source-, Drain- und Kanalgebiete der Auswahltransistoren und Speichertransistoren AT1 und ST1 bzw. AT2 und ST2. Oberhalb der jeweiligen Kanalgebiete werden durch die sich dort befindenden Wort-Leitungen WL1 und WL2 sowie die Gateelektroden 21 und 22 geteilte Gates gebildet. Leitfähige Kanäle zwischen der linken Ground-Leitung GL und dem Dotierungsgebiet 12 bzw. zwischen der rechten Ground-Leitung GL und dem Dotierungsgebiet 12 werden nur dann erzeugt, wenn sowohl die Wort-Leitungen WL1 bzw. WL2 und die Gateelektroden 21 bzw. 22 mit einer geeigneten Spannung beaufschlagt sind.
  • Die Funktionsweise der erfindungsgemäßen Speicherzelle soll im folgenden an Hand der 5 näher erläutert werden. Bei einem schreibenden Zugriff auf die Speicherzelle wird grundsätzlich davon ausgegangen, daß bereits ein Wert eingespeichert ist, d.h., daß auf der Gateelektrode 2 des Speichertransistors ST entsprechend des zu speichernden Wertes Ladung angesammelt ist. Ohne Beschränkung der Allgemeinheit soll zur Verdeutlichung der Funktionsweise angenommen werden, daß logisch "0" keiner angesammelten Ladung und logisch "1" angesammelter Ladung auf der Gateelektrode gleichzusetzen sei.
  • Die gestrichelten Linien in 5 bedeutet Schreiben einer "1" bei zuvor eingespeicherter "0", die durchgezogene Linie entsprechend umgekehrt. Sofern eine "0" eingespeichert ist, d.h. es befindet sich keine Ladung auf der Gateelektrode 2, wird zum Schreiben einer "1" die Wort-Leitung WL auf das Potential 2' gelegt, bei dem sowohl der PLED als auch der Auswahltransistor AT geöffnet ist, d.h. die Spannungsdifferenz zwischen Bit-Leitung BL und Ground-Leitung GL fällt über dem Speichertransistor ST ab. Dieser ist aufgrund der noch eingespeicherten "0" geschlossen. Im wesentlichen zeitgleich mit dem Öffnen des PLEDs PT wird die Bit-Leitung auf "High" gesetzt (entspricht 1 in 5). Mit dem Setzen der Bit-Leitung auf "High" soll zwischen der Gateelektrode 2, 21, 22 und dem weiteren leitfähigen Gebiet 40 der Schichtstruktur eine Spannungsdifferenz aufgebaut werden, in deren Folge Ladungen durch das PLED zu der noch ungeladenen Gateelektrode fließen können. Das die Höhe dieser Spannungsdifferenz definierende Potential der Gateelektrode 2, 21, 22 wird durch das Potential des Substrats 10 und den Potentialen des Sourcegebiets 12 und der Wort-Leitung WL1 bzw. WL2 beeinflußt. Inwieweit diese drei Potentiale das Potential der Gateelektrode 2, 21, 22 bestimmen hängt stark von den Koppelkapazitäten C1, C2 und C3 ab, die sich zwischen Gateelektrode und dem Sourcegebiet 12, dem Substrat 10 und der Wort-Leitung WL1 bzw. WL2 ausbilden. Diese Kapazitäten sind beispielhaft in 4 eingezeichnet. Dominierend ist C2, da Gateelektrode 2, 21, 22 und Substrat 10 eine im Vergleich zu Sourcegebiet 12 und Wort-Leitung WL1 bzw. WL2 große gemeinsame Fläche haben. Da das Substrat 10 selbst in der Regel auf Bezugspotential, d.h. auf Null liegt, ist somit das Potential der Gateelektrode 2, 21, 22 ebenfalls bei Null. Somit fließen bei geöffnetem PLED Ladungen auf die Gateelektrode 2, 21, 22. Die Gateelektrode weist daher logisch "1" auf.
  • Soll dagegen bei eingespeicherter "1" eine "0" eingeschrieben werden, bleibt die Bit-Leitung auf "Low" (entspricht 0 in 5) und es können die Ladungen abfließen. Die Gateelektrode weist nunmehr eine "0" auf.
  • Optional kann beim Schreiben von logisch „1" das Potential des Substrats abgesenkt werden, um den Speichertransistor trotz zunehmender Ladung auf der Gateelektrode des Speichertransistors geschlossen zu halten. Im umgekehrten Fall könnte dagegen das Potential des Substrats zusätzlich angehoben werden.
  • Zum Lesen des eingespeicherten Zustandes wird die Wort-Leitung WL1 bzw. WL2 auf Potential 1 gesetzt, bei dem der PLED bereits geschlossen, der Auswahltransistor AT, AT1, AT2 jedoch noch offen ist. Gleichzeitig wird die Bit-Leitung auf "High" (1) gesetzt, so daß eine Spannungsdifferenz über dem Speichertransistor abfällt. Je nachdem ob dieser im Zustand "1" (offen) oder "0" (geschlossen) ist, fließt ein Strom, der an der Bit-Leitung BL registriert werden kann.
  • Im folgenden sollen einzelne Schritte bei der Herstellung der Speicherzelle anhand der 6A bis 6I beschrieben werden.
  • Auf dem Substrat 10 wird zunächst thermisch eine dünne Oxidschicht 50 gebildet, aus der später die Gatedielektrika 16 und 18 hervorgehen. Daran schließt sich die Abscheidung einer n-dotierten Polysiliziumschicht 52 von etwa 50–100 nm mit einer Dotierstoffkonzentration von größer 1019 cm-3 an. Diese Polysiliziumschicht wird anschließend thermisch in Anwesenheit von NH3 bei etwa 700°C bis 1000°C nitridiert. Dabei entsteht eine Siliziumnitridschicht 54, die nur wenige Nanometer dick ist. Die Bildung der Siliziumnitridschicht 54 ist selbsthemmend, d.h. die erreichbare Dicke ist weitgehend unabhängig von der gewählten Behandlungsdauer. Für die thermische Behandlung genügen im allgemeinen wenige Sekunden bis Minuten. Auf die so gebildete Siliziumnitridschicht 54 wird eine intrinsisch leitende Polysiliziumschicht 56 von wenigen Nanometern (ca. 50 nm) aufgebracht, gefolgt von einer abgeschiedenen Nitridschicht 58. Zur Bildung der Nitridschicht 58 läßt sich z.B. ein LP-CVD (low Pressure chemival vapour depo sition)-Verfahren unter Verwendung von NH3 und Silan bei Temperaturen von 700–800°C einsetzen. Nachfolgend wird die Nitridschicht 58 einer oxidierenden Atmosphäre bei hohen Temperaturen ausgesetzt, so daß die Nitridschicht 58 in eine Oxynitridschicht 58 umgewandelt wird. Es schließt sich die Abscheidung einer weiteren intrinsischen Polysiliziumschicht 60 an, die ebenfalls thermisch nitridiert wird, so daß eine Siliziumnitridschicht 62 entsteht. Abschließend werden eine n-dotierte Polysiliziumschicht 64 und eine später als Hardmaske dienende Siliziumnitridschicht 66 aufgebracht.
  • Die Polysiliziumschichten 52, 56, 60, 64 werden bevorzugt mittels CVD-Verfahren bei Temperaturen von etwa 500–650°C abgeschieden. Durch die thermische Behandlung des Siliziumsubstrats bzw. der Polysiliziumschichten 52, 60 entstehen in der Regel stöchiometrische Schichten, d.h. SiO2 im Falle des Substrats 10 und Si3N4-Schichten im Falle der Polysiliziumschichten 52, 60. Die Zusammensetzung der Oxynitridschicht 58 hängt stark von der Dauer der Behandlung und der Sauerstoffkonzentration bzw. der Konzentration der oxidierenden Substanz ab, so daß im allgemeinen eine Zusammensetzung SixOyNz erreicht wird.
  • Zur Strukturierung des gebildeten Schichtenstapels wird schließlich noch eine Fotomaske 68 auf die Nitridschicht 66 aufgebracht. Diese wird geeignet belichtet und entwickelt. Die dabei entstehende strukturierte Fotomaske 68 ist in 6B zu sehen. Die hellen Balken zeigen dabei Öffnungen der Fotomaske 68. Dort wird nachfolgend der Schichtenstapel bis in das Substrat 10 hineingeätzt, um sogenannte STI-Isolationsgebiete (Shallow Trench Isolation) zu bilden. Die Ätzung selbst wird so durchgeführt, daß zunächst die Nitridschicht 66 unter Verwendung der strukturierten Fotomaske 68 geätzt wird, um eine Hardmaske herzustellen. Die so strukturierte Siliziumnitridhardmaske 66 dient bei der Ätzung aller Schichten einschließlich des Substrats 10 als Maske. Nachdem die durch die Fotomaske 68 definierten Gräben geätzt wurden, wird das freigelegte Substrat 10 zur Bildung einer dünnen Siliziumoxidschicht (nicht gezeigt) thermisch oxidiert und anschließend mit einem Oxid 70 aufgefüllt. Letzteres wird mittels CMP (Chemical Mechanical Polishing) planarisiert. Auf die planarisierte und bevorzugt mit der Siliziumnitridschicht 66 abschließende Oxidschicht 70 wird eine weitere Fotomaske 72 aufgebracht. Die so erhaltene Struktur ist entlang des in 6B angedeuteten Querschnitts AA' in 6C gezeigt.
  • Die Fotomaske 72 ist in Draufsicht in 6D dargestellt. Bis auf senkrecht zu den STI-Gräben verlaufende Stege 74 wird unter Verwendung der Fotomaske 72 der aufgebrachte Schichtenstapel bis zum Substrat 10 entfernt. Die Ätzung erfolgt bevorzugt in zwei Schritten. Zunächst wird das abgeschiedene Oxid 70 bis auf etwa Substrathöhe zurückgeätzt. Nachfolgend werden die einzelnen Schichten der Schichtenstapel 81, 82, die Teil der Stege 74 sind, entfernt. Zwischen den Schichtenstapeln 81, 82 befinden sich Abschnitte des STI-Oxids, so daß entlang jedes Steges 74 abwechselnd die Schichtenstapel 81, 82 und STI-Oxid angeordnet sind. Die so entstandene Struktur ist im Querschnitt entlang der Linie BB' in 6E gezeigt.
  • Nach Bildung der Stege 74 schließt sich eine thermische Oxidation an, bei der die Seitenwände der Stege 74 sowie das freigelegte Substrat 10 oxidiert werden. Dadurch entstehen auf dem Substrat die bereits in 4 dargestellten Gatedielektrika 14 und 20 und an den voneinander abgewandten Seitenflächen der Stege 74 die ebenfalls bereits in 4 dargestellten zweiten Gatedielektrika 44, 46. An den einander zugewandten Seitenflächen der Stege 74 entstehen zwar ebenfalls Oxidschichten, diese werden später jedoch entfernt. Nach der thermischen Oxidation schließt sich eine Abscheidung einer n-dotierten Polysiliziumschicht 76 mit einer Dotierstoffkonzentration von ≥ 5·1018 cm-3 an, die so dick aufgetragen wird, daß der Zwischenraum zwischen den Stegen 74 weitgehend aufgefüllt wird (6F). Die Polysiliziumschicht 76 wird anschließend anisotrop zurückgeätzt, so daß an den von einander abgewandten Seitenflächen der Stege 74 Randstege (Spacer) zurückbleiben, die sowohl die Wort-Leitungen WL1 und WL2 als auch die Steuerelektroden 41, 42 der PLEDs PT1 und PT2 und die Gateelektroden 61, 62 der Auswahltransistoren AT1 und AT2 bilden. Aufrund der relativ dicken Polysiliziumschicht 76 verbleibt zwischen den Stegen 74 trotz Rückätzung ausreichend Polysiliziummaterial, das den Zwischenraum 100 zwischen den Stegen füllt. Unter Verwendung der geätzten Polysiliziumschicht 76 und der Stege 74 als Maske werden n-Dotierungsgebiete seitlich der Wort-Leitungen WL1, WL2 mittels Implantation zur Bildung der Ground-Leitung GL (6G) mit einer Implantationsdosis von etwa 1–10·1015 cm-2 ge schaffen, wobei sich eine Enddotierstoffkonzentration von etwa 1019–1020 cm-3 einstellt. Optional kann sich ein Silizidprozeß anschließen, bei dem die implantierte und ggf. eindiffundierte Ground-Leitung GL z.B. mit Ti bei 900°C für 15 min silizidiert wird.
  • Sofern die Schichtstrukturen 81, 82 bzw. die Stege 74 nicht paarweise angeordnet sind, sondern der Abstand der Schichtstrukturen so groß ist, das die Polysiliziumschicht 76 nicht den Zwischenraum zwischen benachbarten Schichtstrukturen ausfüllt, muß gegebenenfalls mit einer weiteren Maske gearbeitet werden, um die Dotierung und Silizidierung im Zwischenraum zu verhindern.
  • In 6F wurden weiterhin die einzelnen Schichten der Stege 74 mit jeweils den Bezugszeichen versehen, die in 4 verwendet wurden, um zu verdeutlichen, das aus den abgeschiedenen Schichten die entsprechenden Funktionsschichten der 4 hervorgehen.
  • Es schließt sich gemäß 6G das Aufbringen einer planarisierenden Oxidschicht ZOX und einer weiteren Fotomaske 78 an. Deren Layout ist in 6H dargestellt. Die Fotomaske 78 weist Öffnungen 80 an den Stellen auf, an denen die Bit-Leitungs-Kontakte 86 gebildet werden sollen.
  • Unter Verwendung der Fotomaske 78 wird die Oxidschicht ZOX bis auf das Substrat 10 geätzt. Dabei werden gleichzeitig die durch thermische Oxidation entstandenen Oxidschichten auf den einander zugewandten Seitenflächen der Stege 74 sowie auf der dazwischen liegenden Substratoberfläche entfernt. Es schließt sich die Ätzung von Polysilizium an, um das zwischen den Stegen 74 befindliche Polysiliziummaterial zu entfernen. Gegebenenfalls erfolgt abschließend noch eine Oxidätzung, um die auf der Substratoberfläche befindliche Oxidschicht zu entfernen. Die Bildung der Bit-Leitungs-Kontakte ist in bezug auf die Stege 74 selbstjustierend. Die Öffnungen 80 in der Fotomaske 78 müssen so groß sein, daß die Stege 74 teilweise freigelegt werden, damit eine Kontaktierung der oberen Halbleiterschicht 40 ermöglicht wird. Die Wort-Leitungen WL1, WL2 sollen dagegen nicht freigelegt werden. Nach Ätzung der Oxidschicht ZOX wird das Dotierungsgebiet 12 mittels Implantation von As mit einer Dosis von etwa 1019–1016 cm-2 und ggf. mit thermischer Nachbehandlung geschaffen. Das Dotierungsgebiet 12 dient beiden Speichertransistoren ST1, ST2 als Source-Gebiet. Anschließend erfolgt eine Abscheidung einer Oxidschicht mit anisotroper Rückätzung zur Bildung von Randstegen 84 (Spacer) an den einander zugewandten Seitenflächen der Stege 74. Die Randstege 84 sind deutlich dicker als die zweiten Gatedielektrika 44, 46, damit die Koppelkapazität zwischen Bit-Leitung BL und den Halbleiterschichten 21, 22, 32, 34, 40 vernachlässigbar gering ist und die Bit-Leitung BL selbst nicht als Steuerelektrode wirkt. Danach wird die auf den Stegen 74 befindliche Nitridschicht 66 zumindest teilweise entfernt, um das weitere leitfähige Gebiet 40 freizulegen. Abschließend werden die Bit-Leitungs-Kontakte 86 mit einem leitfähigen Material aufgefüllt. Dabei kann es sich z.B. um Polysilizium oder um einen metallischen Aufbau aus Ti/TiN/W handeln. Nach dem Auffüllen der Bit-Leitungs-Kontakte 86 wird die Bit-Leitung BL aufgebracht. Die so erhaltene Struktur ist in 6I dargestellt.
  • Das erhaltene Layout der Speicherzelle ist in Draufsicht in 7 gezeigt. Schräg gestreift sind die Schichtenstapel 81, 82 dargestellt, die zusammen mit den STI-Gebieten 70 die Stege 74 bilden. Die STI-Gebiete 70 selbst werden von dem zwischen den Stegen 74 verlaufenden Graben, in dem die Bit-Leitungs-Kontakte 86 ausgebildet sind, und den Gräben, in denen die Wort-Leitungen Wl1, Wl2 verlaufen, durchbrochen. Zur besseren Darstellung wurde nur ein Bit-Leitungskontakt 86 eingezeichnet. Oberhalb des Bit-Leitungskontaktes 86 verläuft die Bit-Leitung BL. Grau ist das Substrat 10 dargestellt, wobei zwischen den Stegen 74 die Dotierungsgebiete 12 sitzen. Die übrigen grauen Gebiete bilden die Ground-Leitung GL. Eine Speicherzelle nimmt den mit 88 bezeichneten Umfang ein.
  • Mit den vorangehend beschriebenen Herstellungsschritten ist gleichzeitig auch das erfindungsgemäße Halbleiterbauelement entstanden, das zwischen den beiden intrinsischen Halbleiterschichten 32, 34 eine Oxynitridschicht 36 aufweist.
  • Eine alternative Herstellungsweise für die erfindungsgemäße Halbleiterspeicherzelle ist in den 8A bis 8D dargestellt. Zunächst werden wie in 6A bereits dargestellt sämtliche Schichten auf das Substrat 10 aufgebracht und unter Verwendung der hier nicht dargestellten Masken zur Bildung der Stege 74 geätzt. Daran schließt sich analog zu 6F die Bildung von Gatedielektrika 20 und 44 durch thermische Oxidation an. Die so erhaltene Struktur zeigt 8B.
  • Nachfolgend wird ebenfalls wie bereits in 6F und 6G angedeutet eine Polysiliziumschicht konform aufgetragen und anschließend anisotrop zurückgeätzt. Dabei entstehen auf beiden Seiten des Steges 74 eine selbstjustierte Wort-Leitung WL, die gleichzeitig die Gateelektrode 6 des Auswahltransistors AT und die Steuerelektrode 4 des PLEDs bildet. Da bei dieser Variante des Herstellungsverfahrens die einzelnen Stege nicht paarweise mit verringertem Abstand zwischen den Stegen eines Paares, sondern mit gleichem Abstand zwischen den einzelnen Stegen angeordnet sind, entstehen auf jeder Seite der Stege die Wort-Leitungen. Da jedoch nur auf einer Seite jedes Steges eine Wort-Leitung verlaufen soll wird die auf der anderen Seite gebildete Wort-Leitung anschließend wieder entfernt.
  • Zunächst wird jedoch eine Fotomaske 90 aufgebracht, die lediglich den Bereich seitlich des Steges 74 freiläßt, in dem die Wort-Leitung verbleiben soll. Unter Verwendung dieser Fotomaske wird anschließend neben der Wort-Leitung ein Dotierungsgebiet GL gebildet, das gleichzeitig die Ground-Leitung bildet. Optional schließt sich die Silizidierung der Ground-Leitung GL an. Dabei kann insbesondere die Wort-Leitung ebenfalls silizidiert werden. Die Fotomaske 90 verhindert auf der anderen Seite des Steges 74 sowohl die Bildung eines Dotierungsgebiets als auch dessen Silizidierung.
  • Schließlich erfolgt die Abscheidung und Strukturierung einer planarisierenden Oxidschicht ZOX. Die dabei gebildete Kontaktöffnung liegt oberhalb der zu entfernenden Wort-Leitung, also auf der linken Seite in 8D. Bei Bildung der Kontaktöffnung bzw. in einem anschließenden Verfahrensschritt wird dort die Wort-Leitung und die dort liegenden Gatedielektrika entfernt. Auf der nun entblößt liegenden Stirnseite des Steges 74 (linke Seite in 8D) wird ein selbstjustierter Randsteg 84 gebildet. Es schließt sich eine Nitridätzung an, um die Nitridschicht 66 im Bereich der Kontaktöffnung zu entfernen und die elektrische Kontaktierung des weiteren leitfähigen Gebiets 40 zu ermöglichen. Schließlich wird die Bit-Leitung BL abgeschieden, und dabei gleichzeitig die Kontaktöffnung mit dem Bit-Leitung-Kontakt 86 gefüllt.
  • Alternativ kann die sich auf der linken Seite des Steges 74 befindliche Wort-Leitung auch vor Abscheidung und Strukturierung der Oxidschicht ZOX unter Zuhilfenahme einer Maske, welche die übrigen Bereiche und insbesondere die auf der rechten Seite befindliche Wort-Leitung bedeckt, entfernt werden.
    • WL
    Wort-Leitung
    BL
    Bit-Leitung
    GL
    Ground-Leitung
    AT, AT1, AT2
    Auswahltransistor
    ST, ST1, ST2
    Speichertransistor
    PT, PT1, PT2
    PLED (Schichtstruktur mit Steuerelektrode 2)
    ZOX
    Oxidschicht
    2, 21, 22
    Gateelektrode des Speichertransistors; leitfä
    higes Gebiet
    4, 41, 42
    Steuerelektrode des PLEDs
    6, 61, 62
    Gateelektrode des Auswahltransistors
    81, 82
    Schichtstrukturen
    10
    Substrat
    12
    Dotierungsgebiet
    14, 16, 18, 20
    Gatedielektrikum
    30, 38
    Siliziumnitridschicht
    32, 34
    Halbleiterschicht
    36
    Oxynitridschicht
    40
    weiteres leitfähiges Gebiet
    42
    Oxidschicht
    44, 46
    zweites Gatedielektrikum
    50
    Siliziumoxidschicht/Gateoxid
    52, 64
    n-Polysiliziumschicht
    54, 62
    thermisch gebildete Siliziumnitridschicht
    56, 60
    intrinsische Polysiliziumschicht
    58
    Oxynitridschicht
    66
    Siliziumnitridschicht
    68
    Fotomaske (STI)
    70
    Oxid (STI)
    72
    Fotomaske (WL)
    74
    Stege/Gatestack
    76
    Polysiliziumschicht
    78
    Fotomaske (Bit-Leitungskontakt)
    80
    Öffnungen in Fotomaske 78
    84
    Randstege (Spacer)
    86
    Bit-Leitungs-Kontakte
    88
    Umfang einer Speicherzelle
    90
    Fotomaske (Dotierung)
    100
    Zwischenraum

Claims (18)

  1. Halbleiterspeicherzelle – mit einer Schichtstruktur (PT), die mindestens zwei Halbleiterschichten (32, 34) mit einem dazwischen liegenden Dielektrikum (36) und zumindest eine Steuerelektrode (4) zum Steuern eines Stromflusses durch die Schichtstruktur (PT) aufweist, wobei die Steuerelektrode (4) an einer von den Halbleiterschichten (32, 34) und dem Dielektrikum (36) gebildeten Stirnfläche der Schichtstruktur (PT) unter Zwischenlage einer Isolationsschicht (44, 46) angeordnet und mit einer Wort-Leitung (WL) verbunden ist; – mit einer Bit-Leitung (BL); – und mit einem Speichertransistor (ST), wobei die Schichtstruktur (PT) die Bit-Leitung (BL) mit der Gateelektrode (2) des Speichertransistors (ST) verbindet, – wobei die Halbleiterspeicherzelle weiterhin einen zum Speichertransistor (ST) in Reihe liegenden Auswahltransistor (AT) aufweist, dessen Gateelektrode mit der Steuerelektrode der Schichtstruktur (PT) und der Wort-Leitung (WL) verbunden ist, – wobei der Auswahltransistor (AT) und der Speichertransistor (ST) in Reihe zwischen der Bit-Leitung (BL) und einer Ground-Leitung (GL) liegen, und – wobei der Auswahltransistor (AT) und die Schichtstruktur (PT) so ausgebildet sind, daß die Einsatzspannung UA des Auswahltransistors kleiner als die Einsatzspannung Up der Schichtstruktur ist.
  2. Halbleiterspeicherzelle nach Anspruch 1, dadurch gekennzeichnet, daß der Auswahltransistor (AT) und der Speichertransistor (ST) durch zwei voneinander beabstandete Dotierungsgebiete (12, GL) mit einem gemeinsamen dazwischen liegenden Kanalgebiet und einer gegenüber dem Kanalgebiet isolierten zweigeteilten Gateelektrode (21, 22, 61, 62) gebildet werden, wobei die beiden Teile der Gateelektrode voneinander isoliert sind und der eine Teil der zweigeteilten Gateelektrode die Gateelektrode (61, 62) des Auswahltransistors (AT) und der andere Teil der zweigeteilten Gateelektrode die Gateelektrode (21, 22) des Speichertransistors (ST) bildet.
  3. Halbleiterspeicherzelle nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß der Speichertransistor (ST) und der Auswahltransistor (AT) planar in einem Halbleitersubstrat (10) ausgebildet sind und auf dem Halbleitersubstrat (10) die Schichtstruktur (PT) mit seitlich angeordneter Steuerelektrode (4, 41, 42) angeordnet ist.
  4. Halbleiterspeicherzelle nach Anspruch 3, dadurch gekennzeichnet, daß die Gateelektrode (6, 61, 62) des Auswahltransistors (AT) und die Steuerelektrode (4, 41, 42) der Schichtstruktur (PT) direkt durch die seitlich an der Schichtstruktur verlaufende Wort-Leitung (WL, WL1, WL2) gebildet werden.
  5. Halbleiterspeicherzelle nach einem der vorherigen Ansprüche, dadurch gekennzeichnet, daß das Dielektrikum (36) der Schichtstruktur (PT) aus Oxynitrid und die Halbleiterschichten (32, 34) der Schichtstruktur aus intrinsischem oder schwach dotiertem Polysilizium bestehen.
  6. Halbleiterspeicherzelle nach einem der vorherigen Ansprüche, dadurch gekennzeichnet, daß die Schichtstruktur (PT) weitere dielektrische Schichten (30, 38) aufweist und die Halbleiterschichten (32, 34) der Schichtstruktur (PT) auf ihren einander abgewandten Seiten jeweils von einer der dielektrischen Schichten (30, 38) bedeckt sind, welche die Halbleiterschichten (32, 34) von leitfähigen Gebieten (21, 22, 40) trennen, wobei ein leitfähiges Gebiet (21, 22) die Gateelektrode des Speichertransistors bildet und das weitere leitfähige Gebiet (40) mit der Bit-Leitung (BL) verbunden ist.
  7. Halbleiterspeicherzelle nach Anspruch 6, dadurch gekennzeichnet, daß die leitfähigen Gebiete (21, 22, 40) aus dotiertem Polysilizium und die dielektrischen Schichten (30, 38) aus Siliziumnitrid bestehen.
  8. Verfahren zum Herstellen einer Halbleiterspeicherzelle nach Anspruch 1 mit den Schritten: – auf einem Substrat (10) wird eine Schichtenfolge gebildet, die zumindest zwei Halbleiterschichten (32, 34) mit einem dazwischen liegenden Dielektrikum (36) aufweist; – die Schichtenfolge wird unter Verwendung zumindest einer Maske (68, 72) bis zum Substrat (10) geätzt, so daß einzelne Schichtstrukturen (81, 82) auf dem Substrat (10) verbleiben; – an wenigstens einer Seitenfläche jeder Schichtstruktur (81, 82) sowie auf dem freigelegten Substrat werden Isolationsschichten (14, 20, 44, 46) gebildet sowie dort eine entlang der Seitenfläche der Schichtstrukturen verlaufende Wort-Leitung (WL, WL1, WL2) gebildet, die zumindest teilweise die auf dem Substrat gebildete Isolationsschicht (14, 20) bedeckt; – es werden Dotierungsgebiete (GL, 12) seitlich der Schichtstrukturen und der Wort-Leitung gebildet; – eine isolierende Schicht (ZOX) wir ganzflächig aufgetragen; – eine Kontaktöffnung (86), die zu einem der Dotierungsgebiete (12) führt und die Schichtstruktur (81, 82) zumindest teilweise freilegt, wird in der isolierenden Schicht (ZOX) gebildet, und – in die Kontaktöffnung wird leitfähiges Material zum Kontaktieren des Dotierungsgebiets (12) und der Schichtstruktur eingebracht.
  9. Verfahren nach Anspruch 8, dadurch gekennzeichnet, daß das zwischen den Halbleiterschichten (32, 34) liegende Dielektrikum (36) eine Oxynitridschicht ist.
  10. Verfahren nach Anspruch 9, dadurch gekennzeichnet, daß die Oxynitridschicht durch thermische Oxidation einer zuvor abgeschiedenen Nitridschicht gebildet wird.
  11. Verfahren nach einem der Ansprüche 8 bis 10, dadurch gekennzeichnet, daß die Halbleiterschichten (32, 34) aus intrinsisch leitendem oder schwach dotiertem Polysilizium bestehen.
  12. Verfahren nach einem der Ansprüche 8 bis 11, dadurch gekennzeichnet, daß die Schichtstruktur (PT) weitere dielektrische Schichten (30, 38) aufweist und die Halbleiterschichten (32, 34) der Schichtstruktur (81, 82) auf ihren einander abgewandten Seiten jeweils von einer der dielektrischen Schichten (30, 38) bedeckt sind, welche die Halbleiterschichten (32, 34) von leitfähigen Gebieten (21, 22, 40) trennen, wobei das zwischen der Schichtstruktur (81, 82) und dem Halbleitersubstrat (10) liegende leitfähige Gebiet (21, 22) vom Halbleitersubstrat durch ein Gatedielektrikum (16, 18) getrennt ist.
  13. Verfahren nach Anspruch 12, dadurch gekennzeichnet, daß das untere leitfähige Gebiet (21, 22) mit seiner dielektrischen Schicht (30), die Schichtenfolge (PT, 81, 82) und das obere leitfähige Gebiet (40) mit seiner unterliegenden dielektrischen Schicht (38) nacheinander auf das Substrat aufgebracht und anschließend strukturiert werden.
  14. Verfahren nach Anspruch 12 oder 13, dadurch gekennzeichnet, daß die leitfähigen Gebiete (21, 22, 40) aus dotiertem Polysilizium und die dielektrischen Schichten (30, 38) aus Siliziumnitrid bestehen.
  15. Verfahren nach einem der Ansprüche 8 bis 14, dadurch gekennzeichnet, daß die Wort-Leitungen (WL, WL1, WL2) aus konform abgeschiedenem und anisotrop zurückgeätzten leitfähigen Material gebildet wird.
  16. Verfahren nach Anspruch 15, dadurch gekennzeichnet, daß es sich bei dem leitfähigen Material um Polysilizium handelt.
  17. Verfahren nach Anspruch 15 oder 16, dadurch gekennzeichnet, daß die Schichtstrukturen jeweils paarweise angeordnet sind und das konform abgeschiedene leitfähige Material eine solche Materialstärke aufweist, daß es den Zwischenraum zwischen den Schichtstrukturen eines Paars so weit auffüllt, daß es dort nach der anisotropen Ätzung das zwischen den Schichtstrukturen eines Paars liegende Substrat weiterhin vollständig bedeckt.
  18. Verfahren nach Anspruch 17, dadurch gekennzeichnet, daß – die Kontaktöffnung in der isolierenden Schicht zum Zwischenraum führt, wobei das im Zwischenraum befindliche leitfähige Material ebenfalls entfernt wird, – im dort freiliegenden Substrat ein Dotierungsgebiet (12) geschaffen wird, und – an den dem Zwischenraum zugewandten Seitenwänden der Schichtstruktur isolierende Randstege (84) gebildet werden, wobei die Randstege (84) dicker als die Gatedielektrika (16, 18) der Schichtenstapel sind.
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