JP4872976B2

JP4872976B2 - 強誘電体メモリ装置

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Publication number: JP4872976B2
Application number: JP2008176859A
Authority: JP
Inventors: 克之黒川
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2008-07-07
Filing date: 2008-07-07
Publication date: 2012-02-08
Anticipated expiration: 2028-07-07
Also published as: JP2010015659A

Description

本発明は強誘電体メモリ装置に関する。特に本発明は、強誘電体キャパシタを流れるリーク電流が少ない強誘電体メモリ装置に関する。

従来の強誘電体メモリ装置として、特開２００３−３３８１７２号公報（特許文献１）に開示されたものがある。上記特許文献１に開示された強誘電体メモリ装置は、その図５に示すように、スイッチングトランジスタＴｒと強誘電体キャパシタＣｆとからなるメモリセルＭＣを有する。スイッチングトランジスタＴｒにはワードラインＷＬおよびビットラインＢＬが接続されており、強誘電体キャパシタＣｆにはプレートラインＰＬが接続されている。

特開２００３−３３８１７２号公報

しかしながら、上記特許文献１に開示された強誘電体メモリ装置においては、ワードラインＷＬが選択されていない場合にスイッチングトランジスタＴｒはオフであるが、他のメモリセルＭＣにデータを書き込むときにビットラインの電圧が上昇している間、当該スイッチングトランジスタＴｒと強誘電体キャパシタＣｆにはリーク電流が流れるという問題が生じていた。特に、スイッチングトランジスタＴｒを流れるリーク電流が、強誘電体キャパシタＣｆを流れるリーク電流よりも大きい場合には、強誘電体キャパシタＣｆの分極が減少し、データが劣化するという問題が生じていた。

よって、本発明は、上記の課題を解決することのできる強誘電体メモリ装置を提供することを目的とする。この目的は特許請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。

上記目的を達成するため、本発明の第１の形態によれば、メモリセルと、メモリセルの一端に接続されたプレート線と、プレート線に第１の電圧または第２の電圧を供給するか、プレート線をハイインピーダンスにするプレート線制御回路とを備えたことを特徴とする強誘電体メモリ装置を提供する。また、プレート線制御回路は、複数のプレート線のうちの所定のプレート線に第１の電圧または第２の電圧を供給し、他のプレート線をハイインピーダンスすることが好ましい。

上記形態によれば、必要に応じてプレート線をハイインピーダンスにすることができるので、プレート線を第１の電圧（例えば駆動電圧）および第２の電圧（例えば接地電圧）に保持する必要がない場合に、当該プレート線をハイインピーダンスに保持できる。これにより、メモリセルを流れるリーク電流を低減させることができるので、記憶データの劣化が少ない強誘電体メモリ装置を提供することができる。

上記強誘電体メモリ装置は、ビット線と、ビット線をメモリセルに接続するか否かを切り替えるワード線とをさらに備え、プレート線制御回路は、ワード線が選択されていないときに、プレート線をハイインピーダンスにしてもよい。

上記形態では、ワード線が選択されていないとき、例えば、メモリセルに対して書き込み動作または読み出し動作が行われていないとき、メモリセルに接続されたプレート線がハイインピーダンスとなる。そのため、メモリセル、特に、強誘電体キャパシタの両端に電位差が生じにくくなる。従って、上記形態によれば、メモリセル、特に、強誘電体キャパシタに流れるリーク電流を低減させることができるため、記憶データの劣化をさらに抑えることができる。

上記プレート線制御回路は、ワード線の電圧が変化するタイミングに応じて、プレート線をハイインピーダンスにするか否かを切り替えてもよい。

上記構成では、ワード線の電圧が変化するタイミング、例えば当該ワード線に接続されたメモリセルが選択されるタイミングに応じて、プレート線をハイインピーダンスにするか否かを切り替えるので、当該プレート線がハイインピーダンスとなる期間をさらに長くなる。従って、上記形態によれば、記憶データの劣化をさらに抑えることができる。

プレート線制御回路は、プレート線が接続された出力端子と、第１の電圧が供給される第１の端子と、出力端子と第１の端子との間に設けられた第１のスイッチと、出力端子と第２の端子との間に直列に設けられた第２のスイッチおよび第３のスイッチとを有し、出力端子に第１の電圧もしくは第２の電圧を供給するか、出力端子をハイインピーダンスにするように、第１のスイッチ、第２のスイッチおよび第３のスイッチを制御してもよい。

上記形態によれば、きわめて簡易な構成で、プレート線をハイインピーダンスにするか否かを切り替えることができる。

以下、図面を参照しつつ、発明の実施形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲に係る発明を限定するものではなく、また、実施形態の中で説明されている特徴の組み合わせのすべてが発明の解決手段に必須であるとは限らない。

図１は、本発明の一実施形態にかかる強誘電体メモリ装置１００の一例を示す図である。強誘電体メモリ装置１００は、メモリセルアレイ１１０と、複数のワード線ＷＬの電圧を制御するワード線制御回路１２０と、複数のプレート線ＰＬの電圧を制御するプレート線制御回路１３０と、複数のビット線ＢＬの電圧を制御し、また、ビット線ＢＬに読み出されたデータを検出するセンスアンプ１４０とを備える。

メモリセルアレイ１１０は、アレイ状に配置された複数のメモリセルを有する。各メモリセルには、ワード線ＷＬ、ビット線ＢＬおよびプレート線ＰＬがそれぞれ接続されている。ワード線制御回路１２０、プレート線制御回路１３０、およびセンスアンプ１４０は、それぞれ複数のワード線ＷＬ、複数のプレート線ＰＬ、および複数のビット線ＢＬが接続されている。ワード線制御回路１２０、プレート線制御回路１３０、およびセンスアンプ１４０は、強誘電体メモリ装置１００の外部から供給されたアドレス信号に基づいて、ワード線ＷＬ、プレート線ＰＬ、およびビット線ＢＬの電圧を制御して、メモリセルアレイ１１０の中から所定のメモリセルを選択する。これにより、当該メモリセルに記憶されたデータを読み出し、また、当該メモリセルに所定のデータを書き込むことができる。

図２は、メモリセルアレイ１１０およびプレート線制御回路１３０の構成の一部を示す図である。図２に示す構成では、説明の便宜上、４つのメモリセルＭＣのみ図示している。メモリセルアレイ１１０に含まれる各メモリセルＭＣは、ｎ型ＭＯＳトランジスタＴＲおよび強誘電体キャパシタＣを有する。ｎ型ＭＯＳトランジスタＴＲは、ゲートが複数のワード線ＷＬの何れかに接続され、ソースが複数のビット線ＢＬの何れかに接続され、ドレインが強誘電体キャパシタＣの一方端に接続されている。ｎ型ＭＯＳトランジスタＴＲは、そのゲートに接続されたワード線ＷＬの電圧に基づいて、そのソースに接続されたビット線ＢＬを強誘電体キャパシタＣに接続するか否かを切り替える。また、強誘電体キャパシタＣは、その他方端が複数のプレート線ＰＬの何れかに接続されている。そして、強誘電体キャパシタＣは、その一方端と他方端との電位差、すなわち、ビット線ＢＬとプレート線ＰＬとの電位差に基づいて、所定のデータを記憶する。

プレート線制御回路１３０は、各プレート線ＰＬに接続された複数のドライバ回路１３２を有する。ドライバ回路１３２は、ｐ型ＭＯＳトランジスタ１３４並びにｎ型ＭＯＳトランジスタ１３６および１３８を有する。ｐ型ＭＯＳトランジスタ１３４は、ソースが電源に接続されており、ドレインがプレート線ＰＬに接続されている。また、ｎ型ＭＯＳトランジスタ１３６は、ソースが接地されており、ドレインがｎ型ＭＯＳトランジスタ１３８のソースに接続されている。ｎ型ＭＯＳトランジスタ１３８は、ドレインがｐ型ＭＯＳトランジスタ１３４のドレインおよびプレート線ＰＬに接続されている。

ｐ型ＭＯＳトランジスタ１３４およびｎ型ＭＯＳトランジスタ１３６のゲートには、プレート線ＰＬの電圧を制御するプレート線制御信号ＰＬｂが供給されており、また、ｎ型ＭＯＳトランジスタ１３８のゲートには、そのドレインに接続されたプレート線ＰＬをフローティングにするか否かを制御するフローティング制御信号ＰＬＦが供給されている。すなわち、ｐ型ＭＯＳトランジスタ１３４およびｎ型ＭＯＳトランジスタ１３６は、インバータを構成しており、プレート線制御信号ＰＬｂに基づいて、対応するプレート線ＰＬの電圧を、第１の電圧の一例である電源電圧、または、第２の電圧の一例である接地電圧にするように動作する。

その一方で、ｎ型ＭＯＳトランジスタ１３８は、フローティング制御信号ＰＬＦに基づいて、対応するプレート線ＰＬをｎ型ＭＯＳトランジスタ１３６のドレインに接続するか否かを切り替える。すなわち、ｎ型ＭＯＳトランジスタ１３８は、プレート線制御信号ＰＬｂが接地電圧であるときに、対応するプレート線ＰＬを接地電圧にするか、ハイインピーダンスにするかを切り替える。

図３は、本実施形態の強誘電体メモリ装置１００の動作を示すタイミングチャートである。図１〜図３を参照して、ワード線ＷＬ１、プレート線ＰＬ１、およびビット線ＢＬ１に接続されたメモリセルＭＣ１にデータを“１”データを書き込み、ワード線ＷＬ２、プレート線ＰＬ２、およびビット線ＢＬ１に接続されたメモリセルＭＣ２に記憶されたデータをそのまま保持する場合を例に、強誘電体メモリ装置１００の動作について説明する。

なお、以下の例において各信号は、Ｌ論理またはＨ論理を示すディジタル信号である。以下の例において、各信号がＬ論理を示すときの当該信号の電圧（またはワード線ＷＬ等の電圧）は接地電圧であり、各信号がＨ論理を示すときの当該信号の電圧（またはワード線ＷＬ等の電圧）は、強誘電体メモリ装置１００の駆動電圧であるＶＣＣ、ＶＤＤまたはＶＰＰである。なお、各信号の電圧は、これに限られるものではなく、Ｈ論理を示すときの信号の電圧（またはワード線ＷＬ等の電圧）が、Ｌ論理を示すときの信号の電圧（またはワード線ＷＬ等の電圧）よりも高いものであればよい。また、図３の例において、プレート線ＰＬがハイインピーダンス状態にある場合を斜線で図示している。

まず、強誘電体メモリ装置１００が書き込み動作を開始する前において、ワード線制御回路１２０は、ワード線ＷＬ１およびＷＬ２の電圧を接地電圧として、メモリセルＭＣ１およびＭＣ２内のｎ型ＭＯＳトランジスタＴＲはオフする。また、ドライバ回路１３２−１および２に供給されるプレート線制御信号ＰＬｂ−１および２は、何れもＨ論理であるため、ｐ型ＭＯＳトランジスタ１３４−１および２がオフするとともに、ｎ型ＭＯＳトランジスタ１３６−１および２がオンする。その一方で、フローティング制御信号ＰＬＦ−１および２はＬ論理であるため、ｎ型ＭＯＳトランジスタ１３８−１および２は、何れもオフする。すなわち、書き込み動作を開始する前において、プレート線ＰＬ−１および２は、フローティング状態となり、その電位はハイインピーダンスとなる。

次に、ワード線ＷＬ１が選択される少し前に、フローティング制御信号ＰＬＦ−１がＬ論理からＨ論理に変化すると、それに応じて、ｎ型ＭＯＳトランジスタ１３８−１がオンする。これにより、プレート線ＰＬ１は、ｎ型ＭＯＳトランジスタ１３８−１および１３６−１を介して接地される。一方、ドライバ回路１３２−２に供給されるフローティング制御信号ＰＬＦ−２はＬ論理のままであるため、プレート線ＰＬ２はハイインピーダンスのままである。

次に、ワード線制御回路１２０がワード線ＷＬ１の電圧を上昇させて、メモリセルＭＣ１のｎ型ＭＯＳトランジスタＴＲをオンし、強誘電体キャパシタＣの一方端とビット線ＢＬ１とを接続する。その一方で、プレート線制御信号ＰＬｂ−１がＨ論理からＬ論理に変化するため、強誘電体キャパシタＣの点Ａを基準として＋ＶＣＣの電圧がかかり、一旦、“０”データが書き込まれる。

そして、プレート線制御信号ＰＬｂ−１がＬ論理からＨ論理に変化して、ドライバ回路１３２−１がプレート線ＰＬ１を接地電圧にするとともに、センスアンプ１４０がビット線ＢＬ１の電圧を上昇させる。これにより、メモリセルＭＣ１の強誘電体キャパシタＣには点Ａを基準として−ＶＣＣの電圧がかかり、当該強誘電体キャパシタＣには“１”データが書き込まれる。

強誘電体キャパシタＣに“１”データが書き込まれると、ワード線制御回路１２０はワード線ＷＬ１を接地電圧にして、ｎ型ＭＯＳトランジスタＴＲをオフする。また、センスアンプ１４０は、ビット線ＢＬ１の電圧を接地電圧にする。そして、フローティング制御信号ＰＬＦ−１がＨ論理からＬ論理に変化し、ｎ型ＭＯＳトランジスタ１３８がオフするので、接地電圧であったプレート線ＰＬ１がハイインピーダンスとなる。

一方、メモリセルＭＣ１にデータが書き込まれている期間において、プレート線制御信号ＰＬｂ−２はＨ論理のままであり、フローティング制御信号ＰＬＦ−２はＬ論理のままであるため、プレート線ＰＬ２はハイインピーダンスのまま保持される。

なお、本実施形態において、フローティング制御信号ＰＬＦ−１は、ワード線ＷＬ１の電圧が接地電圧から上昇するタイミングより前にＬ論理からＨ論理に変化し、また、ワード線ＷＬが接地電圧に下降するタイミングより後にＨ論理からＬ論理に変化しているが、ドライバ回路１３２−１は、ワード線ＷＬ１の電圧が変化するタイミングに同期させてプレート線ＰＬ１をハイインピーダンスにするか否かを制御してもよい。

以上、本実施形態によれば、必要に応じてプレート線をハイインピーダンスにすることができるので、プレート線ＰＬをＶＣＣや接地電圧に保持する必要がない場合に、当該プレート線ＰＬをハイインピーダンスに保持できる。これにより、当該プレート線ＰＬに接続されたメモリセルＭＣ、特に、強誘電体キャパシタＣを流れるリーク電流を低減させることができるので、記憶データの劣化が少ない強誘電体メモリ装置を提供することができる。

本実施形態では、ワード線ＷＬが選択されていないとき、すなわち、当該ワード線ＷＬに接続されたメモリセルＭＣに対して書き込み動作または読み出し動作が行われていないとき、当該メモリセルＭＣに接続されたプレート線ＰＬがハイインピーダンスとなる。そのため、当該メモリセルＭＣ、特に、強誘電体キャパシタＣの両端に電位差が生じにくくなる。従って、本実施形態によれば、強誘電体キャパシタＣに流れるリーク電流を低減させることができるため、記憶データの劣化をさらに抑えることができる。

なお、ワード線ＷＬの電圧が変化するタイミング、例えば当該ワード線ＷＬに接続されたメモリセルＭＣが選択されるタイミングに応じて、当該メモリセルＭＣに接続されたプレート線ＰＬをハイインピーダンスにするか否かを切り替えてもよい。これにより、当該プレート線ＰＬがハイインピーダンスとなる期間をさらに長くすることができる。従って、上記形態によれば、記憶データの劣化をさらに抑えることができる。

また、本実施形態では、ドライバ回路１３２がｐ型ＭＯＳトランジスタ１３４およびｎ型ＭＯＳトランジスタ１３６からなるインバータに加えて、ｎ型ＭＯＳトランジスタ１３８を追加するというきわめて簡易な構成で、プレート線ＰＬをハイインピーダンスにするか否かを切り替えることができる。

上記発明の実施形態を通じて説明された実施例や応用例は、用途に応じて適宜に組み合わせて、又は変更若しくは改良を加えて用いることができ、本発明は上述した実施形態の記載に限定されるものではない。そのような組み合わせ又は変更若しくは改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。

本発明の一実施形態にかかる強誘電体メモリ装置１００の一例を示す図である。メモリセルアレイ１１０およびプレート線制御回路１３０の構成の一部を示す図である。本実施形態の強誘電体メモリ装置１００の動作を示すタイミングチャートである。

符号の説明

１００・・・強誘電体メモリ装置、１１０・・・メモリセルアレイ、１２０・・・ワード線制御回路、１３０・・・プレート線制御回路、１３２・・・ドライバ回路、１３４・・・ｐ型ＭＯＳトランジスタ、１３６、１３８・・・ｎ型ＭＯＳトランジスタ、１４０・・・センスアンプ、ＢＬ・・・ビット線、Ｃ・・・強誘電体キャパシタ、ＭＣ・・・メモリセル、ＰＬ・・・プレート線、ＰＬｂ・・・プレート線制御信号、ＰＬＦ・・・フローティング制御信号、ＷＬ・・・ワード線

Claims

複数のメモリセルと、
複数のビット線と、
前記複数のビット線のそれぞれを対応する前記メモリセルの一端に接続するか否かを切り替える複数のワード線と
前記複数のメモリセルのそれぞれの他端に接続された複数のプレート線と、
前記複数のプレート線に第１の電圧または第２の電圧を供給するか、前記プレート線をハイインピーダンスにする複数のプレート線制御回路と
を備え、
前記複数のプレート線制御回路のそれぞれは、
前記プレート線が接続された出力端子と、
前記第１の電圧が供給される第１の端子と、
前記第２の電圧が供給される第２の端子と、
前記出力端子と前記第１の端子との間に設けられた第１のスイッチと、
前記出力端子と前記第２の端子との間に直列に設けられた第２のスイッチおよび第３の
スイッチと
を有し、
前記第３のスイッチは、前記出力端子と前記第２のスイッチとの間に設けられており、
各プレート線制御回路は、
当該プレート線制御回路に接続されたプレート線に対応するワード線が選択されるタイミングに同期して、（１）前記出力端子に第１の電圧を供給するように、前記第１のスイッチをオンし、前記第２のスイッチをオフし、前記第３のスイッチをオンするか、または、（２）前記出力端子に第２の電圧を供給するように前記第１のスイッチをオフし、前記第２のスイッチをオンし、前記第３のスイッチをオンし、
当該ワード線が非選択となるタイミングに同期して、前記出力端子をハイインピーダンスにするように、前記第１のスイッチをオフし、前記第２のスイッチをオンし、前記第３のスイッチをオフする
ことを特徴とする強誘電体メモリ装置。