JP4174402B2 - 制御回路及びリコンフィギャラブル論理ブロック - Google Patents
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Description
アイ・イー・アイ・シー・イーテクニカルリポート(IEICE Tech. Report. ICD2002-10), 2002年,p.13
本発明の第1の実施の形態に係るリコンフィギャラブル論理ブロック40は、図1に示すように、例えば外部の論理回路レイアウト設計装置(図示省略)等に接続される入力端子51から複数の論理回路をそれぞれ再構成するためのデータ(以下、再構成データと称する。)の入力信号Dinを取得する入力回路58と、入力回路58から出力される再構成データ信号Dlwを増幅して書き込み信号Dwrを出力する書き込み回路54と、書き込み信号Dwrにより書き込まれて複数の論理回路のそれぞれの再構成データを格納するメモリアレイ46及び格納された再構成データに基づいて論理演算を行う否定型論理回路アレイ56から構成され、出力信号DSa及びDSbを出力する制御回路部48と、書き込み回路54に対してメモリアレイ46への書き込み指示信号Pwrを出力し、また否定型論理回路アレイ56に対して論理回路の選択信号Pselを出力する回路構成情報選択回路52と、選択信号Pselにより選択された論理回路の再構成データに対応して制御回路部48から出力される構成信号DScにより論理回路の1個の論理ゲートが構成されるリコンフィギャラブル論理ゲート50とを備えている。なお、メモリアレイ46は、再構成するための複数の論理回路のそれぞれに対応して複数個並んで配置されている。また、論理回路アレイ56の各否定型論理回路は、メモリアレイ46の各メモリ素子と個別に接続されるため、否定型論理回路アレイ56も、メモリアレイ46のそれぞれに対応して複数個並んで配置される。そして、リコンフィギャラブル論理ブロック40が多数個結合することで、1つの機能を持ったリコンフィギャラブル論理回路が構成される。
本発明の第2の実施の形態に係るリコンフィギャラブル論理ブロック40の制御回路170は、図7に示すように、否定型論理回路ユニット68のリセットセット型(RS型)フリップフロップ(RS−FF)にメモリユニット64を挿入した回路である。第1の否定型論理回路76a及び第2の否定型論理回路76bは、それぞれセット入力S及びリセット入力Rを有する。第1の否定型論理回路76aの出力Yaと第2の否定型論理回路76bの入力Bの間に第1のメモリ素子64aが接続され、第1の否定型論理回路76aの入力Aと第2の否定型論理回路76bの出力Ybの間に第2のメモリ素子64bが接続されている。第1及び第2の否定型論理回路76a、76bには、出力端子69a、69bが接続されている。第1及び第2の否定型論理回路76a、76bには、NAND回路が用いられている。セット入力S及びリセット入力Rは、図1に示した回路構成情報選択回路52に接続され、それぞれセット入力信号DSET及びリセット入力信号DRESETが入力される。また、第1及び第2のメモリ素子64a、64bには書き込み端子63a、63bが設けられている。
本発明の第3の実施の形態に係るリコンフィギャラブル論理ブロック40aは、図12に示すように、入力端子51を有する入力回路58と、入力回路58に接続された否定型論理回路アレイ56a及び否定型論理回路アレイ56aに接続されたメモリアレイ46aを有する制御回路部48aと、否定型論理回路アレイ56aに接続されたリコンフィギャラブル論理ゲート50と、否定型論理回路アレイ56aに接続された回路構成情報選択回路52を備える。入力回路58は、例えば外部の論理回路レイアウト設計装置等に接続される入力端子51から複数の論理回路のそれぞれの論理ゲートの再構成データの入力信号Dinを取得する。否定型論理回路アレイ56aは、回路構成情報選択回路52の書き込み指示信号Pwrに基づいて、入力回路58から出力される再構成データ信号Dlwを書き込み信号Dwrとしてメモリアレイ46aに出力し、論理ゲートの再構成データを書き込む。また、否定型論理回路アレイ56aは、回路構成情報選択回路52の選択信号Pselに基づいて、メモリアレイ46aに格納された再構成データを読み出し、出力信号DSa、DSbを生成する。更に、否定型論理回路アレイ56aは、リコンフィギャラブル論理ゲート50に選択された論理回路の論理ゲートの再構成データの構成信号DScを出力する。そして、リコンフィギャラブル論理ブロックを多数個結合することで、1つの機能を持ったリコンフィギャラブル論理回路が構成される。
上記のように、本発明の第1〜第3の実施の形態を記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
41 半導体チップ
42 半導体基板
44 配線層
46、46a メモリアレイ
48、48a 制御回路部
50 リコンフィギャラブル論理ゲート
51 入力端子
52 回路構成情報選択回路
54 書き込み回路
56、56a 否定型論理回路アレイ
58 入力回路
60 リコンフィギャラブル論理ゲートアレイ
63a、63b、63c 書き込み端子
64 メモリユニット
64a、80a 第1のメモリ素子
64b、80b 第2のメモリ素子
64c メモリ素子
65 参照抵抗
68 否定型論理回路ユニット
68a、76a、78a 第1の否定型論理回路
68b、76b、78b 第2の否定型論理回路
69、69a、69b 出力端子
70、70a、70b、70k、71、71a、71b、170、170a、170b、170k、171、270 制御回路
72、72a、72b、72n、172 制御回路ユニット
73 制御回路ブロック
74 配線部
77 トランスファゲート
80 メモリ素子
82 第1の電極
84 第2の電極
86 第1のトンネル絶縁膜
88 第2のトンネル絶縁膜
90 ノード
Claims (4)
- 入力と第1の制御信号で制御される第1の否定型論理回路、及び入力と第2の制御信号で制御される第2の否定型論理回路で構成されるフリップフロップ回路と、
前記第1の否定型論理回路の出力と前記第2の否定型論理回路の入力の間に直列に第1の配線で接続され、前記第1の配線に接続する端子間の抵抗値が書き込み信号により変化する第1のメモリ素子と、
前記第1の否定型論理回路の入力と前記第2の否定型論理回路の出力の間に直列に第2の配線で接続され、前記第2の配線に接続する端子間の抵抗値が前記書き込み信号により変化する第2のメモリ素子とを備え、
前記第1及び第2のメモリ素子が、磁場で抵抗率が変化する磁気抵抗メモリ、熱で材料の相変化が起きて抵抗率が変化する相変化型メモリ、及び電気信号で抵抗率が変化する抵抗メモリのいずれかであり、前記第1及び第2のメモリ素子の端子間の抵抗を電気信号として読み出すメモリ素子であることを特徴とする制御回路。 - 前記第1及び第2のメモリ素子が、前記フリップフロップ回路を有する半導体基板の上に設置された配線層内、または前記配線層上に設けられることを特徴とする請求項1に記載の制御回路。
- 複数の論理回路の論理ゲートの回路構成情報を取得する入力回路と、
前記回路構成情報を前記入力回路から取得する書き込み回路と、
前記書き込み回路から出力された前記回路構成情報のそれぞれを相互の抵抗値の高低関係により格納する、磁場で抵抗率が変化する磁気抵抗メモリ、熱で材料の相変化が起きて抵抗率が変化する相変化型メモリ、及び電気信号で抵抗率が変化する抵抗メモリのいずれかである第1及び第2のメモリ素子の対からなる複数のメモリユニットが、前記論理回路に応じた数だけ並んで配置されたメモリアレイと、
入力と第1の制御信号で制御される第1の否定型論理回路、及び入力と第2の制御信号で制御される第2の否定型論理回路によりフリップフロップ回路を構成する否定型論理回路ユニットを有し、前記第1及び第2のメモリ素子を前記否定型論理回路ユニットの前記第1の否定型論理回路の出力と前記否定型論理回路ユニットの前記第2の否定型論理回路の入力、及び前記第1の否定型論理回路の入力と前記第2の否定型論理回路の出力の間にそれぞれ直列に接続して、前記回路構成情報を前記メモリユニットから読み出して前記回路構成情報を出力する複数の前記否定型論理回路ユニットが、前記メモリアレイのそれぞれに対応して複数個並んで配置された否定型論理回路アレイと、
前記否定型論理回路アレイに、複数の前記回路構成情報の選択信号を出力する回路構成情報選択回路と、
前記選択信号により選択されて前記否定型論理回路ユニットから出力された前記回路構成情報により前記論理ゲートを再構成するリコンフィギャラブル論理ゲート
とを備えることを特徴とするリコンフィギャラブル論理ブロック。 - 前記メモリアレイが、前記入力回路、前記書き込み回路、前記否定型論理回路アレイ、前記回路構成情報選択回路、及び前記リコンフィギャラブル論理ゲートを有する半導体基板の上に設置された配線層内、または前記配線層上に設けられることを特徴とする請求項3に記載のリコンフィギャラブル論理ブロック。
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