TW434829B - Semiconductor device and manufacturing method thereof, cell database and manufacturing method thereof, the photo mask - Google Patents

Description

ftM^t"i?-"^u-T消赀合 A7 B7 五、發明説明（1 ) 發明之領域： 本發明與一種依具有新式構造之基本格之基本格資料 庫，將半1導體集成電路佈置於半導體基片‘之半導體裝置及 其製造方法有關。 發明之背景： 半導體裝置，在基本上經設計過捏（功能設計、邏輯 設計、佈置設計等）及製造試驗過程（晶片製造過程、試 驗評估過程等）製造成品。設計過程依功能設計—邏輯設 計—佈置設計之順序實施。現今半導體裝置之處理技術已 進入深次微米（Deep submi cron)時代。跟著半導體裝置 使用之配線寬度亦逐漸縮小至0 . 3私m以下。惟例如多 晶矽寬度等縮小化傾向*將招致並不能忽視因光鄰近效應 產生之微小多晶矽寬度之樊·動情事。 /光鄰近效應即指多晶矽矽配線之多晶矽寬度W之完成 值因至該配線接近之多晶矽矽配線之距離（空間）d(以 下稱多晶矽間）變動之現象。即隨著半導體裝置內之微細 化及高密度化，在描繪、曝光此種圖型時使用電释朿曝光 裝置及光學縮小投影曝光裝置*而此時因鄰近效應致降低 圖型尺寸精密度之現象。 〜 笋1 7圖係多晶矽矽配線圖型平面圓及說明因光鄰近 效應變化之配線寬度之配線間依靠性特性圖。縱軸表示_多 晶矽寬度W(;/m)、橫軸表示多晶矽間距d (Mm)。 例如靠近配置多晶矽寬度W爲〇 . 3 Aim之多數多晶矽矽 本紙张尺度適州中國囤家榡11*. ( (’NS } Λ4規格（2!〇χ297公漦） (誚先閱讀背面之注意事項再填穷本頁)

,1T -4 - 434S29 A7 B7 五、發明説明（2 ) 配線而多晶砂間距d爲2 wm前後時，將發生多晶较寬度 W變細至HLy之現象•因此、製造半導體裝置 時，描输1或曝光形成在半導體裝置內之配線等圖型時，不 可缺少提高因鄰近效應產生之圖型尺寸精密度之補正β 補正光鄰近效應之技術可考慮〇PC (Optical Proximity· effect Correction) * 〇 P C 係指由多晶砂 矽配線與其靠近之其他多晶矽矽配線圖型之距離，預測多 晶矽矽配線之因鄰近效應之多晶矽寬度變動量*預先.補正 形成前述多晶矽矽配線用光致抗蝕之光罩值打消其變動量 ，俾將曝光後多晶矽寬度之_完成值保持爲一定值之技術。 先前之佈置，多晶矽矽配線圖型並未規格化，多晶矽間距 由於晶片整體之多晶矽矽配線而紛岐，故對基片之所有多 晶矽矽配線圖型以0 P C加以補正。 〔發明欲解決之課題〕 先前之佈置標準單元方式等半導體裝置所用基本格資 料庫*係如第1 2圖及第1 3圖之基本格平面圓所示。第 1 2圖（a )係登錄於該基本格資料庫之A單元·在形成 單元區之單元框1形成源/汲區之1對擴散區2·擴散區 2包含P+擴散區2 1及η +擴散區2 2，將1支多晶政矽 閘3配置在_#等擴散區21、22上。第12圖（b)係 fs· _ 一 I 一 ----------___ _____ _________- — 1 ·!5 ' — ^ 登錄於該基本格資,將2支多晶見砂閘3配 置在擴散區2 1及n+擴散區22上•第1 2圖（C) •------- ^ ------- 赘基本格資料庫之C單元*將3支多晶矽矽閘3 '^紙張尺度適用家射丁「NS )八视格{ 210X297公釐) {#先間讀背面之注意事項再填寫本頁) 訂 -5 - 434829 A7 B7 五、發明説明（3 ) (#先閱讀背面之注意事項再填寫本頁) 配置在P+擴散區2 1及n+擴散區22上•第1 3圖係登 錄於該基本格資料庫之E單元，將1支多晶矽矽閘3配置 在P+擴如區21 1、212及η +擴散區221、222 上* 第1 4圖及第1 5圖係佈置檩準單.元之晶片平面圖。 圖之晶片1 0均配置登錄於基本格資料庫之基本格（Α、 Β、C) 1。第14圖中 '將基本格Α〜C連縝於晶片之 所定位置，以ABC配置*第1 5圖係將基，本格連續於晶 片之所定位置，以C Β A配置》以該2圖說明對象之多晶 矽矽閘（D) 3 (以下稱多晶矽資料D)與其鄰近之多晶 矽矽閘（E、F) 3 (以下稱鄰近多晶矽資料E、F)之 晶片1 0上之位置.關係。第1 4圖/中、多.晶矽資料D與-鄰 近多晶矽資料E接近。鄰近多晶矽資料EU呈-彎曲-狀，多晶 矽資料D與鄰近多晶矽資料1之擴散區2 1上之郵分之多 晶矽間_~距:b 1比多晶矽資料D與鄰近多晶矽資料E之擴散 區2 2上之部分之多晶矽間距太· 一方面、第1 5圖 中多晶矽資料D與鄰近多晶矽資料F接近。多晶矽資料D 與鄰近多晶矽資料F之多晶矽間距爲b 3、b 4 »由於 b 2、名3及b 4均相等，故多晶矽間距b 1比b 4大（ b 1 > b 4 )。 < 如上述、由於晶片上基本格之佈置差異，致多蟲矽資 料辛鄰近多晶矽眘料之_距_離_^·同* 先前半導體裝置製造方法之設計過程，在實施功能設 計、邏輯設計、佈置設計後實施對光鄰近效應之圖型形成 本紙乐尺度诚川中岡网家標卒（（'NS ) Λ4規格（210X297公釐） ./} ：i y ./} ：i y ri 部 单 Λ 1} .1 in 含 社 卬 A7 B7 五、發明説明（4 ) 用光罩值補正。 第1 6圖係顯示對光鄰近效應之光罩值補正之基本格 平面圖。1如第1 7圖所示、因多晶矽寬度蔽鄰近多晶矽資 -料之距肩L默動，故一邊-觀察._多晶矽資_..P之多晶矽寬度與 多晶矽間距"b 降-，一邊追加光罩上多晶矽資料G之多 • 、、 晶矽寬度（寧加寬度c > *如上述、第1 6圖以多晶矽資 料距“bfc變多晶矽寬度· 如此、用對光鄰近效應補正處理之光罩，製造晶片製 造過程之配線圖型。 如第1 6圖所示、應實施OPC捕正之多晶矽資料大 多僅存在於單元區內。故並非晶片全部實施OP C之多晶 矽寬度補正，而在各單元內實施即可大幅減少ο p c處理 之多晶矽資料數而減少處理量*但如第12圖所示、目前 之單元，在單元內使用之多·晶矽資料至鄰近多晶腎資料之 距離在單元內並未確定，而至將檩準單元佈置於晶片時， 方確定所定多晶矽資料（多晶矽矽閘）至鄰接之多晶矽資 料（鄰近多晶矽資料）之距離》 又即使同一單元，惟因鄰接單元致該多晶矽資料至鄰 接之鄰近多晶矽資料之距離不同，故因光鄰近效應之多晶 矽寬度變動值改變。因此、在單元佈置未完成前無法實施 0 P C之多晶矽寬度光罩之修正，而有招致T AT (Turn AroundTime)之遲延或處理量增大之問題。 〔發明之目的〕 本紙孩尺度进川中家( (’NS ) Λ4規格（210X297公楚） (誚先閲讀背面之ii意事項再4朽本頁) 訂 434121 又:】 \\ X in Λ 社 A7 B7 五、發明説明（5 ) 本發明有鑑於此種問題•其目的在提供：能減少 OP C補正之多晶矽資料量，縮短CAD處理時間，各單 元實施0> C捕正以縮短產品ΤΑΤ之半導體裝置；實現 該半導體裝置用之基本格資料庫：半導體裝置之製造方法 :基本格資料庫之製造方法及製造半導體裝置之光罩。 發明之概述： 〔解決課題之方法〕 本發明係以半導體裝置之沿蓋本格外周 矽矽配線圖型之虛擬配線圖型之多晶矽資料 即登錄於基本格資料庫之基本格，預先 型形成在外周。由此、可確定在基本格內使 晶矽矽閘3及其鄰近之虛擬配線圖型4之多 離•由於此結果、可預測棊沐格內所有多晶 效應之多晶矽寬度變動大小，故僅在單元內 該多晶矽寬度變動補正閘寬度之光罩上之〇 又、其補正並非每產品實施*而可事先 本發明因預先分別將虛擬配線圖型形成 格資料庫之基本格，故可在包含功能設計— 置設計之連續過程中，省略佈置設計後實施 應之多晶矽寬度補正處理" 即因在產品（晶片）之單宂配置以前， 庫實JLXUE-C-補正，故無需在開發產品時實 可防止每產品實施〇 P C補正起因之ΤΑΤ 追加形成多晶 爲特徵》 將虛擬配線圖 用於電路之多 晶矽矽配線距 矽矽障光鄰近 、即可決定依 P C補正值。 每單元實施。 在登錄於基本 邏輯設計—佈 之因光鄰近效 對基本格資料 施0 P C，而 之遲延，能簡 (#先閱讀背面之注意事項再填巧本頁) -------/-----：--1T------.卞 4

B A7 B7 五、發明説明（6 ) 單製作最適宜之多晶矽矽配線圖型之光罩。又因基本格內 各多晶矽資料之補正值，並不依靠鄰接單元之多晶矽資料 ，而以基1本格內多晶矽資料確定，故每基本格實施一次捕 正即可，而補正處理資料置比晶片全部補正爲少。 申請專利範圍第1項發明之半導體裝置，其特徵爲包 含至少1個虛擬配線圓型配置在外周之基本格•申請專利 範圍第2 2項發明之基本格資料庫，包含至少1個具有虛 擬配線圖型之基本格* 申請專利範圍第2 8項發明之基本格資料庫之製造方 法，包含：準備將多數基本閘實現於半導體基片上佈置構 造之第1基本格之方法，及將虛擬配線圓型配置於前述第 1基本格外周以製，造第2基本格之方法。 申請專利範圍第31項發明之半導體裝置之製造方法 ，包含：準備將多數基本閘實現於半導體基.片上佈置構造 之第1基本格之方法*及將虛擬配線圖型形成於前述第1 基本格區境界以製造第2基本格之方法，及用前述第2基 本格將半導體集成電路佈置在前述半導體基片之方法。 申請專利範圍第3 3項發明之半導體裝置之-造方法 .，包含：準備將虚擬配線圖型沿其區境界形成之多種基本 格之方法，及從前述多種基本格至少選出2個基本格’重 疊其虛擬配線圖型之一部分，以製造新基本格，將此儲存 在基本格資料庫之方法。 申請專利範圍第3 4項發明之光罩，至少具有1個將 虛擬配線圖型配置在外周之基本格部。 本紙张尺度璉圯中闷阄家榡今（rNS ) Λ4規格（210X297公釐） (对先閱請背而之：項再填寫本頁}

89年9月修正 第丄8细〇9113號專利申請案 中文說明書修正頁 五、發明說明（7 ) 較佳實施例之詳細說明： 以下參考附圖說明發明之實施形態。 首先、參考第1圖及第2圖說明第1實施例。圖均爲 本發明之登錄於基本格資料庫之基本格平面圖。基本格資 料庫登錄構成半導體集成電路之基本格·，在製造半導體裝 置時，適當抽出登錄於該資料庫之基本格，佈置設計邏輯 電路。圖示本發明之基本格，用於標準單元方式之半導體 裝置之佈置。基本格係將多數基本閘實現於基片上之佈置 構造，即由閘等內部配線、擴散區及本發明之要旨之虛擬 配線圖型構成。基本格有：反相器、2輸入NAND、觸 發器、EXOR、AND、NOR等，即指將基本閘實現 於半導體基片上之佈置構造。第1圖（a )係登錄於該基 本格資料庫之A單元。沿形成單元區之單元框’形成多晶 矽矽配線圖型之虛擬配線圖型4 β即、以虛擬配線圖型4 包圍單元區。 在該單元區形成源/汲區之1對擴散區（SDG) 2 。擴散區2包含Ρ+擴散區2 1及η+擴散區2 2 ’將1支 多晶矽矽閘3配置於此等擴散區2 1 、22上。本實施例 之多晶矽矽閘3之閘寬度W 1及虛擬配線圖型4之圖型寬 度W2均例如爲〇 3#m。虛擬配線圖型4 ’由與多晶 矽矽閘3平行之部分4 1及垂直之部分4 2構成。該平行 之部分41在多晶矽矽閘3引起因光鄰近效應之閘寬度變 動，惟因多晶矽矽閘3與虛擬配線圖型4之間距d 0爲一 本紙張尺度適用中國國家標準（CNS)A4規格（21〇 x 297公釐） j ..--------^'一裝--------訂---------線}. (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 钮3 ^(^09ίΐ3號專利申請案 A7 B7 t文說明書修正頁 五、發明說明（8 ) (請先閱讀背面之注意事項再填寫本頁) 定’故多晶矽矽閘3有閘寬度變動時，可預先以基本格狀 態加以補正。第1圖（b )係登錄於該基本格資料庫之B 單元，即將2支多晶矽矽閘3配置於P+擴散區2 1及n + 擴散區2 2上。包圍單元區、形成與多晶矽矽閘之閘寬度 同寬之多晶矽矽配線圖型之虛擬配線圖型4。與A單元同 樣、虛擬配線圖型4，由與多晶矽矽閘3平行之部分4 1 及垂直之部分4 2構成。 因該多晶矽矽閘3右側者與擬配線圖型4之間距d 1 爲一定，故多晶矽矽閘3有閘寬度變動時，可預先以基本 格狀態加以補正。第1圖（c )係登錄於該基本格資料庫 之C單元，即將3支多晶矽矽閘3配置於P +擴散區2 1 及n+擴散區2 2上。包圍單元區、形成與多晶矽矽閘之 閘寬度同寬之多晶矽矽配線圖型之虛擬配線圖型4。與A 單元同樣、虛擬配線圖型4，由與多晶矽矽閘3平行之部 分4 1及直角之部分4 2構成。因該多晶矽矽閘3右側者 與擬配線圖型4之間距d 2、d 3爲一定，故多晶矽矽閘 3有閘寬度變動時，可預先以基本格狀態加以補正 經濟部智慧財產局員工消費合作社印製 第2圖係登錄於該基本格寶料庫之E單元。沿形成單 元區之單元框，形成多晶矽矽配線圖型之虛擬配線圖型4 。在該單元區形成擴散區2。 擴散區2包含P+擴散區2 1 1 、21 2及η-擴散區 22 1 、2 2 2 ，將1支多晶矽矽閘3配置於此等擴散區 21 1 、221上，將2支多晶矽矽閘3配置於擴散區 2 1 2 、2 2 2 上。 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 43482 9 A7 B7 五、發明説明（9 ) (婧先間讀背面之注意事項再填"本頁) 例如將多晶矽矽閘3之閘寬度W 1及虛擬配線圓型4 之圖型寬度W2均爲0 . 3#m。虛擬配線圓型4，由與 多晶矽砂1閘3平行之部分4 1及直角之部分4 2構成。該 平行之部分41在多晶矽矽閘3引起因光鄰近效應之閘寬 度變動，惟因多晶矽矽閘3與虛擬配線圖型4之間距d 0 爲一定，故多晶矽矽閛3有閘寬度變動時，可預先以基本 格狀態加以補正。 標準單元方式之半導體裝置，由基本格資料庫將基本 格佈置於晶片。本發明將第1圖及第2圖所示A單元、B 單元、C單元、E單元等基本格佈置於晶片以完成設計過 程，轉換至晶片製造過程。因轉換時無需重新形成修正光 鄰近效應用之虛擬_配線圖型，故可簡化過程》 配線圖型，雖如前述發生依光鄰近效應用之寬度變動 ，惟有時發生依靠佈置之配·線變細情形*其補正夺爲正確 形成配線圖型上重要之問題。本發明之虛擬配線圖型，亦 能有效處理此補正。 本發明可省略此種佈置設計後實施之修正光鄰近效應 用之虛擬配線圖型之形成處理。即因在產品（晶g)之單 元配置前，對基本格資料庫實施〇 p C補正，故無需實施 產品開發時之OPC，可防止因對每一個產品之OPC補 正起因之TAT之延遲，而能簡單製作最佳之多晶矽矽配 線圖型之光罩。 依此佈置設計製成形成半導體基片上圖型之光罩。第 1圖係由第2圖之基本格製作之光罩3局部平面圖。以下 本紙張尺度適州中阀闽家標彳（CNS ) Λ4規格（210x297^4^ ) Α7 Β7

U _1 fi: 合 ίί 印 五 發明説明 ( 10 ) 實 施 例 9 亦 以 此 法 製 作 光 罩 〇 又 基 本格 內 各 多 晶 矽 矽 配 線 圓 型 之補 正 值 1 因 以 基 本 格 內 多 晶 矽 資 料 確 定 f 故 每 基 本 格 實 施 —~· 次捕 正 即 可 9 而 補 正 處 理 資 料 量 比 晶 片 補 正 爲 少 即 可 其 次 、 參 考 第 3 ΓΒΊ 圖 說 明 第 2 實 施 例 0 圖 係 登 錄 於 基 本 格 資 料 庫 之 基 本 格 平 面 圖 〇 圖 示 之 基 本格 ( D 單 元 ) 係 用 於 標 準 單 元 方 式 之 半 導 體 裝 置 之 佈 置 0 該 D 單 元 係 組 合 第 1 ΓΗΠ 圖 之 基 本 格 資 料 庫 之 A 單 元 、 B 單 元 X C 單 元 構 成 〇 該 基 本格依 A B C 順 序 組合配 置 惟 以 Β A C 、 C A B > A C B B C A % C B A 組 合亦 可 9 此 等 將 ftt. 做 爲 個 別 之 基 本格 登 錄 於 基 本 格 資 料 庫 又 將 A B 、 C 區 中 任 意 二 者 以 任 意 組 合 配 置 之 構 造 者 做 爲 甘 本 格 登 錄 於 基 本 格 資 料 庫 如 上 述 組 合 基 本 格 形 成 新 基 本 格 時 i 按各 原 基 本格 將 虛 擬 配 線 圖 型 形 成 在 其 周 邊 0 A B C 區 分 別 相 當 於原 A 單 元 % B 單 元 > C 單 元 t.f- 故 在各 區 間 形 成 與 虛 擬 配 線 圖 型 4 之 多 晶 矽 矽 閘 3 平 行 之 部 分 4 1 〇 而 沿 單 元 區 形 成 之 單 元 框 形 成 多 晶 矽 矽 配 線 圖 型 之 虛 擬 配 線 圖 型 4 0 即 以 虛 擬 配 線 圖 型 4 包 圍 單 7C 區 〇 _ 在 該 單 元 區 與 A B C 區 --- 同 形 成 源 / 汲 區 之 1 對 擴 散 區 ( S D G ) 2 〇 \ · 擴 散 區 2 9 包含 P +擴散區2 J L及I 1 + 擴 散 區 2 2 » 將 1 支 至 3 支 多 晶 矽矽 閘 3 配 置 於 此 等 擴散 區 2 1 、 2 2 上 〇 本 實 施 例 之 多 晶 矽 矽 閘 3 之 閘 寬 度 W 1 及 虛 擬 配 線 pB| 圖 型 4 之 圖 型 寬 度 W 2 均 例 如 爲 0 3 β m 0 虛 擬 配 線 圖 型 4 本纸依尺度这/彳]中家標亨1 (-NS ) Λ4規格（210Χ297公釐） -13 4 34S2 9 A7 __B7 五、發明説明（11 ) (請先間讀背面之注意事項再填寫本頁) ，由與多晶矽矽閘3平行之部分4 1及3HI之部分4 2構 成。該平行部分41在多晶矽矽閘3引起因光鄰近效應之 閘寬度變1動•惟因多晶矽矽閘3與虛擬配線圖型4之間距 d 0爲一定，故多晶矽矽閘3有閘寬度變動時，可預先以 基本格狀態加以補正。 本發明可省略此種佈置設計後實施之修正光鄰近效應 用之虛擬配線圖型之形成處理*即因在產品（晶片）之單 元配置前，對基本格資料庫實施〇 p c補正，故無需實施 產品開發時之〇 p c，可防止因對每一個產品之0 P C補 正起因之TAT之延遲，而能簡單製作最佳之多晶矽矽配 線圖型之光罩》 又、基本格內各多晶矽矽配線圖型之補正值，因以基 本格內多晶矽資料確定，故每基本格實施一次補正即可， 而捕正處理資料量比晶片補·正爲少即可" 本發明之基本格資料庫之基本格*依已登錄於基本格 資料庫之基本格形成新基本格，可將其重新登錄於基本格 資料庫。 其次、參考第4圖及第5圖說明第3實施例。 第4圖係本發明之基本格資料庫之基本格平面圖，第 5圖係配置第4圖之基本格之晶片平面圓h圖示本發明之 基本格係用於標準單元方式之半導體裝置之佈置。第4圖 (a )係登錄於該基本格資料庫之A單元β該基本格，沿 單元區形成之單元框1形成多晶矽矽配線圖型之虛擬配線 圖型4 °該實施例之虛擬配線圖型4，僅由與多晶矽矽閛 本紙張尺度適州中闽囤家標彳（ΓΝ5 ) Λ4说格< 2丨〇>;297公釐} A7 B7 五、 發明説明 (12 ) 3 平 行部 分 4 1 tM* 構 成 0 由 於 該 平行部 分 4 1 在 多 晶 矽 矽 閘 3 引 起 因 光 鄰 近 效 應 之 閘 寬 度 變 動 故 虛 擬 配 線 圖 型 4 Jrjtl m 需 與 多 晶 矽 矽 閘 3 成 直 角 之 部 分 〇 擬 配 線 圖型 與 內 部 配 線 成 平 行 並 具 有 與 內 部 配 線 同 寬 度 、 略 同 長 度 之 形 狀 0 在 該 單 元 區 形 成成 爲 源 / 汲 之 1 對 擴 散 區 2 0 擴 散 區 2 I 包 含 P +擴散區2 ] L及n + 擴 散 區 2 2 將 1 支 多 晶 矽 矽 閘 3 配 置 於 此 等 擴 散 區 2 1 2 2 上 0 本 實 施例 之 多 晶 矽 矽 閘 3 之 閘 寬 度 W 1 及 虛 擬 配 線 圖 型 4 之 tsj 圖 型 寬 度 W 2 均 例 如 爲 0 3 β ΤΠ 〇 由 於 多 晶 矽 矽 閘 3 與 虛 擬 配 線 ΓΒΓΤ 圖 型 4 之 間 距 爲 —· 定 * 故 多 晶 矽 矽 閘 3 有 閘 寬 度 變 動 時 可 預先 以 基 本格 狀 態 加 以 捕 正 〇 第 4 圖 ( b ) 係 登 錄 於 該 基 本格 資 料 庫 之 Β 單 元 > 將 2 支 多 晶 矽矽 閘 3 配 置 於 P +擴散區2 ] L及η + 擴散 區 2 2 上 〇 包 圍 單 元 面 形 成 .與 多 晶 矽 矽 閘 之 閘 寬 度 同 寬 之 多 晶 矽 矽 配 線 圖 型 之 虛 擬 配 線 圖 型 4 〇 與 A 單 元 同 樣 虛 擬 配 線 圖 型 4 由 與 多 晶 矽 矽 閘 3 平 行 之部 分 4 1 構 成 0 第 4 圖 ( C ) 係 登 錄於 該 基 本格 資 料庫 之 C 單 元 > 將 3 支 多 晶 矽 矽 閘 3 配 置 於 P +擴散區2 ] L及I 1 + 擴散 區 2 2 上 〇 包 圍 單 元 區 形 成 興 多 晶 矽 矽 閘 之 閘 寬 度 同 寬 之 多 晶 矽 矽 配 線 圖 型 之 虛 擬 配 線 圖 型 4 〇 與 A 單 元 同 樣 虛 擬 配 線 圖 型 4 由 與 多 晶 矽 矽 閘 3 平 行 之 部 分 4 1 構 成 0 標 準 單 元 方 式 之 半 導 體 裝 置 * 由 基 本 格 資 料 庫 將 基 本 格 佈 置 於 晶 片 〇 本 發 明 將 第 4 ΓΒΤΤ 國 所 示 A 單 元 Β 單 元 C 單 元 等 基 本格 佈 置 於 晶 片 以 完 成 設 計 過 锃 > 轉 換至 晶 片製 本紙張尺度適丨Π中阀四家槛今（（'NS ) M规格（210 X297公釐） -15 " 434829 :部屮.φ-ηί?·ΛΗ.1-^^v A7 B7 五、發明説明（13 ) 造過程。 因轉換時無需重新形成修正光鄰近效應用之虛擬配線 圖型，故1可簡化過程。 配線圖型|雖如前述發生依光鄰近效應用之寬度變動 ，惟有時發生依靠佈置之配線變細情形，其補正亦爲正確 形成配線圖型上重要之問題•本發明之虛擬配線圖型•亦 能有效處理此補正· 第5圖係佈置標準單元之晶片平面圖《圖中晶片1 0 均配置登錄於基本格資料庫之基本格（A、B、C) 1， 將基本格A〜C連續以A B C配置在晶片所定位置。對象 之多晶矽矽閘3與其鄰近之多晶矽矽鬧3之晶片10上之 位置關係*依晶片上基本格之佈置差異，兩者間之距離不 同*惟實施佈置過程時自動實施對光鄰近效應之圖型形成 用光罩值之補正。 / 其次、參考第6圖及第7圖說明第4實施例。 第6圖係本發明之基本格資料庫之基本格平面圖，第 7圓係配置第6圖之基本格之晶片平面圖。圖示本發明之 基本格係用於標準單元方式之半導髖裝置之佈置丨第6圖 (a )係登錄於該基本格資料庫之A單元》該基本格，沿 單元區形成之單元框1形成多晶矽矽配線圖型之虛擬配線 圖型4。該實施例之虛擬配線圖型4，僅由與多晶矽矽閘 3平行部分4 1構成，又、該平行部分由排列成1行之多 數小部分4 3構成*與第3實施例同樣、由於該平行部分 4 1在多晶矽矽閘3引起因光鄰近效應之閘寬度變動*故 本紙烺尺度诚州中囚囡冢;( (，NS )，\4坭格（210〆297公犛） (¾先閱讀背面之注項再填寫本頁) ο -16 - a A7 _______B7 五、發明説明（14 ) 虛擬配線圖型4無需與多晶矽矽閘3成直角之部分β該單 元區內構造與第4圖（a )之基本格（Α單元）相同。由 於多晶砂1矽閘3與虛擬配線圖型4之間距爲一定，故多晶 矽矽閘3有閘寬度變動時，可預先以基本格狀態加以補正 α 第6圖（b )係登錄於該基本格資料庫之Β單元。單 元區內構造與第4圖（b)之基本格（B單元）相同。包 圔單元區、形成與多晶矽矽閘之閘寬度同寬之多晶矽矽配 線圖型之虛擬配線圓型4。與Α單元同樣、虛擬配線圖型 4，由與多晶矽矽閘3平行之部分4 1構成，又、該平行 部分由排列成1行之.多數小部分43構成。第6圖（c) 係登錄於該基本格資料庫之C單元，單元區內構造與第4 圖（c )之基本格（C單元）相同。與A單元同樣、虛擬 配線圖型4，由與多晶矽矽·閘3平行之部分4 1構成，又 、該平行部分由排列成1行之多數小部分4 3構成。 因虛擬配線圖型4，由小部分構成，故可配合必要之 被覆率形成虛擬配線圓型。 標準單元方式之半導體裝置*由基本格資料_將基本 格佈置於晶片。本發明之半導體裝置製造過程中，將第4 圖所示A單元、B單元、C單元等基本格佈置於晶片以完 成設計過程，轉換至晶片製造過程。 因轉換時無需重新形成修正光鄰近效應用之虛擬配線 圖型，故可簡化過程。 配線圖型，雖如前述發生依光鄰近效應用之寬度變動 i紙乐尺度適;彳Ϊ中闽闽容捃令(r.NS ) Mi-m ( 210x 297^t ) '— -17 - (#先閱讀背面之注意事項再填怒本頁)

434829 A7 B7 五 '發明説明（15 ) ，惟有時發生依靠佈置之配線變細情形，其補正亦爲正確 形成配線圖型上重要之問題*本發明之虛擬配線圓型，亦 能有效處1理此補正。 第7圖係佈置檫準單元之晶片平面圖。圖中晶片1 0 均配置登錄於基本格資料庫之基本格（A、B、C) 1， 將基本格A〜C連續以A B C配置在晶片所定位置·對象 之多晶矽矽閘3與其鄰近之多晶矽矽閘3之晶片1〇上之 位置關係，依晶片上基本格之佈置差異，兩者間之距離不 同，惟實施佈置過程時自動實施對光鄰近效應之圖型形成 用光罩值之補正· 其次、參考第8圓至第1 0圖說明第5實施例* 第8圖至第1.0圖係本發明之基本格資料庫之基本格 平面圖。此等基本格*用於標準單元之半導體裝置之佈置 。第8圖之基本格，沿單元·區形成之單元框1形碎多晶矽 矽配線圖型之虛擬配線圖型4 »該實施例之虛擬配線圖型 4，僅由與多晶矽矽閘3平行部分41構成*又、該平行 部分由排列成1行之多數小部分構成。 由於該平行部分41在多晶矽矽閘3引起因#鄰近效 應之閘寬度變動•故虛擬配線圖型4無需與多晶矽矽閘3 成直角之部分。在該單元區形成成爲源/汲區之1對擴散 區2 »擴散菡2，包含ρ+擴散區2 1及η+擴散區2 2， 將1支多晶矽矽閘3配置於此等擴散區21、22上。本 實施例之多晶矽矽閘3之閘寬度及虛擬配線圖型4之圖型 寬度均例如爲0 . 3 。此圓之基本格中，前述小部分 本紙张尺度i A中R R家梂呤（CNS ) ( 210X297^^ ) ' -18 - {請先閱讀背而之注意事項再楨寫本頁)

*1T -4 β ^ 0 Α7 ____Β7 五、發明説明（16 ) 約與擴散區同尺寸•即、擴散區2 1與小部分4 4相對， 而擴散區2 2與小部分4 5相對。 由於1多晶矽矽閘3與虛擬配線圖型4之間距爲一定， 故多晶矽矽閘3有閘寬度變動時，可預先以基本格狀態加 以補正。又因虛擬配線圓型被分割，故可配合必要之被覆 率形成虛擬配線圖型。 第9圖之基本格，沿單元區形成之單元框，形成多晶 矽矽配線圖型之虛擬配線圖型4 *本實施例之虛擬配線圖 型4 *完全包圍多晶矽矽閘3形成之元件區•使虛擬配線 圖型4之圖型寬度W2大於多晶矽矽閘3之閘寬度W1 ( W2>W1)·如此、可適宜改變虛擬配線圖型與多晶矽 矽閘之寬度。第1.0圖之基本格，沿單元區形成之單元框 形成多晶矽矽配線圖型之虛擬配線圖型4 ·又、與第9圖 同樣，虛擬配線圖型4，完全包圍多晶矽矽閘3聲成之元 件區β使虛擬配線圖型4之圖型寬度W3小於多晶矽矽閘 3之閘寬度W1 (W3<W1) »因該圖型寬度小於閘寬 度·故可減小形成於晶片之基本格面積。 又、本發明不僅適用於多晶矽矽配線圖型，&可適用 於鋁等金屬配線或其他層* \· 〔發明之效果〕 因預先將修正光鄰近效應之機構形成於登錄在基本格 資料庫之基本格，故可在單元內確定基本格內使用於電路 之多晶矽矽閘至其鄰近之多晶矽矽配線之虛擬配線圖型之 TSlixZii CNS ) Λ4 現格（210X297 公釐） (請先閱讀背而之注意事項再填寫本頁)

I 訂 -19 - 434829 A7 B7 五、 發明説明 ( 17 ) 1 I 距離 〇 由 於 此 結 果 可 預 測 因基 本 格 內 全 部 多 晶 矽 矽 閘 之 光 1 1 I 鄰近效 應 之 多 晶 矽 寬 度 變 動之 大 小 1 故 僅 在 單 元 內 即 可 決 1 1 I 定 依 該 多 丨晶 矽 寬 度 變 動 補 正閛 寬 度 之 光 罩 上 0 P C 之 補 正 1 請 I 值 〇 又 % 因 在 產 品 ( 晶 片 )之 單 元 配 置 以 刖 對 基 本 格 資 先 間 讀 1 料 庫 實 施 0 P C 補 正 > 故 4nt <9? 無爾 在 開 發 產 品 時 實 施 0 P C 9 面 1 1 而 可 防 止 每 產 品 實 施 0 P C補 正 起 因 之 T A T 之 遲 延 能 注 意 審 1 1 簡 單 製 作 最 適 宜 之 多 晶 矽 矽配 線 1 gi _ 型 之 光 罩 0 又 補 正 處 理 項 再 技 1 I 資 料 量 比 晶 片 全 部補 正 爲 少β fw r ij 本 頁 Vw#* 1 I 圖 式 之 簡單 說 明 1 1 1 第 1 Ler,| 圖 係本 發 明 之 基 本格 資 料 庫 之 基 本格平面 Ihll 圖 〇 1 第 2 圖 係 本 發 日月 之 基 本格 資 料 庫 之 基 本 格 平 面 t C1.T 圖 0 訂 1 第 3 圖 係 本 發 明 之 基 本格 資 料 庫 之 基 本 格 平 面 (Hi e 1 1 第 4 圖 係 本 發 明 之 基 本格 資 料 庫 之 基 本 格 平 面 pen 圖 〇 1 I 第 5 圖 係 配 置 第 4 rm 圖 之基 本格 之 晶 片 平 面 I ta. | 圖 〇 I 第 6 圖 係 本 發 明 之 基 本格 資 料 庫 之 基 本 格 平 面 圖 0 ) | 第 7 圊 係 配 置 第 6 pgi 圖 之基 本格 之 晶 片 平 面 固 圖 9· 1 ί 第 8 圖 係 本 發 明 之 基 本格 資 料 庫 之 甘 巷 本 格 平 ψ ΓΒΊ 圖 0 1 1 第 9 圖 係本 發 明 之 基 本格 資 料 庫 之 基 本 格 平 面 圖 « [ 第 1 0 ΓΒ1 圖 係 本 發 明 之 基本 格 資 料 庫 之 基 本 格 平 面 圖 〇 I 第 1 1 rert 圖 係 依 本 發 明 之基 本 格 形 成 之 光 罩 平面 圖 9 Ί 第 1 2 圖 係 先前 之 基 本格 資 料 庫 之 基 本格 平面 圖 Q 1 I 第 1 3 圖 係 先前 之 基 本格 資 料 庫 之 基 本 格 平面 圖 « 1 1 1 第 1 4 圖 係配 置 先 前 之基 本 格 之 晶 片 平 面 圖 0 1 1 本紙張尺度地川中囚阳家樣呤（〔，>：5}八4规格（2丨(^297公釐） -20 ~ 434iii Α7 Β7 五、發明说明（l〇 第1 5圖係配置先前之基本格之晶片平面圖。 第16圖係對光鄰近效應之光罩值補正圓β 第lW圖係說明因光鄰近效應變化之配線寬度之配線 間依靠性特性圖及配線圖型平面圖· 圖號說明： 1 · · ·單元框 2·.·擴散區 3 · · ·多晶矽矽閘 4 ···虛擬配線圖型（多晶矽矽配線圖型） 21、 211、212·.·ρ+擴散區 22、 221.、2 22···η+擴散區 41.··與多晶矽矽閘平行之部分 4 2 · · ·與多晶矽矽鬧H[之部分 4 3 · ••平行部分之小部分 4 4 · . ·與Ρ +擴散區相對之小部分 4 5 ···與11 +擴散區相對之小部分 本紙張足度进用屮㈨內寥你彳丨（NS >八4規格（210Χ 297公漦） (請先閱讀背而之注意事項再填寫本頁) -Τ -一a -21 ~

Claims (1)

1. 43^B2 9

   第8 6 1 0 91 1 3號專利申請案 中文申請專利範圍修正本 (請先閱讀背面之注意事項再填寫本頁) 民國89年 9月修正 1,· —種半導體裝置，包含： 半導體基板； 形成於該半導體基板，具有一閘極之邏輯電路；及 形成於該邏輯電路之周綠部之虛擬配線圖型。 2 .如申請專利範圍第1項之半導體裝置，其中 上述邏輯電路爲AND閘電路、NAND閛電路、 E X - 0 R (排他邏輯和）閘電路、N 0 R閘電路、換流 器電路及正反器電路之中之一。 3 .如申請專利範圍第1項之半導體裝置，其中 上述閘極寬度係和上述閘極與上述虛擬配線圖型之間 之距離有關。 4 .如申請專利範圍第3項之半導體裝置，其中 上述閘極與虛擬配線圖型間之距離設定爲特定長，上 經濟部智慧財產局員工消費合作社印製 述閘極寬度設定爲補償光近接效果之長度。 5. 如申請專利範圍第1項之半導體裝置，其中 上述閘極寬度係小於或等於0 · 3#m。 6. 如申請專利範圍第1項之半導體裝置，其中 上述閘極寬度係和上述虛擬配線圖型寬度大略相同。 7 .如申請專利範圍第1項之半導體裝置，其中 上述閘極寬度係和上述虛擬配線圖型寬度不同。 本紙乐尺度適用中國國家標準（CNS ) Μ規格（210Χ297公釐） ABCD 申請專利範圍 8.如申請專利範圍第1項之半導體裝置 » 上述閘極及虛擬配線圖型係由聚矽所形成 9·如申請專利範圍第1項之半導體裝置 上述虛擬配線圖型完全圍繞該邏輯電路。 1 0 .如申請專利範圍第1項之半導體裝置，其中 上述虛擬配線圖型係平行於上述閘極之長度方向。 11·如申請專利範圍第1項之半導體裝置，其中 上述虛擬配線圖型包含複數虛擬配線部分。 其中 其中 2·—種半導體裝置，包含： J ^ -- (請先閱讀背面之注意事項再填寫本页) 經濟部智慧財產局員工消費合作社印製 半導 形成 電路；及 形成 間的虛擬 13 上述 電路、E 、換流器 1.4 上述 之間之距 15 上述 述各個閘 體基板； 於該半導體基板上，分別具有一閘極的多數邏輯 於該邏輯電路之JWL^JiL及鄰接之上述邏輯電路之 配線圖型。 •如申請專利範圍第12項之半導體裝置，其中 多數邏輯電路分別爲A N D閘電路、N A N D閘 X - 0 R (排他邏輯和）閘電路、N 0 R閘電路 電路及正 -如申請 各個聞極 離有關。 .如申請 閘極與虛 極寬度設 反器電路之中之一。 專利範圍第1 2項之半導體裝置，其中 寬度係和上述閘極與上述虛擬配線圖型 專利範圍第1 4項之半導體裝置，其中 擬配線圖型間之距離設定爲特定長，上 定爲補償光近接效果之長度。 本紙浪尺度適用中國國家標準（CNS ) Α4規格（210X297公釐） 訂 _ 0 - 2 434i2| A8 B8 C8 D8 六、申請專利範圍 1 6 .如申請專利範圍第1 2項之半導體裝置，其中 上述閘極寬度係小於或等於〇 . 3 e m。 1 7 .如申請專利範圍第1 2項之半導體裝置，其中 上述各個閘極寬度係和上述虛擬配線圖型寬度大略相 同β 1 8 ·如申請專利範圍第1 2項之半導體裝置，其中 上述閘極寬度係和上述虛擬配線圖型寬度不同。 1 9 .如申請專利範圍第1 2項之半導體裝置，其中 上述閘極及虛擬配線圖型係由聚矽所彤成。 2 0 .如申請專利範圍第1 2項之半導體裝置，其中 上述虛擬配線圖型完全圍繞該邏輯電路。 2 1 .如申請專利範圍第1 2項之半導體裝置，其中 上述虛擬配線圖型係平行於上述閘極之長度方向。 2 2 .如申請專利範圍第1 2項之半導體裝置，其中 上述虛擬配線圖型包含複數虛擬配線部分。 2 3 . —種基本格資料庫，包含： 多數邏輯格，各邏輯格具有： 經濟部智慧財產局員工消費合作社印製 具閘極之邏輯電路；及 形成於該邏輯電路周緣部之虛擬配線圖型； 其中上述邏輯格中之，上述閘極與上述虛擬配線圖型 間之距離係設定爲特定長，閘極寬度係設定爲補償光近接 效果之長度^ 2 4 .如申請專利範圍第2 3項之基本格資料庫，其 中 本紙張尺度適用中國國家標準（CNS ) Α4規格（210χ297公釐） (請先閱讀背面之注意事項再填寫本頁) 一 3 一 經濟部智慧財產局員工消費合作社印製 B8 C8 D8 τ、申請專利範圍 上述各個邏輯格中之上述邏輯電路，係AND閘電路 、NAND閘電路、EX — OR (排他邏輯和）閘電路、 NOR閘電路、換流器電路、及正反器電路之中之一，各 個邏輯格對應不同之邏輯電路。 2 5 .如申請專利範圍第2 3項之基本格資料庫，其 中 上述各個閘極寬度係和上述閘極與上述虛擬配線圖型 之間之距離有關。 2 6 .如申請專利範圍第23項之基本格資料庫，其中 上述閘極寬度係小於或等於〇 . 3 μ m。 2 7 .如申請專利範圍第2 3項之基本格資料庫，其 中 上述各個閘極寬度係和上述虛擬配線圖型寬度大略相 同。 2 8 .如申請專利範圍第2 3項之基本格資料庫，其 中 上述閘極寬度係和上述虛擬配線圖型寬度不同。 2 9 .如申請專利範圍第2 3項之基本格資料庫，其 中 上述閘極及虛擬配線圓型係由聚矽所形成。 3 ◦.如申請專利範圍第2 3項之基本格資料庫，其 中 上述虛擬配線圖型完全圍繞該邏輯電路。 3 1 .如申請專利範圍第2 3項之基本格資料庫，其 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） --I— ml-----裝--------訂 ------線 (請先閲讀背面之注意事項再填寫本頁) 434iii A8 B8 C8 D8 ^、申請專利範圍 中 上述虛擬配線圖型係平行於上述各個閘極之長度方向 (請先閱讀背面之注意事項再填寫本頁) 〇 3 2 .如申請專利範圍第2 3項之基本格資料庫，其 中 上述虛擬配線圖型包含複數虛擬配線部分。 33.—種基本格資料庫，包含： 多數邏輯格，其中至少一個邏輯格具有： 各具有一閘極的多數邏輯電路；及 形成於該邏輯電路之周綠部及鄰接之上述邏輯電路間 的虛擬配線圖型； 上述邏輯格中之，上述閘極與虛擬配線圖型間之距離 係設定爲特定長，閘極寬度設定爲補償光近接效果之長度 〇 3 4 .如申請專利範圍第3 3項之基本格資料庫，其 中 經濟部智慧財產局員工消費合作社印製 上述多數邏輯電路之各個爲AND閘電路、NAND 閘電路' EX — OR (排他邏輯和）閘電路、NOR閛電 路、換流器電路及正反器電路之中之一。 3 5 .如申請專利範圍第3 3項之基本格資料庫，其 中 上述各個閘極寬度係和上述閘極與上述虛擬配線圖型 之間之距離有關。 3 6 ·如申請專利範圍第3 3項之基本格資料庫，其 本紙張尺度適用中國國家標準（CNS ) Μ規格（2i〇X297公嫠） -5 - D8 中 中 中 中 中 中 申請專利範圍 其 庫 料 資 。 格 m本 y 基 3 之 .項 ο 3 於 3 等第 或圍 於範 小利 係專 度請 寬申 極如 閘 . 述 7 上 3 相 略 大 度 寬 型 圖 線 配 擬 虛 述 上 和 係 度 寬 極 閘 個 各 述 上 3 其 庫 料 資 格 本 基 之 項 3 3 第 圍 範 專 請 串 如 其 。 庫 同料 不資 度格 寬本 型基 圖之 線項 配 3 擬 3 虛第 述圍 上範 和利 係專 度請 寬申 極如 閘 · 述 9 上 3 其 庫 料 。 資 成格 形本 所基 矽之 聚項 由 3 係 3 型第 圖圍 線範 配利 擬專 虛請 及申 極如 閘 述 ο 上 4 其 庫 料 資 。 格 路本 電基 輯之 邏項 該 3 繞 3 圍第 全圍 完範 型利 圖專 線請 配申 擬如 虛 . 述 1 上 4 (請先閱讀背面之注意事項再填寫本育) 經濟部智慧財產局員工消費合作社印製 中 向 方 度 長 之 極 閘 個 各 述 上 於 行 平 係 型 圖 線 配 擬 虛 述 上 其 庫 料 資 格 本 基 之 項 3 3 第 圍 範 利 專 請 串 如 2 分 部 線： 配含 擬包 虛’ 數路 複電 含體 包稹 型體； 圖導\ 線半' 配種\板 擬二基 虛 體 述^?5^導 準 梯 家 國 國 中 用 適 度 尺 i張 紙 一釐 公 434111 Αδ B8 C8 D8 六、申請專利範圍 (請先閲讀背面之注意事項再填寫本頁) 形成於該半導體基板上，具有一閘極的邏輯電路；及 形成於該邏轉電路之周緣部，具有介由與閘極之長度 方向平行之閘極而位於對稱位置關係之第1 、第2配線圖 型的虛擬配線圖型。 4 4 .如申請專利範圍第4 3項之半導體積體電路， 其中 第1及第2虛擬配線圖型包含複數虛擬配線部分。 4 5 .如申請專利範圍第4 3項之半導體積體電路， 其中 第1及第2配線圖型係連續者。 4 6 .如申請專利範圍第4 3項之半導體積體電路， 其中 另具有和上述第1、第2配線圖型垂直且一體形成， 因而上述虛擬配線圖型包圍上述邏輯電路般構成的第3、 第4配線圖型。 4 7 .—種半導體積體電路，包含： 半導體基板； 經濟部智慧財產局員工消費合作社印製 形成於該半導體基板上，具有第1 、第2閘極的邏輯 電路；及 形成於該邏輯電路之周緣部，具有分別與上述第1 、 第2閘極之長度方向平行之第1、第2配線圖型的虛擬配 線圖型。 4 8 .如申請專利範圍第4 7項之半導體積體電路， 其中 · 本紙張尺度逋用中國國家橾準（CNS ) A4規格（210X297公釐） 六、申請專利範圍 第1及第2虛擬配線圖型包含複數虚擬配線部分。 i 4 9 .如申請專利範圍第4 7項之半導體積體電路， (請先閱讀背面之注意事項再填寫本頁} 其中 第1及第2配線圖型係連續者。 5 0 ·如申請專利範圍第4 7項之半導體積體電路， 其中 另具有和上述第1、第2配線圖型垂直且一體形成， 因而上述虛擬配線圖型包圍上述邏輯電路般構成的第3、 第4配線圖型。 5 1 . —種半導體積體電路，包含： .V 半導體基板： 形成於該半導體基板上，具有第1閘極的第1邏輯電 路： 形成於該半導體基板上，鄰接於上述第1邏輯電路， 具與第1閘極平行之第2閘極的第2邐輯電路； 經濟部智慧財產局員工消費合作社印製 形成於位於與上述第2邏輯電路隔開之位置之上述第 1邏輯電路之周緣部，和上述第1閘極之長度方向具平行 之位置關係的第1虛擬配線圖型；及 形成於位於和上述第1邏輯電路隔開之位置的上述第 2邏輯電路之周緣部，和上述第2閜極之長度方向具平行 之位置關係的第2虛擬配線圖型。 5 2 ·如申請專利範圍第5 1項之半導體積體電路’ 其中 第1及第2虛擬配線圖型包含複數虛擬配線部分。 本紙張尺度適用甲國國家操準（〇阳）八4規格（210乂297公釐） -8 - 43482S A8 B8 C8 D8 六、申請專利範圍5 3 .如申請專利範圍第5 1項之半導體積體電路，其中 路 電 體 積 體 導 半 之 0 項 者 1 續 5 連第 係圍 型範 圖利 線專 配請 2 申 第如 及 1 4 第 5 中 其 第 述 上 於 位 有 具 另 一—_ 第 與 間 之 路 電 輯 邏 2 第 路 電 體 稹 0 。 導 型半 圖之 線項 配 4 擬 5 虛第 3 圍 第範 的利 成專 形請 般申 行如 平-極 5 閘 5 2 第 中 其 個型 各圖 之線 SL配 圖 5 線第 配、 3 4 第第 、 的 2 成 第形 ' 體 1 一 第且 述而 上， 於部 直端 垂終 有 2 具第 另、 1 第 (請先聞讀背面之注意事項再镇寫本頁) 經濟部智慧財產局員工消費合作社印製 本紙伕尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 9