CN102664142B - 对现有版图填充冗余多晶硅条阵列的***方法 - Google Patents
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Abstract
本发明公开了一种对现有版图填充冗余多晶硅条阵列的***方法，包括步骤：提取标准单元的位置信息；对标准单元位置进行排序；判断相邻的标准单元是否存在间距；若存在间距，则在该相邻的两个标准单元相对的边界处分别***冗余多晶硅条阵列；若不存在间距，则该相邻的两个标准单元的边界间共享地***冗余多晶硅条阵列；以及，对***冗余多晶硅条阵列后的版图进行版图设计规则和版图与原理图的一致性检查。本发明的方法基于现有的ASIC设计流程，对已完成设计的版图进行优化，不需要修改标准单元库，因此操作简单且与现有ASIC设计流程相兼容；本发明方法仅对现有版图进行微调，不影响版图的LVS和DRC检查，也不会增加版图面积。
Description
技术领域
本发明涉及集成电路技术领域，特别涉及纳米工艺下的一种对现有版图填充冗余多晶硅条阵列的***方法。
背景技术
参数成品率是指满足时序、功耗性能要求的芯片数目占功能正常的芯片数目的百分比。工艺波动会引起物理参数发生变化，其中最为重要的是线宽变化，尤其是多晶硅栅线宽，即MOS管的沟道长度。MOS管沟道长度不仅是影响MOS管性能的主要参数，而且由于线宽最小，最容易引起变化，因此由工艺波动引起的线宽变化主要是指MOS管沟道长度的变化。MOS管沟道长度变化会影响MOS管的工作速度以及亚阈值电流，由此对电路时序和亚阈值电流引起的静态功耗产生影响。从而影响电路的速度和功耗，导致参数成品率下降。纳米工艺下，参数成品率已成为影响成品率的主要因素。
导致MOS管沟道长度发生变化的最主要原因是光刻时的曝光***不理想。虽然采用分辨率增强技术(RET：Resolution EnhancementTechniques)，如光学临近效应校正(OPC：Optical Proximity Correction)、嵌入散射条(SBI：Scattering Bar Insertion)、移相掩模(PSM：Phase ShiftMasks)和离轴照明(OAI：OffAxis Illumination)能在一定程度上缓解由于曝光时的光学临近效应所引起的MOS管沟道长度变化，但RET仅在假设一定的工艺条件下(一定的聚焦误差和曝光剂量范围)通过修改设计图形特征保证印制到硅片上图形的准确性。当工艺条件发生变化，如硅片上的形貌变化、透镜失常时，MOS管沟道长度变化反而会加剧。
MOS管沟道长度变化引起的参数成品率下降问题已经受到研究人员的高度关注。Orshansky等人发现由于曝光的光学临近效应使得不同疏密程度的多晶硅图形(即不同的多晶硅线间距)会导致MOS沟道长度产生不同变化(具体参见文献：M.Orshansky，L. Milor，P. Chen，K.Keutzer and C.Hu，Impact of spatial intrachip gate length variability on the performance ofhigh-speed digital circuits，IEEE Transations On Computer-Aided Design ofIntegrated Circuits and Systems，2002，Vol.21，No.5，pp.544-553.)。
在基于标准单元的版图设计中，标准单元内的多晶硅条间距已固定，但相邻标准单元间的多晶硅条间距将随版图设计阶段中标准单元的不同布局而发生改变。因此，标准单元内的MOS管沟道长度变化已确定，而位于标准单元边界处的MOS管沟道长度的变化取决于相邻标准单元间的多晶硅条间距。版图设计时可以通过优化相邻标准单元间的间距以获取MOS管沟道长度的最小变化，由此达到抵抗工艺波动影响的目的。如图1所示有两个相邻的标准单元A和B。标准单元A中有六个MOS管(M1、M2、M3、M4、M5、M6)，P1是M1和M4的多晶硅栅，P2是M2和M5的多晶硅栅，P3是M3和M6的多晶硅栅，P1、P2和P3共同构成了标准单元A内的多晶硅图形。标准单元A中阴影部分是六个MOS管的沟道区，W为MOS管的沟道长度，即多晶硅线宽。同样，标准单元B中有M7到M14共八个MOS管，P4是M7和M11的多晶硅栅，P5是M8和M12的多晶硅栅，P6是M9和M13的多晶硅栅，P7是M10和M14的多晶硅栅。P4、P5、P6和P7构成了标准单元B内的多晶硅图形，标准单元B中的阴影部分是八个MOS管的沟道区。S1是两相邻标准单元A和B之间的间距，只有在版图设计的布局阶段确定了标准单元的位置信息后，S1才固定。S2是P3和P4间的间距，并且S2随着S1的变化而变化。S3是P2与其左边相邻的多晶硅栅P1的间距，S4是P2与其右边相邻的多晶硅栅P3的间距。由于标准单元A版图已定，S3和S4是固定不变的，因此位于标准单元A内的MOS管M2和M5的沟道长度变化也已确定，同样，标准单元B内的MOS管M8、M12、M9和M13的沟道长度变化也已确定。而位于标准单元A边界处的MOS管M3和M6，由于S2取决于标准单元的位置信息，因此M3和M6沟道长度的变化不可确定。而M1、M4、M7、M11、M10和M14的沟道长度变化同样也不可确定。
Cao等人针对如何通过优化相邻标准单元间的间距以抵抗工艺波动对MOS管沟道长度变化的影响进行了研究(具体参见文献：K.Cao，S.Dobre，，J.Hu，Standard cell characterization considering lithography inducedvariations，Design Automation Conference，200643rd ACM/IEEE，PP.801-804)，发现在不同间距的多晶硅条间***固定间距的多晶硅条后可以减小多晶硅线宽变化，如图2所示，其中，m1为***的多晶硅条。图2中有两种多晶硅图形(图2(a)和图2(b))，其中图2(a)为间距为L的多晶硅条图形，中间一条多晶硅条的线宽CD随着与其相邻的多晶硅条间距L的不同而发生变化，见图3中由圆点构成的曲线，该曲线反映了多晶硅线宽与L的变化关系。图2(b)在图2(a)基础上增加了两条冗余多晶硅，所增加的多晶硅条与中间的多晶硅条间距固定为L1，此时CD与L的变化关系见图3中由三角形构成的曲线，可以发现***冗余多晶硅条后，CD随L的变化明显减小。Cao等人由此提出了一种在标准单元边界处***冗余多晶硅条的方法以屏蔽相邻标准单元之间的光学临近效应影响。该方法通过修改标准单元库中的每个标准单元版图，在不违反版图设计规则的基础上在每个标准单元的左右边界处添加冗余多晶硅条，这样可以消除位于标准单元边界处的MOS管由于与多晶硅栅相邻的多晶硅条间距变化而导致曝光时的光学临近效应引起的MOS管沟道长度变化，从而减弱了MOS管沟道长度变化带来的电路性能变化，如图4所示，图4中m2为***的冗余多晶硅条。
经光刻仿真发现，***冗余多晶硅条后，不仅相邻的多晶硅间距对多晶硅线宽变化的影响减小，更为重要的是由于聚焦误差引起的多晶硅线宽变化得以明显改善。如图5所示，***冗余多晶硅后，由于聚焦误差(defocus)引起的多晶硅线宽变化量从14nm减小到9.5nm。此外，所***的冗余多晶硅条的不同特征属性，包括间距、线宽和条数会对由聚焦误差引起的MOS管沟道长度变化带来很大影响。图6所示，m3为***的冗余多晶硅条阵列，N为***的冗余多晶硅条阵列条数，W为冗余多晶硅条线宽，S为冗余多晶硅条阵列中多晶硅间距。图7为光刻仿真后得到的由于聚焦误差引起的多晶硅线宽变化量ΔCD与L、N、W和S的关系，可以得出采用冗余多晶硅条阵列的方式明显优于采用单条多晶硅的方式，N＝7时要比N＝1时的ΔCD减小了60％。因此，对多晶硅条阵列图形进行特征属性优化可以明显改善多晶硅线宽随聚焦误差引起的波动变化。
虽然Cao等人提出的采用修改标准单元库以在标准单元间添加冗余多晶硅条的方式可以抵抗工艺波动对多晶硅线宽变化带来的影响，但由于没有对所***的冗余多晶硅条的特征属性进行深入分析研究，所***的冗余多晶硅条线宽以及它与标准单元内相邻多晶硅的间距都不可调整，缺乏灵活性。而且这种方法需要修改标准单元库，而标准单元库通常由第三方库提供商单独提供，版图设计师无权修改，因此限制了该方法在使用上的普及性。
发明内容
本发明提供了一种对现有版图填充冗余多晶硅条阵列的***方法，解决了现有技术中只能通过修改版图的标准单元库的方式对标准单元间添加冗余多晶硅条的***方式，能够与现有ASIC设计流程相兼容。
一种对现有版图填充冗余多晶硅条阵列的***方法，包括步骤：
(1)提取标准单元的位置信息；所述的标准单元的位置信息即标准单元在版图中的相对位置坐标X和Y；
(2)基于提取的位置信息，对标准单元位置进行排序；
(3)判断相邻的标准单元是否存在间距；
(4)若存在间距，则在该相邻的两个标准单元相对的边界处分别***冗余多晶硅条阵列；
若不存在间距，则该相邻的两个标准单元的边界间共享地***冗余多晶硅条阵列；
(5)对***冗余多晶硅条阵列后的版图进行版图设计规则和版图与原理图的一致性检查。
本发明的方法基于背景技术中***冗余多晶硅条以屏蔽相邻标准单元之间的光学临近效应影响的方法，来减小处于标准单元边界处的MOS管沟道长度变化。不同的是，本发明将该方法应用于已完成设计的版图上，利用所提取出的标准单元位置信息，在版图的每个标准单元边界处***冗余多晶硅条阵列图形，该阵列图形是通过光刻仿真后得到的能使MOS管沟道长度在不同聚焦误差情况下变化最小的特征图形。由于***的冗余多晶硅条阵列中的多晶硅条线宽会小于设计规则所要求的最小线宽，优化后的版图中会出现冗余多晶硅条线宽违反的伪错误，但这些增加的冗余多晶硅条阵列都是孤立的，不会影响原有集成电路功能，因此这类伪错误在版图设计规则检查时可以忽略，即在步骤(5)中，对***冗余多晶硅条阵列后的版图进行版图设计规则和版图与原理图的一致性检查屏蔽所***的冗余多晶硅条线宽不足的虚假错误。
下面介绍本发明的优选技术方案。
具体地，步骤(2)中，所述的对标准单元位置进行排序，包括步骤：
将Y坐标值相同的标准单元排列于同一行内；以及，
对同一行内的标准单元根据X坐标值的大小进行排序。
具体地，所述判断相邻的标准单元是否存在间距基于如下方式：相邻标准单元的X坐标值差等于左边标准单元的宽度，表示两相邻标准单元间不存在间距；若相邻标准单元的X坐标值差大于左边标准单元的宽度，表示两相邻标准单元间存在间距。
作为优选，所述对现有版图填充冗余多晶硅条阵列的***方法还包括步骤：设定所述冗余多晶硅条阵列的硅条宽度、所包含的硅条条数以及硅条的间距。
本优选方案中具体介绍了如何针对不同间距构建最优的冗余多晶硅条阵列图形，所述的间距指纳米工艺下基于标准单元库设计得到的版图中相邻标准单元间的间距，即上述相邻标准单元间的间距。所述的间距步长取决于标准单元库属性。***的冗余多晶硅条阵列具有硅条宽度、硅条条数、硅条的间距以及***的位置等特征属性，且这些特征属性可调。可以通过调节冗余多晶硅条阵列上述属性，经光刻仿真优化冗余多晶硅阵列图形，使MOS管沟道长度在不同聚焦误差下的变化值达到最小。
进一步地，所述冗余多晶硅条阵列的硅条宽度小于版图设计规则所要求的多晶硅最小线宽。
更进一步地，其特征在于，所述冗余多晶硅条阵列的硅条宽度大体为版图设计规则所要求的多晶硅最小线宽的十分之一。
进一步地，所述冗余多晶硅条阵列的硅条的间距大体为冗余多晶硅条阵列的硅条宽度。
更为具体地，所述冗余多晶硅条阵列的***位置应满足版图设计规则要求的多晶硅与有源区的最小间距。由于现有版图是指纳米工艺下基于标准单元库设计得到的版图；所述的标准单元是一系列等高不等宽的基本数字逻辑单元，标准单元的版图内包括若干MOS管以及用于实现互连的金属条，MOS管由有源区和多晶硅栅等构成，版图设计规则要求确定了上述多晶硅与有源区的最小间距。
本发明方法的技术效果如下：
一、本发明的方法是在基于现有的ASIC设计流程，对已完成设计的版图进行优化，不需要修改标准单元库，因此操作简单且与现有ASIC设计流程相兼容；
二、在优选方案中，本发明的方法是在已完成设计的版图上进行冗余多晶硅条阵列的填充，因此***的冗余多晶硅条阵列图形中的各种属性，包括线宽、间距、条数和位置都可以调整，更具有灵活性，可以使MOS管沟道长度在不同聚焦误差下的变化值达到最小；
三、本发明方法仅对现有版图进行微调，不影响版图的LVS和DRC检查，也不会增加版图面积。
附图说明
图1为相邻的两个标准单元的部分版图示意图；
图2为两种多晶硅图形的示意图；
图3为图2中的硅条线宽CD与硅条间距L的关系曲线；
图4为***冗余多晶硅条的标准单元示意图；
图5为光刻仿真得到的硅条线宽CD与焦距误差defocus的关系曲线；
图6为***的冗余多晶硅条阵列示意图；
图7为光刻仿真得到的不同冗余多晶硅阵列图形下硅条线宽变化值ΔCD与硅条线宽L的关系曲线；
图8为本发明一种对现有版图填充冗余多晶硅条阵列的***方法的流程示意图；
图9为本发明冗余多晶硅条阵列的两种***方式示意图。
具体实施方式
下面结合附图详细介绍本发明的具体实施方式。
一种对现有版图填充冗余多晶硅条阵列的***方法，如图8所示，包括步骤：
(1)提取标准单元的位置信息。
在版图设计工具中可以获取到各标准单元在版图中的相对位置坐标X和Y，所述的标准单元的位置信息即标准单元在版图中的相对位置坐标X和Y。
(2)基于提取的位置信息，对标准单元位置进行排序。
标准单元位置的排序过程具体为：标准单元Y坐标值相同的标准单元表示在同一行内，而同一行内的标准单元根据X坐标值的大小进行排序。
(3)判断相邻的标准单元是否存在间距。
相邻的标准单元是否存在间距的具体判断方式如下：
相邻标准单元的X坐标值差等于左边标准单元的宽度，表示两相邻标准单元间不存在间距；若相邻标准单元的X坐标值差大于左边标准单元的宽度，表示两相邻标准单元间存在间距。
(4)若存在间距，则在该相邻的两个标准单元相对的边界处分别***冗余多晶硅条阵列；
若不存在间距，则该相邻的两个标准单元的边界间共享地***冗余多晶硅条阵列。
(5)对***冗余多晶硅条阵列后的版图进行检查。
在本实施例的对现有版图填充冗余多晶硅条的***方法，现有版图中的版图是指纳米工艺下基于标准单元库设计得到的版图，该版图已通过版图设计规则检查(DRC)和版图与原理图的一致性检查(LVS)；标准单元是一系列等高不等宽的基本数字逻辑单元，标准单元的版图内包括若干MOS管以及用于实现互连的金属条，MOS管由有源区和多晶硅栅等构成。
在步骤(4)中，对存在间距的相邻标准单元，在对其相对的边界处分别***冗余多晶硅条阵列，所述的间距即指纳米工艺下基于标准单元库设计得到的版图中相邻标准单元间的间距。间距的步长取决于标准单元库属性。所述的冗余多晶硅条阵列图形包括多晶硅条宽度、条数和间距特征。***的冗余多晶硅条阵列的位置应满足版图设计规则要求的多晶硅与有源区的最小间距。通过调整冗余多晶硅条阵列的硅条宽度、硅条条数和硅条的间距，进行光刻仿真得到最优的冗余多晶硅条阵列图形，使MOS管的沟道长度在不同聚焦误差下的变化值最小。在具体实施过程中，***冗余多晶硅条阵列图形后，除了冗余多晶硅条线宽不足的伪错误外，不得引入新的违反版图设计规则的错误。
综上可得：
步骤(4)中，***的冗余多晶硅条阵列的位置应满足版图设计规则要求的多晶硅与有源区的最小间距；
步骤(4)中，***的冗余多晶硅条阵列的多晶硅线宽小于版图设计规则所要求的最小线宽，其大体为版图设计规则所要求的多晶硅最小线宽的十分之一。
步骤(4)中，***的冗余多晶硅条阵列的间距大体为冗余多晶硅条阵列的硅条宽度。
步骤(4)中，***的冗余多晶硅条阵列的条数的具体确定方式，可以根据上述***的冗余多晶硅条阵列的间距以及硅条宽度所确定的范围，进行最优选择。
所述的检查包括版图设计规则检查以及版图与原理图的一致性检查。
对***冗余多晶硅条阵列后的版图进行检查时屏蔽所***的冗余多晶硅条线宽不足的错误。
将上述方法应用于具体版图的实施过程，如图9所示，具体包括如下过程：
根据给定的已设计完成的版图，首先提取出标准单元的位置信息，然后判断两相邻标准单元间是否存在间距；
如果两相邻标准单元间存在间距，如图9(a)所示，则在两个标准单元边界处分别***冗余多晶硅条阵列，即冗余多晶硅条阵列11以及冗余多晶硅条阵列12。
如果两相邻标准单元间不存在间距，如图9(b)，则直接粘连，只需要***一组冗余多晶硅条阵列，即13，该多晶硅条阵列可以被粘连的两个标准单元所共享。冗余多晶硅条阵列的特征属性来自于光刻仿真，针对不同的标准单元间距，通过光刻仿真构建最优的冗余多晶硅阵列图形，使MOS管的沟道长度随聚焦误差引起的变化减至最小。为了避免由于***冗余多晶硅条阵列后原有版图会引入违反版图设计规则的错误，要求标准单元内的有源区至冗余多晶硅条阵列的间距满足版图设计规则的定义，因此冗余多晶硅的线宽应小于版图设计规则所要求的最小值。由于增加的冗余多晶硅条阵列是孤立的，不会影响原有集成电路功能，冗余多晶硅线宽不足的伪错误在版图设计规则检查时可以忽略。最后，对***冗余多晶硅条阵列后已完成优化的版图进行DRC和LVS检查，DRC检查时将冗余多晶硅条线宽不足的伪错误进行屏蔽。
在相邻标准单元间***冗余多晶硅条阵列后，由于对相邻标准单元之间的光学临近效应影响进行了屏蔽，使得处于标准单元边界处的MOS管沟道长度变化减小。因此，利用本发明方法对版图进行优化后，能提高电路抵抗工艺波动影响的能力，从而达到提高芯片参数成品率的目的。
Claims (3)
1.一种对现有版图填充冗余多晶硅条阵列的***方法，其特征在于，包括步骤：
(1)提取标准单元的位置信息；所述的标准单元的位置信息即标准单元在版图中的相对位置坐标X和Y；
(2)基于提取的位置信息，对标准单元位置进行排序；
(3)判断相邻的标准单元是否存在间距；
(4)若存在间距，则在该相邻的两个标准单元相对的边界处分别***冗余多晶硅条阵列；
若不存在间距，则该相邻的两个标准单元的边界间共享地***冗余多晶硅条阵列；
所述冗余多晶硅条阵列的硅条宽度大体为版图设计规则所要求的多晶硅最小线宽的十分之一，
所述冗余多晶硅条阵列的硅条的间距大体为冗余多晶硅条阵列的硅条宽度，
所述冗余多晶硅条阵列的***位置应满足版图设计规则要求的多晶硅与有源区的最小间距；
(5)对***冗余多晶硅条阵列后的版图进行版图设计规则和版图与原理图的一致性检查。
2.如权利要求1所述对现有版图填充冗余多晶硅条阵列的***方法，其特征在于，步骤(2)中，所述的对标准单元位置进行排序，包括步骤：
将Y坐标值相同的标准单元排列于同一行内；以及，
对同一行内的标准单元根据X坐标值的大小进行排序。
3.如权利要求1所述对现有版图填充冗余多晶硅条阵列的***方法，其特征在于，步骤(3)中，所述判断相邻的标准单元是否存在间距基于如下方式：相邻标准单元的X坐标值差等于左边标准单元的宽度，表示两相邻标准单元间不存在间距；若相邻标准单元的X坐标值差大于左边标准单元的宽度，表示两相邻标准单元间存在间距。
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Families Citing this family (5)
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Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6194252B1 (en) * | 1996-07-15 | 2001-02-27 | Kabushiki Kaisha Toshiba | Semiconductor device and manufacturing method for the same, basic cell library and manufacturing method for the same, and mask |
| CN101673735A (zh) * | 2008-09-12 | 2010-03-17 | 台湾积体电路制造股份有限公司 | 默认多晶硅间距设计规则下的混合多晶硅间距单元设计结构及*** |
| CN101681878A (zh) * | 2007-10-26 | 2010-03-24 | 新思科技有限公司 | 用于布图布线***中设计优化的填充单元 |
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2012
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Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6194252B1 (en) * | 1996-07-15 | 2001-02-27 | Kabushiki Kaisha Toshiba | Semiconductor device and manufacturing method for the same, basic cell library and manufacturing method for the same, and mask |
| CN101681878A (zh) * | 2007-10-26 | 2010-03-24 | 新思科技有限公司 | 用于布图布线***中设计优化的填充单元 |
| CN101673735A (zh) * | 2008-09-12 | 2010-03-17 | 台湾积体电路制造股份有限公司 | 默认多晶硅间距设计规则下的混合多晶硅间距单元设计结构及*** |
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