TW394957B - A synchronous semiconductor memory device - Google Patents

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2750pif.doc/002 A7 2750pif.doc/002 A7 經濟部中央橾準局貝工消费合作社印製 ___B7 五、發明説明（I ) 本發明是有關於一種半導體記憶裝置，且特別是有 關於一種具有非致能(disable)行選擇線電路之同步半導體 記憶體元件。 同步半導體元件可以根據一爆衝長度(burst length)產 生複數個資料。一般而言，爲了要將其實現，每一個記憶 體裝置之行選擇線(column selection line)先被啓動後，再 使其不作用。在同步半導體元件之中具有行選擇線非致能 電路（CSL disabling circuit)，特別是各排(bank)記憶胞陣 列，當相應於一行選擇線完成讀取/寫入之操作時，就非 致能此選擇的線。因此，無論何時，當行位址改變時，根 據任一排記憶胞中的所有行選擇線被預先充電(precharged) 後所啓動之行選擇訊息，行選擇線就被定址。假如使用上 述的方法，因爲所有的行選擇線均被預先充電，故在裝置 操作期間會有大量的電流消耗。 爲了要克服此項缺點，一排記憶胞中的行選擇線被區 分爲複數個區塊(block)，各個區塊具有個別的行選擇線非 致能電路。存行前晋链碾column Ex_§decoder)中解碼的 行位址資訊分別被指定給相對應的行選擇線非致能電路。 拜此，只有任意被選中之區塊的行選擇線才會被預先充 電。故，在預先充電操作期間電流可以被降低。 習知之記憶體裝置，行選擇線非致能電路分別從行位 址緩衝器接收第一位址，以及從行前置解碼器接收第二位 址。做爲一排選擇資訊(bank selection-information)之第一 位址，係用來選擇記憶體胞陣列的其中一排。做爲一區塊 5 本紙張尺度適用中國國家標準（CNS ) A4規格（210 X 297公釐） (請先閲讀背面之注意事項再填寫本頁) .裝. 訂 經濟部中央標準局員工消费合作社印袈 2750pif.doc/002 A7 _B7 ___ 五、發明説明（〉） 選擇資訊(block selection-information)之第二位址，保用來 選擇一排記憶體胞的其中一區塊。 並且，在內部時脈訊號PCLK的第N+1個週期期間， 一被選擇的行選擇線被致能之前，對一來自時序暫存器 (timing register)之內部時脈訊號PCLK的第N個週期，依 據第一位址與第二位址，行選擇線非致能電路會產生一行 選擇線非致能訊號PCSLD，用來非致能一以選擇之行選擇 線β在內部時脈訊號PCLK的第N個週期期間非致能一以 致能的行選擇線之後，行解碼器(column decoder)選擇一行 選擇線，其係依據在內部時脈訊號PCLK的第N+1個週期 期間來自行前置解碼器的第三位址。 然而，如上所述，行選擇線非致能電路接收第一位址 與第二位址，並且產生與內部時脈訊號PCLK同步之訊號 PCSLD。因爲第一位址與第二位址編碼成邏輯訊號，亦即， 行選擇線非致能訊號PCSLD，行選擇線非致能電路可能有 複雜的組態。並且，對於與每一區塊相關連之第一位址與 第二位址的匯流排線在數量上會增加。這些會導致用來產 生行選擇線非致能訊號PCSLD的處理時間與元件大小的 增加。再者，它可能會造成內部時脈訊號PCLK分別於第 N個週期被啓動與第N個週期被不作用的雨個行選擇線彼 此訊號重疊，因此會降低同步半導體記憶體元件的可靠 度。 因此本發明的主要目的就是在提供一種同步半導體記 憶元件，其可以藉由使用解碼位址訊號做爲行選擇線非致 6 本紙張尺度適用中國國家標準（CNS ) A4規格(210X297公釐Ί " ： (請先閲讀背面之注意事項再填寫本頁) 訂 經濟部中央標準局貝工消费合作社印製 2750pif.doc/002 A7 ______B7 五、發明説明（多） 能電路的輸入訊號’得以降低位址線匯流排線的數目。 本發明的另一目的就是在提供一種同步半導體記憶元 件’其可以避免被啓動與被不作用的兩個行選擇線彼此訊 號重疊。 Η❾揭避本發明的目的，提出一種同步半導體記憶元件裝 置’包括一記憶胞陣列、時序暫存器以及行前置解碼器。 記憶胞陣列，至少具有兩排記憶體，每一排分成多數個區 塊，其中每一區塊由多數個排成含有許多行列之矩陣 (matrix)型態所構成的記億胞。時序暫存器，用以產生與 一外部時脈訊號同步之內部時脈訊號。行前置解碼器，用 以產生做爲區塊選擇資訊之第一位址與做爲行選擇資訊之 第二位址。 再者，在記憶體元件中，依據一預先設定之行非致能 訊號非致能在內部時脈訊號的第N-1個週期之定址的行之 後，依據與內部時脈訊號之第N個週期同步的第二位址 線，行解碼器選擇與第一位址相關的區塊中之其中一行。 只有當在內部時脈訊號的第N個週期期間，相對應於在第 N-1個週期被啓動之行的第一位址被啓動時，一行選擇線 非致能電路才會產生行非致能訊號。 如前所述，顯而易見可以得知’依據本發明之同步半 導體記憶體元件，用來做爲行選擇線非致能電路的匯流排 線數目可以被減少。因爲在此組態之下的行選擇線非致能 電路並不複雜，故它可以縮短在行選擇線非致能電路產生 行選擇線非致能訊號的處理時間。並且’可以避免被啓動 7 本紙張尺度適用中國國家標準（CNS ) Α4规格（210Χ297公釐） (請先閲讀背面之注意事項再填寫本頁) 、"τ A7 B7 2750pif*doc/002 五、發明説明（f) 與被不作用的行選擇線彼此訊號重疊。 爲讓本發明之上述目的、特徵、和優點能更明顯易懂’ 下文特舉一較佳實施例，並配合所附圖式，作詳細說明如 下： 圖式之簡單說明： 第1圖繪示依照本發明之同步半導體記億體元件較佳 實施例之組態圖； 第2圖繪示第1圖中行解碼器的詳細竃路圖； 第3圖繪示依照本發明之較佳實施例之行選擇線非致 能電路的詳細電路圖；以及 第4圖繪示本發明之同步半導體記億體元件操作時序 圖。 標號說明： 100記億胞陣列110列緩衝器120列解碼器 130行緩衝器 140行前置解碼器 150行選擇線非致能電路160行解碼器 170感測放大器 180時序暫存器 II〜19反相器 Ml〜M5電晶體 啻施例 請參照第1圖與第3圖’其繪示依照本發明之一種同 步半導體記憶元件，包括一行選擇線非致能電路15〇。行 選擇線非致能電路〗5〇僅接收一與內部時脈訊號PCLK同 步之位址DCA_BLK做爲區塊選擇資訊。之後，只有當在 內部時脈訊號PCLK的第N個週期期間，相對應於內部時 8 本紙張尺度適「用中國國家標準（CNS ) A4規格（210X297公"一~ ' - I..---;-----「' 裝-- (請先閲讀背面之注意事項再填寫本頁) 訂 經濟部中央揉準局貝工消費合作社印製 2 7 5 Opif. doc/0 02 A7 B7 五、發明説明（k) 脈訊號PCLK的第N-1個週期被啓動的行(column)之位址 DCA_BLK被啓動時才產生一行非致能訊號PCSLD。所以， 行選擇線非致能電路150的匯流排線數目可以減少並且， 與習知技術比較起來，行選擇線非致能訊號PCSLD能更 快速地被啓動。這是因爲行選擇線非致能電路150的組態 已被簡化了。因此，它可以避免被啓動與被不作用的行選 擇線在高速操作下訊號彼此重疊的問題。 請在參考第1圖，同步半導體記憶體元件包括一記憶 胞陣列100、一列位址暫存器110、一列解碼器120、一行 位址暫存器130、一行前置解碼器140、一行選擇線非致 能電路150、一行解碼器160、一感測放大電路170，以及 一時序暫存器180 〇 經濟部中央標準局貝工消費合作社印製 (請先閲讀背面之注意事項再填寫本頁) 雖然在第1圖中並無繪出，但記憶胞陣列100至_少迤 劃分成兩排(bank)，每一排具有許多區塊(block)。每一區 塊係由多數個排成行列形式之矩陣型態的記憶胞陣列所構 成。列解碼器120，依據從列位址暫存器110中之一列位 址RA，用來選擇在相對應之一排中的其中一列。因爲列 位址暫存器110與列解碼器120的電路結構，對於熟此技 藝之人係眾所皆知的技術，故將其省略不加爲文冗述。 行位址暫存器130，接收一外部的TTL準位之位址XA 並且產生CMOS準位的行位址CA »行前置解碼器140將 行位址CA解碼，並產生一第一位址DCA_BLK與一第二 位址DCA。第一位址DCA_BLK用來選擇一排記憶體中的 其中之一區塊，第二位址DCA用來選擇與上述所選擇區 9 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 2750pif.doc/002 A7 B7 經濟部中央標準局員工消費合作杜印袋 五、發明説明（6) 塊相關聯的其中一行。並且，時序暫存器180產生一與外 部時脈訊號CLK同步的內部時脈訊號PCLK。再者，雖未 在圖式中繪出，時序暫存器180接收一晶片選擇（chip selection)訊號CS、一列位址觸發訊號RAS、一行位址觸 發訊號CAS、一寫入致能訊號WE等等訊號，並產生用以 控制此具有第1圖之組態的記憶體元件的控制訊號。 依據在內部時脈訊號PCLK之第N-1個週期期間來自 於行選擇線非致能電路150的一行非致能訊號PCSLD，非 致能一與選擇區塊中的一行相關的行選擇線後’行解碼器 160用來選擇與內部時脈訊號PCLK之第N個週期的所選 擇區塊的行相關聯之其中一條行選擇線。只有當在內部時 脈訊號PCLK之第N個週期期間，一與在內部時脈訊號 PCLK之第N-1個週期被啓動的一行相關聯之第一位址 DCA_BLK被啓動時，行選擇線非致能電路150才會產生 一行非致能訊號PCSLD。感測放大器電路170感測並放大 記憶胞中的資料，這些資料係根據列位址RA與行位址CS 來定址。 根據上述的元件，既使同步半導體記憶體元件在高速 環境下操作，它可以避免被啓動與被不作用的行位址線訊 號彼此重疊。 第2圖係繪示第1圖中之行解碼器160的電路圖。行_ 解碼器160包括兩個PMOS電晶體M3與M4、一 NM0S 電晶體M5以及閂鎖(latch)電路161。閂鎖電路161具有 兩個彼此問鎖在一'起的反相器18與19。問鎖電路161親 —Ί—~~=-----「裝-- (請先閲讀背面之注意事項再填寫本頁) 訂 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 2 7 5 Opi f * doc/〇 〇2 A7 經濟部中央操準局貝工消費合作社印製 __________ B7 五、發明説明（') 合至一行選擇線CSL。如習知眾所皆知的技藝，行解碼器 160將對應於第二位址DCA之行選擇線CSL致能，並且 依據行選擇線非致能訊號PCSLD非致能已致能的選擇線 CSL ° 第3圖繪示依據本發明較佳實施利之行選擇線非致能 電路150的電路圖。 請參考第3圖，行選擇線非致能電路150包括一反相 器Π、一開關電路151、一閂鎖電路152，以及一邏輯電 路153。閂鎖電路152由兩個反相器13與14所構成，用 以閂鎖一訊號。依據來自時序暫存器180的一內部時脈訊 號PCLK，開關電路m將一反相訊號DCA_BLK(用以指 示區塊選擇資訊)經反相器II傳送到閂鎖電路152。開關 電路151’包括一反相器12 — NM0S電晶體Ml與一 PM0S 電晶體M2。邏輯電路153，依據產生閂鎖電路152的輸 出與內部時脈訊號PCLK，產生行選擇線非致能訊號 PCSLD。邏輯電路153，具有兩個NAND閘G1與G2以 及反相器I5與16。施加在NAND閘G2的輸入訊號PVCCH 始終處於高準位(亦即，電源供應器所供應的電壓）。 如上所述，本發明之行選擇線非致能電路150，依據 內部時脈訊號PCLK，接收一第一位址DCA_BLK做爲一 輸入訊號。在習知的情形下，因一排與一區塊的選擇資訊 習提供給習知行選擇線非致能電路做爲輸入訊號，習知的 行選擇線非致能電路在組態上就非常複雜。但是，在本發 明的情形下，因爲只有區塊選擇資訊提供給行選擇線非致 (請先閲讀背面之注意事項再填寫本頁) -裝· -^訂[ 本紙張尺度適用中國國家標率（CNS ) A4規格（210X297公釐） 2750pif.doc/002 A7 經濟部中央標準局員工消費合作社印製 ___ _B7 _ 五、發明説明（岔） 能電路150做爲輸入訊號，故與習知之行選擇線非致能電 路相較之下，其組態被大爲簡化。因此，行選擇線非致能 電路150處理第一位址DCA_BLK與藉由行選擇線非致能 電路150產生行選擇訊號PCSLD的時間可以大爲降低。 以下用第1圖至第4圖的圖示來敘述本發明之操作。 第4圖係第1圖中所繪之同步半導體記憶體元件的時序 圖。 在內部時脈訊號PCLK的第N個週期期間，行前置解 碼器140把來自行位址暫存器130之行位址CA解碼，產 生一第一位址DCA_BLKN，做爲區塊選擇資訊以及一第二 位址DCAN，做爲行選擇資訊。其中下標N表示內部時脈 訊號PCLK的第N個週期。之後，行解碼器160，依據第 二位址DCAN，選擇多數條行選擇線的其中一條，並處於 高準位。如第3圖所示，行解碼器160中的NMOS鼇晶體 M5被高準位的第二位址DCAN所導通，於是此高準位訊 號被閂鎖電路161拴住。因此，如第4圖所示，在內部時 脈訊號PCLK的第N個週期期間，對應於第二位址DCAn 的行選擇線〇31^被選擇。 在內部時脈訊號PCLK的第N個週期處於高準位狀態 期間，因爲行選擇線非致能電路150的開關電路151被禁 止動作，所以與內部時脈訊號PCLK^的第N-1個週期同 步的低準位之第一位址DCA+BLK^，被行選擇線非致能 電路150的閂鎖電路152拴住。所以，依據高準位的內部 時脈訊號PCLK與閂鎖電路152的輸出訊號(低準位），邏 JI1J-----f 裝-- (請先閲讀背面之注意事項再填寫本頁) 1Ϊ CNS )·Α4^4έ· ( 210X297公釐） 2750pif.doc/002 A7 經濟部中央標準局負工消費合作社印製 __B7五、發明説明（巧） 輯電路153產生低準位的行選擇線非致能訊號PCSLD。之 後，因爲行選擇線非致能訊號PCSLD係處於低準位，故 行解碼器160的PMOS電晶體M4被關掉。因此，在第N 個內部時脈訊號PCLKN週期處於高準位狀態期間，與第 二位址DCAN相關聯之行選擇線CSLN持續被保持在一致 能狀態。 如第4圖所示，當第N個內部時脈訊號PCLKN從高 準位轉換成低準位時，高準位的第一位址DCA_BLK於是 被閂鎖電路152拴住。並且，邏輯電路153產生行選擇線 非致能訊號PCSLD，其具有與第N個內部時脈訊號PCLKn 相同的準位。因此，啓動之行選擇線CSLn持續被保持在 一致能狀態，直到第N個週期內部時脈訊號PCLKn保藉 在低準位。 當第N個週期內部時脈訊號PCLK處於高準位時，閂 鎖電路152把在時脈訊號PCLK的第N個週期鎖住之第一 位址的高準位鎖住。此時，對應於第N+1個週期的第一位 址DCA_BLKN+l變成高準位，於是被行選擇線非致能電路 150的邏輯電路153產生一高準位的行選擇線非致能訊號 PCSLD。並且此高準位的行選擇線非致能訊號PCSLD被 反相成低準位。 同時，因爲兩個對應於第N個內部時脈訊號PCLK與 行選擇線非致能訊號PCSLD之第二位址在低準 位，兩個PMOS電晶體M3與M4被導通以及NMOS電晶 體M5被關掉。連接到行選擇線CLS的閂鎖電路161閂鎖 (請先閲讀背面之注^|^項再填寫本頁) 裝· 訂 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 經濟部中央標準局負工消费合作社印装 394957 2750pif. doc/002 A7 __B7 五、發明説明（Ιϋ ) 於低準位，並且導致在一對應到第Ν+1個週期的第一位址 DCA_BLK與第二位址DCA的行選擇線CLS被致能之前， 在內部時脈訊號PCLK之第N個週期被致能的行選擇線 CLS被非致能。在內部時脈訊號PCLK的第N個週期，對 應到第一位址DCA_BLK與第二位址DCA之被非致能的 行選擇線CLS被致能。亦即，只有當在內部時脈訊號PCLK 之第N+1個週期期間，與在內部時脈訊號PCLK之第N 個週期期間被啓動的行相對應之第一位址DCA_BLK被啓 動時，行選擇線非致能訊號PCSLD才會從行選擇線非致 能電路150產生。於是，依據與內部時脈訊號PCLK之第 N+1個週期同步的第二位址DCAN+1，行選擇線CSLN+1被 致能。 根據上面對本發明的說明，在第N+1週期被致能的行 選擇線CSL被選擇之前，以行解碼器150將在第N個週 期被啓動的行選擇線CSL被非致能，其中提供一行選擇線 非致能訊號PCSLD至行解碼器150。因此，既使此同步半 導體記憶體元件在高速下操作，它可以防止在高速操作下 被啓動與被不作用的各行選擇線彼此不重疊。 綜上所述，雖然本發明已以一較佳實施例揭露如上， 然其並非用以限定本發明，任何熟習此技藝者，在不脫離 本發明之精神和範圍內，當可作各種之更動與潤飾，因此 本發明之保護範圍當視後附之申請專利範圍所界定者爲 準。 ^n. -- - __ n n^i n 1—i InM —il- - - —1- i ------ HI J I _i 1 ^^1----- (請先閲讀背面之注$項再填寫本頁) 14 本紙张尺度適用中國國家標準(CNS ) A4規格（210X297^t )

Claims (1)

1. 394957 2750pif.doc/002 A8 B8 C8 D8 經濟部中央標準局員工消费合作社印簟 六、申請專利範圍 1. 一種同步半導體記憶體元件，包括： 一記憶胞陣列’具有至少兩排，各該排被區分爲複數 個區塊β，其中各該些區塊具有複數個記憶胞排成由複數個 行與列所構成的矩陣形式； 一裝匱，用以產生與一外部時脈訊號同步的一內部時 脈訊號， 一裝置’用以把定址該些行之一的行位址解碼，以產 生做爲區塊選擇資訊之一第一位址與做爲行選擇資訊之一 第二位址； 一裝置，用以依據一預先設定之行非致能訊號非致能 在該內部時脈訊號的第Ν-1個週期之一定址的行之後，依 據與該內部時脈訊號的第Ν個週期同步之該第二位址，選 擇與該第一位址相關之區塊中的其中一行；以及 一裝置，用以只有在該內部時脈訊號的第Ν個週期， 對應於該內部時脈訊號的第Ν-1個週期被啓動之一行的該 第一位址被啓動時，產生行選擇線非致能訊號。 2. 如申請專利範圍第1項所述之同步半導體記憶體元 件，其中該行非致能訊號產生裝置包括： 一閂鎖電路，用以閂鎖住一訊號； 一開關電路，用以依據該內部時脈訊號將第一位址轉 移到該閂鎖電路；以及 一邏輯電路，用以將該內部時脈訊號與經由該開關電 路施加之該第一位址混合，該邏輯電路根據混合結果輸出 行選擇線非致能訊號。 (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS)Α4规格（2丨0X297公釐）