JP3800463B2 - 同期型半導体メモリ装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は同期型半導体メモリ装置に係り、より詳しくはアレイカラムを選択するためのカラム選択回路を持つ同期型半導体メモリ装置に関するものである。
【０００２】
【従来の技術】
同期型半導体メモリ装置は、バースト長さによりいろいろなデータを順次に出すことができ、そのために、メモリセルアレイのカラムを選択するためのカラム選択ラインは、カラムアドレスに従って順次活性化（イネーブル）されたり非活性化（ディセーブル）されたりする。従来は、カラム選択ラインを非活性化させるためのカラム選択ラインディセーブル回路を構成する場合に、メモリセルアレイのバンク当りに１つのカラム選択ラインディセーブル回路を置いて、カラムアドレスが変わる時ごとに全てのカラム選択ラインをプリチャージした後、他のカラム選択ラインを活性化させる構造を使用した。このような、構造を使用する場合、全体のカラム選択ラインをプリチャージしなければならないので、動作時に多量の電流を消耗するようになる。従って、最近では、１つのバンクのカラム選択ラインを数多くのブロックに分割して、各々対応するカラム選択ラインディセーブル回路を構成するようにしている。そして、分割されたカラム選択ラインディセーブル回路（以下、ＣＳＬディセーブル回路と称する）に各々該当するデコーディングされたカラムアドレス情報を割り当てると、選択するブロックのカラム選択ラインだけをプリチャージさせることができる。
【０００３】
【発明が解決しようとする課題】
しかし、上記のような同期型半導体メモリ装置によると、メモリセルアレイのバンクを選択するためのカラムアドレスと、分割されたブロック中から１つを選択するためにデコーディングされたカラムアドレスとが、入力信号としてＣＳＬディセーブル回路に印可されるので、レイアウト上で幾つかのバシング（ｂｕｓｓｉｎｇ）を必要とするようになり、レイアウト面積が増加するという問題点が生じた。
【０００４】
更に、高周波領域で、活性化されるカラム選択ライン上の信号と非活性化されるカラム選択ライン上の信号との間にオーバラップが発生するので、チップ動作の信頼性に大きな影響を与えるという問題点も発生した。
【０００５】
従って、本発明の目的は、上述した問題点を解決するために提案されたもので、従来に比べてより小さいアドレスバシング（ｂｕｓｓｉｎｇ）でカラム選択ラインを制御することができる同期型半導体メモリ装置を提供することにある。
【０００６】
本発明の他の目的は、より小さい面積でカラム選択ライン制御が可能な同期型半導体メモリ装置を提供することにある。
【０００７】
本発明の更に他の目的は、活性化されたカラム選択ライン上の信号と非活性化されるカラム選択ライン上の信号との間にオーバラップが発生するのを防止できる同期型半導体メモリ装置を提供することにある。
【０００８】
【課題を解決するための手段】
上述したような目的を達成するために、本発明の同期型半導体メモリ装置は、複数のブロックに分割された少なくとも２つのバンクを持つメモリセルアレイであって、前記ブロック各々が複数のローカラムから配列された複数のメモリセルを持つメモリセルアレイと、外部クロック信号に同期された内部クロック信号を発生する手段と、ブロック選択情報として第１アドレスと第２アドレスとを発生するため、前記カラム中の１つをアドレシングするためのカラムアドレスをデコーディングする手段と、所定のカラム非活性化信号に応答して、前記内部クロック信号のＮ番目でアドレシングされたカラムを非活性化させた後に、前記内部クロック信号のＮ＋１番目のサイクルに同期された前記第２アドレスに応答して、前記第１アドレスに関連されたブロック内のカラム中の１つを選択する手段と、カラムに対応する前記第１アドレスが前記内部クロック信号のＮ番目のサイクルの間に活性化される時に、前記内部クロック信号のＮ＋１番目で活性化される前記カラム非活性化信号を発生する手段とを含むことを特徴とする。
【０００９】
ここで、前記カラム非活性化信号を発生する手段は、所定の信号をラッチするラッチ回路と、前記内部クロック信号に応答して前記ラッチ回路に前記第１アドレスを伝達するスイッチ回路と、前記内部クロック信号及び前記スイッチ回路を通じて印可される前記第１アドレスを組み合わせるロジック回路とを含み、前記ロジック回路は前記組合結果により前記カラム非活性化信号を出力する。
【００１０】
かかる構成により、レイアウト上のバシング（ｂｕｓｓｉｎｇ）数を減らすことができ、高周波領域でチップ動作の信頼性を向上させることができる。
【００１１】
【発明の実施の形態】
以下、本発明の実施の形態を、参照図面の図１乃至図４に従って詳細に説明する。
【００１２】
図１には、本発明の望ましい実施の形態による同期型半導体メモリ構成を示すブロック図が図示されている。
【００１３】
図１で、本実施の形態による同期型半導体メモリ装置は、メモリセルアレイ１００、ローバッファ１１０、ローデコーダ１２０、カラムバッファ１３０，カラムプリデコーダ１４０、ＣＳＬディセーブル回路１５０、カラムデコーダ１６０、感知増幅回路１７０、そして、タイミングレジスタ１８０からなっている。メモリセルアレイ１００の構成は図面には図示されていないが、少なくとも２つのバンクに分割され、各バンクは少なくとも２つのブロックで分割され、ブロック各々はローとカラムのマトリックスに配列される複数のセルを具備している。外部からアドレスが印可されるローバッファ１１０及びローデコーダ１２０を通じて、メモりセルアレイ１００のローが選択される。そして、カラムバッファ１３０は、ＴＴＬレベルのアドレスを入力してもらって、ＣＭＯＳレベルに変換し、その結果に従うカラムアドレスＣＡを出力する。カラムプリデコーダ１４０は、カラムアドレスＣＡをデコーディングし、その結果に従うデコーデングカラムアドレスＤＣＡを発生する。タイミングレジスタ１８０は、外部クロック信号ＣＬＫに同期した内部クロック信号ＰＣＬＫを発生する。そして、ＣＳＬディセーブル回路１５０は、デコーディングされたカラムアドレスＤＣＡに該当するブロックを選択するためのブロックアドレスＤＣＡ＿ＢＬＫと内部クロック信号ＰＣＬＫとに応答して、制御信号ＰＣＳＬＤを発生する。カラムデコーダ１６０は、デコーディングされたカラムアドレスＤＣＡに該当するカラム選択ラインを活性化させ、制御信号ＰＣＳＬＤに応答して以前に活性化されたカラム選択ラインを非活性化させる。
【００１４】
図２には、ＣＳＬディセーブル回路１５０の詳細回路を見せる回路図が図示されている。
【００１５】
図２で、ＣＳＬディセーブル回路１５０は、インバータＩ１、伝達ゲート１５１、ラッチ１５２及び組合回路１５３からなっている。インバータＩ１は、印可されるブロックアドレスＤＣＡ＿ＢＬＫの位相を反転させて出力する。伝達ゲート１５１は、インバータＩ２、ＮＭＯＳトランジスタＭ１、そして、ＰＭＯＳトランジスタＭ２からなっている。ＮＭＯＳトランジスタＭ１は、インバータＩ２を通じて印可される内部クロック信号ＰＣＬＫ／（／は負論理信号を表わす）が印可されるゲートと、インバータＩ１の出力ノードとラッチ１５２との間に接続されるチャンネルとを持つ。ＰＭＯＳトランジスタＭ２は、内部クロック信号ＰＣＬＫが印可されるゲートと、インバータＩ１の出力ノードとラッチ１５２との間に接続されるチャンネルとを持つ。
【００１６】
ラッチ１５２は、伝達ゲート１５１の入力端子が接続され、組合回路１５３に出力端子が接続された、ラッチとなるインバータＩ３及びインバータＩ４からなっている。組合回路１５３は、ナンドゲートＧ１及びＧ２と、インバータＩ５及びＩ６とからなっている。ナンドゲートＧ１の１つの入力端子はラッチ１５２に接続され、他の入力端子に内部クロック信号ＰＣＬＫが印可される。ナンドゲートＧ２の１つの入力端子に電源電圧レベルの信号ＰＶＣＣＨが印可され、他の入力端子はインバータＩ５及びＩ６を通じてナンドゲートＧ１の出力ノードに接続され、制御信号ＰＣＳＬＤの出力のための出力端子を持つ。
【００１７】
図３には、カラムデコーダ１６０の詳細回路を示す回路図が図示されている。
【００１８】
図３で、カラムデコーダ１６０は、インバータＩ７、ＰＭＯＳトランジスタＭ３及びＭ４、ＮＭＯＳトランジスタＭ５、そして、ラッチ１６１からなっている。ＰＭＯＳトランジスタＭ３は、デコーディングされたカラムアドレスＤＣＡが印可されるゲートと、電源電圧Ｖｃｃが印可されるソースとを持つ。ＰＭＯＳトランジスタＭ４は、インバータＩ７を通じて制御信号ＰＣＳＬＤが印可されるゲートと、ＰＭＯＳトランジスタＭ３のドレインに接続されるソースとを持つ。そして、ＮＭＯＳトランジスタＭ５は、デコーディングされたカラムアドレスＤＣＡが印可されるゲートと、ＰＭＯＳトランジスタＭ４のドレインに接続されるドレインと、接地電圧Ｖｓｓが印可されるソースとを持つ。ラッチ１６１は、ＰＭＯＳトランジスタＭ４とＮＭＯＳトランジスタＭ５の接続点に入力端子が接続され、対応されるカラム選択ラインに出力端子が接続される、ラッチになるインバータＩ８及びインバータＩ９からなっている。
【００１９】
図４には、本発明の望ましい実施の形態に従う動作タイミング図が図示されている。本実施の形態による動作が参照図面の図１乃至図４に基づいて、以下説明される。
【００２０】
図１で、カラムバッファ１３０は、ＴＴＬレベルの外部アドレスＸＡを入力してもらって、ＣＭＯＳレベルのカラムアドレスＣＡを出力する。カラムプリデコーダ１４０は、カラムアドレスＣＡを入力してもらって、これをデコーディングし、図４に図示されたように、その結果によるハイレベルのデコーディングされたカラムアドレスＤＣＡを出力する。デコーディングされたカラムアドレスＤＣＡによりゲーティングされるカラムデコーダ１６０のＰＭＯＳトランジスタＭ３がターンオフされると共にＮＭＯＳトランジスタＭ５がターンオンされて、ＮＭＯＳトランジスタＭ５のドレインは接地電圧となり、インバータＩ８及びＩ９からなったラッチ１６１の出力にハイレベルが貯蔵される。これで、ラッチ１６１に接続されたカラム選択ラインＣＳＬが活性化される。
【００２１】
内部クロック信号ＰＣＬＫがハイレベルの状態に維持される間、ＣＳＬディセーブル回路１５０の伝達ゲート１５１はオフ状態であるので、インバータＩ３及びＩ４からなったラッチ１５１の出力には、以前のサイクルの内部クロック信号ＰＣＬＫに同期されたローレベルのブロックアドレスＤＣＡ＿ＢＬＫが貯蔵されている。このため、ナンドゲートＧ１の両入力端子に各々ローレベルとハイレベルが印可され、ナンドゲートＧ１からハイレベルが発生する。そして、ナンドゲートＧ２の両入力端子に共にハイレベルが印可されるので、このためローレベルの制御信号ＰＣＳＬＤが出力される。従って、インバータＩ７を通じてローレベルの制御信号ＰＣＳＬＤがゲーティングされるＰＭＯＳトランジスタＭ４はオフ状態に維持される。結局、インバータＩ８及びＩ９に構成されたラッチ１６１に接続されたカラム選択ラインは続いて活性化状態に維持される。
【００２２】
続いて、図４に図示されたように、Ｎ番目の内部クロック信号ＰＣＬＫがハイレベルからローレベルになると、ブロックを選択するためのハイレベルのブロックアドレスＤＣＡ＿ＢＬＫがインバータＩ３及びＩ４からなるラッチ１５２により貯蔵される。ナンドゲートＧ１の両入力端子に各々ハイレベルのＤＣＡ＿ＢＬＫとローレベルのＰＣＬＫとが印可されるので、Ｎ番目の内部クロック信号ＰＣＬＫがハイレベルである状態と同一なレベルの制御信号ＰＣＳＬＤを得るようになる。従って、活性化されたカラム選択ラインＣＳＬは、内部クロック信号ＰＣＬＫがローレベルの状態でも続いて活性化された状態に維持される。
【００２３】
続いて、内部クロック信号ＰＣＬＫがローレベルからハイレベルに移る時、すなわち、次のサイクルである（Ｎ＋１）番目の内部クロック信号ＰＣＬＫがハイレベルに維持される間、インバータＩ３及びＩ４からなったラッチ１５２には続いて以前のサイクルで貯蔵されたハイレベルの信号ＤＣＡ＿ＢＬＫが貯蔵されている。従って、両入力端子からハイレベルのＰＣＬＫ及びＤＣＡ＿ＢＬＫが印可されるナンドゲートＧ１はローレベルを出力し、最終的にナンドゲートＧ２を通じてハイレベルの制御信号ＰＣＳＬＤが出力される。アドレスＤＣＡにはローレベルが印可され、制御信号ＰＣＳＬＤはインバータＩ７を通じてローレベルが印可されるので、カラムデコーダ１６０のＰＭＯＳトランジスタＭ３及びＭ４がターンオンされる。このため、トランジスタＭ３及びＭ４により以前のサイクルで活性化されたカラム選択ラインＣＳＬが非活性化される。続いて、Ｎ＋１番目の内部クロック信号ＰＣＬＫに同期され、カラムプリデコーダ１４０から出力されるハイレベルのデコーディングされたカラムアドレスＤＣＡ及びブロックを選択するためのブロックアドレスＤＣＡ＿ＢＬＫにより、Ｎ＋１番目のカラム選択ラインＣＳＬを活性化させるようになる。以後の動作は、前述したＮ番目のサイクルの内部クロック信号とＮ＋１番目のサイクルの内部クロック信号により、同一の動作が反復的に行われるようになるので、以下の説明は省略する。
【００２４】
従来は、ＣＳＬディセーブル回路１５０を制御するために、２つの種類のカラムアドレス、すなわち、メモリセルアレイのバンクを選択するためのカラムアドレスと、分割されたブロック中に１つを選択するためのデコーディングされたカラムアドレスとを使用するにより、レイアウト上でいろいろのバシング（ｂｕｓｓｉｎｇ）が必要になる。そして、高周波領域では、カラムアドレスＣＡが入力される間隔が短くなるほどカラム選択ラインが活性化される間隔も短くなる。このため、非活性化されるカラム選択ラインと活性化されるカラム選択ラインとの間にオーバラップが発生する場合には、互いに別のデータ間に影響を与えることになるし、チップ動作上の失敗を誘発させる。従って、高周波領域では、非活性化されるカラム選択ラインが、活性化されるカラム選択ラインより先に非活性化されてしまわなければ、チップ動作の失敗を防ぐことができない。従来の構造では、バンクを選択するためのカラムアドレスとブロックを選択するためのデコーディングされたカラムアドレスとを共にＣＳＬディセーブル回路１５０の入力信号として使用していたので、回路の構成が複雑になり、遅延も長くなり、高周波領域でのオーバラップ問題が発生するようになる。
【００２５】
これに対して、本実施の形態では、ＣＳＬディセーブル回路１５０を制御するための入力信号にデコーディングされたカラムアドレスだけを使用することにより、入力信号のバシング数を減らして、レイアウトを簡単にすることができる。又、レイアウトを簡単に具現してカラム選択ラインが非活性化される時間が従来のロジック構成より短くなる。従って、高周波領域で問題になった非活性化されるカラム選択ラインと活性化されるカラム選択ラインとの間のオーバラップ問題を改善することができる。
【００２６】
【発明の効果】
前述したように、活性化されたカラム選択ラインを非活性化させるためのＣＳＬディセーブル回路への入力信号として、デコーディングされたアドレス信号だけを使用することにより、アドレスバシング数を減らすことができるようになった。共に、アドレスバシング数を減らすことにより、ＣＳＬディセーブル回路の構成を簡略することができ、これにより信号の遅延を減らすことができるので、高周波領域でのオバーラップ問題を改善することができるようになった。
【００２７】
【図面の簡単な説明】
【図１】本実施の形態による同期型半導体メモリ装置の構成を示すブロック図である。
【図２】図１のＣＳＬディセーブル回路の詳細回路を示す回路図である。
【図３】図１のカラムデコーダの詳細回路を示す回路図である。
【図４】本実施の形態による同期型半導体メモリ装置による動作タイミング図である。
【発明の属する技術分野】
本発明は同期型半導体メモリ装置に係り、より詳しくはアレイカラムを選択するためのカラム選択回路を持つ同期型半導体メモリ装置に関するものである。
【０００２】
【従来の技術】
同期型半導体メモリ装置は、バースト長さによりいろいろなデータを順次に出すことができ、そのために、メモリセルアレイのカラムを選択するためのカラム選択ラインは、カラムアドレスに従って順次活性化（イネーブル）されたり非活性化（ディセーブル）されたりする。従来は、カラム選択ラインを非活性化させるためのカラム選択ラインディセーブル回路を構成する場合に、メモリセルアレイのバンク当りに１つのカラム選択ラインディセーブル回路を置いて、カラムアドレスが変わる時ごとに全てのカラム選択ラインをプリチャージした後、他のカラム選択ラインを活性化させる構造を使用した。このような、構造を使用する場合、全体のカラム選択ラインをプリチャージしなければならないので、動作時に多量の電流を消耗するようになる。従って、最近では、１つのバンクのカラム選択ラインを数多くのブロックに分割して、各々対応するカラム選択ラインディセーブル回路を構成するようにしている。そして、分割されたカラム選択ラインディセーブル回路（以下、ＣＳＬディセーブル回路と称する）に各々該当するデコーディングされたカラムアドレス情報を割り当てると、選択するブロックのカラム選択ラインだけをプリチャージさせることができる。
【０００３】
【発明が解決しようとする課題】
しかし、上記のような同期型半導体メモリ装置によると、メモリセルアレイのバンクを選択するためのカラムアドレスと、分割されたブロック中から１つを選択するためにデコーディングされたカラムアドレスとが、入力信号としてＣＳＬディセーブル回路に印可されるので、レイアウト上で幾つかのバシング（ｂｕｓｓｉｎｇ）を必要とするようになり、レイアウト面積が増加するという問題点が生じた。
【０００４】
更に、高周波領域で、活性化されるカラム選択ライン上の信号と非活性化されるカラム選択ライン上の信号との間にオーバラップが発生するので、チップ動作の信頼性に大きな影響を与えるという問題点も発生した。
【０００５】
従って、本発明の目的は、上述した問題点を解決するために提案されたもので、従来に比べてより小さいアドレスバシング（ｂｕｓｓｉｎｇ）でカラム選択ラインを制御することができる同期型半導体メモリ装置を提供することにある。
【０００６】
本発明の他の目的は、より小さい面積でカラム選択ライン制御が可能な同期型半導体メモリ装置を提供することにある。
【０００７】
本発明の更に他の目的は、活性化されたカラム選択ライン上の信号と非活性化されるカラム選択ライン上の信号との間にオーバラップが発生するのを防止できる同期型半導体メモリ装置を提供することにある。
【０００８】
【課題を解決するための手段】
上述したような目的を達成するために、本発明の同期型半導体メモリ装置は、複数のブロックに分割された少なくとも２つのバンクを持つメモリセルアレイであって、前記ブロック各々が複数のローカラムから配列された複数のメモリセルを持つメモリセルアレイと、外部クロック信号に同期された内部クロック信号を発生する手段と、ブロック選択情報として第１アドレスと第２アドレスとを発生するため、前記カラム中の１つをアドレシングするためのカラムアドレスをデコーディングする手段と、所定のカラム非活性化信号に応答して、前記内部クロック信号のＮ番目でアドレシングされたカラムを非活性化させた後に、前記内部クロック信号のＮ＋１番目のサイクルに同期された前記第２アドレスに応答して、前記第１アドレスに関連されたブロック内のカラム中の１つを選択する手段と、カラムに対応する前記第１アドレスが前記内部クロック信号のＮ番目のサイクルの間に活性化される時に、前記内部クロック信号のＮ＋１番目で活性化される前記カラム非活性化信号を発生する手段とを含むことを特徴とする。
【０００９】
ここで、前記カラム非活性化信号を発生する手段は、所定の信号をラッチするラッチ回路と、前記内部クロック信号に応答して前記ラッチ回路に前記第１アドレスを伝達するスイッチ回路と、前記内部クロック信号及び前記スイッチ回路を通じて印可される前記第１アドレスを組み合わせるロジック回路とを含み、前記ロジック回路は前記組合結果により前記カラム非活性化信号を出力する。
【００１０】
かかる構成により、レイアウト上のバシング（ｂｕｓｓｉｎｇ）数を減らすことができ、高周波領域でチップ動作の信頼性を向上させることができる。
【００１１】
【発明の実施の形態】
以下、本発明の実施の形態を、参照図面の図１乃至図４に従って詳細に説明する。
【００１２】
図１には、本発明の望ましい実施の形態による同期型半導体メモリ構成を示すブロック図が図示されている。
【００１３】
図１で、本実施の形態による同期型半導体メモリ装置は、メモリセルアレイ１００、ローバッファ１１０、ローデコーダ１２０、カラムバッファ１３０，カラムプリデコーダ１４０、ＣＳＬディセーブル回路１５０、カラムデコーダ１６０、感知増幅回路１７０、そして、タイミングレジスタ１８０からなっている。メモリセルアレイ１００の構成は図面には図示されていないが、少なくとも２つのバンクに分割され、各バンクは少なくとも２つのブロックで分割され、ブロック各々はローとカラムのマトリックスに配列される複数のセルを具備している。外部からアドレスが印可されるローバッファ１１０及びローデコーダ１２０を通じて、メモりセルアレイ１００のローが選択される。そして、カラムバッファ１３０は、ＴＴＬレベルのアドレスを入力してもらって、ＣＭＯＳレベルに変換し、その結果に従うカラムアドレスＣＡを出力する。カラムプリデコーダ１４０は、カラムアドレスＣＡをデコーディングし、その結果に従うデコーデングカラムアドレスＤＣＡを発生する。タイミングレジスタ１８０は、外部クロック信号ＣＬＫに同期した内部クロック信号ＰＣＬＫを発生する。そして、ＣＳＬディセーブル回路１５０は、デコーディングされたカラムアドレスＤＣＡに該当するブロックを選択するためのブロックアドレスＤＣＡ＿ＢＬＫと内部クロック信号ＰＣＬＫとに応答して、制御信号ＰＣＳＬＤを発生する。カラムデコーダ１６０は、デコーディングされたカラムアドレスＤＣＡに該当するカラム選択ラインを活性化させ、制御信号ＰＣＳＬＤに応答して以前に活性化されたカラム選択ラインを非活性化させる。
【００１４】
図２には、ＣＳＬディセーブル回路１５０の詳細回路を見せる回路図が図示されている。
【００１５】
図２で、ＣＳＬディセーブル回路１５０は、インバータＩ１、伝達ゲート１５１、ラッチ１５２及び組合回路１５３からなっている。インバータＩ１は、印可されるブロックアドレスＤＣＡ＿ＢＬＫの位相を反転させて出力する。伝達ゲート１５１は、インバータＩ２、ＮＭＯＳトランジスタＭ１、そして、ＰＭＯＳトランジスタＭ２からなっている。ＮＭＯＳトランジスタＭ１は、インバータＩ２を通じて印可される内部クロック信号ＰＣＬＫ／（／は負論理信号を表わす）が印可されるゲートと、インバータＩ１の出力ノードとラッチ１５２との間に接続されるチャンネルとを持つ。ＰＭＯＳトランジスタＭ２は、内部クロック信号ＰＣＬＫが印可されるゲートと、インバータＩ１の出力ノードとラッチ１５２との間に接続されるチャンネルとを持つ。
【００１６】
ラッチ１５２は、伝達ゲート１５１の入力端子が接続され、組合回路１５３に出力端子が接続された、ラッチとなるインバータＩ３及びインバータＩ４からなっている。組合回路１５３は、ナンドゲートＧ１及びＧ２と、インバータＩ５及びＩ６とからなっている。ナンドゲートＧ１の１つの入力端子はラッチ１５２に接続され、他の入力端子に内部クロック信号ＰＣＬＫが印可される。ナンドゲートＧ２の１つの入力端子に電源電圧レベルの信号ＰＶＣＣＨが印可され、他の入力端子はインバータＩ５及びＩ６を通じてナンドゲートＧ１の出力ノードに接続され、制御信号ＰＣＳＬＤの出力のための出力端子を持つ。
【００１７】
図３には、カラムデコーダ１６０の詳細回路を示す回路図が図示されている。
【００１８】
図３で、カラムデコーダ１６０は、インバータＩ７、ＰＭＯＳトランジスタＭ３及びＭ４、ＮＭＯＳトランジスタＭ５、そして、ラッチ１６１からなっている。ＰＭＯＳトランジスタＭ３は、デコーディングされたカラムアドレスＤＣＡが印可されるゲートと、電源電圧Ｖｃｃが印可されるソースとを持つ。ＰＭＯＳトランジスタＭ４は、インバータＩ７を通じて制御信号ＰＣＳＬＤが印可されるゲートと、ＰＭＯＳトランジスタＭ３のドレインに接続されるソースとを持つ。そして、ＮＭＯＳトランジスタＭ５は、デコーディングされたカラムアドレスＤＣＡが印可されるゲートと、ＰＭＯＳトランジスタＭ４のドレインに接続されるドレインと、接地電圧Ｖｓｓが印可されるソースとを持つ。ラッチ１６１は、ＰＭＯＳトランジスタＭ４とＮＭＯＳトランジスタＭ５の接続点に入力端子が接続され、対応されるカラム選択ラインに出力端子が接続される、ラッチになるインバータＩ８及びインバータＩ９からなっている。
【００１９】
図４には、本発明の望ましい実施の形態に従う動作タイミング図が図示されている。本実施の形態による動作が参照図面の図１乃至図４に基づいて、以下説明される。
【００２０】
図１で、カラムバッファ１３０は、ＴＴＬレベルの外部アドレスＸＡを入力してもらって、ＣＭＯＳレベルのカラムアドレスＣＡを出力する。カラムプリデコーダ１４０は、カラムアドレスＣＡを入力してもらって、これをデコーディングし、図４に図示されたように、その結果によるハイレベルのデコーディングされたカラムアドレスＤＣＡを出力する。デコーディングされたカラムアドレスＤＣＡによりゲーティングされるカラムデコーダ１６０のＰＭＯＳトランジスタＭ３がターンオフされると共にＮＭＯＳトランジスタＭ５がターンオンされて、ＮＭＯＳトランジスタＭ５のドレインは接地電圧となり、インバータＩ８及びＩ９からなったラッチ１６１の出力にハイレベルが貯蔵される。これで、ラッチ１６１に接続されたカラム選択ラインＣＳＬが活性化される。
【００２１】
内部クロック信号ＰＣＬＫがハイレベルの状態に維持される間、ＣＳＬディセーブル回路１５０の伝達ゲート１５１はオフ状態であるので、インバータＩ３及びＩ４からなったラッチ１５１の出力には、以前のサイクルの内部クロック信号ＰＣＬＫに同期されたローレベルのブロックアドレスＤＣＡ＿ＢＬＫが貯蔵されている。このため、ナンドゲートＧ１の両入力端子に各々ローレベルとハイレベルが印可され、ナンドゲートＧ１からハイレベルが発生する。そして、ナンドゲートＧ２の両入力端子に共にハイレベルが印可されるので、このためローレベルの制御信号ＰＣＳＬＤが出力される。従って、インバータＩ７を通じてローレベルの制御信号ＰＣＳＬＤがゲーティングされるＰＭＯＳトランジスタＭ４はオフ状態に維持される。結局、インバータＩ８及びＩ９に構成されたラッチ１６１に接続されたカラム選択ラインは続いて活性化状態に維持される。
【００２２】
続いて、図４に図示されたように、Ｎ番目の内部クロック信号ＰＣＬＫがハイレベルからローレベルになると、ブロックを選択するためのハイレベルのブロックアドレスＤＣＡ＿ＢＬＫがインバータＩ３及びＩ４からなるラッチ１５２により貯蔵される。ナンドゲートＧ１の両入力端子に各々ハイレベルのＤＣＡ＿ＢＬＫとローレベルのＰＣＬＫとが印可されるので、Ｎ番目の内部クロック信号ＰＣＬＫがハイレベルである状態と同一なレベルの制御信号ＰＣＳＬＤを得るようになる。従って、活性化されたカラム選択ラインＣＳＬは、内部クロック信号ＰＣＬＫがローレベルの状態でも続いて活性化された状態に維持される。
【００２３】
続いて、内部クロック信号ＰＣＬＫがローレベルからハイレベルに移る時、すなわち、次のサイクルである（Ｎ＋１）番目の内部クロック信号ＰＣＬＫがハイレベルに維持される間、インバータＩ３及びＩ４からなったラッチ１５２には続いて以前のサイクルで貯蔵されたハイレベルの信号ＤＣＡ＿ＢＬＫが貯蔵されている。従って、両入力端子からハイレベルのＰＣＬＫ及びＤＣＡ＿ＢＬＫが印可されるナンドゲートＧ１はローレベルを出力し、最終的にナンドゲートＧ２を通じてハイレベルの制御信号ＰＣＳＬＤが出力される。アドレスＤＣＡにはローレベルが印可され、制御信号ＰＣＳＬＤはインバータＩ７を通じてローレベルが印可されるので、カラムデコーダ１６０のＰＭＯＳトランジスタＭ３及びＭ４がターンオンされる。このため、トランジスタＭ３及びＭ４により以前のサイクルで活性化されたカラム選択ラインＣＳＬが非活性化される。続いて、Ｎ＋１番目の内部クロック信号ＰＣＬＫに同期され、カラムプリデコーダ１４０から出力されるハイレベルのデコーディングされたカラムアドレスＤＣＡ及びブロックを選択するためのブロックアドレスＤＣＡ＿ＢＬＫにより、Ｎ＋１番目のカラム選択ラインＣＳＬを活性化させるようになる。以後の動作は、前述したＮ番目のサイクルの内部クロック信号とＮ＋１番目のサイクルの内部クロック信号により、同一の動作が反復的に行われるようになるので、以下の説明は省略する。
【００２４】
従来は、ＣＳＬディセーブル回路１５０を制御するために、２つの種類のカラムアドレス、すなわち、メモリセルアレイのバンクを選択するためのカラムアドレスと、分割されたブロック中に１つを選択するためのデコーディングされたカラムアドレスとを使用するにより、レイアウト上でいろいろのバシング（ｂｕｓｓｉｎｇ）が必要になる。そして、高周波領域では、カラムアドレスＣＡが入力される間隔が短くなるほどカラム選択ラインが活性化される間隔も短くなる。このため、非活性化されるカラム選択ラインと活性化されるカラム選択ラインとの間にオーバラップが発生する場合には、互いに別のデータ間に影響を与えることになるし、チップ動作上の失敗を誘発させる。従って、高周波領域では、非活性化されるカラム選択ラインが、活性化されるカラム選択ラインより先に非活性化されてしまわなければ、チップ動作の失敗を防ぐことができない。従来の構造では、バンクを選択するためのカラムアドレスとブロックを選択するためのデコーディングされたカラムアドレスとを共にＣＳＬディセーブル回路１５０の入力信号として使用していたので、回路の構成が複雑になり、遅延も長くなり、高周波領域でのオーバラップ問題が発生するようになる。
【００２５】
これに対して、本実施の形態では、ＣＳＬディセーブル回路１５０を制御するための入力信号にデコーディングされたカラムアドレスだけを使用することにより、入力信号のバシング数を減らして、レイアウトを簡単にすることができる。又、レイアウトを簡単に具現してカラム選択ラインが非活性化される時間が従来のロジック構成より短くなる。従って、高周波領域で問題になった非活性化されるカラム選択ラインと活性化されるカラム選択ラインとの間のオーバラップ問題を改善することができる。
【００２６】
【発明の効果】
前述したように、活性化されたカラム選択ラインを非活性化させるためのＣＳＬディセーブル回路への入力信号として、デコーディングされたアドレス信号だけを使用することにより、アドレスバシング数を減らすことができるようになった。共に、アドレスバシング数を減らすことにより、ＣＳＬディセーブル回路の構成を簡略することができ、これにより信号の遅延を減らすことができるので、高周波領域でのオバーラップ問題を改善することができるようになった。
【００２７】
【図面の簡単な説明】
【図１】本実施の形態による同期型半導体メモリ装置の構成を示すブロック図である。
【図２】図１のＣＳＬディセーブル回路の詳細回路を示す回路図である。
【図３】図１のカラムデコーダの詳細回路を示す回路図である。
【図４】本実施の形態による同期型半導体メモリ装置による動作タイミング図である。
Claims (2)
- 複数のブロックに分割された少なくとも２つのバンクを持つメモリセルアレイであって、前記ブロック各々が複数のローカラムから配列された複数のメモリセルを持つメモリセルアレイと、
外部クロック信号に同期された内部クロック信号を発生する手段と、
ブロック選択情報として第１アドレスと第２アドレスとを発生するため、前記カラム中の１つをアドレシングするためのカラムアドレスをデコーディングする手段と、
所定のカラム非活性化信号に応答して、前記内部クロック信号のＮ番目でアドレシングされたカラムを非活性化させた後に、前記内部クロック信号のＮ＋１番目のサイクルに同期された前記第２アドレスに応答して、前記第１アドレスに関連されたブロック内のカラム中の１つを選択する手段と、
カラムに対応する前記第１アドレスが前記内部クロック信号のＮ番目のサイクルの間に活性化される時に、前記内部クロック信号のＮ＋１番目で活性化される前記カラム非活性化信号を発生する手段とを含むことを特徴とする同期型半導体メモリ装置。 - 前記カラム非活性化信号を発生する手段は、
所定の信号をラッチするラッチ回路と、
前記内部クロック信号に応答して前記ラッチ回路に前記第１アドレスを伝達するスイッチ回路と、
前記内部クロック信号及び前記スイッチ回路を通じて印可される前記第１アドレスを組み合わせるロジック回路とを含み、
前記ロジック回路は前記組合結果により前記カラム非活性化信号を出力することを特徴とする請求項１に記載の同期型半導体メモリ装置。
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