TW389960B - Method of manufacturing a semiconductor device - Google Patents

Method of manufacturing a semiconductor device Download PDF

Info

Publication number
TW389960B
TW389960B TW084112496A TW84112496A TW389960B TW 389960 B TW389960 B TW 389960B TW 084112496 A TW084112496 A TW 084112496A TW 84112496 A TW84112496 A TW 84112496A TW 389960 B TW389960 B TW 389960B
Authority
TW
Taiwan
Prior art keywords
patent application
item
gas
scope
active layer
Prior art date
Application number
TW084112496A
Other languages
English (en)
Inventor
Yoshitaka Yamamoto
Hideomi Suzawa
Katsuteru Awane
Fumiaki Funada
Shunpei Yamazaki
Original Assignee
Semiconductor Energy Lab
Sharp Kk
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Lab, Sharp Kk filed Critical Semiconductor Energy Lab
Application granted granted Critical
Publication of TW389960B publication Critical patent/TW389960B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/6675—Amorphous silicon or polysilicon transistors
    • H01L29/66757—Lateral single gate single channel transistors with non-inverted structure, i.e. the channel layer is formed before the gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H01L29/78621—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78651—Silicon transistors
    • H01L29/7866—Non-monocrystalline silicon transistors
    • H01L29/78672—Polycrystalline or microcrystalline silicon transistor
    • H01L29/78675—Polycrystalline or microcrystalline silicon transistor with normal-type structure, e.g. with top gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Thin Film Transistor (AREA)
  • ing And Chemical Polishing (AREA)
  • Drying Of Semiconductors (AREA)

Description

經濟部中央樣準局系工消费合作社印装 A 7 B7五、發明説明（1 ) ! 發明領域： 本發明有關於一種經由圖型化而形成半導體裝置之活 性層的方法，更詳言之是有關於一種藉由蝕刻形成薄膜電 晶體（TFT)之活性層的方法。 發明背景： 近年來，活性矩陣液晶顯示器受到廣泛的注意。此種 顯示裝置具有成行列安排的數百乘數百之像素電極》像素 電極使用由矽薄膜構成的T F T。各像素所保持的電荷由 對應的TFT控制。 原則上，液晶顯示器必須能夠傳輸光，因此基體材料 能夠傳輸可見光。能夠傳輸光的材料例如包括石英與玻璃 ;其中石英基體十分昂貴，從經濟觀點而言較不實用|故 玻璃基體之接受度較廣。在此種情形下，問題乃在於玻璃 基體上T F T之性能能夠製成多高。 改善T F T特性的最有效方法是改善矽薄膜之結晶度 。不過，使用玻璃基體畤，很難獲得單晶矽膜或結晶度可 與單晶矽膜相類比的矽薄膜。所產生的矽薄膜通常爲多晶 或呈不完整之微結晶狀態。 使用多晶或微結晶狀態之矽薄膜來製造T F T時，其 0 F F電流特性會產生一項需要解決的重大技術問題。一 般而言，使用多晶或微結晶狀態之矽薄膜來製造T F T時 ，其OFF電流會很大。OFF電流即TFT處於關閉狀 態時在源極與汲極之間流動的電流。 本紙張尺度適用中S國家橾準（CNS ) A4現格（210X297公釐) _~ -4 - (請先閲讀背面之注意事項再填寫本頁) 經濟部中央搮隼局員工消费合作杜印製 A7 _B7_五、發明説明（2 ) 現在假設安排在某像素處的T F T之源極與一源極線 連接，而其汲極與一像素電極.連接。當TFT受驅動導通 時，某既定量的電荷便由源極線經TFT流入像素電極中 。當TFT關閉時，電荷會存留在像素電極中。如果 TFT的OFF電流相當大，電荷便會逐漸從像素電極中 漏出。當然，該電荷便不會在像素電極中保存所要的時間 。於是，便無法提供所要的顯像。 吾人認爲0 F F電流問琴是由於載子移動穿過晶體的 晶粒邊界所造成。例如在N通道TF T的情形中，當正電 位施加至閘電極時，通道爲N型，而T F T導通。當負電 位施加至閘電極時，通道成爲P型，而T F T關閉。 TF T依此方式關閉時，其源極/汲極爲N型，而通 道爲P型。因此，在源極與汲極之間形成NPN結構。原 則上，在源極與汲極之間不應有電流流動。但這是形成活 性層的矽薄膜爲單晶結構下才有的理想情形.。實際上，載 子會遷移通過存在於晶粒邊界上的陷阱位準，而此一遷移 會產生OFF電流。 如前所述，形成在玻璃基體上的結晶矽薄膜半導體成 多晶或微結晶結構；亦即膜中存在不可數的晶粒，而在這· 些晶粒邊界上存在無數的陷阱位準。 在施加高壓電場的區域中，載子移動穿過陷阱位準的 情形特別顯著。在接近通道一汲極介面處，此現象特別顯 著•因此，已知應該形成場弛緩區域來抑制載子穿過陷阱 位準的移動*爲此，乃在通道區與汲極區之間形成一個輕 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） (請先閲讀背面之注意事項再填寫本頁) -5 - 經濟部中央標準扃貝工消费合作社印裝 A7 —______B7_ 五、發明説明（3 ) 摻雜區或偏置區（亦稱偏置閘極區）》這些結構分別稱爲 輕摻雜汲極（L D D )結構與偏置閘極結構。 實務上，在玻璃基體上形成結晶矽薄膜並以該矽薄膜 來製造TFT時，上述LDD結構或偏置結構十分有用， 能夠抑制0 F F電流至某種程度。然而，目前的情形是， 仍然很難獲得足夠滿意的低◦ F F電流。 通常，活性層是由以下程序製成：先以光石印術將阻 性層圖型化成所要形狀；再使用此阻性圖型作爲罩模，以 電漿進行乾蝕刻程序。 對於上述與TF T之OF F電流有關的問題，經深入 研究結果，本發明之發明人有以下發現。 以乾蝕刻程序形成上述活性層時，活性層的側表面會 受電漿損害，而在活性層的側表面上形成高密度的陷阱位 準》 於存在有高密度陷阱位準的多晶或微結晶矽膜中，此 種現象十分顯著，而會在活性層的側表面上形成高密度的 陷阱位準。 如果因爲電漿損害而在活性層的側表面上造成無數的 陷阱位準，則載子移動穿過陷阱位準的情形會特別顯著， 使0 F F電流增加。當膜中含有無數晶粒邊界，如多晶或 微結晶矽的情形時，此問題特別顯著。這是因爲陷阱位準 有產生並位於晶粒邊界處的傾向。 形成在活性層側表面上的陷阱位準密度遠較活性層中 或膜中的陷阱位準密度要大。因此，即使採用L D D結構 本紙張尺度適用中國國家搮準（CNS ) A4说格（210 X 297公釐） m. I 1·^ ^^1 ^^1 ^^1 In 1^1 m ^^1 f—^ m 03 、-* (請先閲讀背面之注意事項再填寫本頁) 經濟部中央橾準局貝工消费合作社印製 A7 _；_ B7___ 五、發明説明（4 ) 或偏置結構，在活性層側表面上移劻通過陷阱位準的電荷 數目仍無法大幅抑制。亦即，無法大幅降低0 F F電流值 〇 · L D D結構與偏置結構在電場易於集中的區域處降低 其電場強度；如此可以抑制載子的移動（此爲〇 F F電流 成因），亦即減少移動載子的數目•然而，當造成載子移 動的陷阱位準密度相當高時，即使減弱電場強度，也無法 大幅降低載子的總數。 問題的原因在於集中在活性層側表面上的陷阱位準。 因此，如果降低側表面上陷阱位準的密度，便可解決 0 F F電流特性的問題。如前所述，陷阱位準集中在活性 層側表面上的原因爲活性層形成時的電漿損害。因此，如 果可以減低此種電漿損害，便可減輕TF 丁之OFF電流 問題。 避免電漿損害活性層側表面的一種可能方法是採用p 蝕_刻來形成活性層。然而，如此一來反而產生許多問題， 包括： (1)並無適當的蝕劑具有高度可控制性與高度重現 性，而可以僅選擇性地蝕刻矽膜。 (2 )所使用的蝕劑溫度必須嚴格控制，而且需要對 蝕刻條件進行嚴密控制》 發明節要： 本發明之目的便是要提供一種避免陷阱位準集中在活 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 一 -7 - ^^1- ml n nn n n n In 1 In HI m m ^ J 0¾-* (請先閲讀背面之注意事項再填寫本頁) A7 B7__ 五、發明説明（5 ) 性層側表面上的方法。 本發明方法意在使形成的T F工-中’構成活性層的矽 薄膜成島狀。方法首先將罩模安置在矽薄膜上。接著使用 包含氟化鹵素氣體的蝕刻氣體來蝕刻矽薄膜’以形成島狀 區域，而成爲每性。 在上述方法中，由島狀矽薄膜構成之活性層所形成之 TFT，其結構可如圖2 (A)— 2 (C)所示，其中活 性層1 0 4係由.結晶矽膜製成。 將罩模安置在矽薄膜上的步驟一例示於圖1 (B)。 此步驟目的爲形成圖2 (A)所示的活性層1 04。 前述以包含氟化鹵素氣體的蝕刻氣體來蝕刻矽薄膜的 步驟示於圖1(C)。在此步驟中’使用C1F3作爲氟 化鹵素氣體，來蝕刻結晶矽膜1 〇 3。 所述氟化鹵素氣體可爲從C 1 F3、C 1 F、B rF3 、IF3 、BrF、BrF5 、及IF5所構成的組群中 所選出之一種或多種。此外，所用的氟化鹵素氣體純度不 必爲1 0 0%，而可用適當的稀釋氣體予以稀釋。 經濟部中央搮準局員工消费合作社印製 I.^ 裝-- (請先閲讀背面之注意事項再填寫本頁) 如圖1(C)所示使用氟化鹵素氣體實施蝕刻步驟時 ，很重要的是不要使氟化鹵素氣體離子化（或改變成電漿 )，以避免活性層受電漿損害。因此，應避免氣體被激勵 或離子化。此點可藉由不供應電磁能（亦即R F能量）或 微波能量來達成。 依據本發明之另一部份內容爲經由形成源極區、汲極 區、以及源極區和汲極區之間的通道形成區，來形成活性 本纸伕尺度適用中國國家揉準（CNS ) A4规格（2丨0X297公釐） 經濟部中央樣準局員工消费合作社印装 A7 _B7_ 五、發明説明（6 ) 層的方法。此方法的特徵在於使用氟化鹵素氣體蝕刻矽膜 ，來形成活性層。 製造上述活性層時，很重要的是不要使作爲蝕刻氣體 的氟化_素氣體改變成電漿，以避免活性層受電漿損害。 因此，應避免氣體被激能或離子化。此點可藉由不供應電 磁能給氟化鹵素氣體來達成。氟化画素氣體.，特別是 C 1 F 3 ，會強烈蝕刻矽。即使不使用任何電磁能如RF 能量，C 1 F3也能夠以高速率蝕刻矽。 使用可提昇矽結晶度的金靥元素，在其作用下結晶產 生矽薄膜，而以該矽薄膜形成活性層，可使本發明獲得更 佳的效果。使用結晶矽膜作爲T F T的活性層，對於改善 TF T的操作速度非常有效。不過，當基體是由玻璃製成 時，必須抑制加熱溫度至最低可能溫度，以避免基體在加 熱程序中變形或收縮。 使用能提昇矽結晶度的金靥元素，可降低加熱溫度。 例如，要藉加熱來結晶形成在玻璃基體上的非晶矽膜，必 須在超過6 0 0 °C的溫度連績進行加熱程序數十小時或更 久。但在非晶矽膜表面上形成用以提昇矽結晶度的金屬元 素構成的薄膜並予以加熱時，則在5 5 0 °C下加熱約4 ...小 時即可獲得結晶矽膜。 依此方式，使用俾用金羼元素來加速矽結晶，便可以 較短時間且較低溫度的加熱步驟來獲得結晶矽膜。如果經 由金靥元素作用產生的結晶矽膜受電漿損害，便會形成高 密度的陷阱位準•其原因如下•陷阱位準很容易產生在金 本紙張尺度適用中國國家揉準（CNS ) A4规格（210X297公釐） n. I I ; I I I I— I · I—I ....... - - - -- - ------ 丁 (請先閲讀背面之注意事項再填寫本頁) 經濟部中央橾準局貝工消费合作社印製 A 7 B7 五、發明説明（7) ! 屬元素周圍。經具有高能量的離子碰撞之後，產生陷阱位 準的可能性會增加。 金靥元素可爲從Fe ’Co ’Ni ’Ru ’Rh’ Pd，Os ， Ir，Pt ，Cu，與Au所構成的組群中 所選出之一種或多種。在上述用以提昇矽結晶度的金屬元 素中，鞸（N i )最爲有‘。 以蝕刻技術來形成TFT的活性層時，使用氟化鹵素 氣體進行萃蝕刻程序則不會造成電漿損害，而可以避免活 性層的側表面受到電漿損害。如此可以降低因載子穿過活 性層側表面之移動所造成的〇 F F電流。 採用偏置結構或L D D結構，可以更有效地抑制因爲 活性層側表面受電漿損害所造成的〇 F F電流。 使用形成在玻璃基體上的結晶矽膜（通常成多晶或微 結晶形式）時，上述活性層側表面受電漿損害的問題更爲 嚴重。因此，使用形成在玻璃基體上的結晶矽膜來製造 T F T時，抑制活性層所受電漿損害就降低0 F F電流而 言十分具有意義。 引入用以提昇矽結晶度的金屬元素至非晶矽膜中來獲 得結晶矽膜時，活性層側表面受電漿損害的問題亦十分值. 得注意。因此在此情形中，抑制活性層側表面所受電漿損 害就降低〇 F F電流而言亦+分有效。 參酌後文之詳細說明，可對本發明之其他目的及所具 優點獲致更清楚的了解。 本紙張尺度適用中國國家揉準（CNS )八4規格（2丨0 X 297公釐） 裝-- (請先閲請背面之注意事項再填寫本頁) 訂 10 - 經濟部中央橾準局貞工消費合作杜印«. A7 _B7___ 五、發明説明（8) 圇式之簡要說明： 圖1 (A)-l (D)爲剖面圈，示出根據本發明第 —實施例之形成T F T的製造方法； 圖2(A)—2 (C)爲剖面圖，示出根據本發明第 一實施例之形成T F T的製造方法； 圖3爲本發明第一實施例中之T F T活性層的部份放 大圖； 圃4(A)—4(D)爲剖面圖，示出根據本發明第 二實施例之形成T F T的製造方法； 圖5 (A)— 5 (B)爲剖面圖，示出根據本發明第 二實施例之形成TFT的製造方法；而 圖6(A)—6 (G)爲剖面圖，示出根據本發明第 三實施例之形成TFT的製造方法* 發明詳細說明： 第一實施例 在本實施例中，本發明係應用來製造形成在玻璃基體 上的TFT。本實施例的程序步驟如圖1 (A) —1 (D. )所示。首先以電漿CVD (PCVD)或低壓熱CVD 方法在玻璃基體1 0 1上形成3 0 0 0埃厚度的氧化矽膜 1 0 2，作爲緩衝膜。玻璃基體1 〇 1係由康寧1 7 3 7 玻璃或康寧7 0 5 9玻璃製成。氧化矽膜1 〇 2的作用爲 避免雜質從玻璃基體1 0 1擴散而降低基體1 〇 i與活性 本紙張；Ut適用中國國家標準（CNS ) A4胁（210X297公釐) ~ - - . m - - I ml 1« n I- - · i I - - - n i^i m Τ» 言. (請先閲讀背面之注意事項再填寫本頁) -11 A7 B7 五、發明説明（9 ) 層之間的應力。 形成氧化矽膜1 0 2之後，以P CVD或低壓熱 C VD方法形成5 〇 〇埃厚度的非晶矽膜1 〇 3。非晶矽 膜10 3爲形成TFT活性層時之起始膜。（圖；L (A) ) 形成非晶矽膜1 0 3之後，以適當方式使其結晶。使 非晶矽膜1 0 3結晶的方法可爲加熱、雷射照射、其組合 、或其他已知方法。在本實施例中，加熱步驟中使用可提 昇矽結晶度的金靥元素來達成結晶· 經濟部中央橾率局負工消费合作社印裝 _丨 —l·---裝 |_ (請先閲讀背面之注意事項再填寫本頁) 以下詳細說明本實施例中所使用的結晶方法。在本實 施例中，用以提昇矽結晶度的金屬元素採用鎳（N i )。 首先以旋轉塗覆方法將含有給定濃度之鎳元素的醋酸鎳溶 液塗至非晶矽膜1 0 3的表面上。醋酸鎳溶液中所含鎳元 素濃度必須予以調整，使引入非晶矽膜1 〇 3中的鎳元素 濃度在1 X 1 018至5 X 1 01β原子/ cm3的範圍內， 其原因如下。如果所引入的鎳元素量太大，鎳會形成矽化 鎳，而使半導體特性趨劣。反之，如果所引入的鎳元素量 太小，則無法提昇矽結晶度。 將醋酸鎳溶液塗至非晶矽膜1 0 3的表面上，並使鎳. 元素保持與非晶矽膜1 0 3表面接觸之後，將其加熱使之 結晶。加熟步驟在5 5 0 °C下進行4小時。通常於5 5 0 °C的溫度，即使加熱十小時以上，非晶矽膜也不會結晶。 在本賁施例中由於使用鎳元素，故可在較習知溫度爲低且 時間較短的條件下使非晶膜結晶。就此點而言，以習知技 本紙張尺度逍用中國國家標準（CNS ) A4規格（2丨OX297公釐） 經濟部中央揉準局貞工消費合作社印製 A7 __JB7____ 五、發明説明（10) 術方法來加熱使非晶矽膜結晶時，則必須在高於6 0 0 °C 的溫度進行數十小時的加熱程序才能達成。 一般而言，以熱或雷射照射非晶矽膜所結晶獲得的 結晶矽膜會含有i缺陷密度.與高陷阱位準密度。本實施例 方法所形成的結晶矽膜也具有高缺陷密度。 獲得結晶矽膜之後，根據本發明來進行圖型化步驟’ 以形成T F T的活性層。首先如圖1 ( B )所示，以光阻 製成用以形成活性層的罩模100。接著如圖1 (C)所 示，使用C 1 F3氣體進行蝕刻程序，而形成活性層 1 0 4。此蝕刻程序可在室溫下進行，而不需要將氣體改 變成電漿。因此，可以完全防止活性層1 0 4側表面受到 電漿損害。 另一項特點是阻性層幾乎不會受損或受影響。此爲一 項勝於習知方法（例如使用電漿之R I E方法或濕蝕刻方 法）的優點 '習知方法中對阻性層的損害很大，而且阻性 層經常無法完全除去。殘留阻性層在半導體製造程序中造 成很大的問題。請注意使用C 1 F3氣體進行之蝕刻爲同 向性蝕刻。 形成活性層之蝕刻步驟在以下條件下進行： 蝕刻氣體：C 1 F 3 反應應力：0.4torr 反應溫度：室溫 蝕刻率：500埃/分鐘 罩模：光阻 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） in In m m 1 In U3-·* (請先《讀背面之注意事項再填寫本頁) -13 - A7 B7 鋰濟部中央搮準局負工消費合作社印袈 五、> 發明説明（ U) 1 I 在 本 實 施 例 中 * 蝕 刻 步 驟 是 在 以 室 溫 下 進 行 〇. 如 果 在 1 蝕 刻 氣 體 不 致 離 子 化 的 溫 度 範 圍 內 進 行 加 熱 • 便 可 有 效 增 1 I 請 加 反 rtf 應 率 〇 蝕 刻 完 畢 後 • 將 罩 模 1 0 0 除 去 1 便 獲 得 圖 1 先 閲 1 1 讀 1 ( D ) 所 示 狀 況 〇 背 1 之 1 如 圖 1 ( D ) 所 示 形 成 活 性 層 1 0 4 之 後 9 再 如 圖 2 注 意 1 1 ( A ) 所 示 以 P C V D 方 法 形 成 1 0 0 0 埃 厚 度 的 閘 極絕 事 項 再 1 1 緣 膜 1 0 5 〇 接 著 以 濺 鍍 技 術 形 成 6 0 0 0 埃 厚 度 的 主 要 填 寫 本 裝 I 由 鋁 構 成 之 薄 膜 再 將 鋁 膜 圖 型 化 形 成 閘 電 極 1 0 6 〇 之 Μ 1 1 後 使 用 閘 電 極 1 0 6 作 爲 陽 極 在 電 解 溶 液 內 進 行 陽 極 氧 1 1 化 步 驟 0 依 此 方 式 » 形 成 2 0 0 0 埃 厚 度 的 陽 極 氧 化 物 層 1 1 1 0 7 0 ( 圖 2 ( A ) ) 1 訂 I 獲 得 圖 2 ( A ) 所 示 狀 態 之 後 以 電 漿 摻 雜 方 法 引 入 1 1 1 磷 ( P ) 如 圖 2 ( B ) 所 示 〇 依 此 方 式 便 以 白 行校 準 1 1 方 式 形 成 源 極 區 1 0 8 和 汲 極 區 1 1 0 〇 此 時 圍 繞 閘 電 極 1 1 0 6 的 陽 極 氧 化物 層 1 0 7 提 供 罩 模 的 作 用 而 形 成 偏 — 1： 置 區 1 1 1 〇 偏 置 區 1 1 1 中 未 植 入 磷 離 子 1 因 此 這 些 偏 1 置 區 1 1 1 十 分 純 質 〇 又 » 各 偏 置 區 1 1 1 並 不 用 來 作 爲 1 ί I 通 道 而 是 在 通 道 與 源 極 / 汲 極 區 1 0 8 1 1 0 之 間 提 1 1 1 供 場 弛 緩 區 的 作 用 〇 ( 圖 2 ( B ) ) 1 1 摻 雜 完 成 後 以 雷 射 光 或 其 他 強 光 照 射 所 得 結 稱 t 以 1 1 活 化 源 極 區 1 0 8 和 汲 極 區 1 1 0 〇 1 1 接 著 如 圖 2 ( C ) 所 示 > 以 P C V D 方 法 形 成 1 1 7 0 0 0 埃 厚 度 的 氧 化 矽 膜 1 1 2 t 作 爲 靥 間 介 電 膜 Θ 接 1 紙 本 準 揉 家 困 國 中 用 通 釐 公 7 9 2 經濟部中央樣準局員工消費合作社印製 A7 __B7_ 五、發明説明（12) 著形成接觸孔，並以鋁或其他金屬來形成源電極1 1 3和 汲電極1 1 5 ·最後在氫氣氛下加熱於3 5 0 °C —小時。 依此方式，完成圖2 (C)所示的TFT。 根據本資施例所形成的活性層狀態在圖3中示意示出 。如前所述，係使用C 1 F 3來蝕刻活性層：如此可以避 免電漿損害活性層的側表面3 0 0。因此，可以避免活性 層側表面3 0 0上因爲電漿損害而造成的陷阱位準密度， 而通過3 0 2所示路徑之載子數目便可減少。 在習知使用電漿來進行的乾蝕刻程序（通常使用 R I E )中，會因爲電漿損害而在活性層側表面3 0 0上 形成高密度的陷阱位準，以致存在供載子移動的路徑 3 0 2。載子經由路徑3 0 2達成導通，而與通道形成區 1 09中是否形成通道無關。因此，於形成偏置區1 1 1 時，如果施加電壓至源極區1 0 8和汲極區1 1 0之間， 載子便會經由路徑3 0 2移動。如此即會增加0 F F電流 〇 然而，採用本實施例所述之結構時，則可降低活性層 側表面3 0 0處的陷阱位準密度，而抑制通過路徑3 0 2 之載子數目。另一方面，載子通過通道3 0 1之基本移動· 則不受影響。因此，可使偏置閘極區1 1 1達成最佳效果 ，並獲得低OFF電流特性。 第二實施例 本實施例爲用來製造活性矩陣液晶顯示器之程序•本 本紙張尺度適用中國國家橾準（CNS ) A4洗格（210X297公釐) ' ^^1- ^—«1 «^^1 n I I ，? (請先閱讀背面之注意事項再填寫本頁) -15 - 經濟部中央橾準局属工消费合作杜印«. A 7 ___ B7 五、發明説明（13) 實施例中於活性矩陣區域內形成TFT(像素電晶體）。 與此同時，也製成其他TFT，作爲用以驅動設置在活性 矩陣區域內之T F T的週邊驅動電路。 本寅施例的程序步驟如圖4 (A) - 4 (D)所示· 首先以濺鍍技術在玻璃基體1 0 1上形成3 0 0 0埃厚度 的氧化矽膜1 0 2，作爲_衝膜》接著以P CVD或低壓 熱CVD方法形成5 0 0埃厚度的非晶矽膜。將非晶矽膜 加熱或照射雷射光使其結晶。依此方式獏得了結晶矽膜 10 3。 接著，形成阻性罩模4 0 1 (用以形成構成週邊驅動 電路之TFT的活性層），以及阻性罩模402 (用以形 成安排在矩陣區域或像素區域中的TFT之活性層）。（ 圖 4 ( A )) 使用C 1 F 3在以下條件下進行蝕刻步驟，而形成活 性層403和404。 蝕刻氣體：C 1 F 3 反應歷力：2torr 反應溫度：室溫 蝕刻率：1000埃/分鐘 罩模：光阻 蝕刻步驟完畢後，將光阻除去獲得圇4 ( B )所示狀 態，其中活性層403構成週邊驅動電路之TFT，而活 性厝4 0 4構成安排在像素區域中的T F T » 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） I.--------装------1T (請先聞讀背面之注意事項再填寫本頁) 16 - 經濟部中央揉準局貝工消費合作社印裝 A7 ___B7_ 五、發明説明（14) 形成活性層之後，以電子束蒸塗方法形成6 0 0 0埃 厚度的主要由鋁構成之薄膜，再將其圖型化形成閘電極 405與406。之後使用閘電極405與406作爲陽 極，在電解溶液內進行陽極氧化步驟。於是，形成 2000埃厚度的陽極氧化物層407與408 ·氧化物 層的存在使得在後績進行的雜質離子引入步驟中可以形成 偏置閘極區。（圖4(C)) 獲得圖4 ( C )所示狀態之後，以離子植入或電漿摻 雜方法引入雜質離子形成源極/汲極區。本實施例中是以 電漿摻雜方法引入磷離子，而形成N通道TFT。（圖4 (D )) 藉由引入磷離子，便以自行校準方式形成了源極區 409、413，汲極區412、416，通道形成區 411、415，以及偏置閘極區410、414。未植 入的區域即成爲通道形成區41 1、41 5，以及偏置閘 極區410、414。（圖4(D)) 引入雜質離子之後，以雷射光或其他強光照射所得叠 層，以使摻雜區域退火。在退火步驟中，因先前雜質離子 引入而非晶化的源極/汲極區再度結晶。此外，並使所引-入的雜質活化》 (圖5(A)) 形成源極/汲極區之後，如圖5(B)所示，以 P CVD方法形成6 0 0 0埃厚度的氧化矽膜5 0 1 ，作 爲層間介電膜。接著形成接觸孔，並以鋁來形成安排在週 邊驅動電路區域中的T F T之源電）5 0 2和汲電極 本紙張尺度逋用中國國家橾準（CNS ) A4规格（2丨0X297公釐）~ -17 - ^^1 ^^1 i ^^1 m m In n m I- II In -·* (請先閲讀背面之注意事項再填寫本頁) A7 B7 經濟部中央橾準局負工消費合作杜印袈 五、發明説明（ 15) 1 5 0 3 9 同 時 也 形 成 安 排 在 像 素 區 域 中 的 T F T 之 源 電 極 1 1 5 0 4 Ο .1 之 後 以 P C V D 方 法 形 成 3 0 0 0 埃 厚 度 的 氧 化 矽 1 I 請 1 1 膜 5 0 5 並 接 著 形 成 接 觸 孔 〇 然 後 形 成 構 成 像 素 電 極 的 先 Μ 1 I 讀 1 1 I T 0 電 極 5 0 6 〇 I T 0 電 極 直 接 與 安 排 在 像 素 區 域 中 背 面 1 | 之 1 之 T F T 的 汲 極 區 4 1 6 達 接 ( 圖 5 ( B ) ) 注 意 1 事 1 最 後 在 氫 氣 氛 下 於 3 5 0 °C 進 行 氫 化 處 理 —. 小 時 • 項 再 1 而 完 成 圖 5 ( B ) 所 示 的 結 構 0 採 用 本 實 施 例 所 述 之 結 構 填 寫 本 裝 時 可 大 幅 降 低 0 F F 電 流 流 動 穿 過 T F T 活 性 層 側 表 面 頁 1 1 的 情 形 0 使 用 偏 置 閘 極 結 構 可 以 很 有 效 地 降 低 0 F F 電 1 1 流 亦 即 可 以 獏 得 0 F F 電 流 很 小 的 T F T 〇 這 些 0 F F 1 I 電 流 很 小 的 T F T 很 適 於 作 爲 安 排 在 活 性 矩 陣 液 晶 顯 示 器 1 訂 I 像 素 區 域 中 的 T F T 如 圖 5 ( B ) 所 示 〇 1 1 1 第 實 施 例 1 1 1 本 實 施 例 有 關 於 安 置 在 活 性 矩 陣 液 晶 顯 示 器 中 成 行 列 k 安 排 的 各 像 素 中 之 T F T 的 結 構 每 — 個 像 素 區 域 中 至 少 1 | 安 排 有 一 個 T F T 〇 I 本 實 施 例 的 程 序 步 驟 如 圖 6 ( A ) — 6 ( G ) 所 示 0 1 1 I 首 先 如 圖 6 ( A ) 所 示 以 P C V D 方 法 在 玻 璃 基 體 1 1 6 0 1 上 形 成 氮 化 矽 膜 6 0 2 作 爲 緩 衝 膜 〇 接 著 使 用 濺 1 ( 鍍 技 術 形 成 氧 化 矽 膜 6 0 3 之 後 以 P C V D 或 低 壓 熱 1 1 C V D 方 法 形 成 5 0 0 埃 厚 度 的 非 晶 矽 膜 6 0 4 〇 接 著 » 1 I 以 習 知 光 石 印 技 術 形 成 由 氧 化 矽 膜 構 成 的 罩 模 6 0 5 此 ! 1 ¾. 紙 本
Ns6 /V 準 揉 家 國 國 中 用 適 釐 公 7 9 2 經濟部中央樣準局貝工消費合作社印製 A7 ___B7_ 五、發明説明（16) 罩模6 0 5使非晶矽膜6 0 4的一部份暴露。 以旋轉塗覆方法塗覆含有所要濃度之鎳元素（用以提 昇矽結晶度的金靥元素）的醋酸鎳溶液。在此狀況下’形 成了由鎳構成或含鎳之層606。（圖6 (A)) 叠層在5 5 0 °C下進行加熱4小時，使晶體朝箭號 6 0 0所示方向平行於基體成針狀或柱狀生長。圖6 (B )中，607所示爲晶體與基體平行生長的區域。608 所示爲直接引入鎳元素的區域。晶體生長在點6 0 9與 6 1 0處終止》這些終止區域6 0 9與6 1 0經確認係重 度摻雜了鎳元素。 圖6 (A)步驟中所旋轉塗覆的醋酸鎳溶液中，所含 鎳元素濃度必須予以調整，使所測量到區域6 0 7中的鎳 最大浪度在1 X 1 016至5 X 1 01β原子/ cm3的範圍 內。鎳的最大濃度可由S IMS (二次離子質量頻譜儀） 測量。 接著使用本發明，以蝕刻技術形成活性層6 1 1，如 圖6 ( C )所示*更詳言之，利用光石印術在要形成活性 層6 11的區域頂部形成阻性罩模。接著以C 1 F3氣體 蝕刻該區域，而形成活性層6 1 1。製程條件可與第一實 施例或第二實施例完全相同。 之後，以P CVD方法形成1 0 0 0埃厚度的氧化矽 膜6 1 2，作爲閘極絕緣膜，再以濺鍍技術形成6000 .埃厚度的含钪鋁膜。接著使用由光阻構成的罩模6 1 4來 蝕刻該鋁膜。蝕刻步驟之後將阻性罩模6 1 4除去，而留 本紙張尺度適用中國國家橾準（CNS ) A4说格（210X297公釐） ~ -1fl - ^i· n — 1^1 - I n I I—....... SSI 、T (請先閲讀背面之注意事項再填寫本頁) A7 B7 經濟部中央橾準局員工消费合作社印裝 五、發明説明（ 17) 1 I 下 — 部 份 的 鋁 膜 〇 使 用 殘 留的 鋁 膜 部 份 作 陽 極 9 在 電 解 溶 1 液 內 進 行 陽 極 氧 化 步 驟 Q 依 此 方 式 ♦ 形 成 約 5 0 0 0 埃 厚 Ί 度 的 多 孔 陽 極 氧 化 物 層„ _6 1 5 〇 在 陽 極 氧 化 步 驟 中 » 使 用 1 1 請 1 I 3 — 2 0 % 的 硝 酸 ( 3 0 ec ) 作_爲 電 解 溶 液 〇 在 殘 留 的 鋁 先 閲 1 I 讀 1 1 膜 上 施 加 1 0 V 的 電 壓 0 經 此 製 造 步 驟 之 後 > 殘 留 的 鋁 層 背 面 1 1 - 之 1 6 1 3 成 爲 閘 電 極 〇 ( 圖 6 ( C ) ) 注 盡 1 I 接 著 除 去 阻 性 6 1 4 〇 使 用 閘 電 極 6 1 3 作 爲 陽 極 * 事 項 再 1 填 在 P Η 值 約 爲 7 且 含 有 1 一 3 % 酒 石 酸 的 乙 烯 乙 二 醇 溶 液 寫 太 裝 頁 1 中 進 行 第 二 次 陽 極 氧 化 步 驟 〇 依 此 方 式 形 成 2 0 0 0 埃 1 厚 度 的 密 障 型 陽 極 氧 化 物 層 6 1 6 〇 1 1 之 後 使 用 R I E 方 法 以 乾 蝕 刻 方 式 触 刻 暴 露 的 閘 極 1 1 絕 緣 膜 6 1 2 0 由 於 独 刻 速 率 不 同 在 此 步 驟 中 陽 極 氧 化 訂 | 物 幾 乎 未 受 蝕 刻 〇 於 活 性 層 6 1 1 暴 露 後 停 止 此 步 驟 〇 依 1 I 此 方 式 獲 得 剩 餘 的 閘 極 絕 緣 膜 6 1 2 如 圖 6 ( D ) 1 1 | 所 示 〇 1 獲 得 圖 6 ( D ) 所 示 狀 態 之 後 以 障 敝 型 陽 極 氧 化 物 k. 1 膜 6 1 6 作 爲 罩 模 將 多 孔 陽 極 氧 化 物 層 6 1 5 除 去 〇 獲 1 1 得 圇 6 ( Ε ) 所 示 狀 態 之 後 以 電 漿 摻 雜 方 式 將 硼 ( B ) | 離 子 引 入 活 性 層 6 1 1 中 〇 引 入 是 在 約 1 0 k V 的 低 加 速. 1 I 電 壓 下 進 行 的 〇 因 此 可 抑 制 硼 離 子 僅 進 入 閘 極 絕 緣 膜 1 1 I 6 1 2 的 暴 露 部 份 而 硼 離 子 不 會 被 引 入 6 2 2 所 示 區 1 1 I 域 〇 另 — 方 面 硼 離 子 會 被 植 入 區 域 6 1 7 中 0 依 此 方 式 1 1 * 區 域 6 2 2 形 成 偏 置 區 域 1 1 接 著 於 5 0 0 °c 進 行 熱 處 理 4 小 時 * 以 使 摻 雜 離 子 活 1 1 本紙張尺度適用中國國家揉率（CNS )八4洗格（210X297公嫠） -20 - 經濟部中央標牟局貝工消費合作社印製 A7 ___.__B7 _ 五、發明説明（18) 化。叠層接受K r F準分子雷射照射，以改善退火效應。 此時，傳输經過閘極絕緣膜（氧化矽膜6 1 2 *)的雷射 光使區域6 1 7和6 2 2之間的介面充分活化。如果在區 域6 1 7 (成爲源極/汲極區）與區域6 2 2 (成爲偏置 區）之間的介面中存在陷阱位準，便會產生OFF電流》 因此，使該介面活化或退灸可以很有效地降低◦ F F電流 〇 之後，以P CVD方法形成3 0 0 0埃厚度的氧化矽 膜6 1 8作爲層間介電膜，接著形成接觸孔，並以鋁來形 成源電極619 »然後，形成3000埃厚度的氮化矽膜 6 2 0，並形成接觸孔。形成作爲像素電極的I TO電極 6 2 1。依此方式，獲得具有偏置區6 2 2的P通道 TFT。 使用能夠提昇矽結晶度的$靥元素來形成結晶矽膜， 並將該結晶矽膜圖型化形成活性層時，如果活性層的表面 受到電漿損害，便會因爲金靥元素而產生陷阱位準。如前 所述，形成活性層時，其側表面特別會大幅受到電漿損害 〇 使用本實施例方式進行不會造成電漿損害的蝕刻程序· 來形成活性層時，即使於製造構成活性層之結晶矽膜時使 用可提昇矽結晶度的金屬元素，活性層側表面上也不會形 成高密度的陷阱位準，故可以充分抑制載子穿過活性層側 表面的移動，而獲得具有低OFF電流的TFT。由於可 以降低載子穿過活性層側表面的移動•故可使偏置區或輕 本纸張尺度適用中國國家標率（CNS ) A4规格（2丨0 X 297公釐） .11 ji I— I - - - - — I - - - --- ...... - : ·-— (請先閲讀背面之注意事項再填寫本頁) -21 - A7 B7 五、發明説明（19) 摻雜區的使用獲得最大效果。 在本發明中，於形成TFT的活性層時，藉由使用不 會造成電漿損害的蝕刻方法，而避免在活性層側表面上產 生陷阱位準。如此可以抑制載子移動穿過存在於活性層側 表面上的陷阱位準，而降低OF F電流值。 I 訂 A (請先閲讀背面之注意事項再填寫本頁) 經濟部中央橾準局貝工消費合作社印袈 本紙張尺度適用中國國家梂準（CNS ) A4規格（210X297公釐）

Claims (1)

  1. 第84112496α|^專利申請案 中文申請專利範圍修民國肋年4月修正 D8 .·-· 一.〆” 六、申請專利範圍 i ^ 1 · 一種製造薄膜電晶體之方法， 形成一半導體薄膜，該薄膜包含矽於一包含氧化矽之 絕緣表面上； 使用一金屬元素，以結晶化該半導體薄膜，用以提升 矽之結晶化，該金屬元素係由包含鐵，鈷，鎳，釘，姥， 把，餓，敍•釣，銅，金及其組合之群組中選出： 形成一罩幕於該結晶半導體薄膜上：及. 圖案化該含-金屬元素之結晶化半導體薄膜，成爲至少 一島區，藉由使用一包含氟化鹵素氣體而無電漿之蝕刻氣 體加以蝕刻，以形成薄膜電晶體之主動層· 2 .如申請/專利範圍第1項之方法，其中所述氟化齒 素氣體包含從C1F3 、ClF*BrF4 、IF3 、 B r F ' B r F 5 、及I F5所構成的組群中所選出之— 種材料或甚組合· 3.如申請專利範圍第1項之方法，其中所述氟化鹵 素氣髖爲C 1 F3氣體· 4·如申請專利範圍第1項所述之方法，其中於該半 導體薄膜中之該金靥元素之澳度爲1 X 1 0 〃至. lxl 01β每立方公分原子· 〆 5 .如申請專利範圍第1項所述之方法，其中該結晶 化係藉由熱處理加以進行· 6,.如申請專利範圍第1項所述之方法、，其中該無重 漿下加以圖案化防止了由於金靥元索之陷位準形成於主動 層之側表面* 本紙伕尺度逋用中國國家橾準（CNS ) A4洗格（210X297公釐） --------1^------ir------泉- <請乇閱讀背而之注意事項再填寫本頁) 經濟部智葸时產局8工消费合作社印«
    第84112496α|^專利申請案 中文申請專利範圍修民國肋年4月修正 D8 .·-· 一.〆” 六、申請專利範圍 i ^ 1 · 一種製造薄膜電晶體之方法， 形成一半導體薄膜，該薄膜包含矽於一包含氧化矽之 絕緣表面上； 使用一金屬元素，以結晶化該半導體薄膜，用以提升 矽之結晶化，該金屬元素係由包含鐵，鈷，鎳，釘，姥， 把，餓，敍•釣，銅，金及其組合之群組中選出： 形成一罩幕於該結晶半導體薄膜上：及. 圖案化該含-金屬元素之結晶化半導體薄膜，成爲至少 一島區，藉由使用一包含氟化鹵素氣體而無電漿之蝕刻氣 體加以蝕刻，以形成薄膜電晶體之主動層· 2 .如申請/專利範圍第1項之方法，其中所述氟化齒 素氣體包含從C1F3 、ClF*BrF4 、IF3 、 B r F ' B r F 5 、及I F5所構成的組群中所選出之— 種材料或甚組合· 3.如申請專利範圍第1項之方法，其中所述氟化鹵 素氣髖爲C 1 F3氣體· 4·如申請專利範圍第1項所述之方法，其中於該半 導體薄膜中之該金靥元素之澳度爲1 X 1 0 〃至. lxl 01β每立方公分原子· 〆 5 .如申請專利範圍第1項所述之方法，其中該結晶 化係藉由熱處理加以進行· 6,.如申請專利範圍第1項所述之方法、，其中該無重 漿下加以圖案化防止了由於金靥元索之陷位準形成於主動 層之側表面* 本紙伕尺度逋用中國國家橾準（CNS ) A4洗格（210X297公釐） --------1^------ir------泉- <請乇閱讀背而之注意事項再填寫本頁) 經濟部智葸时產局8工消费合作社印« 經濟部智慧財產局員工消費合作社印製 ?88 D8七、申請專利範圍 7 .—種製造薄膜電晶體之方法，包含步琢： 形成一包含矽之半導體薄膜於一絕緣表面上； 使用一金屬元索，以結晶化該半導體薄膜，用以提升 较之結晶化，該金屬元素係由包含鐵，结，錄，钉，姥， 鈀，餓，銥，鉑，銅，金荩其組合之群組中選出： 形成一罩幕於該結晶半導體薄膜上：及< h案化該含金屬元素之結晶化半導體薄膜，成爲一島 區•藉由使用一包含氟化齒索氣體之蝕刻氣體加以蝕刻， 以形成薄膜電晶體之主動層： - 其中該蝕刻氣體未被轉換成爲一電漿狀態於圖案化該 結晶化半導體薄膜時· 8 .如申請專利範圍第7項之方法，其中所述氟化鹵 素氣體包含從C1F3 、ClF、BrF3 、IF3 · B r F、与r F5 、及I F5所構成的組群中所選出之一 種材料或其組合· 9 .如申請專利範圍第7項之方法，其中所述氟化鹵 素氣體爲C l F3氣體· 1 0 .如申請專利範圔第7項所述之方法，其中於該 半導體薄膜中之該金屬元素之濃度爲1 X 1 Ο 至 lxlOie毎立方公分原子· 1 1 .如申請專利範圍第7項所述之方法，其中該結 晶化係以熱處理進行· 1 2 ·如申請專利範圍第7項所述之方法，其中該圚 案化沒有電漿防止了由於金屬元索之陷位準形成於主劻層 n n I n ϋ - - I I n n ϋ n I i T I i .——I ____I .. A u? 、·β〆 (¾.先M讀背而之ii意事項再填寫本頁) 本纸》尺度適用中國國家梂準（CNS ) A4说格（210X297公釐） 七、申請專利範圍 之側表面上· 1 3 . —種製造薄膜電晶體之方法，包含步κ : (請先閱讀背而之注意事項再填寫本頁) 形成一包含矽之半導體薄膜於具有氧化矽薄膜於其上 之玻璃基板上： 使用一金屬元素•以結晶化該半導髖薄膜，用以提升 矽之結晶化•該金屬元素係由包含鐵•鈷，鎳，釕•铑· 鈀，餓，銥，鉑，銅•金及其組合之群組中選出： 形成一罩幕於該結晶半導體薄膜上；及 圖案化該含金羼元素之結晶化半導體薄膜，成爲·一島 區，藉由使用一包含氣化鹵素氣體而無電漿之蝕刻氣體加 以蝕刻•以形成薄膜®晶善之主動層： 其中該蝕刻氣體於圖案化該結晶化半導惶薄膜時，未 被激勵· 1 4 __如申請專利範圍第1 3項之方法•其中所述氣 化鹵素氣體包含從C1F3 、ClF、BrF3 ，IF3 、BrF、BrFB 、及IF8所構成的組群中所選出之 —種材料或其組合· 經濟部智慧財產局員工消費合作社印製 15 .如申請專利範圍第1 3項之方法，其中所述氟 化鹵素氣體爲C 1 F3氣體· 1 6 .如申請專利範圍第1 3項所述之方法，其中於 該半導體薄膜中之該金靥元素之濃度爲1 X 1 01<1至 lxlOie每立方公分原子· 1 7 .如申請專利範圍第1 3項所述之方法•其中該 結晶化係以熱處理進行· 本紙張尺度逋用中國國家揉準（CNS) Α4洗格（210Χ297公釐） 經濟部智慧財產局負工消費合作社印製 BS C8 ________D8 六、申請專利範圍 1 8 ·如申請專利範圍第1 3項所述之方法，其中該 圖案化沒有電漿防止了由於金羼元索之陷位準形成於主動 層之側表面上· 1 9 種製造薄膜電晶體之方法*包含步K : 形成一包含矽之半導體薄膜於具有絕緣表面之基板上 » 使用一金屬元素，以結晶化該半導體薄膜，用以提升 矽之結晶化•該金靥元素係由包含鐵，鈷，鎳，釕，姥， 鈀•餓，銥，鉑，銅，金及其組合之群組中選出：- 形成一罩幕於該結晶半導體薄膜上：及 圊案化該含金屬元素之結晶化半導體薄膜•成爲一島 區，藉由使用一包含氟化齒素氣體而無電漿之蝕刻氣體加 以蝕刻•以形成薄膜電晶髖之主動餍； 其中f蝕刻氣體於圓案化該結晶化半導體薄膜時，並 未提供一電磁能•及 其中於該結晶化半導體薄膜中之該金靥元素之濃度爲 1 X 1 016至5 X 1 01β每立方公分原子· 2 0 .如申請專利範圍第1 9項之方法，其中所述氟 化鹵素氣體包含從C1F3 、ClF、BrF3 、IF3 、BrF、BrF5 、及IF5所構成的組群中所選出之 一種材料或其組合· 2 1 .如申請專利範圍第1 9項之方法•其中所述氟 化鹵素氣體爲C 1 F3氣體· 2 2 .如申請專利範圍第1 9項所述之方法·,|ί包含 r 本纸伕尺度遙用中國國家揉準（CNS ) A4規格（210X297公釐） ---------^------1T------^ (請先閲讀背面之注意事項再填寫本頁) 經濟部智慈財產局員工消費合作社印製 B8 C8 D8 六、申請專利範圍 於圖案化後形成一絕緣薄膜於該主動層上之步眩· 2 3 .如申請專利範圍第1 9項所述之方法•其中該 結晶化係藉由熱處理加以進行· 2 4 .如申請專利範圍第1 9項所述之方法•其中該 圚案化沒有電漿防止了由於金靥元素之陷位準形成於主軌 層之側表面上· 2 5 種形成一薄膜電晶體之主動層之方法•包含 J-fe. PR w m · 形成薄膜電晶體之主動層，該電晶體包含至少一源極 及汲極區域及一通道區域延伸於其間•該主動層係藉由使 用氟化鹵素而無電漿加以蝕刻含矽於絕緣薄上之結晶矽半 導體薄膜而取得，該絕緣薄膜包含氧化矽· 其中該結晶半導體薄膜，係使用金屬元素加以結晶化 ，該金屬專素係由包含鐵，鈷，鎳，釕，铑，鈀，餓，銥 *鉑，銅，金及其組合之群組中選出； 其中於該結晶半導體薄膜中之該金屬元素之濃度爲 1 X 1 0〃至5 X 1 01β每立方公分原子· 2 6 ·如申請專利範圍第2 5項所述之方法•其中一 偏置區域或輕摻雜區域係被提供於該汲極及該通道區域之 間· 2 7 .如申請專利範圍第2 5項之方法，其中所述氟 化鹵素氣體包含從C1F3 、ClF、BrF3 、IF3 ' B r F ' B r F 5 、及IF5所構成的組群中所選出之 —種材料或其組合· 本紙伕尺度適用中國國家標準（CNS ) A4洗格（2丨0X297公釐） ---------^------1T------i (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作钍印製 AS B8 C8 __D8_ __ 六、申請專利範圍 2 8 .如申請專利範圍第2 5項之方法•其中所述氟 化鹵素氣體爲C 1 F3氣B· 29.如申請專利範国第25項所述之方法，其中該 結晶化係以熱處理加以進行· 3 0 .如申請專利範圍第2 5項所述之方法，其中該 沒有電漿之蝕刻防止了由於金靥元素之陷位準形成主動層 之側表面上· 3 1 種製造半導體裝置之方法，包含步驟： 形成一主動層，該層包含至少源極及汲極及一通道區 域延伸於其間，該主動層係使用_氟化鹵素氣體蝕刻形成 於一絕緣表面上之結晶半導體薄膜*其中該結晶半導體薄 膜係使用一提升矽結晶化用之金靥元素加以結晶化•及用 以提升矽結晶化之金屬元素之濃度係由1 X 1 0 18至 5 X 1 Ο 每立方公分原子· 其中該主動層更包含輕摻雜區域分別提供於汲極區及 該通道區域之間及於該源極區域及該通道區域之間，及 其中當蝕刻該半導體薄膜時•該氟化齒素氣體未被轉 換爲一電漿· 3 2 .如申請專利範圍第3 1項所述之方法，其中一 偏置區域或輕摻雜區域係提供於汲極區域及通道區域之間 3 3.如申請專利範圍第31項之方法，其中既述氣 化鹵素氣體包含從C1F3 、ClF、BrF3 、IF3 、B r F、B r F5 、及I Fs所構成的組群中所選出之 本紙張尺度逋用中困國家標準（CNS ) A4規格（210X297公釐) ---------^------1T------.,Λ (請先閲讀背面之注意事項再填寫本頁) —fi — Α8 Β8 C8 D8 六、申請專利範圍 一種材料或其組合· 3 4 .如申請專利範圍第3 1項之方法，其中所述氰 化鹵素氣體爲C 1 F 3氣體· 3 5 .如申請專利範圍第3 1項所述之方法*其中該 沒有電漿之蝕刻防止了由於金屬元素之陷位準形成主動層 之側表面上· 3 6 .如申請專利範团第3 1項所述之方法，其中該 金屬元素係由包含鐵，鈷，鎳，釕，铑•鈀•餓，銥，鉑 ，銅，金及其組合之群組中選出 - 3 7 —種製造半導體裝置之方法•包含步驟： 形成一薄膜電晶體之一主動層，該電晶體包含至少源 極及汲極及一通道區域延伸於其間*該主動層係使用一氟 化鹵素氣體無電漿*來蝕刻含金屬元素之結晶半導體薄膜 t 其中於該半導體薄膜中之金屬元素之濃度係由 1 X 1 018至5 X 1 01β每立方公分原子， 其中該主動層更包含偏置區域分別提供於汲極區及該 通道區域之間及於該源極區域及該通道區域之間，及 其中當蝕刻該半導體薄膜時，該氟化鹵素氣體未被激 勵· 3 8 .如申請專利範圔第3 7項所述之方法，其中一 偏置面域或輕摻雜區域係提供於汲極區域及通道區域之間 3 9 .如申請專利範圔第3 7項之方法，其中所述氟 本紙張尺度逍用中國國家梂準（CNS)Α4洗格< 210x297公釐） --------—_ 裝— (請先閲讀背面之注意事項再填寫本I) 訂 經濟部智«.財產局8工消脅合作社印製 Β8 C8 08 六、申請專利範圍 化鹵素氣體包含從C1F3 、ClF、BrF3 、IF3 ' B r F ' B r F b 、及I Fs所構成的組群中所選出之 η 一種材料或其組合· 4 0 .如申請專利範園第3 7項之方法，其中所述氟 化鹵素氣體爲C 1 F3氣體· 41.如申請專利範圔第37項所述之方法，其中該 沒有電漿之蝕刻•防止了由於金屬元素之陷位準形成主動 層之側表面上· 4 2 ·如申請專利範圍第3 7項所述之方法，其中該 金屬元素係由包含鐵，鈷，鎳，釕，铑，鈀，餓，銥，鉑 ，銅·金及其組合之群組中選出。 4 3 .—種形成薄膜電晶體之主動層之方法，包含步 m * 形成二半導體層包含有一矽於氧化矽膜上： 藉由使用提升矽結晶化之金屬元素，結晶化該半導體 層，金屬元素之濃度係由1 X 1 014»至5 X 1 01β每立方 公分原子， 蝕刻該含金届元素之結晶化半導體贗*以形成一薄膜 電晶體之主動層，，使用一氟化鹵索*而沒有電漿· 其中該主動層包含至少源及汲極區域及一通道區域延 伸於其間，及 其中當蝕刻該半導體薄膜時•該氟化南素氣體未提供 電磁能置· 4 4 ·如申請專利範困第4 3項所述之方法，其中一 本纸伕尺度逍用t國國家標準（CNS ) A4规格（210Χ297公釐） i — (請先閔讀背面之注意事項再填寫本頁) •II 經濟部智慧財產局員工消贲合作钍印製 B8 C8 D8 六、申請專利範圍 偏置區域或輕摻雜區域係提供於汲極面域及通道區域之間 4 5 .如申請專利範圍第4 3項之方法，其中所述氟 化鹵素氣體包含從ClFa 、ClF、BrF3 、 IF3 ' B r F ' B r F 5 、及I F5所構成的組群中所選出之 —種材料或其組合· 4 6 .如申請專利範圍第4 3項之方法，其中所述氟 化鹵素氣體爲C 1 F3氣髖* 4 7 .如申請專利範圍第4 3項所述之方法，其中該 蝕刻沒有電漿防止了由於金屬元素之陷位準形成主動層之 側表面上· 4 8 .如申請專利範圍第4 3項之方法，其中所述金 靥元素爲從鐵，鈷，鎳，釕，铑，鈀•餓，銥，鉑，銅， 金所構成均組群中所選出之一種或其組合· --------政— (請先M讀背面之注意事項再填寫本頁) 經濟部智*.时產局8工消費合作社印製 本紙張尺度適用中國國家標率（CNS > A4*t格（210X297公釐）
TW084112496A 1994-11-26 1995-11-23 Method of manufacturing a semiconductor device TW389960B (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP6315475A JPH08153879A (ja) 1994-11-26 1994-11-26 半導体装置の作製方法

Publications (1)

Publication Number Publication Date
TW389960B true TW389960B (en) 2000-05-11

Family

ID=18065808

Family Applications (1)

Application Number Title Priority Date Filing Date
TW084112496A TW389960B (en) 1994-11-26 1995-11-23 Method of manufacturing a semiconductor device

Country Status (4)

Country Link
US (1) US6211535B1 (zh)
JP (1) JPH08153879A (zh)
CN (1) CN1126154C (zh)
TW (1) TW389960B (zh)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6022485A (en) * 1997-10-17 2000-02-08 International Business Machines Corporation Method for controlled removal of material from a solid surface
US6306694B1 (en) 1999-03-12 2001-10-23 Semiconductor Energy Laboratory Co., Ltd. Process of fabricating a semiconductor device
US6512504B1 (en) 1999-04-27 2003-01-28 Semiconductor Energy Laborayory Co., Ltd. Electronic device and electronic apparatus
JP2002185008A (ja) * 2000-12-19 2002-06-28 Hitachi Ltd 薄膜トランジスタ
KR20020076625A (ko) * 2001-03-29 2002-10-11 삼성에스디아이 주식회사 금속유도화 측면결정화방법을 이용한 박막 트랜지스터의제조방법
US6730600B2 (en) * 2002-09-27 2004-05-04 Agere Systems, Inc. Method of dry etching a semiconductor device in the absence of a plasma

Family Cites Families (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4174217A (en) 1974-08-02 1979-11-13 Rca Corporation Method for making semiconductor structure
US4002501A (en) 1975-06-16 1977-01-11 Rockwell International Corporation High speed, high yield CMOS/SOS process
US4014029A (en) 1975-12-31 1977-03-22 International Business Machines Corporation Staggered nozzle array
JPS56138929A (en) 1980-03-31 1981-10-29 Canon Inc Component solution for etching
US4498953A (en) 1983-07-27 1985-02-12 At&T Bell Laboratories Etching techniques
US4546376A (en) 1983-09-30 1985-10-08 Citizen Watch Co., Ltd. Device for semiconductor integrated circuits
US5162892A (en) * 1983-12-24 1992-11-10 Sony Corporation Semiconductor device with polycrystalline silicon active region and hydrogenated passivation layer
US4667217A (en) * 1985-04-19 1987-05-19 Ncr Corporation Two bit vertically/horizontally integrated memory cell
US4765865A (en) 1987-05-04 1988-08-23 Ford Motor Company Silicon etch rate enhancement
JPS63293881A (ja) 1987-05-26 1988-11-30 Ricoh Co Ltd 縦型ｍｏｓ型薄膜トランジスタ
JP2692914B2 (ja) 1988-12-19 1997-12-17 三洋電機株式会社 薄膜トランジスタの製造方法
JPH02185030A (ja) 1989-01-12 1990-07-19 Toshiba Corp 表面処理方法
JPH02232925A (ja) 1989-03-06 1990-09-14 Nec Corp アモルファスシリコンの選択エッチング方法
EP0408216A3 (en) 1989-07-11 1991-09-18 Hitachi, Ltd. Method for processing wafers and producing semiconductor devices and apparatus for producing the same
US5310410A (en) 1990-04-06 1994-05-10 Sputtered Films, Inc. Method for processing semi-conductor wafers in a multiple vacuum and non-vacuum chamber apparatus
US5147826A (en) 1990-08-06 1992-09-15 The Pennsylvania Research Corporation Low temperature crystallization and pattering of amorphous silicon films
JPH06103682B2 (ja) 1990-08-09 1994-12-14 富士通株式会社 光励起ドライクリーニング方法および装置
JPH0529298A (ja) 1990-09-18 1993-02-05 Ricoh Co Ltd 薄膜構造素子の形成方法
JPH04196529A (ja) 1990-11-28 1992-07-16 Toshiba Corp プラズマ処理装置
JP3483581B2 (ja) 1991-08-26 2004-01-06 株式会社半導体エネルギー研究所 半導体装置
JP3187086B2 (ja) 1991-08-26 2001-07-11 株式会社半導体エネルギー研究所 半導体装置および半導体装置の作製方法
JPH06132303A (ja) 1991-11-29 1994-05-13 Semiconductor Energy Lab Co Ltd 薄膜トランジスタおよびその作製方法
JPH0669503A (ja) 1992-08-17 1994-03-11 Seiko Epson Corp 薄膜トランジスタおよびその製造方法
TW226478B (en) * 1992-12-04 1994-07-11 Semiconductor Energy Res Co Ltd Semiconductor device and method for manufacturing the same
US5275851A (en) 1993-03-03 1994-01-04 The Penn State Research Foundation Low temperature crystallization and patterning of amorphous silicon films on electrically insulating substrates
TW278219B (zh) 1993-03-12 1996-06-11 Handotai Energy Kenkyusho Kk
JP3369244B2 (ja) 1993-03-12 2003-01-20 株式会社半導体エネルギー研究所 薄膜トランジスタ
JP3450376B2 (ja) * 1993-06-12 2003-09-22 株式会社半導体エネルギー研究所 半導体装置の作製方法
GB9315798D0 (en) 1993-07-30 1993-09-15 Philips Electronics Uk Ltd Manufacture of electronic devices comprising thin-film transistors
US5393682A (en) 1993-12-13 1995-02-28 Taiwan Semiconductor Manufacturing Company Method of making tapered poly profile for TFT device manufacturing
JPH07176753A (ja) 1993-12-17 1995-07-14 Semiconductor Energy Lab Co Ltd 薄膜半導体装置およびその作製方法
US5618760A (en) 1994-04-12 1997-04-08 The Board Of Trustees Of The Leland Stanford, Jr. University Method of etching a pattern on a substrate using a scanning probe microscope
US5621524A (en) 1994-07-14 1997-04-15 Hitachi Koki Co., Ltd. Method for testing ink-jet recording heads
JP3474286B2 (ja) 1994-10-26 2003-12-08 株式会社半導体エネルギー研究所 薄膜トランジスタの作製方法

Also Published As

Publication number Publication date
CN1126154C (zh) 2003-10-29
CN1134036A (zh) 1996-10-23
US6211535B1 (en) 2001-04-03
JPH08153879A (ja) 1996-06-11

Similar Documents

Publication Publication Date Title
JP3190520B2 (ja) 半導体装置およびその作製方法
TW546846B (en) Thin film transistor and method for manufacturing the same
TW595003B (en) Thin-film transistor and method for manufacturing same
JP4045731B2 (ja) 薄膜半導体素子の製造方法
JPH11112004A (ja) 薄膜トランジスタの製造方法
US6391747B1 (en) Method for forming polycrystalline silicon film
TW201220362A (en) Method of crystallizing silicon layer and method of forming a thin film transistor using the same
JP3137797B2 (ja) 薄膜トランジスタおよびその作製方法
TW389960B (en) Method of manufacturing a semiconductor device
TWI227362B (en) Liquid crystal display manufacturing process and polysilicon layer forming process
JP3917205B2 (ja) 半導体装置の作製方法
TW463378B (en) Method of manufacturing semiconductor device
JP3522381B2 (ja) 薄膜半導体デバイス及び薄膜半導体デバイスの作製方法
CN1666347A (zh) 薄膜晶体管电子器件及其制造
US8034671B2 (en) Polysilicon film, thin film transistor using the same, and method for forming the same
JPH08213316A (ja) 半導体薄膜の作製方法
JP4321828B2 (ja) 半導体装置の作製方法
JP4316132B2 (ja) 半導体装置の作製方法
JP3141541B2 (ja) 不純物の活性化方法及び薄膜トランジスタの製造方法
JPH08203880A (ja) エッチング方法および半導体装置の作製方法
JPH11261077A (ja) 半導体装置
JP3181901B2 (ja) 薄膜トランジスタ
JP2659000B2 (ja) トランジスタの製造方法
JP3537198B2 (ja) 半導体装置の作製方法
JPH09223669A (ja) 半導体装置の作製方法

Legal Events

Date Code Title Description
GD4A Issue of patent certificate for granted invention patent
MK4A Expiration of patent term of an invention patent