JPH0669503A - 薄膜トランジスタおよびその製造方法 - Google Patents
薄膜トランジスタおよびその製造方法Info
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- JPH0669503A JPH0669503A JP21792892A JP21792892A JPH0669503A JP H0669503 A JPH0669503 A JP H0669503A JP 21792892 A JP21792892 A JP 21792892A JP 21792892 A JP21792892 A JP 21792892A JP H0669503 A JPH0669503 A JP H0669503A
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- Japan
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- film
- gate electrode
- silicon oxide
- silicon
- metal gate
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- Pending
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Abstract
(57)【要約】
【目的】 液晶表示装置の熱酸化膜を用いた薄膜トラン
ジスタに関する製造方法 【構成】 島状にパターニングしたシリコン膜上に酸化
シリコン膜を堆積した後、シリコン膜および酸化シリコ
ン膜を同時に熱酸化することにより、ゲート熱酸化膜を
形成する。
ジスタに関する製造方法 【構成】 島状にパターニングしたシリコン膜上に酸化
シリコン膜を堆積した後、シリコン膜および酸化シリコ
ン膜を同時に熱酸化することにより、ゲート熱酸化膜を
形成する。
Description
【0001】
【産業上の利用分野】本発明は液晶表示装置および半導
体装置の熱酸化膜を用いた薄膜トランジスタおよびその
製造方法に関するものである。
体装置の熱酸化膜を用いた薄膜トランジスタおよびその
製造方法に関するものである。
【0002】
【従来の技術】図1は液晶表示装置の薄膜トランジスタ
アレイの1画素を表方向からみ見たときの構造を表して
おり、101は薄膜トランジスタのチャネル部、102
はメタルゲート電極およびメタルゲート配線、103は
ソース配線、104は画素電極、105はコンタクトホ
ールを表わしている。
アレイの1画素を表方向からみ見たときの構造を表して
おり、101は薄膜トランジスタのチャネル部、102
はメタルゲート電極およびメタルゲート配線、103は
ソース配線、104は画素電極、105はコンタクトホ
ールを表わしている。
【0003】図2(a)〜(f)は従来の薄膜トランジスタの
製造方法を示す工程図であり、図1の線分ABで切りと
られた部分の断面で表わしている。
製造方法を示す工程図であり、図1の線分ABで切りと
られた部分の断面で表わしている。
【0004】まず、石英基板201上に減圧CVD法あ
るいはプラズマCVD法によりアモルファスシリコン2
02を100nm程度堆積し、そのアモルファスシリコ
ンを島状にパターニングすると図2(a)に示すようにな
る。次に、上記石英ウェハーを1100℃以上で酸素お
よび窒素の混合ガス雰囲気の炉に入れて、アモルファス
シリコン202をドライ熱酸化して、シリコン層203
の膜厚が40nm、熱酸化された酸化シリコン層204
の膜厚が120nm程度になるように熱酸化する。
るいはプラズマCVD法によりアモルファスシリコン2
02を100nm程度堆積し、そのアモルファスシリコ
ンを島状にパターニングすると図2(a)に示すようにな
る。次に、上記石英ウェハーを1100℃以上で酸素お
よび窒素の混合ガス雰囲気の炉に入れて、アモルファス
シリコン202をドライ熱酸化して、シリコン層203
の膜厚が40nm、熱酸化された酸化シリコン層204
の膜厚が120nm程度になるように熱酸化する。
【0005】その後、CrあるいはTaなどをスパッタ
リングしパターニングすると、図2(c)に示すようにメ
タルゲート電極205が形成される。引き続きメタルゲ
ート電極205をマスクにしてイオン注入し熱活性化す
と、斜線部で示す領域が活性化されてソースおよびドレ
イン部206となり活性化されない領域はチャネル20
7となる。次に、層間絶縁膜208(酸化シリコン膜)
をCVD法等により約500nm堆積すると図2(d)に
示すようになる。フォトリソグラフィー工程によりレジ
ストをパターニングし、ウェットエッチングあるいはド
ライエッチングによりゲート絶縁膜203および層間絶
縁膜208の酸化シリコン層にコンタクトホール209
を開口すると図2(e)に示すようになる。その後、図2
(f)に示すように透明画素電極210およびソース配線
211を形成することにより、図1に示したような液晶
表示装置の薄膜トランジスタアレイが製造される。
リングしパターニングすると、図2(c)に示すようにメ
タルゲート電極205が形成される。引き続きメタルゲ
ート電極205をマスクにしてイオン注入し熱活性化す
と、斜線部で示す領域が活性化されてソースおよびドレ
イン部206となり活性化されない領域はチャネル20
7となる。次に、層間絶縁膜208(酸化シリコン膜)
をCVD法等により約500nm堆積すると図2(d)に
示すようになる。フォトリソグラフィー工程によりレジ
ストをパターニングし、ウェットエッチングあるいはド
ライエッチングによりゲート絶縁膜203および層間絶
縁膜208の酸化シリコン層にコンタクトホール209
を開口すると図2(e)に示すようになる。その後、図2
(f)に示すように透明画素電極210およびソース配線
211を形成することにより、図1に示したような液晶
表示装置の薄膜トランジスタアレイが製造される。
【0006】
【発明が解決しようとする課題】本発明はゲート絶縁膜
をシリコンの熱酸化法によって形成する薄膜トランジス
タおよびその製造方法において、(1)従来の熱酸化膜を
用いた薄膜トランジスタでは、熱酸化膜のチャネル・エ
ッジ部分においてテーパ角が急峻になるため、熱酸化膜
(ゲート絶縁膜)上に形成されたゲート電極は電気抵抗
の増大あるいは断線を引き起こすこと、(2)熱酸化膜は
チャネル上部に比べチャネル・エッジ部分では膜厚が小
さくなるため、ゲート絶縁膜の耐圧を向上することが困
難であること、以上の課題を解決することを目的とす
る。
をシリコンの熱酸化法によって形成する薄膜トランジス
タおよびその製造方法において、(1)従来の熱酸化膜を
用いた薄膜トランジスタでは、熱酸化膜のチャネル・エ
ッジ部分においてテーパ角が急峻になるため、熱酸化膜
(ゲート絶縁膜)上に形成されたゲート電極は電気抵抗
の増大あるいは断線を引き起こすこと、(2)熱酸化膜は
チャネル上部に比べチャネル・エッジ部分では膜厚が小
さくなるため、ゲート絶縁膜の耐圧を向上することが困
難であること、以上の課題を解決することを目的とす
る。
【0007】
【課題を解決するための手段】本発明は、石英基板上あ
るいは酸化シリコン層上にシリコン膜を堆積しパターニ
ングする工程と、酸化シリコン膜を堆積する工程と、引
き続き前記シリコン膜および酸化シリコン膜を熱酸化す
る工程と、ゲート電極用の薄膜を堆積しパターニングす
る工程により、薄膜トランジスタを形成することを特徴
とする。
るいは酸化シリコン層上にシリコン膜を堆積しパターニ
ングする工程と、酸化シリコン膜を堆積する工程と、引
き続き前記シリコン膜および酸化シリコン膜を熱酸化す
る工程と、ゲート電極用の薄膜を堆積しパターニングす
る工程により、薄膜トランジスタを形成することを特徴
とする。
【0008】
【実施例】図3(a)〜(f)は本発明による薄膜トランジス
タの製造方法を示す工程図であり、図1の線分ABで切
りとられた部分の断面を表わしている。
タの製造方法を示す工程図であり、図1の線分ABで切
りとられた部分の断面を表わしている。
【0009】まず、図3(a)に示すように石英基板30
1上に減圧CVD法あるいはプラズマCVD法によりア
モルファスシリコン膜を50nm程度堆積し、そのアモ
ルファスシリコンを島状にパターニングし、その島状の
アモルファスシリコン302の上にプラズマCVDある
いは常圧CVD法により酸化シリコン膜303を100
nm堆積する。次に、石英ウェハーを1100℃以上で
酸素および窒素の混合ガス雰囲気の炉に入れて、アモル
ファスシリコン302および酸化シリコン303をドラ
イ熱酸化して、多結晶シリコン層304の膜厚が40n
m、熱酸化された酸化シリコン層305の膜厚が120
nm程度になるように熱酸化すると図3(b)に示すよう
になる。その後、CrあるいはTaなどをスパッタリン
グしパターニングすると、図3(c)に示すようにメタル
ゲート電極306が形成される。引き続きメタルゲート
電極306をマスクにしてイオン注入し熱活性化すと、
斜線部で示す領域が活性化されてソースおよびドレイン
部307となり活性化されない領域はチャネル308と
なる。次に、層間絶縁膜309(酸化シリコン膜)をC
VD法等により約500nm堆積すると図3(d)に示す
ようになる。フォトリソグラフィー工程によりレジスト
をパターニングし、ウェットエッチングあるいはドライ
エッチングによりゲート絶縁膜305および層間絶縁膜
309の酸化シリコン層にコンタクトホール310を開
口すると図3(e)に示すようになる。その後、図3(f)に
示すように透明画素電極311およびソース配線312
を形成することにより薄膜トランジスタを製造する。
1上に減圧CVD法あるいはプラズマCVD法によりア
モルファスシリコン膜を50nm程度堆積し、そのアモ
ルファスシリコンを島状にパターニングし、その島状の
アモルファスシリコン302の上にプラズマCVDある
いは常圧CVD法により酸化シリコン膜303を100
nm堆積する。次に、石英ウェハーを1100℃以上で
酸素および窒素の混合ガス雰囲気の炉に入れて、アモル
ファスシリコン302および酸化シリコン303をドラ
イ熱酸化して、多結晶シリコン層304の膜厚が40n
m、熱酸化された酸化シリコン層305の膜厚が120
nm程度になるように熱酸化すると図3(b)に示すよう
になる。その後、CrあるいはTaなどをスパッタリン
グしパターニングすると、図3(c)に示すようにメタル
ゲート電極306が形成される。引き続きメタルゲート
電極306をマスクにしてイオン注入し熱活性化すと、
斜線部で示す領域が活性化されてソースおよびドレイン
部307となり活性化されない領域はチャネル308と
なる。次に、層間絶縁膜309(酸化シリコン膜)をC
VD法等により約500nm堆積すると図3(d)に示す
ようになる。フォトリソグラフィー工程によりレジスト
をパターニングし、ウェットエッチングあるいはドライ
エッチングによりゲート絶縁膜305および層間絶縁膜
309の酸化シリコン層にコンタクトホール310を開
口すると図3(e)に示すようになる。その後、図3(f)に
示すように透明画素電極311およびソース配線312
を形成することにより薄膜トランジスタを製造する。
【0010】図4(a)は前記”従来の技術”にしたがっ
て製造された薄膜トランジスタの図1の線分CDで切り
とった部分の断面図であり、同じく図4(b)は前記本発
明によって製造された薄膜トランジスタの図1の線分C
Dで切りとった部分の断面図である。401は石英基
板、402は40nmのチャネル部多結晶シリコン、4
03Aはチャネル402上の平坦部分の膜厚が120n
mの熱酸化シリコン膜、403Bはチャネル402上が
膜厚120nmで石英基板401上が膜厚約100nm
の熱酸化シリコン膜、404は膜厚150nmのCrあ
るいはTaなどのメタルゲート電極、405はCVD法
により堆積された300nmの酸化シリコン膜(層間絶
縁膜)である。なお、以上各層の膜厚は一般的な値であ
る。
て製造された薄膜トランジスタの図1の線分CDで切り
とった部分の断面図であり、同じく図4(b)は前記本発
明によって製造された薄膜トランジスタの図1の線分C
Dで切りとった部分の断面図である。401は石英基
板、402は40nmのチャネル部多結晶シリコン、4
03Aはチャネル402上の平坦部分の膜厚が120n
mの熱酸化シリコン膜、403Bはチャネル402上が
膜厚120nmで石英基板401上が膜厚約100nm
の熱酸化シリコン膜、404は膜厚150nmのCrあ
るいはTaなどのメタルゲート電極、405はCVD法
により堆積された300nmの酸化シリコン膜(層間絶
縁膜)である。なお、以上各層の膜厚は一般的な値であ
る。
【0011】このとき、図4(a)の熱酸化シリコン膜4
03Aのチャネルエッジ部Eでの段差は160nmとな
り、図4(b)の熱酸化シリコン膜403BのE部での段
差は60nmとなる。さらに、チャネルエッジ部Eでの
テーパ角の大きさに関しては図4(b)の方がはるかに小
さい。その結果、スパッタリング法によって成膜された
メタルゲート電極404は、図4(b)の方ではエッジ部
Eにおいて膜質の劣化あるいはくびれができておらず、
メタルゲート電極404の高抵抗化あるいは断線をまね
くことがなくなる。 また、図4(a)に示すように、従
来の多結晶シリコンの熱酸化では、チャネル上部よりも
酸素拡散のされにくいエッジ部Eにおいては酸化シリコ
ンの成長速度が遅いため、熱酸化シリコン膜403Aの
膜厚がチャネル上部よりも薄くなってしまいゲート耐圧
が低下する。一方、図4(b)では従来法に比べて酸化シ
リコンの成長量が小さいため、エッジ部Eでの膜厚の減
少は比較的小さくてすみ、よってゲート耐圧の低下を防
ぐことができる。
03Aのチャネルエッジ部Eでの段差は160nmとな
り、図4(b)の熱酸化シリコン膜403BのE部での段
差は60nmとなる。さらに、チャネルエッジ部Eでの
テーパ角の大きさに関しては図4(b)の方がはるかに小
さい。その結果、スパッタリング法によって成膜された
メタルゲート電極404は、図4(b)の方ではエッジ部
Eにおいて膜質の劣化あるいはくびれができておらず、
メタルゲート電極404の高抵抗化あるいは断線をまね
くことがなくなる。 また、図4(a)に示すように、従
来の多結晶シリコンの熱酸化では、チャネル上部よりも
酸素拡散のされにくいエッジ部Eにおいては酸化シリコ
ンの成長速度が遅いため、熱酸化シリコン膜403Aの
膜厚がチャネル上部よりも薄くなってしまいゲート耐圧
が低下する。一方、図4(b)では従来法に比べて酸化シ
リコンの成長量が小さいため、エッジ部Eでの膜厚の減
少は比較的小さくてすみ、よってゲート耐圧の低下を防
ぐことができる。
【0012】
【発明の効果】以上説明したように本発明の薄膜トラン
ジスタの製造方法を用いることにより、メタルゲート電
極の断線あるいはメタルゲート電極の高抵抗化およびゲ
ート耐圧の低下による薄膜トランジスタ特性の不均一性
が解消された。
ジスタの製造方法を用いることにより、メタルゲート電
極の断線あるいはメタルゲート電極の高抵抗化およびゲ
ート耐圧の低下による薄膜トランジスタ特性の不均一性
が解消された。
【図1】 液晶表示装置の薄膜トランジスタアレイの平
面図。
面図。
【図2】 従来の製造方法による薄膜トランジスタの形
成方法を示す工程図。
成方法を示す工程図。
【図3】 本発明による薄膜トランジスタの製造方法を
示す工程図。
示す工程図。
【図4】 従来の薄膜トランジスタと本発明による薄膜
トランジスタのチャネルエッジ部の形状を示す断面図。
トランジスタのチャネルエッジ部の形状を示す断面図。
101 多結晶シリコン層 102 メタルゲート電極およびメタルゲート配線 103 ソース配線 104 透明画素電極 105 コンタクトホール 201 石英基板 202 アモルファスシリコン層 203 多結晶シリコン層 204 ゲート熱酸化膜(酸化シリコン膜) 205 メタルゲート電極 206 ソースおよびドレイン部 207 チャネル部 208 層間絶縁膜(酸化シリコン膜) 209 コンタクトホール 210 透明画素電極 211 ソース配線 301 石英基板 302 アモルファスシリコン層 303 CVD法により堆積した酸化シリコン膜 304 多結晶シリコン層 305 ゲート熱酸化膜(酸化シリコン膜) 306 メタルゲート電極 307 ソースおよびドレイン部 308 チャネル部 309 層間絶縁膜(酸化シリコン膜) 310 コンタクトホール 311 透明画素電極 312 ソース配線 401 石英基板 402 チャネル部(多結晶シリコン層) 403A 従来のゲート熱酸化膜(酸化シリコン膜) 403B 本発明によるゲート熱酸化膜(酸化シリコン
膜) 404 メタルゲート電極 405 層間絶縁膜(酸化シリコン膜) E チャネルエッジ部分
膜) 404 メタルゲート電極 405 層間絶縁膜(酸化シリコン膜) E チャネルエッジ部分
Claims (1)
- 【請求項1】 石英基板上にシリコン膜を堆積しパター
ニングする工程と、酸化シリコン膜を堆積する工程と、
引き続き前記酸化シリコン膜下の前記シリコン膜をを熱
酸化する工程と、ゲート電極用の薄膜を堆積しパターニ
ングを施す工程を含むことを特徴とする薄膜トランジス
タの製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP21792892A JPH0669503A (ja) | 1992-08-17 | 1992-08-17 | 薄膜トランジスタおよびその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP21792892A JPH0669503A (ja) | 1992-08-17 | 1992-08-17 | 薄膜トランジスタおよびその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0669503A true JPH0669503A (ja) | 1994-03-11 |
Family
ID=16711923
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP21792892A Pending JPH0669503A (ja) | 1992-08-17 | 1992-08-17 | 薄膜トランジスタおよびその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0669503A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6211535B1 (en) | 1994-11-26 | 2001-04-03 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing a semiconductor device |
JP2007108785A (ja) * | 2006-12-25 | 2007-04-26 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
US7550325B2 (en) | 1996-12-30 | 2009-06-23 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing an active matrix display device |
-
1992
- 1992-08-17 JP JP21792892A patent/JPH0669503A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6211535B1 (en) | 1994-11-26 | 2001-04-03 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing a semiconductor device |
US7550325B2 (en) | 1996-12-30 | 2009-06-23 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing an active matrix display device |
JP2007108785A (ja) * | 2006-12-25 | 2007-04-26 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
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