TW202310341A - 半導體記憶體裝置 - Google Patents

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Abstract

本揭示內容涉及一種半導體記憶體裝置，其包括半導體基板，所述半導體基板包括彼此間隔開的第一電路組和第二電路組。記憶體裝置還包括與半導體基板重疊的記憶體單元陣列。所述記憶體裝置還包括跨過所述記憶體單元陣列的垂直導線，所述垂直導線連接到所述第一電路組和所述第二電路組。

Description

半導體記憶體裝置
本揭示內容的各種實施例總體上涉及半導體記憶體裝置，且更特別地，涉及三維半導體記憶體裝置。 相關申請案的交叉引用
本申請案主張於2021年8月27日在韓國知識產權局提交的韓國專利申請案號10-2021-0114199的優先權，其全部公開內容通過引用併入本文。
半導體記憶體裝置可以包括記憶體單元陣列和周邊電路結構。記憶體單元陣列可包括能夠存儲數據的多個記憶體單元。周邊電路結構可被配置為控制記憶體單元的各種操作。
三維記憶體裝置的記憶體單元陣列可包括多個三維佈置的記憶體單元。因此，可減小在基板上由記憶體單元佔據的二維面積，且可改進半導體記憶體裝置的整合度。為了改進基板的每單位面積的效率，周邊電路結構可與記憶體單元陣列重疊。用於將記憶體單元陣列電連接到周邊電路結構的線路可能成為限制半導體記憶體裝置的小型化的因素。
根據本揭示內容的實施例，一種半導體記憶體裝置包括：第一閘極堆疊結構和第二閘極堆疊結構，所述第一閘極堆疊結構和所述第二閘極堆疊結構包括第一導電圖案和第二導電圖案，所述第一導電圖案與所述第二導電圖案間隔開，所述第一閘極堆疊結構與所述第二閘極堆疊結構相鄰；與所述第一閘極堆疊結構和所述第二閘極堆疊結構相鄰設置的垂直導線；以及半導體基板，其延伸以與所述第一閘極堆疊結構、所述第二閘極堆疊結構和所述垂直導線重疊。半導體基板包括連接到第一閘極堆疊結構和第二閘極堆疊結構中的至少一個的第一導電圖案和第二導電圖案的多個傳輸電晶體。垂直導線連接到多個傳輸電晶體的多個閘極電極。
根據本揭示內容的另一實施例，一種半導體記憶體裝置包括：包括周邊電路結構的半導體基板；設置在所述半導體基板上方的垂直導線，所述垂直導線在平行於所述半導體基板的平面上沿第一方向延伸，所述垂直導線連接到所述周邊電路結構；在所述垂直導線的側壁上延伸的垂直絕緣層；以及第一閘極堆疊結構和第二閘極堆疊結構，所述第一閘極堆疊結構和所述第二閘極堆疊結構在與所述垂直導線相交的第二方向上彼此相鄰。垂直導線和垂直絕緣層設置在第一閘極堆疊結構和第二閘極堆疊結構之間。第一閘極堆疊結構和第二閘極堆疊結構中的每一個包括交替堆疊在半導體基板上的多個層間絕緣層和多個導電圖案。
根據本揭示內容的又一實施例，一種半導體記憶體裝置包括：半導體基板，其包括彼此間隔開的第一電路組和第二電路組；與所述半導體基板重疊的記憶體單元陣列；跨過所述記憶體單元陣列的垂直導線，所述垂直導線與所述半導體基板重疊；多個第一導電接合圖案，其佈置在所述半導體基板與所述記憶體單元陣列之間的高度處，所述多個第一導電接合圖案分別連接到所述第一電路組和所述第二電路組；以及多個第二導電接合圖案，其設置在所述多個第一導電接合圖案與所述記憶體單元陣列之間的高度處，所述多個第二導電接合圖案連接到所述垂直導線和所述記憶體單元陣列，所述多個第二導電接合圖案接合到所述多個第一導電接合圖案。垂直導線經由多個第一導電接合圖案的一部分和多個第二導電接合圖案的一部分而共同連接到第一電路組和第二電路組。
這裡所揭示的具體結構和功能描述僅僅是出於描述根據本揭示內容的構思的實施例的目的而示出的。根據本揭示內容的構思的附加實施例可以以各種形式實現。因此，本揭示內容不應被解釋為限於本文闡述的實施例。
應當理解，雖然術語“第一”，“第二”等在本文中可用於描述各種元件，但這些元件不應受這些術語的限制。這些術語僅用於區分一個元件與另一個元件，並且組件的順序或數量不受這些術語的限制。
實施例提供一種能夠減小其尺寸的半導體記憶體裝置。
圖1是示出根據本揭示內容實施例的半導體記憶體裝置的方塊圖。
參照圖1，半導體記憶體裝置可包括記憶體單元陣列10和周邊電路結構20[1]、20[2]、30、40、50、60和70。周邊電路結構可以包括多個電路組20[1]、20[2]、30、40、50、60和70。
周邊電路結構的多個電路組20[1]、20[2]、30、40、50、60和70可包括設置在記憶體單元陣列10兩側的第一電路組（例如，20[1]）和第二電路組（例如，20[2]），以及被配置為共同控制第一電路組和第二電路組的第三電路組（例如，30）。第一電路組和第二電路組中的每一者可通過設置在記憶體單元陣列10上的垂直導線（例如，BSEL[A]到BSEL[D]）連接到第三電路組。構成第三電路組（例如，30）的多個電晶體不分布式地設置為與第一電路組（例如，20[1]）和第二電路組（例如，20[2]）中的每一者相鄰，而是可以設置在連續區域中。根據本揭示內容的實施例，與第三電路組的多個電晶體分布式地設置在彼此間隔開的區域中的情況相比，由第三電路組和與其連接的線路所佔據的面積可以變窄。因此，根據本揭示內容實施例的結構在減小半導體記憶體裝置的尺寸方面可以是有利的。
周邊電路結構的多個電路組可包括第一開關電路組20[1]、第二開關電路組20[2]、列解碼器30、電壓產生電路40、控制電路50、頁緩衝器60和行解碼器70。在一個實施例中，第一開關電路組20[1]可以是上述第一電路組，第二開關電路組20[2]可以是上述第二電路組，並且列解碼器30可以是上述第三電路組。在下文中，基於其中第一電路組，第二電路組和第三電路組分別對應於將對其進行詳細描述的第一開關電路組20[1]，第二開關電路組20[2]和列解碼器30的實施例示出了附圖。然而，本揭示內容的實施例不限於此。
記憶體單元陣列10可包括多個存儲塊10A到10D。存儲塊10A到10D中的每一者可包括多個記憶體單元串。每一記憶體單元串可包括其中存儲數據的多個記憶體單元。每一記憶體單元可存儲一位元數據或具有兩位元或更多位元的多位元數據。
記憶體單元陣列10可通過多個第一局部線LGA1、LGB1、LGC1和LGD1連接到第一開關電路組20[1]，且通過多個第二局部線LGA2、LGB2、LGC2和LGD2連接到第二開關電路組20[2]。多個第一局部線LGA1、LGB1、LGC1和LGD1以及多個第二局部線LGA2、LGB2、LGC2和LGD2可以被配置為堆疊在第一開關電路組20[1]和第二開關電路組20[2]上以彼此間隔開的導電圖案。記憶體單元陣列10可通過多個位元線BL連接到頁緩衝器60。
控制電路50可響應於命令CMD和位址ADD而輸出操作信號OP_S、列位址RADD、頁緩衝器控制信號PB_S和行位址CADD。
電壓產生電路40可響應於控制電路50的操作信號OP_S將編程操作、驗證操作、讀取操作或擦除操作所需的操作電壓輸出到多個第一全域線GG1和多個第二全域線GG2。
列解碼器30可響應於控制電路50的列位址RADD而輸出多個塊選擇信號BSEL[A]至BSEL[D]，以用於選擇多個存儲塊10A至10D中的至少一個存儲塊。
行解碼器70可響應於行位址CADD而將從輸入/輸出電路（未圖示）輸入的數據DATA傳輸到頁緩衝器60或將存儲在頁緩衝器60中的數據DATA傳輸到輸入/輸出電路（未圖示）。行解碼器70可與頁緩衝器60交換數據DATA。
頁緩衝器60可響應於頁緩衝器控制信號PB_S而臨時存儲通過位元線BL接收的數據DATA。頁緩衝器60可在讀取操作中感測位元線BL的電壓或電流。
第一開關電路組20[1]和第二開關電路組20[2]可以響應於從列解碼器30輸出的多個塊選擇信號BSEL[A]至BSEL[D]而將輸出到多個第一全域線GG1和多個第二全域線GG2的操作電壓傳送到第一局部線和第二局部線。
第一開關電路組20[1]的配置，多個第一局部線LGA1、LGB1、LGC1和LGD1的配置，第二開關電路組20[2]的配置，多個第二局部線LGA2、LGB2、LGC2和LGD2的配置，第一開關電路組20[1]和記憶體單元陣列10之間的連接關係，以及第二開關電路組20[2]和記憶體單元陣列10之間的連接關係可以是不同的。在一個實施例中，第一開關電路組20[1]可以包括多個第一子開關電路組20A1至20D1，並且第二開關電路組20[2]可以包括多個第二子開關電路組20A2至20D2。第一子開關電路組20A1至20D1可以分別連接到多個存儲塊10A至10D，第二子開關電路組20A2至20D2可以分別連接到多個存儲塊10A至10D。例如，第一存儲塊10A可以連接到與其對應的第一子開關電路組20A1和第二子開關電路組20A2，第二存儲塊10B可以連接到與其對應的第一子開關電路組20B1和第二子開關電路組20B2。
圖2A和圖2B示出根據本揭示內容實施例的開關電路組和記憶體單元陣列的電路圖。例如，在圖2A和圖2B中分別示出了根據本揭示內容的第一實施例和第二實施例的參照圖1描述的第一存儲塊10A、連接到第一存儲塊10A的第一子開關電路組20A1和第二子開關電路組20A2、第二存儲塊10B以及連接到第二存儲塊10B的第一子開關電路組20B1和第二子開關電路組20B2的電路圖。
參照圖1、圖2A和圖2B，存儲塊10A到10D中的每一者可包括連接到多個位元線BL和公共源極線CSL的多個記憶體單元串CS。每一記憶體單元串CS可包括串聯連接的至少一個汲極選擇電晶體DST、多個記憶體單元MC和至少一個源極選擇電晶體SST。所述至少一個汲極選擇電晶體DST可連接在所述多個記憶體單元MC與位元線BL之間。下文中，基於其中兩個汲極選擇電晶體DST串聯連接在多個記憶體單元MC與位元線BL之間的結構來描述實施例，但本揭示內容不限於此。至少一個源極選擇電晶體SST可連接在多個記憶體單元MC與公共源極線CSL之間。下文中，基於其中兩個源極選擇電晶體SST串聯連接在多個記憶體單元MC與公共源極線CSL之間的結構來描述實施例，但本揭示內容並不限於此。
每一記憶體單元串CS可連接到至少一個汲極選擇線DSL、多個字線WL和至少一個源極選擇線SSL。汲極選擇線可連接到汲極選擇電晶體DST的閘極，多個字線WL可連接到多個記憶體單元MC的閘極，且源極選擇線SSL可連接到源極選擇電晶體DST的閘極。在下文中，基於其中分別連接到兩個汲極選擇電晶體DST的閘極的兩個汲極選擇線DSL和分別連接到兩個源極選擇電晶體SST的閘極的兩個源極選擇線SSL連接到每一記憶體單元串CS的結構來描述實施例，但本揭示內容不限於此。
多個第一局部線LGA1、LGB1、LGC1和LGD1以及多個第二局部線LGA2、LGB2、LGC2和LGD2的配置可以是不同的。對於每個組，第一局部線LGA1、LGB1、LGC1和LGD1可以連接到第一子開關電路組20A1到20D1，並且對於每個組，第二局部線LGA2、LGB2、LGC2和LGD2可以連接到第二子開關電路組20A2到20D2。
參照圖1和2A，在第一實施例中，存儲塊10A到10D中的每一者的多個記憶體單元串CS可通過源極選擇線SSL、多個字線WL和汲極選擇線DSL中的每一者彼此連接。
多個第一局部線LGA1、LGB1、LGC1和LGD1可用作多個存儲塊10A、10B、10C和10D的源極選擇線SSL。多個第一局部線LGA1、LGB1、LGC1和LGD1可以被分成對應於每個存儲塊10A、10B、10C或10D的組。例如，第一存儲塊10A的源極選擇線SSL可以構成第一組的第一局部線LGA1，而第二存儲塊10B的源極選擇線SSL可以構成第二組的第一局部線LGB1。多個第一局部線LGA1、LGB1、LGC1和LGD1的每一組可連接到與其對應的第一子開關電路組20A1、20B1、20C1或20D1。例如，構成第一組的第一局部線LGA1的第一存儲塊10A的源極選擇線SSL可以連接到第一子開關電路組20A1，構成第二組的第一局部線LGB1的第二存儲塊10B的源極選擇線SSL可以連接到第一子開關電路組20B1。
多個第二局部線LGA2、LGB2、LGC2和LGD2可用作多個存儲塊10A、10B、10C和10D的多個字線WL和汲極選擇線DSL。多個第二局部線LGA2、LGB2、LGC2和LGD2可被分成對應於每個存儲塊10A、10B、10C或10D的組。例如，第一存儲塊10A的多個字線WL和汲極選擇線DSL可構成第一組的第二局部線LGA2，並且第二存儲塊10B的多個字線WL和汲極選擇線DSL可構成第二組的第二局部線LGB2。多個第二局部線LGA2、LGB2、LGC2和LGD2的每一組可連接到與其對應的第二子開關電路組20A2、20B2、20C2或20D2。例如，構成第一組的第二局部線LGA2的第一存儲塊10A的多個字線WL和汲極選擇線DSL可以連接到第二子開關電路組20A2，並且構成第二組的第二局部線LGB2的第二存儲塊10B的多個字線WL和汲極選擇線DSL可以連接到第二子開關電路組20B2。
參照圖1和圖2B，在第二實施例中，存儲塊10A到10D中的每一者的多個記憶體單元串CS可被分為第一組的記憶體單元串和第二組的記憶體單元串。例如，可以將第一存儲塊10A的多個記憶體單元串CSI劃分為第一組的記憶體單元串10A1和第二組的記憶體單元串10A2，並且可以將第二存儲塊10B的多個記憶體單元串CS2劃分為第一組的記憶體單元串10B1和第二組的記憶體單元串10B2。
多個第一局部線LGA1、LGB1、LGC1和LGD1可用作連接到多個存儲塊10A、10B、10C和10D的第一組的記憶體單元串的源極選擇線SSL，多個字線WL和汲極選擇線DSL。多個第一局部線LGA1、LGB1、LGC1和LGD1可以被分成對應於每個存儲塊10A、10B、10C或10D的組。例如，連接到第一存儲塊10A的第一組的記憶體單元串10A1的源極選擇線SSL、多個字線WL和汲極選擇線DSL可構成第一組的第一局部線LGA1，並且連接到第二存儲塊10B的第一組的記憶體單元串10B1的源極選擇線SSL、多個字線WL和汲極選擇線DSL可構成第二組的第一局部線LGB1。多個第一局部線LGA1、LGB1、LGC1和LGD1的每一組可連接到與其對應的第一子開關電路組20A1、20B1、20C1或20D1。例如，構成第一存儲塊10A的第一組的第一局部線LGA1的源極選擇線SSL、多個字線WL和汲極選擇線DSL可以連接到第一子開關電路組20A1。此外，構成第二存儲塊10B的第二組的第一局部線LGB1的源極選擇線SSL、多個字線WL和汲極選擇線DSL可以連接到第一子開關電路組20B1。
多個第二局部線LGA2、LGB2、LGC2和LGD2可用作連接到多個存儲塊10A、10B、10C和10D的第二組的記憶體單元串的源極選擇線SSL、多個字線WL和汲極選擇線DSL。多個第二局部線LGA2、LGB2、LGC2和LGD2可以被分成對應於每個存儲塊10A、10B、10C或10D的組。例如，連接到第一存儲塊10A的第二組的記憶體單元串10A2的源極選擇線SSL、多個字線WL和汲極選擇線DSL可構成第一組的第二局部線LGA2，並且連接到第二存儲塊10B的第二組的記憶體單元串10B2的源極選擇線SSL、多個字線WL和汲極選擇線DSL可構成第二組的第二局部線LGB2。多個第二局部線LGA2、LGB2、LGC2和LGD2的每一組可連接到與其對應的第二子開關電路組20A2、20B2、20C2或20D2。例如，構成第一存儲塊10A的第一組的第二局部線LGA2的源極選擇線SSL、多個字線WL和汲極選擇線DSL可連接到第二子開關電路組20A2。此外，構成第二存儲塊10B的第二組的第二局部線LGB2的源極選擇線SSL、多個字線WL和汲極選擇線DSL可以連接到第二子開關電路組20B2。
參照圖1、圖2A和圖2B，第一全域線GG1和第二全域線GG2可以包括向多個第一局部線LGA1、LGB1、LGC1和LGD1以及多個第二局部線LGA2、LGB2、LGC2和LGD2提供操作電壓的全域線GSSL、GWL和GDSL。全域線GSSL、GWL和GDSL可包括全域源極選擇線GSSL、全域字線GWL和全域汲極選擇線GDSL。全域源極選擇線GSSL可傳輸供應到源極選擇線SSL的電壓，全域字線GWL可傳輸供應到字線WL的電壓，且全域汲極選擇線GDSL可傳輸供應到汲極選擇線DSL的電壓。
第一子開關電路組20A1至20D1中的每一個可以包括第一傳輸電晶體PT1。第一傳輸電晶體PT1的閘極可以共同連接到傳輸與其對應的塊選擇信號的塊字線。例如，連接到第一存儲塊10A的第一子開關電路組20A1的第一傳輸電晶體PT1的閘極可連接到傳輸第一塊選擇信號BSEL[A]的第一塊字線BLKWL[A]，並且連接到第二存儲塊10B的第一子開關電路組20B1的第一傳輸電晶體PT1的閘極可連接到傳輸第二塊選擇信號BSEL[B]的第二塊字線BLKWL[B]。
第二子開關電路組20A2至20D2中的每一者可以包括第二傳輸電晶體PT2。第二傳輸電晶體PT2的閘極可共同連接到傳輸與其對應的塊選擇信號的塊字線。例如，連接到第一存儲塊10A的第二子開關電路組20A2的第二傳輸電晶體PT2的閘極可連接到傳輸第一塊選擇信號BSEL[A]的第一塊字線BLKWL[A]，並且連接到第二存儲塊10B的第二子開關電路組20B2的第二傳輸電晶體PT2的閘極可連接到傳輸第二塊選擇信號BSEL[B]的第二塊字線BLKWL[B]。
如上所述，根據本揭示內容的實施例，傳輸塊選擇信號的每個塊字線（例如，BLKWL[A]）可以共同連接到與其對應的第一開關電路組20A1的第一傳輸電晶體PT1的閘極和第二開關電路組20A2的第二傳輸電晶體PT2的閘極。
參照圖1和圖2A或圖1和圖2B描述的記憶體單元陣列10可構成多平面結構的一部分。
圖3是示出根據本揭示內容的實施例的多平面結構的方塊圖。
參照圖3，多平面結構可以包括由列解碼器30控制的兩個或更多個平面PL1到PL4。圖3例示了包括第一平面PL1、第二平面PL2、第三平面PL3和第四平面PL4的多平面結構，但是本揭示內容不限於此。
第一至第四平面PL1至PL4可以設置在半導體基板的不同區域上。第一至第四平面PL1至PL4中的每一個可以包括參照圖1和2描述的多個存儲塊10A至10D。存儲塊10A至10D可以連接到第一開關電路組20[1]和第二開關電路組20[2]。
在第一至第四平面PL1至PL4的每一個的操作中所涉及的第一開關電路組20[1]和第二開關電路組20[2]可以由設置在半導體記憶體裝置的與所述第一至第四平面PL1至PL4中的任一個相鄰的部分區域中的列解碼器來控制。
第一開關電路組20[1]和第二開關電路組20[2]2]可與包括存儲塊10A到10D的局部線的閘極堆疊結構中的每一者的兩端重疊。
圖4是示意性示出根據本揭示內容的實施例的半導體記憶體裝置的立體圖。例如，在圖4中示意性地示出了半導體基板101、第一閘極堆疊結構GST[A]、第二閘極堆疊結構GST[B]和塊字線BLKWL的佈置。在下文中，將在平行於半導體基板101的頂表面的平面上彼此相交的軸面對的方向定義為第一方向D1和第二方向D2，並且將與半導體基板101的頂表面相交的方向定義為第三方向D3。例如，第一方向D1、第二方向D2和第三方向D3可以是XYZ坐標系的X軸、Y軸和Z軸延伸的方向。
參照圖4，半導體基板101可以包括周邊電路結構，該周邊電路結構配置有在圖1、圖2A和圖2B中的至少一個中示出的第一開關電路組20[1]的第一子開關電路組20A1至20D1、第二開關電路組20[2]的第二子開關電路組20A2至20D2、列解碼器30、電壓產生電路40、控制電路50、頁緩衝器60和行解碼器70。半導體基板101可以包括列解碼器區域RDA、第一接觸區域CTA1、第二接觸區域CTA2、第三接觸區域CTA3和單元陣列區域CAR。圖1、圖2A和圖2B中至少一個中所示的列解碼器30可以設置在半導體基板101的列解碼器區域RDA中。圖1、圖2A和圖2B中的至少一個中所示的第一子開關電路組20A1至20D1中的每一個可以設置在與其對應的第一接觸區域CTA1中。圖1、圖2A和圖2B中的至少一個中所示的第二子開關電路組20A2至20D2中的每一個可以設置在與其對應的第二接觸區域CTA2中。單元陣列區域CAR可以被限定在第一接觸區域CTA1和第二接觸區域CTA2之間。第三接觸區域CTA3可以在半導體基板101中限定彼此相鄰的閘極堆疊結構之間。例如，可以在半導體基板101中在第一閘極堆疊結構GST[A]和第二閘極堆疊結構GST[B]之間限定第三接觸區域CTA3。
列解碼器區域RDA可以面對第二接觸區域CTA2，並且第一接觸區域CTA1和單元陣列區域CAR可以設置在列解碼器區域RDA和第二接觸區域CTA2之間。列解碼器區域RDA可以延伸為與第三接觸區域CTA3相鄰。
圖1、圖2A和圖2B中的至少一者中所示的多個存儲塊10A到10D中的每一者可包括至少一個閘極堆疊結構。在一實施例中，圖1、圖2A和圖2B中的至少一個中所示的第一存儲塊10A可包括第一閘極堆疊結構GST[A]，且圖1、圖2A和圖2B中的至少一者中所示的第二存儲塊10B可包括第二閘極堆疊結構GST[B]。然而，本揭示內容不限於此，且每一存儲塊可包括通過狹縫SI彼此隔離的兩個或更多個閘極堆疊結構。
每個閘極堆疊結構可以包括第一局部線和第二局部線，第一局部線和第二局部線被堆疊為在第三方向D3上彼此間隔開。在一個實施例中，第一閘極堆疊結構GST[A]可包括圖1、圖2A和圖2B中的至少一個中所示的第一存儲塊10A的源極選擇線SSL、字線WL和汲極選擇線DSL，且第二閘極堆疊結構GST[B]可包括圖1、圖2A和圖2B中的至少一個中所示的第二存儲塊10B的源極選擇線SSL、字線WL和汲極選擇線DSL。
狹縫SI可以被限定在彼此相鄰的閘極堆疊結構之間。狹縫SI可以設置在第一閘極堆疊結構GST[A]和第二閘極堆疊結構GST[B]之間。
垂直導線233可在與記憶體單元陣列交叉的情況下設置。在一個實施例中，垂直導線233可以設置在第一閘極堆疊結構GST[A]和第二閘極堆疊結構GST[B]之間，並且設置在狹縫SI中。垂直導線233可用作參照圖1描述的傳輸塊選擇信號BSEL[A]至BSEL[D]中的一者的塊字線BLKWL。例如，塊字線BLKWL可傳輸圖1中所示的第一塊選擇信號BSEL[A]，且用作圖2A和圖2B中所示的第一塊字線BLKWL[A]。
垂直導線233可以在第一方向D1上延伸。第一閘極堆疊結構GST[A]和第二閘極堆疊結構GST[B]可以在與垂直導線233相交的第二方向D2上彼此相鄰。
半導體基板101的列解碼器區域RDA可以不與第一閘極堆疊結構GST[A]和第二閘極堆疊結構GST[B]重疊。半導體基板101的第三接觸區域CTA3可以與垂直導線233重疊。半導體基板101的第一接觸區域CTA1和第二接觸區域CTA2可以和與其對應的閘極堆疊結構的兩端重疊。例如，第一閘極堆疊結構GST[A]可以包括第一端部和在第一方向D1上與第一端部間隔開的第二端部。第一接觸區域CTA1可以與第一閘極堆疊結構GST[A]的第一端部重疊，並且第二接觸區域CTA2可以與第一閘極堆疊結構GST[A]的第二端部重疊。
如上所述，塊字線BLKWL可包括設置在彼此相鄰的第一閘極堆疊結構GST[A]與第二閘極堆疊結構GST[B]之間的垂直導線233，使得可移除用於塊字線BLKWL的單獨空間。因此，可以減小半導體記憶體裝置的尺寸。
圖5A到5D是示出圖4中所示的半導體記憶體裝置的示例配置的截面圖。
圖5A是沿著第一方向D1截取的圖4所示的半導體基板101的第一接觸區域CTA1、與第一接觸區域CTA1相鄰的單元陣列區域CAR的一部分以及與它們重疊的組件的截面圖。圖5B是沿著第一方向D1截取的圖4所示的半導體基板101的第二接觸區域CTA2、與第二接觸區域CTA2相鄰的單元陣列區域CAR的一部分以及與它們重疊的組件的截面圖。圖5C是沿著第二方向D2截取的圖4所示的半導體基板101的第三接觸區域CTA3、在第三接觸區域CTA3兩側的單元陣列區域CAR中的每個的一部分以及與它們重疊的組件的截面圖。圖5D是沿著第一方向D1截取的圖4所示的半導體基板101的列解碼器區域RDA、第三接觸區域CTA3的一部分以及與它們重疊的組件的截面圖。圖5D所示的第一重疊區域OLA1可以被定義為圖4所示的第三接觸區域CTA3的與第一接觸區域CTA1相鄰的一部分，圖5D所示的第二重疊區域OLA2可以被定義為圖4所示的第三接觸區域CTA3的與第二接觸區域CTA2相鄰的一部分，並且圖5C所示的第三重疊區域OLA3可以被定義為圖4所示的第三接觸區域CTA3的與單元陣列區域CAR相鄰的一部分。
參照圖5A到圖5D，半導體記憶體裝置的半導體基板101可以包括周邊電路結構。周邊電路結構可以包括第一傳輸電晶體PT1、第一電晶體TR1、第二傳輸電晶體PT2和第二電晶體TR2。
例如，第一傳輸電晶體PT1可以是參照圖1、圖2A和圖3描述的第一開關電路組20[1]的第一子開關電路組20A1的組件，第二傳輸電晶體PT2可以是參照圖1、圖2A和圖3描述的第二開關電路組20[2]的第二子開關電路組20A2的組件。第一電晶體TR1可以是參照圖1描述的頁緩衝器60的組件，而第二電晶體TR2可以是參照圖1、圖2A和圖3描述的列解碼器30的組件。
第一傳輸電晶體PT1、第一電晶體TR1、第二傳輸電晶體PT2和第二電晶體TR2中的每一個可以包括閘極絕緣層10、閘極電極107和接面101J。閘極絕緣層105和閘極電極107可以堆疊在半導體基板101的作用區上。半導體基板101的作用區可以由掩埋在半導體基板101中的隔離層103劃分。接面101J可以被定義為在閘極電極107的兩側將n型雜質和p型雜質中的至少一種注入到半導體基板101的作用區中的區域。接面101J可以被提供作為與其對應的電晶體的源極區和汲極區。
半導體記憶體裝置的記憶體單元陣列可以與半導體基板101重疊。記憶體單元陣列可包括圍繞多個單元插塞CPL的第一閘極堆疊結構GST[A]和第二閘極堆疊結構GST[B]。
第一閘極堆疊結構GST[A]和第二閘極堆疊結構GST[B]可以通過狹縫SI在第二方向D2上彼此間隔開。第一閘極堆疊結構GST[A]和第二閘極堆疊結構GST[B]中的每一者可包括交替堆疊在半導體基板101上的多個層間絕緣層211和多個導電圖案213。多個導電圖案213可以通過多個層間絕緣層211而彼此絕緣，並且在第三方向D3上彼此間隔開。例如，多個導電圖案213可以包括第一導電圖案和第二導電圖案，並且第一導電圖案可以在第三方向D3上與第二導電圖案間隔開。多個導電圖案213可構成汲極選擇線DSL、字線WL和源極選擇線SSL。字線WL可以設置在汲極選擇線DSL和源極選擇線SSL之間。
第一閘極堆疊結構GST[A]和第二閘極堆疊結構GST[B]中的每一者可以與半導體基板101的單元陣列區域CAR，第一接觸區域CTA1和第二接觸區域CTA2重疊。第一閘極堆疊結構GST[A]和第二閘極堆疊結構GST[B]中的每一者的第一端部可以與其中形成有第一傳輸電晶體PT1的第一接觸區域CTA1重疊，並且可以包括由第一局部線形成的第一階梯結構。第一閘極堆疊結構GST[A]和第二閘極堆疊結構GST[B]中的每一者的第二端部可與其中形成有第二傳輸電晶體PT2的第二接觸區域CTA2重疊，且可包括由第二局部線形成的第二階梯結構。在一個實施例中，第一局部線可用作多個導電圖案213中的源極選擇線SSL，且第二局部線可用作多個導電圖案213中的字線WL和汲極選擇線DSL。隨著變得更遠離半導體基板101，源極選擇線SSL可以在平行於半導體基板101的頂表面的平面上延伸得更長，從而形成第一階梯結構SW1。隨著變得更遠離半導體基板101，字線WL和汲極選擇線DSL可以在平行於半導體基板101的頂表面的平面上延伸得更長，從而形成第二階梯結構SW2。
多個單元插塞CPL可以與半導體基板101的單元陣列區域CAR重疊。每個單元插塞CPL可以包括記憶體層215、通道層217和芯絕緣層219。
通道層217可以穿透第一閘極堆疊結構GST[A]和第二閘極堆疊結構GST[B]中的每一者的多個層間絕緣層211和多個導電圖案213。記憶體層215可設置在通道層217與第一閘極堆疊結構GST[A]和第二閘極堆疊結構GST[B]中的每一者之間，且圍繞通道層217的側壁。
雖然圖中未示出，但記憶體層215可包括阻擋絕緣層、數據存儲層和隧道絕緣層。阻擋絕緣層可以設置在每個導電圖案213和通道層217之間，數據存儲層可以設置在阻擋絕緣層和通道層217之間，並且隧道絕緣層可以設置在數據存儲層和通道層217之間。數據存儲層可以由能夠存儲使用福勒-諾德海姆隧穿改變的數據的材料層形成。材料層可以包括其中可以捕獲電荷的氮化物層。隧道絕緣層可以包括電荷可以穿過通過的絕緣材料。
通道層217可以與源極層311S接觸。源極層311S可以構成參照圖2A描述的公共源極線CSL。源極層311S可以延伸以重疊於第一閘極堆疊結構GST[A]和第二閘極堆疊結構GST[B]。第一閘極堆疊結構GST[A]和第二閘極堆疊結構GST[B]可以設置在源極層311S和半導體基板101之間。源極層311S可以由摻雜半導體層形成。在一個實施例中，源極層311S可以是n型摻雜矽。
通道層217可以由包括矽的半導體層形成。通道層217可以包括第一部分P1，該第一部分P1在第三方向D3上朝向源極層311S比第一閘極堆疊結構GST[A]、第二閘極堆疊結構GST[B]和記憶體層215中的每一個突出得更遠。第一部分P1可以被源極層311S圍繞，並且與源極層311S直接接觸。通道層217可以包括從第一部分P1朝向半導體基板101延伸的第二部分P2。第二部分P2可以形成為管狀。管狀的第二部分P2可圍繞芯絕緣層219的側壁。芯絕緣層219可以在第三方向D3上比記憶體層215突出得更遠，並且被通道層217的第一部分P1圍繞。通道層217可以包括從第二部分P2朝向半導體基板101延伸的第三部分P3。通道層217的第三部分P3可以摻雜有導電類型的雜質。在一個實施例中，通道層217的第三部分P3可以摻雜有n型雜質。通道層217的第三部分P3可以包括由第一閘極堆疊結構GST[A]和第二閘極堆疊結構GST[B]中的每一個的一部分圍繞的重疊區域，以及比第一閘極堆疊結構GST[A]和第二閘極堆疊結構GST[B]中的每一個朝向半導體基板101突出得更遠的突出區域。根據設計規則，可以將第三部分P3的重疊區域設計成在第三方向D3上具有各種長度。通道層217的第三部分P3可以沿著芯絕緣層219的面向半導體基板101的表面延伸。
記憶體單元可形成於通道層217與字線WL的交叉部分處，源極選擇電晶體可形成於通道層217與源極選擇線SSL的交叉部分處，且汲極選擇電晶體可形成於通道層217與汲極選擇線DSL的交叉部分處。源極選擇電晶體、汲極選擇電晶體和記憶體單元通過通道層217串聯連接，以構成參照圖2描述的記憶體單元串CS。
半導體記憶體裝置還可以包括設置在半導體基板101和包括第一閘極堆疊結構GST[A]和第二閘極堆疊結構GST[B]的記憶體單元陣列之間的填充絕緣層221。填充絕緣層221可以填充由於第一閘極堆疊結構GST[A]和第二閘極堆疊結構GST[B]中的每一個的第一階梯結構SW1和第二階梯結構SW2而限定的溝槽。填充絕緣層221可以圍繞單元插塞CPL的面向半導體基板101的端部。
半導體記憶體裝置可以包括與第一階梯結構SW1重疊的第一閘極垂直接觸部223A和與第二階梯結構SW2重疊的第二閘極垂直接觸部223B。第一階梯結構SW1的第一局部線中的每個可以和與其對應的第一閘極垂直接觸部223A接觸，並且第二階梯結構SW2的第二局部線中的每個可以和與其對應的第二閘極垂直接觸部223B接觸。例如，構成第一局部線的源極選擇線SSL可以與第一閘極垂直接觸部223A接觸，而構成第二局部線的汲極選擇線DSL可以與第二閘極垂直接觸部223B接觸。第一閘極垂直接觸部223A和第二閘極垂直接觸部223B可以穿透填充絕緣層221和層間絕緣層211。
填充絕緣層221可以延伸以與列解碼器區域RDA重疊。填充絕緣層221的與列解碼器區域RDA重疊的部分可以被周邊垂直接觸部223C穿透。
第一閘極垂直接觸部223A、第二閘極垂直接觸部223B和周邊垂直接觸部223C可以由相同的導電材料形成。
填充絕緣層221可以被狹縫SI穿透。狹縫SI可以設置在第一閘極堆疊結構GST[A]和第二閘極堆疊結構GST[B]之間，並且在第一方向D1上延伸。狹縫SI可以填充有垂直絕緣層231和垂直導線233。垂直絕緣層231和垂直導線233可以延伸到源極層311S的內部。
垂直導線233可以構成塊字線BLKWL，其共同連接到多個第一傳輸電晶體PT1和多個第二傳輸電晶體PT2的閘極電極，如圖2A所示。垂直導線233可以在第一方向D1上延伸以與列解碼器區域RDA、第一重疊區域OLA1、第二重疊區域OLA2和第三重疊區域OLA3重疊。
源極層311S可以延伸為不僅與第一閘極堆疊結構GST[A]和第二閘極堆疊結構GST[B]重疊，而且與垂直導線233重疊。垂直導線233可通過垂直絕緣層231與多個導電圖案213和源極層311S絕緣。垂直絕緣層231可以沿著垂直導線233的側壁延伸，並且在垂直導線233和源極層311S之間延伸。換言之，垂直絕緣層231可沿垂直導線233的面向第一閘極堆疊結構GST[A]、第二閘極堆疊結構GST[B]和源極層311S的表面延伸。
垂直導線233和垂直絕緣層231可以比記憶體層215朝向源極層311S突出得更遠。垂直絕緣層231可形成為具有比記憶體層215的厚度更厚的厚度。因此，在移除記憶體層215的一部分以暴露通道層217的第一部分P1的製程期間，垂直導線233可由垂直絕緣層231保護。
多個絕緣層可以設置在半導體基板101和填充絕緣層221之間。例如，可以在半導體基板101和填充絕緣層221之間設置周邊電路側絕緣結構131、第一絕緣結構251、第二絕緣結構261、第三絕緣結構271和第四絕緣結構281。
周邊電路側絕緣結構131可以延伸以覆蓋半導體基板101、第一傳輸電晶體PT1、第二傳輸電晶體PT2、第一電晶體TR1和第二電晶體TR2。周邊電路側絕緣結構131可以包括兩個或更多個絕緣層。多個第一互連件110和多個第一導電接合圖案121可以掩埋在周邊電路側絕緣結構131中。
每個第一互連件110可以包括在第三方向D3上堆疊的兩個或更多個導電圖案。在一個實施例中，每個第一互連件110可以包括連接到接面101J或閘極電極107的第一導電圖案111、第一導電圖案111上的第二導電圖案113、第二導電圖案113上的第三導電圖案115以及第三導電圖案115上的第四導電圖案117。在下文中，基於第一互連件110包括第一導電圖案111、第二導電圖案113、第三導電圖案115和第四導電圖案117的堆疊結構的實施例來描述本揭示內容。然而，本揭示內容不限於此。
多個第一互連件110可以包括分別連接到第一傳輸電晶體PT1、第二傳輸電晶體PT2、第一電晶體TR1和第二電晶體TR2的導電圖案。例如，多個第四導電圖案117中的一些可以用作第一下部導線117L1、第二下部導線117L2、第三下部導線117L3和第四下部導線117L4。
第一下部導線117L1可以連接到第一傳輸電晶體PT1的閘極電極107。第一下部導線117L1可以設置在第一傳輸電晶體PT1和與其對應的閘極堆疊結構（例如GST[A]）之間。第一下部導線117L1可以連接到第一傳輸電晶體PT1。第一下部導線177L1可以與第一接觸區域CTA1重疊。第一下部導線117L1可以在垂直導線233和半導體基板101的第一重疊區域OLA1之間延伸。因此，第一下部導線117L1可與垂直導線233重疊。多個導電圖案213中的第一局部線可以經由第四導電圖案117中的連接到第一傳輸電晶體PT1的接面101J的至少一個導電圖案連接到第一傳輸電晶體PT1。第一局部線可以是多個導電圖案213中的第一導電圖案。在一個實施例中，第一局部線可以是源極選擇線SSL。
第二下部導線117L2可以連接到第二傳輸電晶體PT2的閘極電極107。第二下部導線117L2可以設置在第二傳輸電晶體PT2和與其對應的閘極堆疊結構（例如GST[A]）之間。第二下部導線117L2可以與第二接觸區域CTA2重疊。第二下部導線117L2可以在垂直導線233和半導體基板101的第二重疊區域OLA2之間延伸。因此，第二下部導線117L2可與垂直導線233重疊。多個導電圖案213中的第二局部線可以經由第四導電圖案117中的連接到第二傳輸電晶體PT2的接面101J的至少一個導電圖案連接到第二傳輸電晶體PT2。第二局部線可以是多個導電圖案213中的第二導電圖案。在一個實施例中，第二局部線可以是字線WL。
第三下部導線117L3可以連接到列解碼器的第二電晶體TR2。第三下部導線117L3可設置在第一傳輸電晶體PT1與第一閘極堆疊結構GST[A]之間的高度處。在一個實施例中，第三下部導線117L3可以基本上設置在與第一下部導線117L1和第二下部導線117L2相同的高度處。第三下部導線117L3可以設置在半導體基板101的列解碼器區域RDA和垂直導線233之間。因此，第三下部導線117L3可與垂直導線233重疊。第二電晶體TR2可以經由第三下部導線117L3連接到垂直導線233。第三下部導線117L3可連接到第二電晶體TR2的對應於塊選擇信號輸出端子的接面101J。
第四導線117L4可以連接到頁緩衝器的第一電晶體TR1。第四下部導線117L4可設置在第一傳輸電晶體PT1與第一閘極堆疊結構GST[A]之間的高度處。在一個實施例中，第四下部導線117L4可以基本上設置在與第一下部導線117L1和第二下部導線117L2相同的高度處。第一電晶體TR1可以經由第四下部導線117L4連接到通道層217。
多個第一導電接合圖案121可設置在多個第一互連件件110與記憶體單元陣列之間的高度處。多個第一導電接合圖案121可以經由多個第一互連件110連接到構成周邊電路結構的第一傳輸電晶體PT1、第二傳輸電晶體PT2、第一電晶體TR1和第二電晶體TR2。
第一絕緣結構251、第二絕緣結構261、第三絕緣結構271和第四絕緣結構281可設置在多個第一導電接合圖案121和記憶體單元陣列之間的高度處。
第一絕緣結構251可以與填充絕緣層221接觸以平行於半導體基板101延伸。第一絕緣結構251可以包括至少一個絕緣層。第一絕緣結構251可以被多個第五導電圖案255A至255G穿透。多個第五導電圖案255A至255G可以包括與第一閘極垂直接觸部223A接觸的第五導電圖案255A，與第二閘極垂直接觸部223B接觸的第五導電圖案255B，與單元插塞CPL的通道層217接觸的第五導電圖案255C，與垂直導線233的與第一重疊區域OLA1重疊的部分接觸的第五導電圖案255D，與垂直導線233的與第二重疊區域OLA2重疊的部分接觸的第五導電圖案255E，與垂直導線233的與列解碼器區域RDA重疊的部分接觸的第五導電圖案255F以及與周邊垂直接觸部223C接觸的第五導電圖案255G。第五導電圖案255C可以穿透第一絕緣結構251和通道層217之間的填充絕緣層221。
第二絕緣結構261可以與第一絕緣結構251接觸以平行於半導體基板101延伸。多個第六導電圖案263A至263G和多個第七導電圖案265A至265G可以掩埋在第二絕緣結構261中。第二絕緣結構261可以包括至少一個絕緣層。在一個實施例中，第二絕緣結構261可以包括被多個第六導電圖案263A至263G穿透的第一絕緣層和被多個第七導電圖案265A至265G穿透的第二絕緣層。
多個第六導電圖案263A至263G可以包括經由第五導電圖案255A連接到第一閘極垂直接觸部223A的第六導電圖案263A，經由第五導電圖案255B連接到第二閘極垂直接觸部223B的第六導電圖案263B，經由第五導電圖案255C連接到通道層217的第六導電圖案263C，經由第五導電圖案255D連接到垂直導線233的第六導電圖案263D，經由第五導電圖案255E連接到垂直導線233的第六導電圖案263E，經由第五導電圖案255F連接到垂直導線233的第六導電圖案263F，以及經由第五導電圖案255G連接到周邊垂直接觸部223C的第六導電圖案263G。
多個第七導電圖案265A至265G可以包括經由第六導電圖案263A連接到第五導電圖案255A的第七導電圖案265A，經由第六導電圖案263B連接到第五導電圖案255B的第七導電圖案265B，經由第六導電圖案263C連接到第五導電圖案255C的第七導電圖案265C，經由第六導電圖案263D連接到第五導電圖案255D的第七導電圖案265D，經由第六導電圖案263E連接到第五導電圖案255E的第七導電圖案265E，經由第六導電圖案263F連接到第五導電圖案255F的第七導電圖案265F，以及經由第六導電圖案263G連接到第五導電圖案255G的第七導電圖案265G。
連接到第一閘極垂直接觸部223A的第五導電圖案255A、第六導電圖案263A和第七導電圖案265A可以構成第一導電接觸結構CT1。連接到第二閘極垂直接觸部223B的第五導電圖案255B、第六導電圖案263B和第七導電圖案265B可以構成第二導電接觸結構CT2。連接到通道層217的第五導電圖案255C，第六導電圖案263C和第七導電圖案265C可構成位元線接觸部BCC。連接到垂直導線233並與第一重疊區域OLA1重疊的第五導電圖案255D、第六導電圖案263D和第七導電圖案265D可以構成第三導電接觸結構CT3。連接到垂直導線233並與第二重疊區域OLA2重疊的第五導電圖案255E、第六導電圖案263E和第七導電圖案265E可以構成第四導電接觸結構CT4。連接到垂直導線233並與列解碼器區域RDA重疊的第五導電圖案255F、第六導電圖案263F和第七導電圖案265F可以構成第五導電接觸結構CT5。連接到周邊垂直接觸部223C的第五導電圖案255G、第六導電圖案263G和第七導電圖案265G可以構成第六導電接觸結構CT6。在下文中，基於如上所述進行配置的第一至第六導電接觸結構CT1至CT6和位元線接觸部BCC來描述本揭示內容的實施例，但是本揭示內容不限於此。上述的第一至第六導電接觸結構CT1至CT6和位元線接觸部BCC可以設置在垂直導線233所設置在的高度和第一至第四下部導線117L1至117L4所設置在的高度之間。
第三絕緣結構271可以與第二絕緣結構261接觸以平行於半導體基板101延伸。第三絕緣結構271可以被多個第八導電圖案275A至275G穿透。多個第八導電圖案275A至275G可以包括經由第一導電接觸結構CT1連接到第一閘極垂直接觸部223A的第八導電圖案275A，經由第二導電接觸結構CT2連接到第二閘極垂直接觸部223B的第八導電圖案275B，經由位元線接觸部BCC連接到通道層217的第八導電圖案275C，經由第三導電接觸結構CT3連接到垂直導線233的第八導電圖案275D，經由第四導電接觸結構CT4連接到垂直導線233的第八導電圖案275E，經由第五導電接觸結構CT5連接到垂直導線233的第八導電圖案275F，以及經由第六導電接觸結構CT6連接到周邊垂直接觸部223C的第八導電圖案275G。第八導電圖案275C可以構成位元線BL。位元線BL可以在與垂直導線223相交的方向上延伸。在一個實施例中，位元線BL可以在第二方向D2上延伸。位元線BL可以通過第一絕緣結構251和第二絕緣結構261與垂直導線233絕緣。
第四絕緣結構281可以設置在第三絕緣結構271和周邊電路側絕緣結構131之間。第四絕緣結構281可以包括兩個或更多個絕緣層。多個第二互連件280和多個第二導電接合圖案291可以掩埋在第四絕緣結構281中。
每個第二互連件280可以包括在第三方向D3上堆疊的兩個或更多個導電圖案。在一個實施例中，每個第二互連件280可以包括連接到多個第八導電圖案275A至275G中的每一個的第九導電圖案283，在第九導電圖案283和第一導電接合圖案121之間的第十導電圖案285，以及在第十導電圖案285和第一導電接合圖案121之間的第十一導電圖案287。在下文中，基於其中第二互連件280包括第九導電圖案283、第十導電圖案285和第十一導電圖案287的堆疊結構的實施例來描述本揭示內容。然而，本揭示內容不限於此。
多個第二互連件280可經由第一至第六導電接觸結構CT1至CT6和位元線接觸部BCC連接到第一閘極垂直接觸部233A、第二閘極垂直接觸部233B、垂直導線233、周邊垂直接觸部223C和通道層217。
多個第二導電接合圖案291可以設置在多個第一導電接合圖案121和多個第二互連件280之間。多個第二導電接合圖案291可以接合到多個第一導電接合圖案121。多個第二導電接合圖案291可以經由多個第二互連件280連接到第一閘極垂直接觸部233A、第二閘極垂直接觸部233B、垂直導線233、周邊垂直接觸部223C和通道層217。
根據上述結構，第一傳輸電晶體PT1的閘極電極107和第二傳輸電晶體PT2的閘極電極107可以經由第一下部導線117L1、第二下部導線117L2、第三導電接觸結構CT3和第四導電接觸結構CT4而共同連接到垂直導線233。此外，垂直導線233可以經由第五導電接觸部CT5連接到傳輸塊選擇信號的第三下部導線117L3。
半導體記憶體裝置可以包括上絕緣層313、上接觸部315CT、源極接觸部315S、多個上部導線321UL1、321UL2和321UL3以及上源極線321S。上絕緣層313可以延伸以覆蓋源極層311S、垂直絕緣層231和填充絕緣層221。上接觸部315CT可以穿透上絕緣層313以與周邊垂直接觸部223C接觸。源極接觸部315S可穿透上絕緣層313以與源極層311S接觸。多個上部導線321UL1、21UL2和321UL3可以傳輸用於半導體記憶體裝置的操作的信號。例如，多個上部導線321UL1、321UL2和321UL3中的傳輸塊選擇信號的上部導線（例如321UL3）可經由上接觸部315CT、周邊垂直接觸部233C和第六導電接觸結構CT6連接到列解碼器的第二電晶體TR2。上部導線321UL3可連接到第二電晶體TR2的對應於塊選擇信號輸入端子的接面。上源極線321S可以經由源極接觸部315S連接到源極層311S。用於半導體記憶體裝置的操作的源極電壓可以通過源極線321S提供給源極層311S。
圖6A、圖6B、圖6C、圖6D、圖7A、圖7B、圖7C、圖7D、圖8A、圖8B、圖9A、圖9B、圖9C、圖9D、圖10A、圖10B、圖10C、圖10D、圖11A、圖11B、圖11C、圖11D、圖12A、圖12B、圖12C和12D是示出圖5A、圖5B、圖5C和圖5D所示的半導體記憶體裝置的製造方法的實施例的製程截面圖。在下文中，將省略對與圖5A、圖5B、圖5C和圖5D中所示的組件相同的組件的重複描述。
圖6A到圖6D是示出形成第一電路結構的製程的截面圖。
參照圖6A到圖6D，形成第一電路結構410的製程可以包括形成包括第一傳輸電晶體PT1、第二傳輸電晶體PT2、第一電晶體TR1和第二電晶體TR2的周邊電路結構的製程。第一傳輸電晶體PT1、第二傳輸電晶體PT2、第一電晶體TR1和第二電晶體TR2可以通過形成在半導體基板101中的隔離層103而彼此絕緣。
第一傳輸電晶體PT1、第二傳輸電晶體PT2、第一電晶體TR1和第二電晶體TR2可以形成在半導體基板101的第一接觸區域CTA1、單元陣列區域CAR、第二接觸區域CTA2、第三接觸區域CTA3和列解碼器區域RDA中限定的作用區中。第一傳輸電晶體PT1、第二傳輸電晶體PT2、第一電晶體TR1和第二電晶體TR2中的每一個的閘極電極107可以形成在設置在與其對應的作用區上的閘極絕緣層105上。第一傳輸電晶體PT1、第二傳輸電晶體PT2、第一電晶體TR1和第二電晶體TR2中的每一個的接面101J可以形成在閘極電極107兩側的作用區中。
半導體基板101的第三接觸區域CTA3可以包括第一重疊區域OLA1、第二重疊區域OLA2和第三重疊區域OLA3，如參照圖5A到圖5D所描述的。
形成第一電路結構410的製程可以包括形成掩埋在周邊電路側絕緣結構131中的多個第一互連件110和多個第一導電接合圖案121的製程。多個第一互連件110可包括多個第一導電圖案111、多個第二導電圖案113、多個第三導電圖案115和多個第四導電圖案117，如參照圖5A至圖5D所述。多個第四導電圖案117可以包括第一下部導線117L、第二下部導線117L2、第三下部導線117L3和第四下部導線117L4，如參照圖5A至5D所述。
圖7A到圖7D是示出形成記憶體單元陣列的步驟的截面圖。
參照圖7A到圖7D，可在犧牲基板201上形成記憶體單元陣列。形成記憶體單元陣列的製程可包括在犧牲基板201上交替堆疊多個第一材料層和多個第二材料層的製程，通過使用遮罩圖案作為蝕刻屏障的蝕刻製程形成穿透多個第一材料層和多個第二材料層且延伸到犧牲基板201內部的孔H的製程，在孔H中形成單元插塞CPL的製程，蝕刻多個第一材料層和多個第二材料層以限定第一階梯結構SW1和第二階梯結構SW2的製程，移除遮罩圖案的製程，在犧牲基板201上形成填充絕緣層221的製程，以及形成穿透填充絕緣層221、多個第一材料層和多個第二材料層並延伸到犧牲基板201內部的狹縫SI的製程。第一材料層和第二材料層可以由各種材料形成。在一個實施例中，第一材料層可以由與多個層間絕緣層211相同的絕緣材料形成，並且第二材料層可以由相對於該絕緣材料具有蝕刻選擇性的犧牲材料形成。在下文中，基於其中第一材料層由絕緣材料形成且第二材料層由犧牲材料形成的實施例來描述本揭示內容。然而，本揭示內容不限於此。
形成記憶體單元陣列的製程可進一步包括選擇性地移除由犧牲材料形成的第二材料層的製程和用多個導電圖案213分別填充其中移除了第二材料層的區域的製程。
通過上述製程，可形成記憶體單元陣列的第一閘極堆疊結構GST[A]和第二閘極堆疊結構GST[B]。第一閘極堆疊結構GST[A]和第二閘極堆疊結構GST[B]中的每一者可圍繞單元插塞CPL，且包括交替堆疊在犧牲基板201上的多個層間絕緣層211和多個導電圖案213。多個導電圖案213可以構成第一階梯結構SW1和第二階梯結構SW2。在一個實施例中，多個導電圖案213中的構成第一局部線的源極選擇線SSL可以構成第一階梯結構SW1，並且多個導電圖案213中的構成第二局部線的字線WL和汲極選擇線DSL可以構成第二階梯結構SW2。
形成單元插塞CPL的製程可以包括形成記憶體層215的製程，在記憶體層215上形成襯墊半導體層（liner semiconductor layer）的製程，用芯絕緣層219填充孔H的由襯墊半導體層開口的中央區域的一部分的製程，以及用摻雜半導體層填充孔H的中央區域的其它部分的製程。摻雜半導體層和襯墊半導體層可以構成通道層217。因為記憶體層215沿著孔H的側壁和底表面延伸，所以記憶體層215可以設置在犧牲基板201和通道層217之間。通道層217可以包括延伸到犧牲基板201的高度的第一部分P1，從第一部分P1延伸的第二部分P2，以及從第二部分P2延伸到芯絕緣層219上方的第三部分P3。第三部分P3可以包括導電類型雜質。在一個實施例中，第三部分P3可以包括n型雜質。
圖8A和圖8B是示出形成垂直絕緣層231和垂直導線233的製程的截面圖。
參照圖8A和圖8B，垂直絕緣層231可沿狹縫SI的表面形成。形成在狹縫SI的表面上的垂直絕緣層231的厚度可以被控制為大於形成在孔H的表面上的記憶體層215的厚度。
圖9A至圖9D是示出在形成垂直導線233之後繼續進行的示例後續製程的截面圖。
參照圖9A至圖9D，可以形成穿透填充絕緣層221的第一閘極垂直接觸部223A，第二閘極垂直接觸部223B和周邊垂直接觸部223C。
第一閘極垂直接觸部223A和第二閘極垂直接觸部223B中的每一個可以穿透層間絕緣層211以與導電圖案213接觸。例如，第一閘極垂直接觸部223A可以與構成第一階梯結構SW1的源極選擇線SSL接觸，而第二閘極垂直接觸部223B可以與構成第二階梯結構SW2的汲極選擇線DSL接觸。
周邊垂直接觸部223C可以與犧牲基板201接觸，而不與第一閘極堆疊結構GST[A]、第二閘極堆疊結構GST[B]、垂直絕緣層231和垂直導線223重疊。
隨後，可以在填充絕緣層221上形成第一絕緣結構251。第一絕緣結構251可以延伸以覆蓋第一閘極垂直接觸部223A、第二閘極垂直接觸部223B、周邊垂直接觸部223C、垂直絕緣層231和垂直導線233。
隨後，可以形成穿透第一絕緣結構251和填充絕緣層221中的至少一個的多個第五導電圖案255A至255G。繼續地，可以依序地執行形成多個第六導電圖案263A至263G的製程和形成多個第七導電圖案265A至265G的製程。第二絕緣結構261可以包括被多個第六導電圖案263A至263G穿透的絕緣層和被多個第七導電圖案265A至265G穿透的絕緣層。多個第五導電圖案255A至255G、多個第六導電圖案263A至263G和多個第七導電圖案265A至265G可以構成第一導電接觸結構CT1、第二導電接觸結構CT2、位元線接觸部結構BCC、第三導電接觸結構CT3、第四導電接觸結構CT4、第五導電接觸結構CT5和第六導電接觸結構CT6。
隨後，可以依序地執行在第二絕緣結構261上形成第三絕緣結構271的製程，形成穿透第三絕緣結構271的多個第八導電圖案275A至275G的製程，形成連接到多個第八導電圖案275A至275G的多個第二互連件280的製程，以及形成連接到多個第二互連件280的多個第二導電接合圖案291的製程。
形成多個第二互連件280的製程可以包括在第三絕緣結構271上形成第一絕緣層的製程，形成穿透第一絕緣層的多個第九導電圖案283的製程，在第一絕緣層上形成第二絕緣層的製程，形成穿透第二絕緣層的多個第十導電圖案285的製程，在第二絕緣層上形成第三絕緣層的製程，以及形成穿透第三絕緣層的多個第十一導電圖案287的製程。可在第三絕緣層上形成第四絕緣層之後執行形成多個第二導電接合圖案291的製程。多個第二導電接合圖案291可被形成為穿透第四絕緣層。上述第一至第四絕緣層可以構成第四絕緣結構281。
第二電路結構420可通過參照圖7A至圖7D，圖8A和圖8B以及圖9A至圖9D描述的製程而被限定在犧牲基板201上。
圖10A至圖10D示出了將第一電路結構410和第二電路結構420彼此連接的製程。
參照圖10A至圖10D，獨立提供的第一電路結構410和第二電路結構420可通過接合製程彼此連接。第一電路結構410的多個第一導電接合圖案121可接合到多個第二導電接合圖案291。因此，第二電路結構420的多個導電圖案213、位元線BL、垂直導線233和周邊垂直接觸部233C可經由多個第一互連件110、多個第一導電接合圖案121、多個第二導電接合圖案291和多個第二互連件280連接到周邊電路結構的第一傳輸電晶體PT1、第二傳輸電晶體PT2、第一電晶體TR1和第二電晶體TR2。
圖11A至圖11D示出了暴露通道層217的第一部分P1和周邊垂直接觸部223C的製程。
參照圖11A到圖11D，可通過移除圖10A到圖10D中所示的犧牲基板201來暴露周邊垂直接觸部223C和記憶體層215的一部分。可以暴露垂直絕緣層231的一部分和填充絕緣層221的一部分。因此，可通過蝕刻製程移除記憶體層215的該部分，使得可暴露通道層217的第一部分P1。當移除記憶體層215時，可蝕刻垂直絕緣層231的一部分。因為垂直絕緣層231被形成為比記憶體層215更厚，所以垂直絕緣層231可以保留以阻擋垂直導線233。
圖12A至圖12D示出了形成源極層311S的製程。
參照圖12A至圖12D，形成源極層311S的製程可以包括形成摻雜半導體層以覆蓋通道層217的第一部分P1、垂直絕緣層231和填充絕緣層221的步驟，以及通過蝕刻摻雜半導體層來限定源極層311S的製程。可以蝕刻摻雜半導體層，使得周邊垂直接觸部233C暴露。
隨後，可執行形成圖5A至圖5D所示的上絕緣層313、上接觸部315CT、源極接觸部315S、多個上部導線321UL1、321UL2和321UL3以及上源極線321S的後續製程。
圖13是示出根據本揭示內容實施例的記憶體系統的配置的方塊圖。
參照圖13，記憶體系統1100包括記憶體裝置1120和記憶體控制器1110。
記憶體裝置1120可以是配置有多個快閃記憶體晶片的多晶片封裝。記憶體裝置1120可包括記憶體單元陣列和設置在記憶體單元陣列上的垂直導線。在一個實施例中，垂直導線可設置在記憶體單元陣列的彼此間隔開的第一閘極堆疊結構與第二閘極堆疊結構之間。此外，記憶體裝置1120可包括電路組，所述電路組共同連接到垂直導線且設置在彼此間隔開的區域中。
記憶體控制器1110控制記憶體裝置1120，並且可以包括靜態隨機存取記憶體（SRAM）1111、中央處理單元（CPU）1112、主機介面1113、錯誤校正塊1114和記憶體介面1115。SRAM 1111用作CPU 1112的操作記憶體，CPU 1112執行用於記憶體控制器1110的數據交換的總體控制操作，且主機介面1113包括用於與記憶體系統1100連接的主機的數據交換協議。錯誤校正塊1114檢測包括在從記憶體裝置1120讀取的數據中的錯誤，並糾正檢測到的錯誤。記憶體介面1115與記憶體裝置1120對接。記憶體控制器1110還可包括用於存儲用於與主機對接的代碼數據的只讀記憶體（ROM）等。
如上所述進行配置的記憶體系統1100可以是記憶卡或固態驅動器（Solid State Drive，SSD），其中記憶體裝置1120與控制器1110組合。例如，當記憶體系統1100是SSD時，記憶體控制器1100可通過各種介面協議中的一者與外部（例如，主機）通信，所述介面協議例如為通用串列匯流排（USB）協議、多媒體卡（MMC）協議、周邊組件互連（PCI）協議、PCI-Express（PCI-E）協議、高級技術附件（ATA）協議、串列ATA（SATA）協議、平行ATA（PATA）協議、小型計算機系統介面（SCSI）協議、增強型小型磁盤介面（ESDI）協議及整合式驅動器電子設備（IDE）協議。
圖14是示出根據本揭示內容的實施例的計算系統的配置的方塊圖。
參照圖14，計算系統1200可包括電連接到系統匯流排1260的CPU 1220、隨機存取記憶體（RAM）1230、使用者介面1240、調變解調器1250和記憶體系統1210。當計算系統1200是移動設備時，可以進一步包括用於向計算系統1200提供操作電壓的電池，並且可以進一步包括應用晶片組、圖像處理器、移動D-RAM等。
記憶體系統1210可配置有記憶體裝置1212和記憶體控制器1211。
記憶體裝置1212可包括記憶體單元陣列和設置在記憶體單元陣列上的垂直導線。在一個實施例中，垂直導線可設置在記憶體單元陣列的彼此間隔開的第一閘極堆疊結構與第二閘極堆疊結構之間。此外，記憶體裝置1120可包括電路組，所述電路組共同連接到垂直導線且設置在彼此間隔開的區域中。
記憶體控制器1211可以與上面參照圖13描述的記憶體控制器1110相同地進行配置。
根據本揭示內容，構成周邊電路結構且彼此間隔開的電路組可通過設置在記憶體單元陣列的閘極堆疊結構之間的空間中的垂直導線而彼此連接。因此，可減小由周邊電路結構和連接到周邊電路結構的線路佔據的半導體基板的面積，且因此可減小半導體記憶體裝置的大小。
10:記憶體單元陣列 10A:存儲塊 / 第一存儲塊 10B:存儲塊 / 第二存儲塊 10C:存儲塊 10D:存儲塊 10A1:第一組的記憶體單元串 10A2:第二組的記憶體單元串 10B1:第一組的記憶體單元串 10B2:第二組的記憶體單元串 20[1]:周邊電路結構 / 電路組 / 第一開關電路組 20[2]:周邊電路結構 / 電路組 /第二開關電路組 20A1、20B1、20C1、20D1:第一子開關電路組 20A2、20B2、20C2、20D2:第二子開關電路組 30:周邊電路結構 / 電路組 / 列解碼器 40:周邊電路結構 / 電路組 / 電壓產生電路 50:周邊電路結構 / 電路組 / 控制電路 60:周邊電路結構 / 電路組 / 頁緩衝器 70:周邊電路結構 / 電路組 / 行解碼器 101:半導體基板 101J:接面 103:隔離層 105:閘極絕緣層 107:閘極電極 110:第一互連件 111:第一導電圖案 113:第二導電圖案 115:第三導電圖案 117:第四導電圖案 117L1:第一下部導線 117L2:第二下部導線 117L3:第三下部導線 117L4:第四下部導線 121:第一導電接合圖案 131:周邊電路側絕緣結構 201:犧牲基板 211:層間絕緣層 213:導電圖案 215:記憶體層 217:通道層 219:芯絕緣層 221:填充絕緣層 223A:第一閘極垂直接觸部 223B:第二閘極垂直接觸部 223C:周邊垂直接觸部 231:垂直絕緣層 233:垂直導線 233A:第一閘極垂直接觸部 233B:第二閘極垂直接觸部 233C:周邊垂直接觸部 251:第一絕緣結構 255A:第五導電圖案 255B:第五導電圖案 255C:第五導電圖案 255D:第五導電圖案 255E:第五導電圖案 255F:第五導電圖案 255G:第五導電圖案 261:第二絕緣結構 263A:第六導電圖案 263B:第六導電圖案 263C:第六導電圖案 263D:第六導電圖案 263E:第六導電圖案 263F:第六導電圖案 263G:第六導電圖案 263A:第七導電圖案 263B:第七導電圖案 265C:第七導電圖案 265D:第七導電圖案 265E:第七導電圖案 265F:第七導電圖案 265G:第七導電圖案 271:第三絕緣結構 275A:第八導電圖案 275B:第八導電圖案 275C:第八導電圖案 275D:第八導電圖案 275E:第八導電圖案 275F:第八導電圖案 275G:第八導電圖案 280:第二互連件 281:第四絕緣結構 283:第九導電圖案 285:第十導電圖案 287:第十一導電圖案 291:第二導電接合圖案 311S:源極層 313:上絕緣層 315CT:上接觸部 315S:源極接觸部 321S:上源極線 321UL1:上部導線 321UL2:上部導線 321UL3:上部導線 410:第一電路結構 420:第二電路結構 1100:記憶體系統 1110:記憶體控制器 1111:靜態隨機存取記憶體（SRAM） 1112:中央處理單元 1113:主機介面 1114:錯誤校正塊 1115:記憶體介面 1120:記憶體裝置 1200:計算系統 1210:記憶體系統 1211:記憶體控制器 1212:記憶體裝置 1220:CPU 1230:隨機存取記憶體（RAM） 1240:使用者介面 1250:調變解調器 1260:系統匯流排 ADD:位址 BCC:位元線接觸部 BL:位元線 BLKWL:塊字線 BLKWL[A]:第一塊字線 BLKWL[B]:第二塊字線 BSEL[A]:塊選擇信號 / 第一塊選擇信號 BSEL[B]:塊選擇信號 / 第二塊選擇信號 BSEL[C]:塊選擇信號 BSEL[D]:塊選擇信號 CADD:行位址 CAR:單元陣列區域 CMD:命令 CPL:單元插塞 CS:記憶體單元串 CSL:公共源極線 CT1:第一導電接觸結構 CT2:第二導電接觸結構 CT3:第三導電接觸結構 CT4:第四導電接觸結構 CT5:第五導電接觸結構 CT6:第六導電接觸結構 CTA1:第一接觸區域 CTA2:第二接觸區域 CTA3:第三接觸區域 D1:第一方向 D2:第二方向 D3:第三方向 DATA:數據 DSL:汲極選擇線 DST:汲極選擇電晶體 GDSL:全域線 / 全域汲極選擇線 GG1:第一全域線 GG2:第二全域線 GSSL:全域線 / 全域源極選擇線 GST[A]:第一閘極堆疊結構 GST[B]:第二閘極堆疊結構 GWL:全域線 / 全域字線 H:孔 LGA1、LGB1、LGC1、LGD1:第一局部線 LGA2、LGB2、LGC2、LGD2:第二局部線 MC:記憶體單元 OLA1:第一重疊區域 OLA2:第二重疊區域 OLA3:第三重疊區域 OP_S:操作信號 P1:第一部分 P2:第二部分 P3:第三部分 PB_S:頁緩衝器控制信號 PL1:平面 / 第一平面 PL2:平面 / 第二平面 PL3:平面 / 第三平面 PL4:平面 / 第四平面 PT1:第一傳輸電晶體 PT2:第二傳輸電晶體 RADD:列位址 RDA:列解碼器區域 SI:狹縫 SSL:源極選擇線 SST:源極選擇電晶體 SW1:第一階梯結構 SW2:第二階梯結構 TR1:第一電晶體 TR2:第二電晶體 WL:字線
現在將在下文中參照附圖更全面地描述示例實施例；然而，它們可以以不同的形式實施，並且不應該被解釋為限於在此闡述的實施例。相反，提供這些實施例是為了使本領域技術人員能夠實現本揭示內容。
在附圖中，為了圖示清楚，尺寸可能被放大。應當理解，當元件被稱為在兩個元件“之間”時，它可以是兩個元件之間的唯一元件，或者也可以存在附加的中間元件。相同的附圖標記始終表示相同的元件。
[圖1]是示出根據本揭示內容實施例的半導體記憶體裝置的方塊圖。
[圖2A]和[圖2B]示出根據本揭示內容實施例的開關電路組和記憶體單元陣列的電路圖。
[圖3]是示出根據本揭示內容的實施例的多平面結構的方塊圖。
[圖4]是示意性示出根據本揭示內容的實施例的半導體記憶體裝置的立體圖。
[圖5A]到[圖5D]是示出圖4中所示的半導體記憶體裝置的示例配置的截面圖。
[圖6A]到[圖6D]、[圖7A]到[圖7D]、[圖8A]到[圖8B]、[圖9A]到[圖9D]、[圖10A]到[圖10D]、[圖11A]到[圖11D]和[圖12A]到[圖12D]是示出圖5A到圖5D中所示的半導體記憶體裝置的製造方法的實施例的製程截面圖。
[圖13]是示出根據本揭示內容實施例的記憶體系統的配置的方塊圖。
[圖14]是示出根據本揭示內容的實施例的計算系統的配置的方塊圖。
101:半導體基板
233:垂直導線
BLKWL:塊字線
CAR:單元陣列區域
CTA1:第一接觸區域
CTA2:第二接觸區域
CTA3:第三接觸區域
D1:第一方向
D2:第二方向
D3:第三方向
GST[A]:第一閘極堆疊結構
GST[B]:第二閘極堆疊結構
RDA:列解碼器區域
SI:狹縫

Claims (20)

  1. 一種半導體記憶體裝置，該半導體記憶體裝置包括： 第一閘極堆疊結構和第二閘極堆疊結構，所述第一閘極堆疊結構和所述第二閘極堆疊結構包括第一導電圖案和第二導電圖案，所述第一導電圖案與所述第二導電圖案間隔開，所述第一閘極堆疊結構與所述第二閘極堆疊結構相鄰； 垂直導線，所述垂直導線與所述第一閘極堆疊結構和所述第二閘極堆疊結構相鄰設置；以及 半導體基板，所述半導體基板延伸以與所述第一閘極堆疊結構、所述第二閘極堆疊結構和所述垂直導線重疊， 其中，所述半導體基板包括多個傳輸電晶體，所述多個傳輸電晶體連接到所述第一閘極堆疊結構和所述第二閘極堆疊結構中的至少一個的所述第一導電圖案和所述第二導電圖案，並且 其中，所述垂直導線連接到所述多個傳輸電晶體的多個閘極電極。
  2. 根據請求項1所述的半導體記憶體裝置，其中，在平行於所述半導體基板的平面上，所述垂直導線在第一方向上延伸，並且所述第一閘極堆疊結構和所述第二閘極堆疊結構在與所述垂直導線相交的第二方向上彼此相鄰， 其中，所述第一閘極堆疊結構包括第一端部和在所述第一方向上與所述第一端部間隔開的第二端部，並且 其中，所述多個傳輸電晶體包括與所述第一閘極堆疊結構的所述第一端部重疊的第一傳輸電晶體和與所述第一閘極堆疊結構的所述第二端部重疊的第二傳輸電晶體。
  3. 根據請求項2所述的半導體記憶體裝置，其中，所述半導體基板包括： 第一接觸區域，所述第一傳輸電晶體設置在所述第一接觸區域中； 第二接觸區域，所述第二傳輸電晶體設置在所述第二接觸區域中； 單元陣列區域，所述單元陣列區域位於所述第一接觸區域和所述第二接觸區域之間； 第三接觸區域，所述第三接觸區域與所述垂直導線重疊；以及 列解碼器區域，所述列解碼器區域面對所述第二接觸區域，並且所述第一接觸區域和所述單元陣列區域插置在所述列解碼器區域和所述第二接觸區域之間，所述列解碼器區域延伸為與所述第三接觸區域相鄰。
  4. 根據請求項3所述的半導體記憶體裝置，該半導體記憶體裝置還包括： 第一下部導線，所述第一下部導線設置在所述第一傳輸電晶體和所述第一閘極堆疊結構之間，所述第一下部導線將所述第一導電圖案與所述第一傳輸電晶體彼此連接； 第二下部導線，所述第二下部導線設置在所述第二傳輸電晶體與所述第一閘極堆疊結構之間，所述第二下部導線將所述第二導電圖案與所述第二傳輸電晶體彼此連接； 列解碼器，所述列解碼器設置在所述半導體基板的所述列解碼器區域中；以及 第三下部導線，所述第三下部導線設置在所述第一傳輸電晶體與所述第一閘極堆疊結構之間的高度處，所述第三下部導線連接到所述列解碼器。
  5. 根據請求項4所述的半導體記憶體裝置，其中，所述第一下部導線、所述第二下部導線和所述第三下部導線中的每一者延伸以與所述垂直導線重疊。
  6. 根據請求項5所述的半導體記憶體裝置，該半導體記憶體裝置還包括多個導電接觸結構，所述多個導電接觸結構設置在所述垂直導線所設置在的高度與所述第一下部導線至所述第三下部導線所設置在的高度之間， 其中，所述垂直導線經由所述多個導電接觸結構連接到所述第一下部導線、所述第二下部導線和所述第三下部導線。
  7. 根據請求項3所述的半導體記憶體裝置，該半導體記憶體裝置還包括： 通道層，所述通道層與所述半導體基板的所述單元陣列區域重疊，所述通道層穿透所述第一閘極堆疊結構； 記憶體層，所述記憶體層位於所述通道層和所述第一閘極堆疊結構之間； 位元線，所述位元線設置在所述通道層和所述半導體基板之間，所述位元線連接到所述通道層；以及 源極層，所述源極層延伸以與所述第一閘極堆疊結構和所述第二閘極堆疊結構重疊，所述源極層與所述通道層接觸。
  8. 根據請求項7所述的半導體記憶體裝置，該半導體記憶體裝置還包括沿著所述垂直導線的面對所述第一閘極堆疊結構、所述第二閘極堆疊結構和所述源極層的表面延伸的垂直絕緣層， 其中，所述垂直絕緣層比所述記憶體層更厚。
  9. 一種半導體記憶體裝置，該半導體記憶體裝置包括： 半導體基板，所述半導體基板包括周邊電路結構； 垂直導線，所述垂直導線設置在所述半導體基板上方，所述垂直導線在平行於所述半導體基板的平面上沿第一方向延伸，所述垂直導線連接到所述周邊電路結構； 垂直絕緣層，所述垂直絕緣層在所述垂直導線的側壁上延伸；以及 第一閘極堆疊結構和第二閘極堆疊結構，所述第一閘極堆疊結構和所述第二閘極堆疊結構在與所述垂直導線相交的第二方向上彼此相鄰， 其中，所述垂直導線和所述垂直絕緣層設置在所述第一閘極堆疊結構和所述第二閘極堆疊結構之間，並且 其中，所述第一閘極堆疊結構和所述第二閘極堆疊結構中的每一個包括交替堆疊在所述半導體基板上的多個層間絕緣層和多個導電圖案。
  10. 根據請求項9所述的半導體記憶體裝置，其中，所述周邊電路結構包括第一電路組、第二電路組和第三電路組，所述第一電路組、所述第二電路組和所述第三電路組連接到所述垂直導線並且彼此間隔開，並且 其中，所述垂直導線將從所述第三電路組輸出的信號傳輸到所述第一電路組和所述第二電路組。
  11. 根據請求項10所述的半導體記憶體裝置，其中，所述第三電路組輸出對應於塊選擇信號的所述信號，並且 其中，所述第一電路組和所述第二電路組響應於所述塊選擇信號而將操作電壓傳輸到所述第一閘極堆疊結構和所述第二閘極堆疊結構中的一者的所述多個導電圖案。
  12. 根據請求項11所述的半導體記憶體裝置，其中，所述多個導電圖案包括第一局部線和第二局部線，所述第一局部線和所述第二局部線在與所述半導體基板的頂表面相交的方向上彼此間隔開， 其中，所述第一電路組包括連接到所述第一局部線的第一傳輸電晶體，並且 所述第二電路組包括連接到所述第二局部線的第二傳輸電晶體，並且 其中，所述垂直導線共同連接到所述第一傳輸電晶體的第一閘極電極和所述第二傳輸電晶體的第二閘極電極。
  13. 根據請求項10所述的半導體記憶體裝置，該半導體記憶體裝置還包括： 通道層，所述通道層穿透所述第一閘極堆疊結構和所述第二閘極堆疊結構； 記憶體層，所述記憶體層圍繞所述通道層的側壁； 位元線，所述位元線設置在所述周邊電路結構和所述通道層之間，所述位元線連接到所述通道層；以及 源極層，所述源極層延伸以與所述第一閘極堆疊結構和所述第二閘極堆疊結構重疊，所述源極層與所述通道層接觸。
  14. 根據請求項13所述的半導體記憶體裝置，其中，所述通道層和所述垂直導線中的每一者比所述記憶體層朝向所述源極層突出得更遠。
  15. 根據請求項13所述的半導體記憶體裝置，其中，所述垂直絕緣層在所述源極層與所述垂直導線之間延伸。
  16. 根據請求項13所述的半導體記憶體裝置，其中，所述垂直絕緣層比所述記憶體層更厚。
  17. 一種半導體記憶體裝置，該半導體記憶體裝置包括： 半導體基板，所述半導體基板包括彼此間隔開的第一電路組和第二電路組； 記憶體單元陣列，所述記憶體單元陣列與所述半導體基板重疊； 垂直導線，所述垂直導線跨過所述記憶體單元陣列，所述垂直導線與所述半導體基板重疊； 多個第一導電接合圖案，所述多個第一導電接合圖案設置在所述半導體基板與所述記憶體單元陣列之間的高度處，所述多個第一導電接合圖案分別連接到所述第一電路組和所述第二電路組；以及 多個第二導電接合圖案，所述多個第二導電接合圖案設置在所述多個第一導電接合圖案與所述記憶體單元陣列之間的高度處，所述多個第二導電接合圖案連接到所述垂直導線和所述記憶體單元陣列，所述多個第二導電接合圖案接合到所述多個第一導電接合圖案， 其中，所述垂直導線經由所述多個第一導電接合圖案的一部分和所述多個第二導電接合圖案的一部分而共同連接到所述第一電路組和所述第二電路組。
  18. 根據請求項17所述的半導體記憶體裝置，其中，所述記憶體單元陣列包括： 多個層間絕緣層和多個導電圖案，所述多個層間絕緣層和所述多個導電圖案交替地堆疊在所述半導體基板上； 通道層，所述通道層穿透所述多個層間絕緣層和所述多個導電圖案；以及 記憶體層，所述記憶體層圍繞所述通道層的側壁。
  19. 根據請求項18所述的半導體記憶體裝置，該半導體記憶體裝置還包括： 源極層，所述源極層與所述通道層接觸，所述源極層延伸以與所述垂直導線重疊；以及 垂直絕緣層，所述垂直絕緣層沿著所述垂直導線的面對所述多個層間絕緣層、所述多個導電圖案和所述源極層的表面延伸。
  20. 根據請求項19所述的半導體記憶體裝置，其中，所述垂直絕緣層比所述記憶體層更厚。
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