CN113629058A - 半导体存储器装置和制造该半导体存储器装置的方法 - Google Patents

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Abstract

本公开包括一种半导体存储器装置和制造该半导体存储器装置的方法。该半导体存储器装置包括：绝缘膜，其穿过虚设源极结构；第一虚设叠层，其延伸以与绝缘膜和虚设源极结构交叠，并且包括与绝缘膜交叠的凹陷部；电阻膜，其与第一虚设叠层的凹陷部交叠；以及第二虚设叠层，其设置在第一虚设叠层上以覆盖电阻膜。

Description

半导体存储器装置和制造该半导体存储器装置的方法
技术领域
本公开涉及一种半导体存储器装置和一种制造该半导体存储器装置的方法，更具体地，涉及一种三维半导体存储器装置和一种制造该三维半导体存储器装置的方法。
背景技术
半导体存储装置包括能够存储数据的存储器单元。可以通过电阻器将用于半导体存储器装置的操作的电压控制到期望电平。
三维半导体存储器装置包括三维布置的存储器单元。因此，三维半导体存储器装置可以减小基板上存储器单元的占用面积。
发明内容
根据本公开的一个实施方式的半导体存储器装置可以包括：绝缘膜，其穿过虚设源极结构；第一虚设叠层，其延伸以与绝缘膜和虚设源极结构交叠，并且包括与绝缘膜交叠的凹陷部；电阻膜，其与第一虚设叠层的凹陷部交叠；以及第二虚设叠层，其设置在第一虚设叠层上以覆盖电阻膜。
根据本公开的一个实施方式的制造半导体存储器装置的方法可以包括以下步骤：在包括第一区域和第二区域的基板上形成初步源极结构；形成开口，该开口穿过初步源极结构的与第二区域交叠的部分；在开口中形成绝缘膜；形成第一叠层，该第一叠层延伸以与绝缘膜和初步源极结构交叠，并且具有与绝缘膜交叠的凹陷部；形成与第一叠层的凹陷部交叠的电阻膜；以及在第一叠层上形成第二叠层以覆盖电阻膜。
附图说明
图1是示出根据本公开的一个实施方式的半导体存储器装置的框图。
图2是示意性示出根据本公开的一个实施方式的半导体存储器装置的立体图。
图3A和图3B是示出根据本公开的一个实施方式的半导体存储器装置的截面图。
图4是示出图3B所示的电阻膜的平面图。
图5是示出图3A所示的沟道结构和存储器膜的截面图。
图6A、图6B、图6C、图6D、图6E、图6F、图6G、图6H、图6I、图6J、图6K、图6L、图6M和图6N是示出根据本公开的一个实施方式的制造半导体存储器装置的方法的截面图。
图7是示出根据本公开的一个实施方式的半导体存储器装置和制造该半导体存储器装置的方法的截面图。
图8是示出根据本公开的一个实施方式的存储器***的配置的框图。
图9是示出根据本公开的一个实施方式的计算***的配置的框图。
具体实施方式
根据本说明书或本申请中公开的构思的实施方式的特定结构描述或功能描述仅为描述根据本公开的构思的实施方式而示出。根据本公开的构思的实施方式可以以各种形式实现，并且不应被解释为限于本说明书或本申请中描述的实施方式。
本公开的实施方式提供了一种包括电阻器的半导体存储器装置和制造该半导体存储器装置的方法。
图1是示出根据本公开的一个实施方式的半导体存储器装置10的框图。
参照图1，半导体存储器装置10可以包括***电路20和存储器单元阵列30。
***电路20可以包括控制存储器单元阵列30的各种电路。在一个实施方式中，***电路20可以包括电压发生器21、地址解码器23、控制电路25和读/写电路27。
存储器单元阵列30可以包括多个存储器块BLK1至BLKk(k是自然数)。多个存储器块BLK1至BLKk可以通过字线WL连接到地址解码器23。多个存储器块BLK1至BLKk可以通过位线BL连接到读/写电路27。存储器块BLK1至BLKk中的每一个包括多个存储器单元。多个存储器单元可以是非易失性存储器单元。在一个实施方式中，多个存储器单元可以三维布置。
电压发生器21可以向地址解码器23提供各种操作电压Vop。可以根据输入到控制电路25的命令CMD将操作电压Vop控制为各种电平。操作电压Vop可以包括读取电压、通过电压、验证电压、编程电压和擦除电压等。
地址解码器23可以被配置为响应于输入到控制电路25的命令CMD而操作。地址解码器23可以被配置为响应于输入到控制电路25的地址信号ADD而解码块地址、行地址和列地址。地址解码器23可以将由电压发生器21产生的操作电压Vop施加到字线WL。地址解码器23可以将解码的列地址发送到读/写电路27。
控制电路25可以响应于从外部(例如，存储器控制器)输入的命令CMD而控制电压发生器21产生存储器单元阵列30的操作所需的操作电压Vop。控制电路25可以根据存储器单元阵列30的操作类型来控制读/写电路27。
读/写电路27可以被配置为在读取操作和编程验证操作期间感测存储器单元的阈值电压。读/写电路27可以在读取操作期间将从存储器单元读取的数据DATA输出到外部装置(例如，存储器控制器)。在编程操作期间，读/写电路27可以根据控制电路25和地址解码器23的控制来控制位线BL，使得从外部装置(例如，存储器控制器)接收的数据DATA被写入存储器单元阵列30。
上述***电路20可以包括多个晶体管、多个电阻器和多个电容器。在一个实施方式中，电压发生器21可以包括用于分压(voltage division)的调节器，并且该调节器可以包括电阻器。电阻器可以由电阻膜形成。
图2是示意性示出根据本公开的一个实施方式的半导体存储器装置的立体图。
参照图2，半导体存储器装置可以包括基板SUB、单元叠层ST[C]和虚设叠层ST[D]。
单元叠层ST[C]和虚设叠层ST[D]可以在平行于基板SUB的平面中彼此隔开。单元叠层ST[C]和虚设叠层ST[D]可以设置在基本相同的水平。单元叠层ST[C]和虚设叠层ST[D]中的每一个可以与基板SUB隔开。
基板SUB可以是单晶半导体膜。例如，基板SUB可以是块体硅基板、绝缘体上硅基板、锗基板、绝缘体上锗基板、硅锗基板或通过选择性外延生长方法形成的外延膜。
基板SUB可以包括与单元叠层ST[C]交叠的第一区域A1和与虚设叠层ST[D]交叠的第二区域A2。基板SUB可以包括图1所示的***电路20。在一个实施方式中，可以在基板SUB的第一区域A1和第二区域A2中形成多个晶体管。
图3A和图3B是示出根据本公开的一个实施方式的半导体存储器装置的截面图。图3A是示出与基板SUB的第一区域A1交叠的单元叠层ST[C]的一个实施方式的截面图。图3B是示出与基板SUB的第二区域A2交叠的虚设叠层ST[D]的一个实施方式的截面图。
参照图3A和图3B，基板SUB的第一区域A1和第二区域A2可以包括由隔离层ISO分隔的多个有源区。晶体管TR可以设置在第一区域A1和第二区域A2中。每一个晶体管TR可以包括层叠在有源区上的栅极绝缘膜GI和栅电极GT，以及设置在栅电极GT两侧的有源区中的结JN。可以通过将n型杂质和p型杂质中的至少一种注入栅电极GT两侧的有源区中来限定结JN。每一个晶体管TR的结JN可以用作源极区和漏极区。栅电极GT的侧壁可以被间隔件绝缘膜SP覆盖。
结JN和栅电极GT可以连接到互连结构IC。每一个互连结构IC可以包括接触插塞、焊盘图案和导线中的至少一个，接触插塞、焊盘图案和导线均由导电材料形成。
基板SUB可以被下绝缘结构LIS覆盖。晶体管TR和互连结构IC可以嵌入下绝缘结构LIS内部。下绝缘结构LIS可以包括层叠在基板SUB上的多个绝缘膜。
参照图3A，单元叠层ST[C]可以包括层叠在下绝缘结构LIS上的源极结构SL、第一单元叠层ST1和第二单元叠层ST2。
源极结构SL可以包括设置在下绝缘结构LIS上的第一源极膜L1和设置在第一源极膜L1上的沟道接触膜CC。源极结构SL还可以包括设置在沟道接触膜CC上的第二源极膜L2。第一源极膜L1、沟道接触膜CC和第二源极膜L2中的每一个可以是包括n型杂质和p型杂质中的至少一种的掺杂半导体膜。在一个实施方式中，第一源极膜L1、沟道接触膜CC和第二源极膜L2中的每一个可以包括含有n型杂质的掺杂硅膜。
第一单元叠层ST1可以包括交替层叠在源极结构SL上的第一单元层间绝缘膜ILD1和第一导电图案CP1至CPi(i是等于或大于2的自然数)。第二单元叠层ST2可以包括交替层叠在第一单元叠层ST1上的第二单元层间绝缘膜ILD2和第二导电图案CPi+1至CPn(n是大于i的自然数)。
第一导电图案CP1至CPi和第二导电图案CPi+1至CPn中的每一个可以包括各种导电材料，例如掺杂硅膜、金属膜和金属硅化膜，并且可以包括两种或更多类型的导电材料。还可以沿着第一导电图案CP1至CPi和第二导电图案CPi+1至CPn中的每一个的表面形成阻挡膜(未示出)。在一个实施方式中，第一导电图案CP1至CPi和第二导电图案CPi+1至CPn中的每一个可以包括钨，并且可以沿着钨的表面形成氮化钛膜作为阻挡膜。
第一单元叠层ST1和第二单元叠层ST2可以被沟道结构CH穿透。沟道结构CH可以延伸到第一源极膜L1中。也就是说，第一源极膜L1可以围绕每一个沟道结构CH的下端。
每一个沟道结构CH可以被存储器膜ML围绕。存储器膜ML可以沿着对应于存储器膜ML的沟道结构CH的侧壁延伸。
每一个沟道结构CH可以包括接触源极结构SL的侧壁。在一个实施方式中，每一个沟道结构CH可以包括接触穿过存储器膜ML的沟道接触膜CC的侧壁。存储器膜ML可以被沟道接触膜CC分离成第一存储器图案ML1和第二存储器图案ML2。第一存储器图案ML1在与第一存储器图案ML1相对应的沟道结构CH和第二源极膜L2之间延伸。第一存储器图案ML1在与第一存储器图案ML1相对应的沟道结构CH和第一单元叠层ST1之间延伸。第一存储器图案ML1在与第一存储器图案ML1相对应的沟道结构CH和第二单元叠层ST2之间延伸。第二存储器图案ML2在与第二存储器图案ML2相对应的沟道结构CH和第一源极膜L1之间延伸。
每一个沟道结构CH可以包括沟道膜CL。沟道膜CL可以包括半导体材料。在一个实施方式中，沟道膜CL可以包括硅。沟道膜CL的中央区域可以填充有芯绝缘膜CO和封盖图案CAP。芯绝缘膜CO可以形成在低于沟道膜CL的高度的高度处。封盖图案CAP可以设置在芯绝缘膜CO上。封盖图案CAP可以包括掺杂半导体膜。在一个实施方式中，封盖图案CAP可以包括n型掺杂硅。沟道接触膜CC可以接触沟道膜CL的侧壁。
沟道膜CL可以用作单元串的沟道区域。第一导电图案CP1至CPi和第二导电图案CPi+1至CPn可以包括源极选择线、字线和漏极选择线。在一个实施方式中，与源极结构SL相邻的最低层的第一导电图案CP1可以用作源极选择线，最高层的第二导电图案CPn可以用作漏极选择线，并且其余的第一导电图案CP2至CPi和其余的第二导电图案CPi+1至CPn-1可以用作字线。可以将源极选择晶体管限定在沟道结构CH和用作源极选择线的第一导电图案(例如，CP1)的交点，可以将漏极选择晶体管限定在沟道结构CH和用作漏极选择线的第二导电图案(例如，CPn)的交点，并且可以将存储器单元限定在沟道结构CH和用作字线的第一导电图案(例如，CP2至CPi)和第二导电图案(例如，CPi+1至CPn-1)的交点。通过沟道膜CL串联连接的漏极选择晶体管、源极选择晶体管和存储器单元可以形成存储器块的单元串。
单元叠层ST[C]和沟道结构CH可以由第一上绝缘膜UIL1覆盖。狭缝SI可以穿过第一上绝缘膜UIL1。狭缝SI可以延伸以穿过第一单元叠层ST1和第二单元叠层ST2。沿着狭缝SI限定的第一单元叠层ST1的侧壁和第二单元叠层ST2的侧壁可以由侧壁绝缘膜SWI覆盖。
狭缝SI的中央区域可以填充有源极接触结构SCT。源极接触结构SCT可以设置在侧壁绝缘膜SWI上，并且可以延伸以穿过第二源极膜L2。源极接触结构SCT可以接触沟道接触膜CC。源极接触结构SCT可以由各种导电材料形成。
多层中的上绝缘膜UIL2至UIL4可以层叠在第一上绝缘膜UIL1上。在一个实施方式中，第二上绝缘膜UIL2、第三上绝缘膜UIL3和第四上绝缘膜UIL4可以顺序层叠在第一上绝缘膜UIL1上。
第二上绝缘膜UIL2可以被第一漏极接触插塞CT1A和第一源极接触插塞CT1B穿透。第一漏极接触插塞CT1A可以穿过第一上绝缘膜UIL1，并且可以接触对应于该第一漏极接触插塞CT1A的沟道结构CH的封盖图案CAP。第一源极接触插塞CT1B可以接触源极接触结构SCT。第一漏极接触插塞CT1A和第一源极接触插塞CT1B可以包括各种导电材料。
第三上绝缘膜UIL3可以被第二漏极接触插塞CT2A和第二源极接触插塞CT2B穿透。第二漏极接触插塞CT2A可以接触第一漏极接触插塞CT1A。第二源极接触插塞CT2B可以接触第一源极接触插塞CT1B。第二漏极接触插塞CT2A和第二源极接触插塞CT2B可以包括各种导电材料。
第四上绝缘膜UIL4可以被位线BL和第一金属图案M1穿透。位线BL可以接触第二漏极接触插塞CT2A。位线BL可以通过第一漏极接触插塞CT1A和第二漏极接触插塞CT2A电连接到对应于该位线BL的沟道结构CH。第一金属图案M1可以通过源极接触结构SCT、第一源极接触插塞CT1B和第二源极接触插塞CT2B电连接到源极结构SL。位线BL和第一金属图案M1可以包括相同的导电材料。
根据上述结构，可以形成包括沿着接触源极结构SL并且向位线BL延伸的沟道膜CL层叠的存储器单元的三维单元串。
参照图3B，虚设叠层ST[D]可以包括层叠在下绝缘结构LIS上的虚设源极结构SL’、第一虚设叠层ST1’和第二虚设叠层ST2’。
虚设源极结构SL’可以与图3A所示的源极结构SL隔开，并且可以设置在与源极结构SL基本相同的水平。虚设源极结构SL’可以包括设置在下绝缘结构LIS上的第一虚设源极膜L1’和设置在第一虚设源极膜L1’上的牺牲结构SC’。虚设源极结构SL’还可以包括设置在牺牲结构SC’上的第二虚设源极膜L2’。
第一虚设源极膜L1’可以设置在与图3A所示的第一源极膜L1基本相同的水平。第一虚设源极膜L1’可以包括与图3A所示的第一源极膜L1相同的材料。在一个实施方式中，第一虚设源极膜L1’可以包括含有n型杂质的掺杂硅膜。
牺牲结构SC’可以包括层叠在第一虚设源极膜L1’上的第一保护膜51、牺牲膜53和第二保护膜55。第一保护膜51和第二保护膜55可以包括相对于牺牲膜53具有蚀刻选择性的材料。在一个实施方式中，第一保护膜51和第二保护膜55可以包括氧化物膜，并且牺牲膜53可以包括硅。牺牲结构SC’可以设置在与图3A所示的沟道接触膜CC基本相同的水平。
第二虚设源极膜L2’可以设置在与图3A所示的第二源极膜L2基本相同的水平。第二虚设源极膜L2’可以包括与图3A所示的第二源极膜L2相同的材料。在一个实施方式中，第二虚设源极膜L2’可以包括含有n型杂质的掺杂硅膜。
虚设源极结构SL’可以被绝缘膜63穿透。绝缘膜63可以形成为低于虚设源极结构SL’。例如，绝缘膜63的高度可以形成为低于虚设源极结构SL’的高度，如图3B所示。可以由高度彼此不同的虚设源极结构SL’和绝缘膜63限定第一凹槽(groove)GV1。
第一虚设叠层ST1’可以与图3A所示的第一单元叠层ST1隔开。第一虚设叠层ST1’可以包括交替层叠的第一材料膜71和第二材料膜73。第一虚设叠层ST1’可以包括凹陷部(depression)DP和设置在凹陷部DP两侧的突起部P1和P2。突起部P1和P2中的每一个可以包括与虚设源极结构SL’交叠的第一材料膜71的水平部和第二材料膜73的水平部。突起部P1和P2中的每一个可以设置在与图3A所示的第一单元叠层ST1基本相同的水平。凹陷部DP可以包括与绝缘膜63交叠的第一材料膜71的弯曲部和第二材料膜73的弯曲部。第一材料膜71的弯曲部可以从第一材料膜71的水平部延伸，并且第二材料膜73的弯曲部可以从第二材料膜73的水平部延伸。第一材料膜71的弯曲部和第二材料膜73的弯曲部中的每一个都可以形成为U形形状。可以通过第一虚设叠层ST1’的凹陷部DP在第一虚设叠层ST1’的上表面上限定第二凹槽GV2。
电阻膜RS可以与凹陷部DP交叠。电阻膜RS可以形成为填充第二凹槽GV2。因此，可以通过电阻膜RS来减轻由于凹陷部DP而引起的第一虚设叠层ST1’的上表面的粗糙度(roughness)。在一个实施方式中，电阻膜RS的上表面可以在与突起部P1和P2的上表面基本相同的水平对齐。电阻膜RS可以包括相对于第一材料膜71和第二材料膜73具有蚀刻选择性的导电材料。在一个实施方式中，电阻膜RS可以包括金属。在一个实施方式中，金属可以包括钨。在一个实施方式中，金属可以包括钨，并且还可以包括钛膜和氮化钛膜中的至少一者。
第二虚设叠层ST2’可以包括交替层叠在第一虚设叠层ST1’上的第三材料膜81和第四材料膜83。第二虚设叠层ST2’可以延伸以覆盖第一虚设叠层ST1’和电阻膜RS。因此，电阻膜RS可以嵌入虚设叠层ST[D]内部。第二虚设叠层ST2’可以与图3A所示的第二单元叠层ST2隔开，并且可以设置在与第二单元叠层ST2基本相同的水平。
第一材料膜71和第三材料膜81可以包括与图3A所示的第一单元层间绝缘膜ILD1和第二单元层间绝缘膜ILD2相同的材料。在一个实施方式中，第一材料膜71、第三材料膜81、第一单元层间绝缘膜ILD1和第二单元层间绝缘膜ILD2中的每一个可以包括氧化硅。
第二材料膜73和第四材料膜83可以包括相对于第一材料膜71和第三材料膜81具有蚀刻选择性的绝缘材料。在一个实施方式中，第二材料膜73和第四材料膜83中的每一个可以包括氮化硅。
第一上绝缘膜UIL1、第二上绝缘膜UIL2、第三上绝缘膜UIL3和第四上绝缘膜UIL4可以延伸以与虚设叠层ST[D]交叠。
电阻膜RS可以通过穿过虚设叠层ST[D]的接触插塞VCT电连接到构成***电路的一些元件。在一个实施方式中，电阻膜RS可以电连接到形成在第二区域A2中的晶体管的结JN。为此，接触插塞VCT可以穿过虚设叠层ST[D]、电阻膜RS和绝缘膜63，并且可以接触连接到结JN的互连结构IC。电阻膜RS可以通过互连结构IC和接触插塞VCT电连接到晶体管。
接触插塞VCT可以延伸穿过第一上绝缘膜UIL1、第二上绝缘膜UIL2、第三上绝缘膜UIL3和第四上绝缘膜UIL4中的至少一个。在一个实施方式中，接触插塞VCT可以延伸穿过第一上绝缘膜UIL1和第二上绝缘膜UIL2。接触插塞VCT可以电连接到第二金属图案M2。在一个实施方式中，接触插塞VCT可以经由穿过第三上绝缘膜UIL3的上接触插塞CT2C连接到穿过第四上绝缘膜UIL4的第二金属图案M2。接触插塞VCT和上接触插塞CT2C可以包括各种导电材料。
图4是示出图3B所示的电阻膜RS的平面图。图4示出了沿着图3B所示的第一虚设叠层ST1’和第二虚设叠层ST2’的界面IF截取的平面中的电阻膜RS的结构。
参照图4，电阻膜RS可以设置在第一虚设叠层的突起部P1和P2之间，并且可以沿着平行于图3B所示的界面IF的平面扩展。接触插塞VCT可以穿透电阻膜RS的一部分。
图5是示出图3A所示的沟道结构CH和存储器膜ML的截面图。
参照图5，围绕沟道结构CH的存储器膜ML可以包括围绕沟道结构CH的隧穿绝缘膜TI、围绕隧穿绝缘膜TI的数据存储膜DL和围绕数据存储膜DL的阻挡绝缘膜BI。数据存储膜DL可以由可以使用福勒-诺德海姆(Fowler-Nordheim)隧穿来存储改变的数据的材料膜形成。为此，数据存储膜DL可以由各种材料形成。在一个实施方式中，数据存储膜DL可以由能够捕获电荷的氮化物膜形成。本公开的实施方式不限于此，并且数据存储膜DL可以包括硅、相变材料和纳米点等。阻挡绝缘膜BI可以包括能够阻挡电荷的氧化物膜。隧穿绝缘膜TI可以由能够进行电荷隧穿的氧化硅膜形成。
图6A、图6B、图6C、图6D、图6E、图6F、图6G、图6H、图6I、图6J、图6K、图6L、图6M和图6N是示出根据本公开的一个实施方式的制造半导体存储器装置的方法的截面图。
参照图6A，包括晶体管110的***电路的元件可以形成在包括第一区域A1和第二区域A2的基板101上。晶体管110可以包括结105。结105可以形成在基板101的由隔离层103分隔的有源区中。结105可以形成在第一区域A1和第二区域A2中的每一个中。晶体管110可以包括设置在有源区上的栅电极107。可以通过将n型杂质和p型杂质中的至少一种注入暴露在栅电极107两侧的有源区中来限定结105。
在形成构成***电路的元件之后，可以形成连接到***电路的互连结构121。互连结构121可以连接到晶体管110。
互连结构121和晶体管110可以嵌入覆盖基板101的下绝缘结构123内部。下绝缘结构123可以包括多层绝缘膜。
随后，可以在下绝缘结构123上形成初步源极结构130。初步源极结构130可以包括顺序层叠的第一源极膜131和牺牲结构133。初步源极结构130还可以包括层叠在牺牲结构133上的第二源极膜135。牺牲结构133可以包括层叠在第一源极膜131上的第一保护膜133A、牺牲膜133B和第二保护膜133C。
第一源极膜131可以包括掺杂半导体膜，该掺杂半导体膜包括n型杂质和p型杂质中的至少一种。在一个实施方式中，第一源极膜131可以包括n型掺杂硅。
第一保护膜133A和第二保护膜133C可以包括相对于牺牲膜133B具有蚀刻选择性的材料。在一个实施方式中，牺牲膜133B可以包括未掺杂硅，并且第一保护膜133A和第二保护膜133C中的每一个可以包括氧化物膜。
第二源极膜135可以包括掺杂半导体膜或未掺杂半导体膜。在一个实施方式中，第二源极膜135可以包括n型掺杂硅或未掺杂硅。
随后，可以形成穿过初步源极结构130的与第二区域A2交叠的部分的开口137。作为一个实施方式，开口137可以暴露下绝缘结构123。
参照图6B，可以在初步源极结构130上形成初步绝缘膜141L，从而填充开口137。
参照图6C，可以对图6B所示的初步绝缘膜141L进行平坦化，从而暴露初步源极结构130的上表面。因此，低于初步源极结构130的绝缘膜141可以保留在开口137内。平坦化工艺可以包括化学机械抛光(CMP)工艺。
当开口137的宽度W较宽时，在执行平坦化工艺时可能出现凹陷效应(dishingeffect)。在一个实施方式中，开口137的宽度W可以比设置在第二区域A2中并且彼此相邻的互连结构121之间的距离D更宽。本公开的实施方式不限于此，并且开口137的宽度W可以根据半导体存储器装置的设计进行各种改变。
由于将绝缘膜141的高度控制为低于初步源极结构130的高度，所以可以以初步源极结构130和绝缘膜141之间的高度差来限定第一凹槽139。
在一个实施方式中，当在平坦化工艺中没有出现凹陷效应时，可以另外地蚀刻绝缘膜141的一部分以形成第一凹槽139。
参照图6D，可以形成延伸以与初步源极结构130和绝缘膜141交叠的第一叠层150。第一叠层150可以包括交替层叠在初步源极结构130和绝缘膜141上的第一材料膜151和第二材料膜153。
第一材料膜151和第二材料膜153中的每一个可以具有与绝缘膜141交叠的基本为U形形状的弯曲部。因此，第一叠层150可以具有与绝缘膜141交叠的凹陷部150DP。可以通过凹陷部150DP在第一叠层150的上表面上限定第二凹槽155。
第一材料膜151和第二材料膜153可以包括绝缘材料。第二材料膜153可以包括相对于第一材料膜151具有蚀刻选择性的绝缘材料。在一个实施方式中，每一个第一材料膜151可以包括氧化硅，并且每一个第二材料膜153可以包括氮化硅。
参照图6E，可以形成穿过第一叠层150并且延伸到初步源极结构130中的下孔157。下孔157可以与基板101的第一区域A1交叠。下孔157可以穿过初步源极结构130的第二源极膜135和牺牲结构133，并且可以延伸到第一源极膜131中。
参照图6F，在形成填充下孔157和第二凹槽155的金属膜之后，可以对金属膜进行平坦化。在一个实施方式中，可以通过CMP方法来执行金属膜的平坦化工艺。
在对金属膜进行平坦化时，可以去除金属膜的一部分，从而暴露第一叠层150的上表面。因此，可以将金属膜分离成牺牲柱159A和电阻膜159B。牺牲柱159A可以保留以填充下孔157，并且电阻膜159B可以与图6D所示的凹陷部150DP交叠，并且电阻膜159B可以保留以填充第二凹槽155。
金属膜可以包括相对于第一材料膜151和第二材料膜153具有蚀刻选择性的导电材料。在一个实施方式中，金属膜可以包括钨。在一个实施方式中，金属膜可以包括钨，并且还可以包括钛膜和氮化钛膜中的至少一者。
如上所述，通过使用形成牺牲柱159A的工艺形成电阻膜159B，可以简化制造工艺。
参照图6G，可以通过在第一叠层150上交替层叠第三材料膜161和第四材料膜163来形成第二叠层160。第二叠层160可以延伸以覆盖牺牲柱159A和电阻膜159B。
第三材料膜161可以包括与第一材料膜151相同的绝缘材料，并且第四材料膜163可以包括与第二材料膜153相同的绝缘材料。在一个实施方式中，每一个第三材料膜161可以包括氧化硅，并且每一个第四材料膜163可以包括氮化硅。
参照图6H，掩模图案165可以形成在第二叠层160上。掩模图案165可以包括与牺牲柱159A交叠的开口OP。
可以通过蚀刻第二叠层160的由掩模图案165的开口OP暴露的部分来形成穿过第二叠层160的上孔167。上孔167可以形成为暴露牺牲柱159A。
参照图6I，可以通过上孔167去除图6H所示的牺牲柱159A。因此，可以使下孔157开口。
参照图6J，可以形成沿着图6I所示的上孔167和下孔157的表面延伸的存储器膜171。存储器膜171可以包括图5所示的隧穿绝缘膜TI、数据存储膜DL和阻挡绝缘膜BI。
随后，可以在存储器膜171上形成沟道结构179。通道结构179可以延伸以填充图6I所示的上孔167和下孔157。在一个实施方式中，形成沟道结构179可以包括在存储器膜171上形成沟道膜173，在沟道膜173上形成芯绝缘膜175，去除芯绝缘膜175的一部分，以及用封盖图案177填充去除了芯绝缘膜175的区域。沟道膜173可以包括半导体膜。在一个实施方式中，沟道膜173可以包括硅。封盖图案177可以包括掺杂半导体膜。在一个实施方式中，封盖图案177可以包括n型掺杂硅。
存储器膜171和沟道结构179中的每一个可以延伸到初步源极结构130的与第一区域A1交叠的第一源极膜131中。
参照图6K，可以去除图6J所示的掩模图案165。随后，可以形成第一上绝缘膜181以覆盖沟道结构179。
此后，可以执行蚀刻工艺，从而将与第二区域A2交叠的初步源极膜130、第一材料膜151、第二材料膜153、第三材料膜161和第四材料膜163图案化为虚设叠层190D。
随后，狭缝183可以形成为穿过与第一区域A1交叠的第一上绝缘膜181以及与第一区域A1交叠的第一材料膜151、第二材料膜153、第三材料膜161和第四材料膜163。狭缝183可以形成为暴露第二源极膜135。此后，可以通过狭缝183用导电图案185代替第二材料膜153的与第一区域A1交叠的部分和第四材料膜163的与第一区域A1交叠的部分。
参照图6L，在狭缝183的侧壁上形成侧壁绝缘膜191之后，可以形成从狭缝183延伸的狭缝延伸部193。狭缝延伸部193可以穿过通过狭缝183的底表面暴露的第二源极膜135。
此后，可以通过狭缝延伸部193用沟道接触膜195代替图6K所示的牺牲结构133的与第一区域A1交叠的部分。因此，可以限定单元叠层190C。
沟道接触膜195可以穿过图6K所示的存储器膜171，并且可以接触沟道结构179的沟道膜173。存储器膜171可以被沟道接触膜195分离成第一存储器图案171A和第二存储器图案171B。
参照图6M，可以用源极接触结构197填充图6K所示的狭缝183和狭缝延伸部193。
此后，可以在第一上绝缘膜181上形成上绝缘膜201以覆盖源极接触结构197。
随后，漏极接触插塞203A和源极接触插塞203B可以形成为穿过第一上绝缘膜181和第二上绝缘膜201中的至少一个。漏极接触插塞203A可以穿过第一上绝缘膜181和第二上绝缘膜201并且接触沟道结构179。源极接触插塞203B可以穿过第二上绝缘膜201并且接触源极接触结构197。
参照图6N，接触插塞211可以形成为穿过与第二区域A2交叠的第二上绝缘膜201。接触插塞211可以延伸以接触与第二区域A2交叠的互连结构121。互连结构121和接触插塞211可以将电阻膜159B电连接到***电路的元件。在一个实施方式中，互连结构121和接触插塞211可以将电阻膜159B连接到设置在第二区域A2中的晶体管的结105。
接触插塞211可以穿过绝缘膜141、第一材料膜151、第二材料膜153、电阻膜159B、第三材料膜161、第四材料膜163、第一上绝缘膜181和第二上绝缘膜201。接触插塞211可以穿过下绝缘结构123的一部分到达互连结构121。
随后，可以执行用于形成上接触插塞和金属线的后续工艺。
图7是示出根据本公开的一个实施方式的半导体存储器装置和制造该半导体存储器装置的方法的截面图。在下文中，将省略重复配置的详细描述，并且将描述单元叠层390C的源极膜330A、虚设叠层390D的虚设源极膜330B、沟道结构379和存储器膜371。
参照图7，源极膜330A和虚设源极膜330B可以包括相同的材料，并且可以形成为相同的结构。在一个实施方式中，源极膜330A和虚设源极膜330B可以包括掺杂半导体膜。在一个实施方式中，掺杂半导体膜可以包括n型掺杂硅。
形成上述源极膜330A和虚设源极膜330B可以包括形成掺杂半导体膜，并且将掺杂半导体膜分离成源极膜330A和虚设源极膜330B。将掺杂半导体膜分离成源极膜330A和虚设源极膜330B可以通过使用参照图6K描述的图案化虚设叠层的工艺来执行。
源极膜330A可以接触沟道结构379的底表面。沟道结构379的沟道膜373可以穿过存储器膜371并且接触源极膜330A的上表面。
形成上述沟道膜373可以包括在形成存储器膜371之后蚀刻存储器膜371的一部分从而暴露掺杂半导体膜，并且在存储器膜371上形成沟道膜373，以接触暴露的掺杂半导体膜。
根据本公开的实施方式，电阻膜与虚设叠层的凹陷部交叠。因此，电阻膜可以与设置在基板上的***电路的元件(例如，晶体管)交叠，并且本公开的实施方式可以减少***电路的占用面积。
图8是示出根据本公开的一个实施方式的存储器***1100的配置的框图。
参照图8，存储器***1100包括存储器装置1120和存储器控制器1110。
存储器装置1120可以包括与虚设叠层的凹陷部交叠的电阻膜。存储器装置1120可以是由多个闪存存储器芯片构成的多芯片封装。
存储器控制器1110可以被配置为控制存储器装置1120，并且可以包括静态随机存取存储器(SRAM)1111、中央处理器(CPU)1112、主机接口1113、纠错块1114和存储器接口1115。SRAM 1111用作CPU 1112的操作存储器，CPU 1112执行用于交换存储器控制器1110的数据的各种控制操作，并且主机接口1113包括连接到存储***1100的主机的数据交换协议。此外，纠错块1114检测并且纠正从存储器装置1120读取的数据中包括的错误，并且存储器接口1115执行与存储器装置1120的接口连接。此外，存储器控制器1110还可以包括用于存储与主机进行接口连接的代码数据的只读存储器(ROM)等。
上述存储***1100可以是存储器卡或固态驱动器(SSD)，其中存储器装置1120和控制器1110彼此结合。例如，当存储器***1100是SSD时，存储器控制器1110可以通过各种接口协议中的至少一种与外部(例如，主机)通信，该接口协议例如为通用串行总线(USB)、多媒体卡(MMC)、高速***组件互连(PCI-E)、串行高级技术附件(SATA)、并行高级技术附件(PATA)、小型计算机小型接口(SCSI)、增强型小型磁盘接口(ESDI)和集成驱动电子装置(IDE)。
图9是示出根据本公开的一个实施方式的计算***1200的配置的框图。
参照图9，根据本公开的一个实施方式的计算***1200可以包括电连接到***总线1260的CPU 1220、随机存取存储器(RAM)1230、用户接口1240、调制解调器1250和存储器***1210。计算***1200可以是移动装置。
存储器***1210可以由存储器装置1212和存储器控制器1211构成。存储器装置1212可以包括与虚设叠层的凹陷部交叠的电阻膜。
相关申请的交叉引用
本申请要求于2020年5月7日向韩国知识产权局提交的韩国专利申请No.10-2020-0054732的优先权，其全部公开内容通过引用结合于此。

Claims (35)

1.一种半导体存储器装置，该半导体存储器装置包括：
绝缘膜，所述绝缘膜穿过虚设源极结构；
第一虚设叠层，所述第一虚设叠层延伸以与所述绝缘膜和所述虚设源极结构交叠，并且包括与所述绝缘膜交叠的凹陷部；
电阻膜，所述电阻膜与所述第一虚设叠层的所述凹陷部交叠；以及
第二虚设叠层，所述第二虚设叠层设置在所述第一虚设叠层上以覆盖所述电阻膜。
2.根据权利要求1所述的半导体存储器装置，其中，所述绝缘膜被形成为低于所述虚设源极结构。
3.根据权利要求2所述的半导体存储器装置，其中，所述绝缘膜的高度被形成为低于所述虚设源极结构的高度。
4.根据权利要求1所述的半导体存储器装置，其中，所述电阻膜被形成为填充通过所述凹陷部而在所述第一虚设叠层的上表面中限定的凹槽。
5.根据权利要求1所述的半导体存储器装置，其中，所述电阻膜包括金属。
6.根据权利要求1所述的半导体存储器装置，其中，所述电阻膜包括钨。
7.根据权利要求6所述的半导体存储器装置，其中，所述电阻膜还包括钛膜和氮化钛膜中的至少一者。
8.根据权利要求1所述的半导体存储器装置，其中，所述第一虚设叠层包括交替层叠的第一材料膜和第二材料膜，并且
所述第一材料膜和所述第二材料膜具有与所述绝缘膜交叠的U形形状的弯曲部。
9.根据权利要求8所述的半导体存储器装置，其中，所述第二虚设叠层包括交替层叠的第三材料膜和第四材料膜。
10.根据权利要求9所述的半导体存储器装置，其中，所述第一材料膜和所述第三材料膜中的每一个包括氧化硅，并且
所述第二材料膜和所述第四材料膜中的每一个包括氮化硅。
11.根据权利要求1所述的半导体存储器装置，其中，所述虚设源极结构包括顺序层叠的第一虚设源极膜、第一保护膜、牺牲膜和第二虚设源极膜。
12.根据权利要求1所述的半导体存储器装置，其中，所述虚设源极结构包括掺杂半导体膜。
13.根据权利要求1所述的半导体存储器装置，该半导体存储器装置还包括：
接触插塞，所述接触插塞穿过所述绝缘膜、所述第一虚设叠层、所述电阻膜和所述第二虚设叠层。
14.根据权利要求13所述的半导体存储器装置，该半导体存储器装置还包括：
基板，基板设置在所述绝缘膜和所述第一虚设叠层下方；
晶体管的结，所述晶体管形成在所述基板中；以及
互连结构，所述互连结构连接所述结和所述接触插塞。
15.根据权利要求1所述的半导体存储器装置，该半导体存储器装置还包括：
源极结构，所述源极结构与所述虚设源极结构隔开；
第一单元叠层，所述第一单元叠层位于所述源极结构上；
第二单元叠层，所述第二单元叠层设置在所述第一单元叠层上；
沟道结构，所述沟道结构穿过所述第一单元叠层和所述第二单元叠层并且接触所述源极结构；以及
存储器膜，所述存储器膜沿着所述沟道结构的侧壁延伸。
16.根据权利要求15所述的半导体存储器装置，其中，所述源极结构与所述虚设源极结构设置在相同的水平。
17.根据权利要求15所述的半导体存储器装置，其中，所述第一虚设叠层包括在所述凹陷部的两侧与所述第一单元叠层设置在相同水平的突起部，并且
所述第二虚设叠层与所述第二单元叠层叠设置在相同的水平。
18.根据权利要求15所述的半导体存储器装置，其中，所述源极结构包括：
第一源极膜，所述第一源极膜围绕所述沟道结构的下端；
第二源极膜，所述第二源极膜位于所述第一源极膜和所述第一单元叠层之间；以及
沟道接触膜，所述沟道接触膜位于所述第一源极膜和所述第二源极膜之间，并且通过穿过所述存储器膜而接触所述沟道结构，并且
所述存储器膜在所述第一源极膜和所述第二源极膜中的每一个与所述沟道结构之间延伸。
19.根据权利要求15所述的半导体存储器装置，其中，所述源极结构包括接触所述沟道结构的底表面的掺杂半导体膜。
20.一种制造半导体存储器装置的方法，该方法包括以下步骤：
在包括第一区域和第二区域的基板上形成初步源极结构；
形成开口，所述开口穿过所述初步源极结构的与所述第二区域交叠的部分；
在所述开口中形成绝缘膜；
形成第一叠层，所述第一叠层延伸以与所述绝缘膜和所述初步源极结构交叠，并且具有与所述绝缘膜交叠的凹陷部；
形成与所述第一叠层的所述凹陷部交叠的电阻膜；以及
在所述第一叠层上形成第二叠层以覆盖所述电阻膜。
21.根据权利要求20所述的方法，其中，所述绝缘膜被形成为低于所述初步源极结构。
22.根据权利要求21所述的方法，其中，所述绝缘膜的高度被形成为低于所述初步源极结构的高度。
23.根据权利要求20所述的方法，该方法还包括以下步骤：
形成穿过所述第一叠层并且与所述第一区域交叠的下孔；
在形成所述电阻膜时利用牺牲柱填充所述下孔；
形成穿过所述第二叠层并且暴露所述牺牲柱的上孔；以及
通过所述上孔去除所述牺牲柱。
24.根据权利要求23所述的方法，其中，形成所述电阻膜并且利用所述牺牲柱填充所述下孔的步骤包括以下步骤：
利用金属膜填充所述下孔和所述第一叠层的通过所述凹陷部而限定的凹槽；以及
通过平坦化工艺去除所述金属膜的一部分，使得所述金属膜分离成所述牺牲柱和所述电阻膜。
25.根据权利要求24所述的方法，其中，所述金属膜包括钨。
26.根据权利要求25所述的方法，其中，所述金属膜还包括钛膜和氮化钛膜中的至少一者。
27.根据权利要求23所述的方法，该方法还包括以下步骤：
形成沿着所述上孔的表面和所述下孔的表面延伸的存储器膜；以及
在所述存储器膜上形成填充所述上孔和所述下孔的沟道结构。
28.根据权利要求27所述的方法，其中，所述初步源极结构包括顺序层叠的第一源极膜、牺牲结构和第二源极膜，并且
所述下孔、所述存储器膜和所述沟道结构中的每一个延伸到所述初步源极结构的所述第一源极膜中。
29.根据权利要求28所述的方法，该方法还包括以下步骤：
形成穿过所述第二源极膜并且与所述第一区域交叠的狭缝延伸部；以及
通过所述狭缝延伸部利用沟道接触膜来代替所述牺牲结构的与所述第一区域交叠的部分，
其中，所述沟道接触膜穿过所述存储器膜以接触所述沟道结构的侧壁。
30.根据权利要求27所述的方法，其中，所述初步源极结构包括掺杂半导体膜，并且
所述沟道结构具有接触所述掺杂半导体膜的底表面。
31.根据权利要求20所述的方法，在形成所述初步源极结构之前，该方法还包括以下步骤：
在所述基板的所述第二区域中形成晶体管；以及
形成连接到所述晶体管的互连结构，
在形成所述第二叠层之后，该方法还包括以下步骤：
形成穿过所述第二叠层、所述电阻膜和所述第一叠层并且连接到所述互连结构的接触插塞。
32.根据权利要求20所述的方法，其中，形成所述第一叠层的步骤包括以下步骤：
在所述绝缘膜和所述初步源极结构上交替层叠第一材料膜和第二材料膜，并且
所述第一材料膜和所述第二材料膜中的每一个具有与所述绝缘膜交叠的U形形状的弯曲部。
33.根据权利要求32所述的方法，其中，形成所述第二叠层的步骤包括以下步骤：在所述第一叠层上交替层叠第三材料膜和第四材料膜。
34.根据权利要求33所述的方法，其中，所述第一材料膜和所述第三材料膜中的每一个包括氧化硅膜，并且
所述第二材料膜和所述第四材料膜中的每一个包括氮化硅膜。
35.根据权利要求33所述的方法，该方法还包括以下步骤：
形成穿过所述第一叠层和所述第二叠层并且与所述第一区域交叠的狭缝；以及
通过所述狭缝利用导电图案来代替每一个所述第二材料膜的与所述第一区域交叠的部分和每一个所述第四材料膜的与所述第一区域交叠的部分。
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