JP2023172848A - 半導体メモリ装置及び半導体メモリ装置の製造方法 - Google Patents

半導体メモリ装置及び半導体メモリ装置の製造方法 Download PDF

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Abstract

【課題】本技術は半導体メモリ装置とその製造方法を含む。【解決手段】半導体メモリ装置は、複数の層間絶縁膜及び複数の導電膜を含む階段状構造のゲート積層体、及び上記ゲート積層体の上記階段状構造を貫通する管状絶縁膜及び上記複数の導電膜のうち１つの端部に連結され、上記管状絶縁膜の中心領域に延長した導電性ゲートコンタクトを含んでもよい。【選択図】図１０ｃ

Description

本発明は半導体メモリ装置及び半導体メモリ装置の製造方法に関し、より具体的には、３次元半導体メモリ装置及び３次元半導体メモリ装置の製造方法に関する。
半導体メモリ装置はメモリセルアレイ及びメモリセルアレイに接続された周辺回路構造を含む。メモリセルアレイはデータを保存することができる複数のメモリセルを含む。周辺回路構造はメモリセルに様々な動作電圧を供給することができ、メモリセルの様々な動作を制御することができる。
３次元半導体メモリ装置において複数のメモリセルは互いに離隔して積層された複数の導電膜に接続されてもよい。複数の導電膜のそれぞれはそれに対応する導電性ゲートコンタクトを経由して周辺回路構造に接続されることができる。
３次元半導体メモリ装置の構造及び製造工程を単純化するための様々な技術が開発されているが、これによる動作信頼性低下の問題がある。
本発明の実施例は、動作信頼性を向上させることができる半導体メモリ装置及び半導体メモリ装置の製造方法を提供する。
本発明の実施例による半導体メモリ装置は、第１方向に交互に積層された複数の層間絶縁膜及び複数の導電膜を含み、上記複数の導電膜のそれぞれの端部によって定義される階段状構造を有するゲート積層体と、上記階段状構造を覆うように上記ゲート積層体上に配置されたギャップフィル絶縁膜と、上記複数の導電膜のそれぞれの上記端部と交差し、上記ゲート積層体の上記階段状構造及び上記ギャップフィル絶縁膜を貫通するように上記第１方向に延長された管状絶縁膜（ｔｕｂｕｌａｒ ｉｎｓｕｌａｔｉｎｇ ｌａｙｅｒ）と、上記管状絶縁膜の中心領域に配置された導電性ゲートコンタクトと、を含み、上記導電性ゲートコンタクトは上記複数の導電膜のうち１つの導電膜に連結されるように上記管状絶縁膜の側部を貫通する突出部を含んでもよい。
本発明の実施例による半導体メモリ装置は、第１導電膜と、上記第１導電膜から第１方向に離隔して配置された第２導電膜と、上記第１導電膜と上記第２導電膜の間の層間絶縁膜と、上記第１導電膜、上記層間絶縁膜及び上記第２導電膜を貫通し、上記第１方向に延長した第１管状絶縁パターン（ｔｕｂｕｌａｒ ｉｎｓｕｌａｔｉｎｇ ｐａｔｔｅｒｎ）と、上記第１管状絶縁パターンから上記第１方向に離隔され、上記第１方向に延長した第２管状絶縁パターンと、上記第１管状絶縁パターンの中心領域から上記第２管状絶縁パターンの中心領域に延長した柱部と、上記柱部から上記第１管状絶縁パターンと上記第２管状絶縁パターンの間に延長した突出部と、を含み、上記突出部は上記第２導電膜の上面に接触した導電性ゲートコンタクトを含んでもよい。
本発明の実施例による半導体メモリ装置は、第１導電膜と、上記第１導電膜から第１方向に離隔して配置された第２導電膜と、上記第１導電膜と上記第２導電膜の間の層間絶縁膜と、上記第１導電膜、上記層間絶縁膜及び上記第２導電膜を貫通し、上記第１方向に延長した第１管状絶縁パターンと、上記第１管状絶縁パターンから上記第１方向に離隔され、上記第１方向に延長した第２管状絶縁パターンと、を含み、上記第２導電膜は上記第１管状絶縁パターンと上記第２管状絶縁パターンの間を通り、上記第１管状絶縁パターンの内壁及び上記第２管状絶縁パターンの内壁に沿って延長してもよい。
本発明の実施例による半導体メモリ装置の製造方法は、下部第１物質膜、上記下部第１物質膜から第１方向に離隔して配置された上部第１物質膜、及び上記下部第１物質膜と上記上部第１物質膜の間の第２物質膜を含み、上記第２物質膜の端部が上記上部第１物質膜より側部に突出した階段状積層体を形成する段階と、上記第２物質膜の上記端部上に犠牲パッドを形成する段階と、上記下部第１物質膜、上記第２物質膜及び上記犠牲パッドを貫通するホールを形成する段階と、上記犠牲パッドの下に第１リセス領域が形成されるように上記ホールを介して上記下部第１物質膜及び上記第２物質膜のそれぞれの一部を除去する段階と、上記第１リセス領域に第１管状絶縁パターンを形成する段階と、トレンチが形成されるように上記犠牲パッドを除去する段階と、上記トレンチ及び上記第１管状絶縁パターンの中心領域に導電性ゲートコンタクトを形成する段階と、を含んでもよい。
本発明の実施例によると、管状絶縁膜または管状絶縁パターン内にボイド（ｖｏｉｄ）またはシーム（ｓｅａｍ）が発生する現象を減らすことができる。これにより、半導体メモリ装置の動作信頼性が向上することができる。
本発明の実施例による半導体メモリ装置を示すブロック図である。 本発明の実施例による周辺回路構造、メモリセルアレイ、複数のビットライン、及びドープト半導体構造の配列を概略的に示す図である。 本発明の実施例による周辺回路構造、メモリセルアレイ、複数のビットライン、及びドープト半導体構造の配列を概略的に示す図である。 本発明の実施例によるメモリセルアレイ及びブロック選択回路構造を示す回路図である。 本発明の実施例による半導体メモリ装置の一部を示す斜視図である。 本発明の一実施例による半導体メモリ装置を示す断面図である。 本発明の一実施例による半導体メモリ装置を示す断面図である。 本発明の実施例による半導体メモリ装置を示す断面図である。 本発明の実施例による半導体メモリ装置を示す断面図である。 本発明の一実施例による半導体メモリ装置の製造方法を示す工程段階別の図面である。 本発明の一実施例による半導体メモリ装置の製造方法を示す工程段階別の図面である。 本発明の一実施例による半導体メモリ装置の製造方法を示す工程段階別の図面である。 本発明の一実施例による半導体メモリ装置の製造方法を示す工程段階別の図面である。 本発明の一実施例による半導体メモリ装置の製造方法を示す工程段階別の図面である。 本発明の一実施例による半導体メモリ装置の製造方法を示す工程段階別の図面である。 本発明の一実施例による半導体メモリ装置の製造方法を示す工程段階別の図面である。 本発明の一実施例による半導体メモリ装置の製造方法を示す工程段階別の図面である。 本発明の一実施例による半導体メモリ装置の製造方法を示す工程段階別の図面である。 本発明の一実施例による半導体メモリ装置の製造方法を示す工程段階別の図面である。 本発明の一実施例による半導体メモリ装置の製造方法を示す工程段階別の図面である。 本発明の一実施例による半導体メモリ装置の製造方法を示す工程段階別の図面である。 本発明の一実施例による半導体メモリ装置の製造方法を示す工程段階別の断面図である。 本発明の一実施例による半導体メモリ装置の製造方法を示す工程段階別の断面図である。 本発明の一実施例による半導体メモリ装置の製造方法を示す工程段階別の図面である。 本発明の一実施例による半導体メモリ装置の製造方法を示す工程段階別の図面である。 本発明の一実施例による半導体メモリ装置の製造方法を示す工程段階別の図面である。 本発明の一実施例による半導体メモリ装置の製造方法を示す工程段階別の図面である。 本発明の一実施例による半導体メモリ装置の製造方法を示す工程段階別の図面である。 本発明の実施例によるメモリシステムの構成を示すブロック図である。 本発明の実施例によるコンピューティングシステムの構成を示すブロック図である。
本明細書または出願に開示されている本発明の概念による実施例に対する特定の構造的または機能的説明は、本発明の概念による実施例を説明するために示されている。本発明の概念による実施例は、本明細書または出願に説明された実施例に限定されると解釈されず、様々な形態で実施されることができる。
本発明の実施例における第１及び第２などの用語は様々な構成要素の説明に用いられるが、上記構成要素は上記用語によって限定されない。上記用語は１つの構成要素を他の構成要素から区分する目的で使用される。
図１は本発明の実施例による半導体メモリ装置を示すブロック図である。
図１を参照すると、半導体メモリ装置５０は周辺回路構造４０及びメモリセルアレイ１０を含む。
周辺回路構造４０は、メモリセルアレイ１０にデータを保存するためのプログラム動作（ｐｒｏｇｒａｍ ｏｐｅｒａｔｉｏｎ）、メモリセルアレイ１０に保存されたデータを出力するための読み出し動作（ｒｅａｄ ｏｐｅｒａｔｉｏｎ）、メモリセルアレイ１０に保存されたデータを消去するための消去動作（ｅｒａｓｅ ｏｐｅｒａｔｉｏｎ）を実行するように構成されてもよい。一実施例として、周辺回路構造４０は、入出力回路（ＩＮＰＵＴ／ＯＵＴＰＵＴ ＣＩＲＣＵＩＴ）２１、制御回路（ＣＯＮＴＲＯＬ ＣＩＲＣＵＩＴ）２３、電圧生成回路（ＶＯＬＴＡＧＥ ＧＥＮＥＲＡＴＩＮＧ ＣＩＲＣＵＩＴ）３１、行デコーダ（ＲＯＷ ＤＥＣＯＤＥＲ）３３、列デコーダ（ＣＯＬＵＭＮ ＤＥＣＯＤＥＲ）３５、ページバッファ（ＰＡＧＥ ＢＵＦＦＥＲ）３７、及びソースラインドライバ（ＳＯＵＲＣＥ ＬＩＮＥ ＤＲＩＶＥＲ）３９を含んでもよい。
メモリセルアレイ１０はＮＡＮＤ型フラッシュメモリ装置のための複数のメモリセルを含んでもよい。以下、ＮＡＮＤ型フラッシュメモリ装置のメモリセルアレイ１０に基づいて本発明の実施例を説明するが、本発明はこれに限定されない。一実施例として、メモリセルアレイ１０は、可変抵抗メモリ装置のための複数のメモリセルまたは強誘電体メモリ装置のための複数のメモリセルを含んでもよい。
ＮＡＮＤ型フラッシュメモリ装置の複数のメモリセルは複数のメモリセルストリングを形成することができる。それぞれのメモリセルストリングはドレインセレクトラインＤＳＬ、複数のワードラインＷＬ、ソースセレクトラインＳＳＬ、複数のビットラインＢＬ、及び共通ソースラインＣＳＬに接続されてもよい。
入出力回路２１は、半導体メモリ装置５０の外部装置（例えば、メモリコントローラ）から伝達されたコマンドＣＭＤ及びアドレスＡＤＤを制御回路２３に伝達することができる。入出力回路２１は外部装置及び列デコーダ３５とデータＤＡＴＡを送受信することができる。
制御回路２３はコマンドＣＭＤ及びアドレスＡＤＤに応答して動作信号ＯＰ＿Ｓ、行アドレスＲＡＤＤ、ソースライン制御信号ＳＬ＿Ｓ、ページバッファ制御信号ＰＢ＿Ｓ、及び列アドレスＣＡＤＤを出力することができる。
電圧生成回路３１は、動作信号ＯＰ＿Ｓに応答してプログラム動作、読み出し動作、及び消去動作に用いられる様々な動作電圧Ｖｏｐを生成することができる。
行デコーダ３３は、行アドレスＲＡＤＤに応答して動作電圧ＶｏｐをドレインセレクトラインＤＳＬ、ワードラインＷＬ、及びソースセレクトラインＳＳＬに伝達することができる。
列デコーダ３５は列アドレスＣＡＤＤに応答して入出力回路２１から入力されたデータＤＡＴＡをページバッファ３７に伝送するか、ページバッファ３７に保存されたデータＤＡＴＡを入出力回路２１に伝送することができる。列デコーダ３５は列ラインＣＬを介して入出力回路２１とデータＤＡＴＡを送受信することができる。列デコーダ３５はデータラインＤＬを介してページバッファ３７とデータＤＡＴＡを送受信することができる。
ページバッファ３７は、ページバッファ制御信号ＰＢ＿Ｓに応答してビットラインＢＬを介して受信したデータＤＡＴＡを一時的に保存することができる。ページバッファ３７は、読み出し動作時にビットラインＢＬの電圧または電流をセンシングすることができる。
ソースラインドライバ３９は、ソースライン制御信号ＳＬ＿Ｓに応答して共通ソースラインＣＳＬに印加される電圧を制御することができる。
半導体メモリ装置の集積度を向上させるために、メモリセルアレイ１０は周辺回路構造４０に重畳されてもよい。
図２ａ及び図２ｂは、本発明の実施例による周辺回路構造、メモリセルアレイ、複数のビットライン、及びドープト半導体構造の配列を概略的に示す図である。
図２ａ及び図２ｂを参照すると、半導体メモリ装置は、ドープト半導体構造ＤＰＳ、メモリセルアレイ１０、及び複数のビットラインＢＬを含んでもよい。
ドープト半導体構造ＤＰＳはＸＹ平面内において延長されてもよい。ドープト半導体構造ＤＰＳは図１に示す共通ソースラインＣＳＬに接続されてもよい。ドープト半導体構造ＤＰＳはｎ型不純物及びｐ型不純物の少なくとも１つを含んでもよい。
メモリセルアレイ１０はドープト半導体構造ＤＰＳを経由して図１に示す共通ソースラインＣＳＬに接続されてもよい。メモリセルアレイ１０は複数のビットラインＢＬとドープト半導体構造ＤＰＳの間に配置されてもよい。
図２ａを参照すると、半導体メモリ装置の周辺回路構造４０はドープト半導体構造ＤＰＳに隣接することができる。これによると、周辺回路構造４０、ドープト半導体構造ＤＰＳ、メモリセルアレイ１０及び複数のビットラインＢＬはＺ軸方向に配列されることができる。図には示されていないが、周辺回路構造４０とドープト半導体構造ＤＰＳとの間に複数のインターコネクションが配置されるか、または複数のインターコネクション及び複数の導電性ボンディングパッドが配置されてもよい。
図２ｂを参照すると、半導体メモリ装置の周辺回路構造４０は複数のビットラインＢＬに隣接することができる。これによると、周辺回路構造４０、複数のビットラインＢＬ、メモリセルアレイ１０及びドープト半導体構造ＤＰＳはＺ軸方向に配列されることができる。図には示されていないが、周辺回路構造４０と複数のビットラインＢＬとの間に複数のインターコネクションが配置されるか、または複数のインターコネクション及び複数の導電性ボンディングパッドが配置されてもよい。
図２ａ及び図２ｂに示す半導体メモリ装置を製造するための工程は様々な方式で行われてもよい。一実施例として、図２ａまたは図２ｂに示すメモリセルアレイ１０を形成するための工程は周辺回路構造４０上において行われてもよい。他の一実施例では、図２ａまたは図２ｂに示すメモリセルアレイ１０を含む第１構造体は周辺回路構造４０を含む第２構造体とは別途に形成されてもよい。この場合、第１構造体と第２構造体は複数の導電性ボンディングパッドを介して互いにボンディングされてもよい。
図２ａまたは図２ｂに示すメモリセルアレイ１０は、チャネル構造（例えば、図４に示す１７３）を介して複数のビットラインＢＬのうちそれに対応する１つのビットラインに接続されることができる。メモリセルアレイ１０はチャネル構造によりドープト半導体構造ＤＰＳに接続されてもよい。
図２ａまたは図２ｂに示すメモリセルアレイ１０はメモリセルストリングを含んでもよい。メモリセルストリングはＺ軸方向に互いに離隔された複数の導電膜（例えば、図４に示す１１１）に接続されてもよい。複数の導電膜は少なくとも１つの下部セレクトライン、少なくとも１つの上部セレクトライン、及び複数のワードラインとして用いられてもよい。
図３は本発明の実施例によるメモリセルアレイ及びブロック選択回路構造を示す回路図である。
図３を参照すると、メモリセルアレイは複数のメモリセルストリングＣＳを含んでもよい。それぞれのメモリセルストリングＣＳは少なくとも１つの下部セレクトトランジスタＬＳＴと、複数のメモリセルＭＣと、少なくとも１つの上部セレクトトランジスタＵＳＴと、を含んでもよい。
複数のメモリセルＭＣは下部セレクトトランジスタＬＳＴと上部セレクトトランジスタＵＳＴの間に直列に連結されてもよい。下部セレクトトランジスタＬＳＴ及び上部セレクトトランジスタＵＳＴの何れか１つはソースセレクトトランジスタとして用いられ、残りの１つはドレインセレクトトランジスタとして用いられてもよい。複数のメモリセルＭＣはソースセレクトトランジスタを経由して図２ａ及び図２ｂに示すドープト半導体構造ＤＰＳに接続されてもよい。複数のメモリセルＭＣはドレインセレクトトランジスタを経由して図２ａ及び図２ｂに示すビットラインＢＬに接続されてもよい。
複数のメモリセルＭＣは複数のワードラインＷＬにそれぞれ接続されてもよい。それぞれのメモリセルＭＣの動作はそれに対応するワードラインＷＬに印加されるゲート信号によって制御されることができる。下部セレクトトランジスタＬＳＴは下部セレクトラインＬＳＬに接続されてもよい。下部セレクトトランジスタＬＳＴの動作は下部セレクトラインＬＳＬに印加されるゲート信号によって制御されることができる。上部セレクトトランジスタＵＳＴは上部セレクトラインＵＳＬに接続されてもよい。上部セレクトトランジスタＵＳＴの動作は上部セレクトラインＵＳＬに印加されるゲート信号によって制御されることができる。
下部セレクトラインＬＳＬ、上部セレクトラインＵＳＬ、及び複数のワードラインＷＬはブロック選択回路構造ＢＳＣに接続されることができる。ブロック選択回路構造ＢＳＣは図１を参照して説明した行デコーダ３３に含まれてもよい。一実施例として、ブロック選択回路構造ＢＳＣは、下部セレクトラインＬＳＬ、上部セレクトラインＵＳＬ、及び複数のワードラインＷＬにそれぞれ接続された複数のパストランジスタＰＴを含んでもよい。複数のパストランジスタＰＴの複数のゲート電極はブロック選択ラインＢＳＥＬに接続されてもよい。複数のパストランジスタＰＴはブロック選択ラインＢＳＥＬに印加されるブロック選択信号に応答して複数のグローバルラインＧＬＳＬ、ＧＵＳＬ、ＧＷＬに印加された信号を下部セレクトラインＬＳＬ、上部セレクトラインＵＳＬ及び複数のワードラインＷＬに伝達するように構成されてもよい。
ブロック選択回路構造ＢＳＣは複数の導電性ゲートコンタクトＧＣＴを経由して下部セレクトラインＬＳＬ、上部セレクトラインＵＳＬ、及び複数のワードラインＷＬに接続されることができる。
図４は本発明の実施例による半導体メモリ装置の一部を示す斜視図である。
図４を参照すると、半導体メモリ装置は複数のゲート積層体１００Ａ、１００Ｂを含んでもよい。複数のゲート積層体１００Ａ、１００Ｂのそれぞれはセルアレイ領域ＡＲ１及びコンタクト領域ＡＲ２を含んでもよい。コンタクト領域ＡＲ２はセルアレイ領域ＡＲ１から延長されてもよい。複数の積層体１００Ａ、１００Ｂのそれぞれはコンタクト領域ＡＲ２において階段状構造に形成されてもよい。
複数のゲート積層体１００Ａ、１００Ｂのそれぞれは第１方向Ｄ１に交互に積層された複数の層間絶縁膜１０１及び複数の導電膜１１１を含んでもよい。複数の層間絶縁膜１０１及び複数の導電膜１１１のそれぞれは第１方向Ｄ１を向く軸に直交する平面に並んだ平板状に形成されてもよい。一実施例として、複数の層間絶縁膜１０１及び複数の導電膜１１１のそれぞれは第２方向Ｄ２及び第３方向Ｄ３に延長されてもよい。第２方向Ｄ２はセルアレイ領域ＡＲ１からコンタクト領域ＡＲ２を向く方向と定義し、第３方向Ｄ３は図２ａ及び図２ｂに示す複数のビットラインＢＬの延長方向と定義することができる。
複数の導電膜１１１の最上層導電膜及び最下層導電膜のうち１つは図３に示す下部セレクトラインＬＳＬとして用いられ、残りの１つは図３に示す上部セレクトラインＵＳＬとして用いられてもよい。複数の導電膜１１１のうち下部セレクトラインＬＳＬと上部セレクトラインＵＳＬの間の複数の中間導電膜は図３に示す複数のワードラインＷＬとして用いられてもよい。複数の導電膜１１１の最上層導電膜は上部絶縁膜１３１により覆われてもよい。
それぞれの導電膜１１１は介在部１１１Ｐ１と、介在部１１１Ｐ１から第２方向Ｄ２に延長した端部１１１Ｐ２と、を含んでもよい。複数のゲート積層体１００Ａ、１００Ｂのそれぞれの階段状構造は複数の導電膜１１１のそれぞれの端部１１１Ｐ２によって定義されることができる。複数の導電膜１１１のそれぞれの介在部１１１Ｐ１は第１方向Ｄ１に隣接する複数の層間絶縁膜１０１の間に配置されるか、第１方向Ｄ１に隣接する層間絶縁膜１０１と上部絶縁膜１３１の間に配置されてもよい。導電膜１１１の介在部１１１Ｐ１は導電膜１１１の端部１１１Ｐ２からセルアレイ領域ＡＲ１に向かって延長されてもよい。
半導体メモリ装置はゲート積層体１００Ａ、１００Ｂのそれぞれを覆うギャップフィル絶縁膜１６１を含んでもよい。ギャップフィル絶縁膜１６１はゲート積層体１００Ａ、１００Ｂのそれぞれの階段状積層体を覆うことができる。ギャップフィル絶縁膜１６１は上部絶縁膜１３１を覆うように延長されてもよい。
半導体メモリ装置はチャネル構造１７３及びメモリ膜１７１を含んでもよい。チャネル構造１７３及びメモリ膜１７１はセルアレイ領域ＡＲ１において複数の層間絶縁膜１０１及び複数の導電膜１１１を貫通することができる。メモリ膜１７１はチャネル構造１７３及びそれに対応するゲート積層体１００Ａまたは１００Ｂとの間に介在されてもよい。メモリ膜１７１は複数の導電膜１１１のそれぞれの介在部１１１Ｐ１により覆われてもよい。メモリ膜１７１はチャネル構造１７３の外壁を覆うトンネル絶縁膜、トンネル絶縁膜の外壁を覆うデータ保存膜、及びデータ保存膜の外壁を覆う第１ブロッキング絶縁膜を含んでもよい。トンネル絶縁膜、データ保存膜、及び第１ブロッキング絶縁膜は第１方向Ｄ１に延長されてもよい。データ保存膜は電荷トラップ膜、フローティングゲート膜、可変抵抗膜または強誘電体膜を含んでもよい。一実施例として、データ保存膜は電荷トラップが可能な窒化膜で形成されてもよい。第１ブロッキング絶縁膜は電荷遮断が可能な酸化物を含んでもよく、トンネル絶縁膜は電荷トンネリングが可能なシリコン酸化物を含んでもよい。
図には示されていないが、半導体メモリ装置は第２ブロッキング絶縁膜をさらに含んでもよい。第２ブロッキング絶縁膜はそれぞれの導電膜１１１とそれに隣接する層間絶縁膜１０１との界面と、それぞれの導電膜１１１とメモリ膜１７１との界面に沿って延長されてもよい。第２ブロッキング絶縁膜はメモリ膜１７１の第１ブロッキング絶縁膜に比べて誘電定数の高い絶縁物で形成されてもよい。一実施例として、第２ブロッキング絶縁膜はアルミニウム酸化膜などの金属酸化膜を含んでもよい。第１ブロッキング絶縁膜及び第２ブロッキング絶縁膜の何れか１つは省略されてもよい。
複数のゲート積層体１００Ａ、１００Ｂはスリット１７０によって互いに離隔されてもよい。スリット１７０はギャップフィル絶縁膜１６１を貫通するように第２方向Ｄ２に延長されてもよい。
スリット１７０の内部に垂直構造１８０が配置されてもよい。一実施例として、垂直構造１８０は、スリット１７０の内部に配置された導電性ソースコンタクト１８３と、複数のゲート積層体１００Ａ、１００Ｂのそれぞれと導電性ソースコンタクト１８３との間の側壁絶縁膜１８１と、を含んでもよい。導電性ソースコンタクト１８３は図２ａ及び図２ｂに示すドープト半導体構造ＤＰＳに接続されてもよい。図には示されていないが、他の一実施例では、垂直構造はスリット１７０を埋める絶縁物で形成されてもよい。
半導体メモリ装置は、複数の管状絶縁膜１３５と、これらのそれぞれ対応する複数の導電性ゲートコンタクト１８５と、を含んでもよい。複数の管状絶縁膜１３５は、複数のゲート積層体１００Ａ、１００Ｂのそれぞれの階段状構造及びギャップフィル絶縁膜１６１を貫通するように第１方向Ｄ１に延長されてもよい。それぞれの管状絶縁膜１３５はそれに対応する導電膜１１１の端部１１１Ｐ２を貫通するように端部１１１Ｐ２と交差することができる。
複数の導電性ゲートコンタクト１８５のそれぞれは突出部１８５Ｐ１及び柱部１８５Ｐ２を含んでもよい。柱部１８５Ｐ２はそれに対応する管状絶縁膜１３５の中心領域に配置されてもよい。突出部１８５Ｐ１は柱部１８５Ｐ２から側部に突出してもよい。突出部１８５Ｐ１はそれに対応する導電膜１１１の端部１１１Ｐ２とコンタクト面ＣＴＳを形成するように管状絶縁膜１３５の側部を貫通することができる。
図５ａ及び図５ｂは本発明の一実施例による半導体メモリ装置を示す断面図である。図５ａは図４に示す線Ｉ－Ｉ’に沿って切り取った半導体メモリ装置の断面図であり、図５ｂは図４に示す線ＩＩ－Ｉ’’に沿って切り取った半導体メモリ装置の断面図である。
図５ａ及び図５ｂを参照すると、複数の導電性ゲートコンタクト１８５と複数の導電膜１１１は１：１で対応することができ、複数の導電性ゲートコンタクト１８５のそれぞれはそれに対応する導電膜１１１に接触してもよい。
それぞれの管状絶縁膜１３５は、それに対応する導電性ゲートコンタクト１８５の突出部１８５Ｐ１によって第１管状絶縁パターン１３５Ａと第２管状絶縁パターン１３５Ｂとに分離されることができる。第１管状絶縁パターン１３５Ａはそれに対応するゲート積層体１００Ａまたは１００Ｂの階段状構造を貫通するように第１方向Ｄ１に延長されてもよい。第２管状絶縁パターン１３５Ｂは突出部１８５Ｐ１によって第１管状絶縁パターン１３５Ａから第１方向Ｄ１に離隔されてもよい。第２管状絶縁パターン１３５Ｂはギャップフィル絶縁膜１６１を貫通するように第１方向Ｄ１に延長されてもよい。
導電性ゲートコンタクト１８５の柱部１８５Ｐ２は第１管状絶縁パターン１３５Ａの中心領域から第２管状絶縁パターン１３５Ｂの中心領域に延長されてもよい。導電性ゲートコンタクト１８５の突出部１８５Ｐ１は第１管状絶縁パターン１３５Ａと第２管状絶縁パターン１３５Ｂとの間を通り、突出部１８５Ｐ１に対応する導電膜１１１の端部１１１Ｐ２上に延長されることができる。
第１管状絶縁パターン１３５Ａは突出部１８５Ｐ１と第１界面ＩＦ１を形成し、第２管状絶縁パターン１３５Ｂは突出部１８５Ｐ１と第２界面ＩＦ２を形成することができる。第１界面ＩＦ１と第２界面ＩＦ２は第１方向Ｄ１に互いに重畳されてもよい。
導電膜１１１の端部１１１Ｐ２は第１方向Ｄ１を向く上面を含んでもよい。端部１１１Ｐ２の上面はそれに対応する突出部１８５Ｐ１とコンタクト面ＣＴＳを形成することができる。コンタクト面ＣＴＳはそれに対応する導電膜１１１の端部１１１Ｐ２に沿って第２方向Ｄ２及び第３方向Ｄ３に延長されてもよい。
図５ａを参照すると、複数の導電膜１１１はコンタクト面ＣＴＳを基準としてコンタクト面ＣＴＳの下に配置された少なくとも１つの下部導電膜を含んでもよい。複数の層間絶縁膜１０１はコンタクト面ＣＴＳを基準としてコンタクト面ＣＴＳの下に配置された少なくとも１つの下部層間絶縁膜を含んでもよい。第１管状絶縁膜１３５Ａはそれに対応する導電性ゲートコンタクト１８５の突出部１８５Ｐ１から下部層間絶縁膜及び下部導電膜を貫通するように連続的に延長されてもよい。例えば、複数の導電性ゲートコンタクト１８５は第１導電性ゲートコンタクトＣＴ１を含んでもよい。複数の導電膜１１１は第１導電膜ＣＰ１と、第１導電膜ＣＰ１から第１方向Ｄ１に離隔された第２導電膜ＣＰ２と、を含んでもよい。第２導電膜ＣＰ２は第１導電性ゲートコンタクトＣＴ１の突出部１８５Ｐ１に接触したコンタクト導電膜と定義することができ、第１導電膜ＣＰ１は下部導電膜と定義することができる。複数の層間絶縁膜１０１は、第１導電膜ＣＰ１と第２導電膜ＣＰ２の間の第１層間絶縁膜ＩＬＤ１と、第１導電膜ＣＰ１を挟んで第１層間絶縁膜ＩＬＤ１から離隔された第２層間絶縁膜ＩＬＤ２と、を含んでもよい。第１層間絶縁膜ＩＬＤ１と第２層間絶縁膜ＩＬＤ２のそれぞれは下部絶縁膜と定義することができる。
上述の定義によると、第１導電性ゲートコンタクトＣＴ１に対応する第１管状絶縁パターン１３５Ａは、第１導電性ゲートコンタクトＣＴ１の突出部１８５Ｐ１から第１導電膜ＣＰ１、第１層間絶縁膜ＩＬＤ１、及び第２層間絶縁膜ＩＬＤ２を貫通するように連続的に延長されてもよい。図５ａに第１導電膜ＣＰ１の一部分が省略されて示されているが、図４に示すように階段状構造のために、第１導電膜ＣＰ１は第２導電膜ＣＰ２に比べて側部へ突出してもよい。一実施例として、第１導電膜ＣＰ１は第２導電膜ＣＰ２に比べて第２方向Ｄ２に突出することができる。
上述の実施例によると、第１管状絶縁パターン１３５Ａが下部層間絶縁膜（例えば、ＩＬＤ１、ＩＬＤ２）によってカットされずに下部層間絶縁膜の側壁に沿って連続してもよい。図には示されていないが、比較例として、第１管状絶縁パターンは下部導電膜（例えば、ＣＰ１）が配置された層に限って下部層間絶縁膜（例えば、ＩＬＤ１、ＩＬＤ２）の間に配置されてもよい。比較例による第１管状絶縁パターンに比べて、上述の実施例による第１管状絶縁パターン１３５Ａの形成時にボイド及びシームの発生を減らすことができる。
図５ｂを参照すると、それぞれの導電性ゲートコンタクト１８５の突出部１８５Ｐ１はそれに対応する導電膜１１１の端部１１１Ｐ２に沿ってスリット１７０に向かって延長されてもよい。導電性ソースコンタクト１８３は、側壁絶縁膜１８１によって複数の層間絶縁膜１０１、複数の導電膜１１１及び導電性ゲートコンタクト１８５の突出部１８５Ｐ１から離隔されてもよい。
図５ａ及び図５ｂを参照すると、導電性ゲートコンタクト１８５の突出部１８５Ｐ１と柱部１８５Ｐ２は一体化した導電物で形成されてもよい。
図６及び図７は本発明の実施例による半導体メモリ装置を示す断面図である。図６及び図７のそれぞれは図４に示す線Ｉ－Ｉ’に沿って切り取った半導体メモリ装置の断面を示す。以下、図５ａ及び図５ｂに示す構成と同じ構成に対する重複説明は省略する。
図６及び図７を参照すると、図５ａ及び図５ｂを参照して説明したように、複数の層間絶縁膜１０１及び複数の導電膜１１１または１１１’は第１管状絶縁パターン１３５Ａによって貫通されてもよい。図５ａ及び図５ｂを参照して説明したように、ギャップフィル絶縁膜１６１は第２管状絶縁パターン１３５Ｂによって貫通されてもよい。図５ａ及び図５ｂを参照して説明したように、導電性ゲートコンタクト１８５または１８５’は第１管状絶縁パターン１３５Ａの中心領域から第２管状絶縁パターン１３５Ｂの中心領域に延長されてもよい。
図６を参照すると、半導体メモリ装置は複数の導電膜１１１にそれぞれ対応する複数のブロッキング絶縁膜１０５を含んでもよい。それぞれのブロッキング絶縁膜１０５は図４を参照して説明した第２ブロッキング絶縁膜に対応することができる。それぞれのブロッキング絶縁膜１０５はそれに対応する導電膜１１１の側壁ＳＵ＿Ｓ、上面ＳＵ＿Ｔ及び下面ＳＵ＿Ｂに沿って延長されてもよい。ブロッキング絶縁膜１０５はコンタクト面ＣＴＳに対応する開口部ＯＰを含んでもよい。導電性ゲートコンタクト１８５の突出部１８５Ｐ１は開口部ＯＰを埋め、それに対応する導電膜１１１とコンタクト面ＣＴＳを形成することができる。
例えば、図５ａを参照して説明したように、複数の導電膜１１１は第１導電膜ＣＰ１及び第２導電膜ＣＰ２を含んでもよく、複数の層間絶縁膜１１１は第１層間絶縁膜ＩＬＤ１及び第２層間絶縁膜ＩＬＤ２を含んでもよい。第２導電膜ＣＰ２は第１導電性ゲートコンタクトＣＴ１に接触したコンタクト導電膜であってもよい。
第１導電性ゲートコンタクトＣＴ１の突出部１８５Ｐ１は、ブロッキング絶縁膜１０５の開口部ＯＰを介して第２導電膜ＣＰ２とコンタクト面ＣＴＳを形成することができる。ブロッキング絶縁膜１０５は第２導電膜ＣＰ２と第１層間絶縁膜ＩＬＤ１との間に介在されてもよい。ブロッキング絶縁膜１０５は第１管状絶縁パターン１３５Ａと第２導電膜ＣＰ２との間に延長されてもよい。
図７を参照すると、半導体メモリ装置の複数の導電膜１１１’のそれぞれは第１管状絶縁パターン１３５Ａと第２管状絶縁パターン１３５Ｂの間を通り、第１管状絶縁パターン１３５Ａの内壁ＩＮ１及び第２管状絶縁パターン１３５Ｂの内壁ＩＮ２に沿って連続的に延長されてもよい。それぞれの導電膜１１１’はゲート電極パターンＧＥと管状導電パターン１８５Ｐ１’とに区分されてもよい。ゲート電極パターンＧＥは第１管状絶縁パターン１３５Ａを覆い、第１管状絶縁パターン１３５Ａと交差する方向に延長した導電膜１１１’の一部と定義することができる。管状導電パターン１８５Ｐ１’は第１管状絶縁パターン１３５Ａと第２管状絶縁パターン１３５Ｂの間から第１管状絶縁パターン１３５Ａの内壁ＩＮ１及び第２管状絶縁パターン１３５Ｂの内壁ＩＮ２に沿って延長した導電膜１１１’の一部と定義することができる。
管状導電パターン１８５Ｐ１’は半導体メモリ装置の導電性ゲートコンタクト１８５’を形成することができる。導電性ゲートコンタクト１８５’はコア導電パターン１８５Ｐ２’をさらに含んでもよい。コア導電パターン１８５Ｐ２’は管状導電パターン１８５Ｐ１’と同じ導電物または異なる導電物を含んでもよい。一実施例として、管状導電パターン１８５Ｐ１’を含む導電膜１１１’は第１金属膜及び第１金属バリア膜を含んでもよく、コア導電パターン１８５Ｐ２’は第２金属膜及び第２金属バリア膜を含んでもよい。第１金属膜及び第２金属膜はタングステンを含んでもよい。第１金属バリア膜及び第２金属バリア膜は窒化チタン及びチタンの少なくとも何れか１つを含んでもよい。第２金属バリア膜は管状導電パターン１８５Ｐ１’及びコア導電パターン１８５Ｐ２’の境界面に沿って延長されてもよい。
管状導電パターン１８５Ｐ１’及びコア導電パターン１８５Ｐ２’は、導電性ゲートコンタクト１８５’の突出部Ｐ＿ＰＲ及び柱部Ｐ＿ＰＩを形成することができる。一実施例として、管状導電パターン１８５Ｐ１’の一部は第１管状絶縁パターン１３５Ａと第２管状絶縁パターン１３５Ｂとの間に突出部Ｐ＿ＰＲを形成することができ、残り一部は柱部Ｐ＿ＰＩの外壁を形成するように第１管状絶縁パターン１３５Ａの内壁ＩＮ１及び第２管状絶縁パターン１３５Ｂの内壁ＩＮ２に沿って延長されてもよい。コア導電パターン１８５Ｐ２’は柱部Ｐ＿ＰＩの中心領域を形成するように第１管状絶縁パターン１３５Ａの中心領域から第２管状絶縁パターン１３５Ｂの中心領域に延長されてもよい。
以下、ゲート積層体のコンタクト領域を中心に本発明の実施例による半導体メモリ装置の製造方法を説明する。
図８ａ、図８ｂ、図８ｃ、図９ａ、図９ｂ、図１０ａ、図１０ｂ、図１０ｃ、図１１、図１２ａ、図１２ｂ及び図１３は、本発明の一実施例による半導体メモリ装置の製造方法を示す工程段階別の図面である。
図８ａ～図８ｃは階段状積層体及び犠牲パッドを形成する段階を示す斜視図である。
図８ａを参照すると、予め用意した下部構造（不図示）上に積層体３００を形成することができる。下部構造は周辺回路構造及びドープト半導体構造を含むか、犠牲基板を含んでもよい。積層体３００は第１方向Ｄ１に交互に配置された複数の第１物質膜３０１及び複数の第２物質膜３１１を含んでもよい。
複数の第１物質膜３０１は下部第１物質膜３０１Ｌと、下部第１物質膜３０１Ｌから第１方向Ｄ１に離隔して配置された上部第１物質膜３０１Ｕと、を含んでもよい。複数の第２物質膜３１１のうち１層は下部第１物質膜３０１Ｌと上部第１物質膜３０１Ｕの間に配置されてもよい。
複数の第２物質膜３１１は複数の第１物質膜３０１と異なる物質で形成されてもよい。一実施例として、複数の第１物質膜３０１のそれぞれは層間絶縁膜のための絶縁物で形成されてもよく、複数の第２物質膜３１１は複数の第１物質膜３０１に対するエッチング選択比を有する物質で形成されてもよい。一実施例として、複数の第１物質膜３０１はシリコン酸化物などの酸化膜を含んでもよく、複数の第２物質膜３１１はシリコン窒化物などの窒化膜を含んでもよい。
次いで、積層体３００上に上部絶縁膜３３１を形成することができる。上部絶縁膜３３１は複数の第２物質膜３１１と異なる物質で形成されてもよい。一実施例として、上部絶縁膜３３１はシリコン酸化物などの酸化膜を含んでもよい。
図８ｂを参照すると、階段状積層体３００ＳＴが形成されるように上部絶縁膜３３１、複数の第１物質膜３０１及び複数の第２物質膜３１１をエッチングすることができる。複数の第２物質膜３１１のそれぞれの端部３１１ＥＰはその上部に配置された第１物質膜３０１または上部絶縁膜３３１に比べて側部に突出することができる。これにより、複数の第２物質膜３１１のそれぞれの端部３１１ＥＰは階段状積層体３００ＳＴの階段を形成することができる。例えば、下部第１物質膜３０１Ｌと上部第１物質膜３０１Ｕの間に配置された第２物質膜３１１の端部３１１ＥＰは上部第１物質膜３０１Ｕより側部に突出してもよい。
図８ｃを参照すると、複数の第２物質膜３１１上に複数の犠牲パッド３３５をそれぞれ形成することができる。複数の犠牲パッド３３５のそれぞれはそれに対応する第２物質膜３１１の端部３１１ＥＰ上に形成され、第２物質膜３１１の端部３１１ＥＰに沿って延長されてもよい。
それぞれの犠牲パッド３３５は複数の第１物質膜３０１、複数の第２物質膜３１１、及び上部絶縁膜３３１に対するエッチング選択比を有する物質で形成されることができる。一実施例として、犠牲パッド３３５は炭素含有膜を含んでもよい。一実施例として、炭素含有膜はシリコン酸窒化物（例えば、ＳｉＯＣ）及びシリコン炭化窒化物（例えば、ＳｉＣＮ）のうち少なくとも１つを含んでもよい。
図９ａ及び図９ｂは図８ｃに示す工程の後に続く工程を示す。図９ａ及び図９ｂはホールを形成する段階を示す斜視図及び断面図である。図９ｂは図９ａに示す線Ｉ－Ｉ’に沿って切り取った中間工程の結果物の断面図である。
図９ａ及び図９ｂを参照すると、階段状積層体３００ＳＴ上にギャップフィル絶縁膜３５３を形成することができる。ギャップフィル絶縁膜３５３は複数の犠牲パッド３３５及び上部絶縁膜３３１を覆うように延長されてもよい。ギャップフィル絶縁膜３５３は複数の犠牲パッド３３５と上部絶縁膜３３１の間に延長されてもよく、複数の犠牲パッド３３５と複数の第１物質膜３０１の間に延長されてもよい。
ギャップフィル絶縁膜３５３は複数の犠牲パッド３３５に対するエッチング選択比を有する物質で形成されてもよい。一実施例として、ギャップフィル絶縁膜３５３は酸化膜を含んでもよい。
次いで、複数の犠牲パッド３３５をそれぞれ貫通する複数のホール３６１を形成することができる。複数のホール３６１はギャップフィル絶縁膜３５３及び階段状積層体３００ＳＴを貫通することができる。例えば、複数のホール３６１は第１ホールＨ１を含み、複数の犠牲パッド３３５は第１犠牲パッドＰＡＤ１を含んでもよい。第１犠牲パッドＰＡＤ１は、下部第１物質膜３０１Ｌと上部第１物質膜３０１Ｕの間に配置された第２物質膜３１１の端部３１１ＥＰに重畳されてもよい。第１ホールＨ１は第１犠牲パッドＰＡＤ１、それに対応する第２物質膜３１１、及び下部第１絶縁膜３０１Ｌを貫通することができ、階段状積層体３００ＳＴを完全に貫通するように第１方向Ｄ１と相反する方向に延長されてもよい。第１ホールＨ１はギャップフィル絶縁膜３５３を貫通するように第１方向Ｄ１に延長されてもよい。
図１０ａ～図１０ｃは図９ａ及び図９ｂに示す工程の後に続く後続工程を示す断面図である。図１０ａ～図１０ｃは第１管状絶縁パターン及び第２管状絶縁パターンを形成する段階を示す断面図である。
図１０ａを参照すると、複数の予備第１リセス領域Ｒ１Ａを形成するように、複数のホール３６１を介して露出した複数の第２物質膜３１１のそれぞれの一部を選択的に除去することができる。これにより、複数の第１物質膜３０１は複数の犠牲パッド３３５及び複数の第２物質膜３１１よりも複数のホール３６１に向かって側部に突出した構造で残留することができる。
図１０ｂを参照すると、複数のホール３６１を介して複数の第２物質膜３１１のそれぞれの一部を選択的に除去することができる。これにより、複数の犠牲パッド３３５のそれぞれの下に第１リセス領域Ｒ１が形成されることができる。第１リセス領域Ｒ１は、それに対応する犠牲パッド３３５に重畳した複数の第１物質膜３０１及び複数の第２物質膜３１１が除去された領域であって、図１０ａの予備第１リセス領域Ｒ１Ａよりも拡張された面積を有することができる。
第１リセス領域Ｒ１は、少なくとも１つの第１物質膜３０１の側壁及び少なくとも１つの第２物質膜３１１の側壁に沿って第１方向Ｄ１に延長されることができる。例えば、第１ホールＨ１に対応する第１リセス領域Ｒ１は、下部第１物質膜３０１Ｌと上部第１物質膜３０１Ｕの間に配置された第２物質膜３１１の側壁及び下部第１物質膜３０１Ｌの側壁に沿って第１方向Ｄ１に延長されてもよい。
第１リセス領域Ｒ１を形成する間、複数のホール３６１を介してギャップフィル絶縁膜３５３の側部が除去されることにより、第２リセス領域Ｒ２が形成されることができる。第２リセス領域Ｒ２は第１方向Ｄ１に第１リセス領域Ｒ１に自動的に整列されることができる。
図１０ｃを参照すると、図１０ｂに示す第１リセス領域Ｒ１及び第２リセス領域Ｒ２を充填する管状絶縁膜を形成することができる。その後、複数の犠牲パッド３３５が露出するように管状絶縁膜の側部をエッチングすることができる。このため、管状絶縁膜はそれに対応する犠牲パッド３３５によって第１管状絶縁パターン３６５Ａと第２管状絶縁パターン３６５Ｂに分離されることができる。第１管状絶縁パターン３６５Ａは図１０ｂに示す第１リセス領域Ｒ１に配置されてもよい。第２管状絶縁パターン３６５Ｂは図１０ｂに示す第２リセス領域Ｒ２に配置されてもよい。
第１管状絶縁パターン３６５Ａは、図１０ｂに示す第１リセス領域Ｒ１と共面をなす少なくとも１つの第１物質膜３０１の側壁及び少なくとも１つの第２物質膜３１１の側壁に沿って第１方向Ｄ１に延長されてもよい。例えば、第１ホールＨ１に対応する第１管状絶縁パターン３６５Ａは下部第１物質膜３０１Ｌと上部第１物質膜３０１Ｕの間に配置された第２物質膜３１１の側壁及び下部第１物質膜３０１Ｌの側壁に沿って延長されてもよい。
第２管状絶縁パターン３６５Ｂは、図１０ｂに示す第２リセス領域Ｒ２と共面をなすギャップフィル絶縁膜３５３の側壁に沿って延長されてもよい。
図には示されていないが、管状絶縁膜は、図１０ｂに示す工程を行う前に、図１０ａに示す予備第１リセス領域Ｒ１Ａを充填するように形成されてもよい。図１０ａに示す予備第１リセス領域Ｒ１Ａを管状絶縁膜で充填する過程で、管状絶縁膜の内部にボイドまたはシームが発生することがある。管状絶縁膜の内部のボイドまたはシームは、複数の第２物質膜３１１を複数の導電膜に置き換える後続工程で第１方向Ｄ１に隣接する導電膜同士の絶縁特性を低下させ、漏れ電流を増加させることがある。これに対して、図１０ｂに示す第１リセス領域Ｒ１に管状絶縁膜を形成する実施例によると、予備第１リセス領域Ｒ１Ａに管状絶縁膜を形成する場合よりも管状絶縁膜の内部にボイドまたはシームが発生する現象を減らすことができる。
図１１は図１０ｃに示す工程の後に続く工程を示し、犠牲柱を形成する工程を示す断面図である。
図１１を参照すると、図１０ｃに示す複数のホール３６１のそれぞれの内部に犠牲柱３７１を形成することができる。犠牲柱３７１は、犠牲パッド３３５、第１管状絶縁パターン３６５Ａ、及び第２管状絶縁パターン３６５Ｂに対するエッチング選択比を有する物質で形成されることができる。一実施例として、犠牲柱３７１は、非晶質カーボン膜、ポリシリコン膜、及び金属膜のうち少なくとも何れか１つを含んでもよい。
図１２ａ及び図１２ｂは図１１に示す工程の後に続く工程を示す。図１２ａ及び図１２ｂは複数の第２物質膜を複数の導電膜に置き換える段階を示す斜視図及び断面図である。図１２ｂは図１２ａに示す線Ｉ－Ｉ’に沿って切り取った中間工程の結果物の断面図である。
図１２ａ及び図１２ｂを参照すると、ギャップフィル絶縁膜３５３及び図１１に示す階段状積層体３００ＳＴをエッチングすることによってスリット３７３を形成することができる。スリット３７３はギャップフィル絶縁膜３５３及び図１１に示す階段状積層体３００ＳＴを貫通することができる。
次いで、スリット３７３を介して図１１に示す複数の第２物質膜３１１を複数の導電膜３７５に置き換えることができる。これにより、階段状構造を含むゲート積層体ＧＳＴがスリット３７３の両側に形成されることができる。
ゲート積層体ＧＳＴは第１方向Ｄ１に交互に積層された複数の第１物質膜３０１及び複数の導電膜３７５を含んでもよい。それぞれの第１物質膜３０１は層間絶縁膜として用いられてもよい。複数の導電膜３７５のそれぞれの端部にそれに対応する犠牲パッド３３５が残留することができる。複数の導電膜３７５は第１管状絶縁パターン３６５Ａによって犠牲柱３７１から離隔されることができる。
図１３は図１２ａ及び図１２ｂに示す工程の後に続く工程を示し、犠牲柱及び犠牲パッドを除去する段階を示す断面図である。
図１３を参照すると、図１２ａ及び図１２ｂに示す犠牲柱３７１を除去することができる。これにより、複数のホール３６１が開口されることができ、第１管状絶縁パターン３６５Ａ、第２管状絶縁パターン３６５Ｂ、及び図１２ａ及び図１２ｂに示す犠牲パッド３３５が露出することができる。
次いで、図１２ａ及び図１２ｂに示す犠牲パッド３３５を除去することができる。犠牲パッド３３５が除去された領域にトレンチＴが形成されることができる。トレンチＴはそれに対応するホール３６１の側壁からギャップフィル絶縁膜３５３の内部に延長されてもよい。トレンチＴはそれに対応する導電膜３７５を露出させることができる。トレンチＴは第１管状絶縁膜３６５Ａと第２管状絶縁膜３６５Ｂの間で開口されることができ、導電膜３７５の端部に沿ってホール３６１と交差する方向に延長されてもよい。一実施例として、トレンチＴは図１２ａに示す第３方向Ｄ３に延長されてもよい。
互いに連結されたトレンチＴ及びホール３６１はコンタクト領域３７７と定義することができる。
その後、コンタクト領域３７７に導電性ゲートコンタクトを形成することができる。一実施例として、コンタクト領域３７７に図５ａ及び図５ｂを参照して説明した導電性ゲートコンタクト１８５を形成することができる。図５ａ及び図５ｂを参照して説明した導電性ゲートコンタクト１８５の突出部１８５Ｐ１は図１３に示すトレンチＴ内に形成される部分であって、図１２ａ及び図１２ｂに示す犠牲パッド３３５の代替部に対応することができる。図５ａ及び図５ｂを参照して説明した導電性ゲートコンタクト１８５の柱部１８５Ｐ２は図１３に示すホール３６１内に形成される部分であることができる。
図１４ａ及び図１４ｂは、本発明の一実施例による半導体メモリ装置の製造方法を示す工程段階別の断面図である。
図１４ａは図１１に示す工程の後に続く工程を示し、複数の導電膜を形成する工程を示す断面図である。
図１４ａを参照すると、図１１を参照して説明したように、図１０ｃに示す複数のホール３６１のそれぞれの内部に犠牲柱３７１を形成することができる。次いで、図１２ａに示すようにスリット３７３を形成することができる。その後、複数のゲート領域ＧＡが開口されるように、図１２ａに示すスリット３７３を介して図１１に示す複数の第２物質膜３１１を除去することができる。
複数の第１物質膜３０１及び第１管状絶縁膜３６５Ａは複数のゲート領域ＧＡを介して露出することができる。例えば、下部第１物質膜３０１Ｌと上部第１物質膜３０１Ｕの間のゲート領域ＧＡにより、下部第１物質膜３０１Ｌの上面３０１Ｌ＿Ｔ、上部第１物質膜３０１Ｕの底面３０１Ｕ＿Ｂ、及び第１ギャップフィル絶縁膜３６５Ａの外壁３６５Ａ＿Ｏが露出することができる。
次いで、それぞれのゲート領域ＧＡを介して露出した面に沿ってブロッキング絶縁膜４０１を形成することができる。例えば、ブロッキング絶縁膜４０１は、下部第１物質膜３０１Ｌの上面３０１Ｌ＿Ｔ、上部第１物質膜３０１Ｕの底面３０１Ｕ＿Ｂ、及び第１ギャップフィル絶縁膜３６５Ａの外壁３６５Ａ＿Ｏに沿ってコンフォーマルに形成されてもよい。ブロッキング絶縁膜４０１はシリコン酸化膜、シリコン酸窒化膜、金属酸化膜などの絶縁物で形成されることができる。一実施例として、ブロッキング絶縁膜４０１はアルミニウム酸化膜を含んでもよい。
その後、図１２ａに示すスリット３７３を介して導電物を流入させることにより、ブロッキング絶縁膜４０１によって開口されたゲート領域ＧＡの内部に導電膜３７５を形成することができる。これにより、第１方向Ｄ１に交互に積層された複数の第１物質膜３０１及び複数の導電膜３７５を含むゲート積層体が形成されることができる。
図１４ｂは図１４ａに示す工程の後に続く工程を示し、導電膜を露出するコンタクト領域を示す断面図である。
図１４ｂを参照すると、図１４ａに示す犠牲柱３７１を除去することができる。これにより、複数のホール３６１が開口されることができ、第１管状絶縁パターン３６５Ａ、第２管状絶縁パターン３６５Ｂ、及び図１４ａに示す犠牲パッド３３５が露出することができる。
次いで、図１４ａに示す犠牲パッド３３５を除去することができる。その後、ブロッキング絶縁膜４０１の一部を除去することができる。ブロッキング絶縁膜４０１の一部は図１４ａに示す犠牲パッド３３５が除去されたことによって露出された部分であってもよい。図１４ａに示す犠牲パッド３３５及びブロッキング絶縁膜４０１の一部が除去されることによってトレンチＴ’が形成されることができる。トレンチＴ’はそれに対応するホール３６１の側壁からギャップフィル絶縁膜３５３の内部に延長されてもよい。互いに連結されたトレンチＴ’及びホール３６１はコンタクト領域４７７と定義することができる。
その後、コンタクト領域４７７に導電性ゲートコンタクトを形成することができる。一実施例として、コンタクト領域４７７に図６を参照して説明した導電性ゲートコンタクト１８５を形成することができる。図６を参照して説明した導電性ゲートコンタクト１８５の突出部１８５Ｐ１は図１４ｂに示すトレンチＴ’内に形成されてもよく、図６を参照して説明した導電性ゲートコンタクト１８５の柱部１８５Ｐ２は図１４ｂに示すホール３６１内に形成されてもよい。
図１５ａ、図１５ｂ、図１６ａ、図１６ｂ及び図１６ｃは本発明の一実施例による半導体メモリ装置の製造方法を示す工程段階別の図面である。
図１５ａ及び図１５ｂは図１０ｃに示す工程の後に続く工程を示し、スリット３７３及びトレンチＴ’’を形成する工程を示す斜視図及び断面図である。図１５ｂは図１５ａに示す線Ｉ－Ｉ’に沿って切り取った断面図である。
図１５ａ及び図１５ｂを参照すると、図１０ｃに示す階段状積層体３００ＳＴをエッチングすることでスリット３７３を形成することができる。スリット３７３はギャップフィル絶縁膜３５３及び図１０ｃに示す階段状積層体３００ＳＴを貫通することができる。
その後、スリット３７３を介して図１０ｃに示す犠牲パッド３３５を除去することができる。犠牲パッド３３５が除去された領域にトレンチＴ’’を形成することができる。トレンチＴ’’はそれに対応するホール３６１の側壁からギャップフィル絶縁膜３５３の内部に延長されてもよい。トレンチＴ’’はそれに対応する第２物質膜３１１の端部３１１ＥＰを露出させることができる。例えば、第１ホールＨ１に連結されたトレンチＴ’’は、下部第１物質膜３０１Ｌと上部第１物質膜３０１Ｕの間に配置された第２物質膜３１１の端部３１１ＥＰを露出させることができる。
トレンチＴ’’は第１管状絶縁膜３６５Ａと第２管状絶縁膜３６５Ｂの間で開口されてもよく、第２物質膜３１１の端部３１１ＥＰに沿ってスリット３７３に向かって延長されてもよい。一実施例として、トレンチＴ’’は第２物質膜３１１の端部３１１ＥＰに沿って第３方向Ｄ３に延長されてもよい。
図１６ａ～図１６ｃは図１５ａ及び図１５ｂに示す工程の後に続く工程を示す断面図である。
図１６ａを参照すると、複数のゲート領域ＧＡが開口されるように図１５ａ及び図１５ｂに示すスリット３７３、複数のホール３６１、及びトレンチＴ’’を介して図１５ａ及び図１５ｂに示す複数の第２物質膜３１１を除去することができる。それぞれのゲート領域ＧＡはそれに対応するトレンチＴ’’に連結されてもよい。
図１６ｂを参照すると、図１６ａに示すゲート領域ＧＡ及びトレンチＴ’’の内部に導電膜３７５を形成することができる。導電膜３７５は第１管状絶縁パターン３６５Ａの内壁３６５Ａ＿Ｉ及び第２管状絶縁パターン３６５Ｂの内壁３６５Ｂ＿Ｉに沿って連続的に延長されてもよい。導電膜３７５はゲート電極パターン３７５Ｇと管状導電パターン３７５Ｔに区分されてもよい。ゲート電極パターン３７５Ｇは図１６ａに示すゲート領域ＧＡの内部に配置された導電膜３７５の一部であってもよい。管状導電パターン３７５Ｔは図１６ａに示すトレンチＴ’’の内部から第１管状絶縁パターン３６５Ａの内壁３６５Ａ＿Ｉ及び第２管状絶縁パターン３６５Ｂの内壁３６５Ｂ＿Ｉに沿って延長した導電膜３７５の一部であってもよい。
図には示されていないが、導電膜３７５を形成する前に、図１６ａに示すゲート領域ＧＡ、トレンチＴ’’及びホール３６１のそれぞれの表面に沿ってブロッキング絶縁膜（不図示）を形成することができる。この場合、ゲート電極パターン３７５Ｇの表面はブロッキング絶縁膜（不図示）により覆われてもよく、ブロッキング絶縁膜は第１管状絶縁パターン３６５Ａと導電膜３７５の間と、第２管状絶縁パターン３６５Ｂと導電膜３７５の間に延長されてもよい。
次いで、ホール３６１の中心領域に保護膜５０５を形成することができる。ホール３６１の中心領域は導電膜３７５の管状導電パターン３７５Ｔによって開口された領域であってもよい。保護膜５０５はギャップフィル絶縁膜３５３及び導電膜３７５に対するエッチング選択比を有する物質で形成されることができる。
図１６ｃを参照すると、図１６ｂに示す保護膜５０５は図１５ａに示すスリット３７３の内部に図５ｂを参照して説明したような垂直構造１８０を形成してから除去されることができる。導電膜３７５の管状導電パターン３７５Ｔが露出することができる。
その後、導電性ゲートコンタクトのコア導電パターンを形成することができる。一実施例として、図７に示すように、導電性ゲートコンタクト１８５’はコア導電パターン１８５Ｐ２’を含んでもよい。コア導電パターン１８５Ｐ２’は図１６ｃに示す管状導電パターン３７５Ｔの中心領域５１１に配置されてもよい。
図１７は本発明の実施例によるメモリシステムの構成を示すブロック図である。
図１７を参照すると、メモリシステム１１００はメモリ装置１１２０とメモリコントローラ１１１０を含む。
メモリ装置１１２０は複数のフラッシュメモリチップからなるマルチチップパッケージであってもよい。メモリ装置１１２０は、複数の層間絶縁膜及び複数の導電膜を含む階段状構造のゲート積層体、及びゲート積層体の階段状構造を貫通する管状絶縁膜及び複数の導電膜の１つの端部に連結され、管状絶縁膜の中心領域に延長した導電性ゲートコンタクトを含んでもよい。
メモリコントローラ１１１０はメモリ装置１１２０を制御するように構成され、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）１１１１、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）１１１２、ホストインターフェース１１１３、エラー訂正ブロック（Ｅｒｒｏｒ Ｃｏｒｒｅｃｔｉｏｎ Ｂｌｏｃｋ）１１１４、メモリインターフェース１１１５を含んでもよい。ＳＲＡＭ１１１１はＣＰＵ１１１２の動作メモリとして使用され、ＣＰＵ１１１２はメモリコントローラ１１１０のデータ交換のための諸般の制御動作を行い、ホストインターフェース１１１３はメモリシステム１１００と接続するホストのデータ交換プロトコルを備える。エラー訂正ブロック１１１４はメモリ装置１１２０から読み出されたデータに含まれたエラーを検出し、検出したエラーを訂正する。メモリインターフェース１１１５はメモリ装置１１２０とのインターフェーシングを行う。メモリコントローラ１１１０はホストとのインターフェーシングのためのコードデータを保存するＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）などをさらに含んでもよい。
上述したメモリシステム１１００は、メモリ装置１１２０とメモリコントローラ１１１０とが結合されたメモリカードまたはＳＳＤ（Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｒｉｖｅ）であってもよい。例えば、メモリシステム１１００がＳＳＤである場合、メモリコントローラ１１１０は、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）、ＭＭＣ（ＭｕｌｔｉＭｅｄｉａ Ｃａｒｄ）、ＰＣＩ－Ｅ（Ｐｅｒｉｐｈｅｒａｌ Ｃｏｍｐｏｎｅｎｔ Ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎ－Ｅｘｐｒｅｓｓ）、ＳＡＴＡ（Ｓｅｒｉａｌ Ａｄｖａｎｃｅｄ Ｔｅｃｈｎｏｌｏｇｙ Ａｔｔａｃｈｍｅｎｔ）、ＰＡＴＡ（Ｐａｒａｌｌｅｌ Ａｄｖａｎｃｅｄ Ｔｅｃｈｎｏｌｏｇｙ Ａｔｔａｃｈｍｅｎｔ）、ＳＣＳＩ（Ｓｍａｌｌ Ｃｏｍｐｕｔｅｒ Ｓｙｓｔｅｍ Ｉｎｔｅｒｆａｃｅ）、ＥＳＤＩ（Ｅｎｈａｎｃｅｄ Ｓｍａｌｌ Ｄｉｓｋ Ｉｎｔｅｒｆａｃｅ）、ＩＤＥ（Ｉｎｔｅｇｒａｔｅｄ Ｄｒｉｖｅ Ｅｌｅｃｔｒｏｎｉｃｓ）などの様々なインターフェースプロトコルの何れか１つを介して外部（例えば、ホスト）と通信することができる。
図１８は本発明の実施例によるコンピューティングシステムの構成を示すブロック図である。
図１８を参照すると、コンピューティングシステム１２００はシステムバス１２６０に電気的に連結されたＣＰＵ１２２０、ＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）１２３０）、ユーザインターフェース１２４０、モデム１２５０、メモリシステム１２１０を含んでもよい。コンピューティングシステム１２００がモバイル装置である場合、コンピューティングシステム１２００に動作電圧を供給するためのバッテリがさらに含まれてもよく、応用チップセット、イメージプロセッサ、モバイルＤＲＡＭなどをさらに含んでもよい。
メモリシステム１２１０はメモリ装置１２１２及びメモリコントローラ１２１１からなってもよい。メモリ装置１２１２は、図１７を参照して説明したメモリ装置１１２０と同様に構成されてもよい。メモリコントローラ１２１１は、図１７を参照して説明したメモリコントローラ１１１０と同様に構成されてもよい。
１０１ 層間絶縁膜
１１１、１１１’、３７５ 導電膜
１００Ａ、１００Ｂ、ＧＳＴ ゲート積層体
１６１、３５３ ギャップフィル絶縁膜
１３５ 管状絶縁膜
１８５、１８５’ 導電性ゲートコンタクト
１８５Ｐ１、Ｐ＿ＰＲ 突出部
１８５Ｐ２、Ｐ＿ＰＩ 柱部
１３５Ａ、３６５Ａ 第１管状絶縁パターン
１３５Ｂ、３６５Ｂ 第２管状絶縁パターン
１０５、４０１ ブロッキング絶縁膜
ＣＰ１ 第１導電膜
ＣＰ２ 第２導電膜
１８５Ｐ１’、３７５Ｔ 管状導電パターン
１８５Ｐ２’ コア導電パターン
ＧＥ、３７５Ｇ ゲート電極パターン
３０１ 第１物質膜
３１１ 第２物質膜
３０１Ｌ 下部第１物質膜
３０１Ｕ 上部第１物質膜
３００ＳＴ 階段状積層体
３３５ 犠牲パッド
Ｒ１ 第１リセス領域
Ｒ２ 第２リセス領域
Ｔ、Ｔ’、Ｔ’’ トレンチ
３６１ ホール
３７３ スリット
３７１ 犠牲柱
５０５ 保護膜

Claims (23)

  1. 第１方向に交互に積層された複数の層間絶縁膜及び複数の導電膜を含み、上記複数の導電膜のそれぞれの端部によって定義される階段状構造を有するゲート積層体と、
    上記階段状構造を覆うように上記ゲート積層体上に配置されたギャップフィル絶縁膜と、
    上記複数の導電膜のそれぞれの上記端部と交差し、上記ゲート積層体の上記階段状構造及び上記ギャップフィル絶縁膜を貫通するように上記第１方向に延長された管状絶縁膜（ｔｕｂｕｌａｒ ｉｎｓｕｌａｔｉｎｇ ｌａｙｅｒ）と、
    上記管状絶縁膜の中心領域に配置された導電性ゲートコンタクトと、を含み、
    上記導電性ゲートコンタクトは上記複数の導電膜のうち１つの導電膜に連結されるように上記管状絶縁膜の側部を貫通する突出部を含むことを特徴とする半導体メモリ装置。
  2. 上記管状絶縁膜は、
    上記突出部によって上記ゲート積層体を貫通する第１管状絶縁パターンと上記ギャップフィル絶縁膜を貫通する第２管状絶縁パターンに分離されることを特徴とする請求項１に記載の半導体メモリ装置。
  3. 上記管状絶縁膜は、上記複数の導電膜のうち少なくとも１つの導電膜と上記複数の層間絶縁膜のうち少なくとも１つの層間絶縁膜を貫通するように連続して延長されることを特徴とする請求項１に記載の半導体メモリ装置。
  4. 上記複数の導電膜のそれぞれの表面に沿って延長されたブロッキング絶縁膜をさらに含み、
    上記突出部は上記ブロッキング絶縁膜を貫通することを特徴とする請求項１に記載の半導体メモリ装置。
  5. 上記導電性ゲートコンタクトは、
    上記管状絶縁膜により覆われ、上記突出部と一体化した柱部を含むことを特徴とする請求項１に記載の半導体メモリ装置。
  6. 上記導電性ゲートコンタクトの上記突出部は上記複数の導電膜のうち上記１つの導電膜と一体化したことを特徴とする請求項１に記載の半導体メモリ装置。
  7. 第１導電膜と、
    上記第１導電膜から第１方向に離隔して配置された第２導電膜と、
    上記第１導電膜と上記第２導電膜の間の層間絶縁膜と、
    上記第１導電膜、上記層間絶縁膜及び上記第２導電膜を貫通し、上記第１方向に延長した第１管状絶縁パターン（ｔｕｂｕｌａｒ ｉｎｓｕｌａｔｉｎｇ ｐａｔｔｅｒｎ）と、
    上記第１管状絶縁パターンから上記第１方向に離隔され、上記第１方向に延長した第２管状絶縁パターンと、
    上記第１管状絶縁パターンの中心領域から上記第２管状絶縁パターンの中心領域に延長した柱部と、上記柱部から上記第１管状絶縁パターンと上記第２管状絶縁パターンの間に延長した突出部と、を含み、上記突出部は上記第２導電膜の上面に接触した導電性ゲートコンタクトを含むことを特徴とする半導体メモリ装置。
  8. 上記第１管状絶縁パターンと上記突出部の間の第１界面と、上記第２管状絶縁パターンと上記突出部の間の第２界面は上記第１方向に互いに重畳することを特徴とする請求項７に記載の半導体メモリ装置。
  9. 上記第１導電膜は上記第２導電膜より側部に突出したことを特徴とする請求項７に記載の半導体メモリ装置。
  10. 上記導電性ゲートコンタクトの上記突出部上に形成され、上記第２管状絶縁パターンによって貫通されるギャップフィル絶縁膜をさらに含むことを特徴とする請求項７に記載の半導体メモリ装置。
  11. 上記第２導電膜と上記層間絶縁膜の間に介在され、上記第２導電膜と上記第１管状絶縁パターンの間に延長したブロッキング絶縁膜をさらに含み、
    上記ブロッキング絶縁膜は上記突出部を向く開口部を含むことを特徴とする請求項７に記載の半導体メモリ装置。
  12. 第１導電膜と、
    上記第１導電膜から第１方向に離隔して配置された第２導電膜と、
    上記第１導電膜と上記第２導電膜の間の層間絶縁膜と、
    上記第１導電膜、上記層間絶縁膜及び上記第２導電膜を貫通し、上記第１方向に延長した第１管状絶縁パターンと、
    上記第１管状絶縁パターンから上記第１方向に離隔され、上記第１方向に延長した第２管状絶縁パターンと、を含み、
    上記第２導電膜は上記第１管状絶縁パターンと上記第２管状絶縁パターンの間を通り、上記第１管状絶縁パターンの内壁及び上記第２管状絶縁パターンの内壁に沿って延長したことを特徴とする半導体メモリ装置。
  13. 上記第１管状絶縁パターンの中心領域から上記第２管状絶縁パターンの中心領域に向かって延長したコア導電パターンをさらに含むことを特徴とする請求項１２に記載の半導体メモリ装置。
  14. 上記第１導電膜は上記第２導電膜より側部に突出したことを特徴とする請求項１２に記載の半導体メモリ装置。
  15. 下部第１物質膜、上記下部第１物質膜から第１方向に離隔して配置された上部第１物質膜、及び上記下部第１物質膜と上記上部第１物質膜の間の第２物質膜を含み、上記第２物質膜の端部が上記上部第１物質膜より側部に突出した階段状積層体を形成する段階と、
    上記第２物質膜の上記端部上に犠牲パッドを形成する段階と、
    上記下部第１物質膜、上記第２物質膜及び上記犠牲パッドを貫通するホールを形成する段階と、
    上記犠牲パッドの下に第１リセス領域が形成されるように上記ホールを介して上記下部第１物質膜及び上記第２物質膜のそれぞれの一部を除去する段階と、
    上記第１リセス領域に第１管状絶縁パターンを形成する段階と、
    トレンチが形成されるように上記犠牲パッドを除去する段階と、
    上記トレンチ及び上記第１管状絶縁パターンの中心領域に導電性ゲートコンタクトを形成する段階と、を含むことを特徴とする半導体メモリ装置の製造方法。
  16. 上記第１リセス領域と上記第１管状絶縁パターンは、
    上記下部第１物質膜及び上記第２物質膜と共面を形成するように上記第１方向に延長したことを特徴とする請求項１５に記載の半導体メモリ装置の製造方法。
  17. 上記犠牲パッドを除去する前に、
    上記ホールの内部に犠牲柱を形成する段階と、
    上記階段状積層体を貫通するスリットを形成する段階と、
    上記スリットを介して上記第２物質膜を導電膜に置き換える段階と、
    上記第１管状絶縁パターンと上記犠牲パッドが露出するように上記犠牲柱を除去する段階と、をさらに含むことを特徴とする請求項１５に記載の半導体メモリ装置の製造方法。
  18. 上記スリットを介して上記第２物質膜を導電膜に置き換える段階は、
    ゲート領域が開口されるように上記スリットを介して上記第２物質膜を除去する段階と、
    上記ゲート領域を介して露出した上記下部第１物質膜の上面、上記上部第１物質膜の底面、及び上記第１管状絶縁パターンの外壁に沿ってブロッキング絶縁膜を形成する段階と、
    上記ブロッキング絶縁膜によって開口された上記ゲート領域の内部に上記導電膜を形成する段階と、を含むことを特徴とする請求項１７に記載の半導体メモリ装置の製造方法。
  19. 上記犠牲パッドを除去する段階は上記導電膜を形成する段階の後に行われ、
    上記犠牲パッドを除去した後、上記導電膜が露出するように上記ブロッキング絶縁膜の一部を除去する段階と、をさらに含むことを特徴とする請求項１８に記載の半導体メモリ装置の製造方法。
  20. 上記階段状積層体及び上記犠牲パッドを覆うギャップフィル絶縁膜を形成する段階と、
    上記ギャップフィル絶縁膜及び上記階段状積層体を貫通するスリットを形成する段階と、をさらに含み、
    上記ホールは上記ギャップフィル絶縁膜を貫通するように上記第１方向に延長し、
    上記第１リセス領域を形成する間、上記ホールを介して上記ギャップフィル絶縁膜の側部がエッチングされた第２リセス領域が形成され、
    上記第１管状絶縁パターンを形成する間、上記第２リセス領域に第２管状絶縁パターンが形成されることを特徴とする請求項１５に記載の半導体メモリ装置の製造方法。
  21. ゲート領域が開口されるように上記スリット及び上記トレンチを介して上記第２物質膜を除去する段階をさらに含み、
    上記導電性ゲートコンタクトを形成する段階は、
    上記ゲート領域及び上記トレンチを充填し、上記第１管状絶縁パターンの内壁及び上記第２管状絶縁パターンの内壁に沿って延長した導電膜を形成する段階を含むことを特徴とする請求項２０に記載の半導体メモリ装置の製造方法。
  22. 上記導電膜は上記ゲート領域の内部のゲート電極パターンと、上記ゲート電極パターンから上記トレンチ及び上記ホールの内部に延長した管状導電パターンと、を含むことを特徴とする請求項２１に記載の半導体メモリ装置の製造方法。
  23. 上記導電性ゲートコンタクトを形成する段階は、
    上記管状導電パターンの中心領域にコア導電パターンを形成する段階をさらに含むことを特徴とする請求項２２に記載の半導体メモリ装置の製造方法。
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