CN115734611A - 半导体存储器装置 - Google Patents

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Abstract

本公开涉及一种半导体存储器装置，其包括半导体基板，所述半导体基板包括彼此间隔开的第一电路组和第二电路组。存储器装置还包括与半导体基板交叠的存储器单元阵列。所述存储器装置还包括跨过所述存储器单元阵列的垂直导线，所述垂直导线连接到所述第一电路组和所述第二电路组。

Description

半导体存储器装置
技术领域
本公开的各种实施例总体上涉及半导体存储器装置，且更特别地，涉及三维半导体存储器装置。
背景技术
半导体存储器装置可以包括存储器单元阵列和***电路结构。存储器单元阵列可包括能够存储数据的多个存储器单元。***电路结构可被配置为控制存储器单元的各种操作。
三维存储器装置的存储器单元阵列可包括多个三维布置的存储器单元。因此，可减小在基板上由存储器单元占据的二维面积，且可改进半导体存储器装置的集成度。为了改进基板的每单位面积的效率，***电路结构可与存储器单元阵列交叠。用于将存储器单元阵列电连接到***电路结构的线路可能成为限制半导体存储器装置的小型化的因素。
发明内容
根据本公开的实施例，一种半导体存储器装置包括：第一栅极堆叠结构和第二栅极堆叠结构，所述第一栅极堆叠结构和所述第二栅极堆叠结构包括第一导电图案和第二导电图案，所述第一导电图案与所述第二导电图案间隔开，所述第一栅极堆叠结构与所述第二栅极堆叠结构相邻；与所述第一栅极堆叠结构和所述第二栅极堆叠结构相邻设置的垂直导线；以及半导体基板，其延伸以与所述第一栅极堆叠结构、所述第二栅极堆叠结构和所述垂直导线交叠。半导体基板包括连接到第一栅极堆叠结构和第二栅极堆叠结构中的至少一个的第一导电图案和第二导电图案的多个传输晶体管。垂直导线连接到多个传输晶体管的多个栅电极。
根据本公开的另一实施例，一种半导体存储器装置包括：包括***电路结构的半导体基板；设置在所述半导体基板上方的垂直导线，所述垂直导线在平行于所述半导体基板的平面上沿第一方向延伸，所述垂直导线连接到所述***电路结构；在所述垂直导线的侧壁上延伸的垂直绝缘层；以及第一栅极堆叠结构和第二栅极堆叠结构，所述第一栅极堆叠结构和所述第二栅极堆叠结构在与所述垂直导线相交的第二方向上彼此相邻。垂直导线和垂直绝缘层设置在第一栅极堆叠结构和第二栅极堆叠结构之间。第一栅极堆叠结构和第二栅极堆叠结构中的每一个包括交替堆叠在半导体基板上的多个层间绝缘层和多个导电图案。
根据本公开的又一实施例，一种半导体存储器装置包括：半导体基板，其包括彼此间隔开的第一电路组和第二电路组；与所述半导体基板交叠的存储器单元阵列；跨过所述存储器单元阵列的垂直导线，所述垂直导线与所述半导体基板交叠；多个第一导电接合图案，其布置在所述半导体基板与所述存储器单元阵列之间的高度处，所述多个第一导电接合图案分别连接到所述第一电路组和所述第二电路组；以及多个第二导电接合图案，其设置在所述多个第一导电接合图案与所述存储器单元阵列之间的高度处，所述多个第二导电接合图案连接到所述垂直导线和所述存储器单元阵列，所述多个第二导电接合图案接合到所述多个第一导电接合图案。垂直导线经由多个第一导电接合图案的一部分和多个第二导电接合图案的一部分而共同连接到第一电路组和第二电路组。
附图说明
现在将在下文中参照附图更全面地描述示例实施例；然而，它们可以以不同的形式实施，并且不应该被解释为限于在此阐述的实施例。相反，提供这些实施例是为了使本领域技术人员能够实现本公开。
在附图中，为了图示清楚，尺寸可能被放大。应当理解，当元件被称为在两个元件“之间”时，它可以是两个元件之间的唯一元件，或者也可以存在附加的中间元件。相同的附图标记始终表示相同的元件。
图1是示出根据本公开实施例的半导体存储器装置的框图。
图2A和图2B示出根据本公开实施例的开关电路组和存储器单元阵列的电路图。
图3是示出根据本公开的实施例的多平面结构的框图。
图4是示意性示出根据本公开的实施例的半导体存储器装置的立体图。
图5A到图5D是示出图4中所示的半导体存储器装置的示例配置的截面图。
图6A到图6D、图7A到图7D、图8A到图8B、图9A到图9D、图10A到图10D、图11A到图11D和图12A到图12D是示出图5A到图5D中所示的半导体存储器装置的制造方法的实施例的工艺截面图。
图13是示出根据本公开实施例的存储器***的配置的框图。
图14是示出根据本公开的实施例的计算***的配置的框图。
具体实施方式
这里所公开的具体结构和功能描述仅仅是出于描述根据本公开的构思的实施例的目的而示出的。根据本公开的构思的附加实施例可以以各种形式实现。因此，本公开不应被解释为限于本文阐述的实施例。
应当理解，虽然术语“第一”，“第二”等在本文中可用于描述各种元件，但这些元件不应受这些术语的限制。这些术语仅用于区分一个元件与另一个元件，并且组件的顺序或数量不受这些术语的限制。
实施例提供一种能够减小其尺寸的半导体存储器装置。
图1是示出根据本公开实施例的半导体存储器装置的框图。
参照图1，半导体存储器装置可包括存储器单元阵列10和***电路结构20[1]、20[2]、30、40、50、60和70。***电路结构可以包括多个电路组20[1]、20[2]、30、40、50、60和70。
***电路结构的多个电路组20[1]、20[2]、30、40、50、60和70可包括设置在存储器单元阵列10两侧的第一电路组(例如，20[1])和第二电路组(例如，20[2])，以及被配置为共同控制第一电路组和第二电路组的第三电路组(例如，30)。第一电路组和第二电路组中的每一者可通过设置在存储器单元阵列10上的垂直导线(例如，BSEL[A]到BSEL[D])连接到第三电路组。构成第三电路组(例如，30)的多个晶体管不分布式地设置为与第一电路组(例如，20[1])和第二电路组(例如，20[2])中的每一者相邻，而是可以设置在连续区域中。根据本公开的实施例，与第三电路组的多个晶体管分布式地设置在彼此间隔开的区域中的情况相比，由第三电路组和与其连接的线路所占据的面积可以变窄。因此，根据本公开实施例的结构在减小半导体存储器装置的尺寸方面可以是有利的。
***电路结构的多个电路组可包括第一开关电路组20[1]、第二开关电路组20[2]、行解码器30、电压产生电路40、控制电路50、页缓冲器60和列解码器70。在一个实施例中，第一开关电路组20[1]可以是上述第一电路组，第二开关电路组20[2]可以是上述第二电路组，并且行解码器30可以是上述第三电路组。在下文中，基于其中第一电路组，第二电路组和第三电路组分别对应于将对其进行详细描述的第一开关电路组20[1]，第二开关电路组20[2]和行解码器30的实施例示出了附图。然而，本公开的实施例不限于此。
存储器单元阵列10可包括多个存储块10A到10D。存储块10A到10D中的每一者可包括多个存储器单元串。每一存储器单元串可包括其中存储数据的多个存储器单元。每一存储器单元可存储一位数据或具有两位或更多位的多位数据。
存储器单元阵列10可通过多个第一局部线LGA1、LGB1、LGC1和LGD1连接到第一开关电路组20[1]，且通过多个第二局部线LGA2、LGB2、LGC2和LGD2连接到第二开关电路组20[2]。多个第一局部线LGA1、LGB1、LGC1和LGD1以及多个第二局部线LGA2、LGB2、LGC2和LGD2可以被配置为堆叠在第一开关电路组20[1]和第二开关电路组20[2]上以彼此间隔开的导电图案。存储器单元阵列10可通过多个位线BL连接到页缓冲器60。
控制电路50可响应于命令CMD和地址ADD而输出操作信号OP_S、行地址RADD、页缓冲器控制信号PB_S和列地址CADD。
电压产生电路40可响应于控制电路50的操作信号OP_S将编程操作、验证操作、读取操作或擦除操作所需的操作电压输出到多个第一全局线GG1和多个第二全局线GG2。
行解码器30可响应于控制电路50的行地址RADD而输出多个块选择信号BSEL[A]至BSEL[D]，以用于选择多个存储块10A至10D中的至少一个存储块。
列解码器70可响应于列地址CADD而将从输入/输出电路(未图示)输入的数据DATA传输到页缓冲器60或将存储在页缓冲器60中的数据DATA传输到输入/输出电路(未图示)。列解码器70可与页缓冲器60交换数据DATA。
页缓冲器60可响应于页缓冲器控制信号PB_S而临时存储通过位线BL接收的数据DATA。页缓冲器60可在读取操作中感测位线BL的电压或电流。
第一开关电路组20[1]和第二开关电路组20[2]可以响应于从行解码器30输出的多个块选择信号BSEL[A]至BSEL[D]而将输出到多个第一全局线GG1和多个第二全局线GG2的操作电压传送到第一局部线和第二局部线。
第一开关电路组20[1]的配置，多个第一局部线LGA1、LGB1、LGC1和LGD1的配置，第二开关电路组20[2]的配置，多个第二局部线LGA2、LGB2、LGC2和LGD2的配置，第一开关电路组20[1]和存储器单元阵列10之间的连接关系，以及第二开关电路组20[2]和存储器单元阵列10之间的连接关系可以是不同的。在一个实施例中，第一开关电路组20[1]可以包括多个第一子开关电路组20A1至20D1，并且第二开关电路组20[2]可以包括多个第二子开关电路组20A2至20D2。第一子开关电路组20A1至20D1可以分别连接到多个存储块10A至10D，第二子开关电路组20A2至20D2可以分别连接到多个存储块10A至10D。例如，第一存储块10A可以连接到与其对应的第一子开关电路组20A1和第二子开关电路组20A2，第二存储块10B可以连接到与其对应的第一子开关电路组20B1和第二子开关电路组20B2。
图2A和图2B示出根据本公开实施例的开关电路组和存储器单元阵列的电路图。例如，在图2A和图2B中分别示出了根据本公开的第一实施例和第二实施例的参照图1描述的第一存储块10A、连接到第一存储块10A的第一子开关电路组20A1和第二子开关电路组20A2、第二存储块10B以及连接到第二存储块10B的第一子开关电路组20B1和第二子开关电路组20B2的电路图。
参照图1、图2A和图2B，存储块10A到10D中的每一者可包括连接到多个位线BL和公共源极线CSL的多个存储器单元串CS。每一存储器单元串CS可包括串联连接的至少一个漏极选择晶体管DST、多个存储器单元MC和至少一个源极选择晶体管SST。所述至少一个漏极选择晶体管DST可连接在所述多个存储器单元MC与位线BL之间。下文中，基于其中两个漏极选择晶体管DST串联连接在多个存储器单元MC与位线BL之间的结构来描述实施例，但本公开不限于此。至少一个源极选择晶体管SST可连接在多个存储器单元MC与公共源极线CSL之间。下文中，基于其中两个源极选择晶体管SST串联连接在多个存储器单元MC与公共源极线CSL之间的结构来描述实施例，但本公开并不限于此。
每一存储器单元串CS可连接到至少一个漏极选择线DSL、多个字线WL和至少一个源极选择线SSL。漏极选择线可连接到漏极选择晶体管DST的栅极，多个字线WL可连接到多个存储器单元MC的栅极，且源极选择线SSL可连接到源极选择晶体管DST的栅极。在下文中，基于其中分别连接到两个漏极选择晶体管DST的栅极的两个漏极选择线DSL和分别连接到两个源极选择晶体管SST的栅极的两个源极选择线SSL连接到每一存储器单元串CS的结构来描述实施例，但本公开不限于此。
多个第一局部线LGA1、LGB1、LGC1和LGD1以及多个第二局部线LGA2、LGB2、LGC2和LGD2的配置可以是不同的。对于每个组，第一局部线LGA1、LGB1、LGC1和LGD1可以连接到第一子开关电路组20A1到20D1，并且对于每个组，第二局部线LGA2、LGB2、LGC2和LGD2可以连接到第二子开关电路组20A2到20D2。
参照图1和2A，在第一实施例中，存储块10A到10D中的每一者的多个存储器单元串CS可通过源极选择线SSL、多个字线WL和漏极选择线DSL中的每一者彼此连接。
多个第一局部线LGA1、LGB1、LGC1和LGD1可用作多个存储块10A、10B、10C和10D的源极选择线SSL。多个第一局部线LGA1、LGB1、LGC1和LGD1可以被分成对应于每个存储块10A、10B、10C或10D的组。例如，第一存储块10A的源极选择线SSL可以构成第一组的第一局部线LGA1，而第二存储块10B的源极选择线SSL可以构成第二组的第一局部线LGB1。多个第一局部线LGA1、LGB1、LGC1和LGD1的每一组可连接到与其对应的第一子开关电路组20A1、20B1、20C1或20D1。例如，构成第一组的第一局部线LGA1的第一存储块10A的源极选择线SSL可以连接到第一子开关电路组20A1，构成第二组的第一局部线LGB1的第二存储块10B的源极选择线SSL可以连接到第一子开关电路组20B1。
多个第二局部线LGA2、LGB2、LGC2和LGD2可用作多个存储块10A、10B、10C和10D的多个字线WL和漏极选择线DSL。多个第二局部线LGA2、LGB2、LGC2和LGD2可被分成对应于每个存储块10A、10B、10C或10D的组。例如，第一存储块10A的多个字线WL和漏极选择线DSL可构成第一组的第二局部线LGA2，并且第二存储块10B的多个字线WL和漏极选择线DSL可构成第二组的第二局部线LGB2。多个第二局部线LGA2、LGB2、LGC2和LGD2的每一组可连接到与其对应的第二子开关电路组20A2、20B2、20C2或20D2。例如，构成第一组的第二局部线LGA2的第一存储块10A的多个字线WL和漏极选择线DSL可以连接到第二子开关电路组20A2，并且构成第二组的第二局部线LGB2的第二存储块10B的多个字线WL和漏极选择线DSL可以连接到第二子开关电路组20B2。
参照图1和图2B，在第二实施例中，存储块10A到10D中的每一者的多个存储器单元串CS可被分为第一组的存储器单元串和第二组的存储器单元串。例如，可以将第一存储块10A的多个存储器单元串CSI划分为第一组的存储器单元串10A1和第二组的存储器单元串10A2，并且可以将第二存储块10B的多个存储器单元串CS2划分为第一组的存储器单元串10B1和第二组的存储器单元串10B2。
多个第一局部线LGA1、LGB1、LGC1和LGD1可用作连接到多个存储块10A、10B、10C和10D的第一组的存储器单元串的源极选择线SSL，多个字线WL和漏极选择线DSL。多个第一局部线LGA1、LGB1、LGC1和LGD1可以被分成对应于每个存储块10A、10B、10C或10D的组。例如，连接到第一存储块10A的第一组的存储器单元串10A1的源极选择线SSL、多个字线WL和漏极选择线DSL可构成第一组的第一局部线LGA1，并且连接到第二存储块10B的第一组的存储器单元串10B1的源极选择线SSL、多个字线WL和漏极选择线DSL可构成第二组的第一局部线LGB1。多个第一局部线LGA1、LGB1、LGC1和LGD1的每一组可连接到与其对应的第一子开关电路组20A1、20B1、20C1或20D1。例如，构成第一存储块10A的第一组的第一局部线LGA1的源极选择线SSL、多个字线WL和漏极选择线DSL可以连接到第一子开关电路组20A1。此外，构成第二存储块10B的第二组的第一局部线LGB1的源极选择线SSL、多个字线WL和漏极选择线DSL可以连接到第一子开关电路组20B1。
多个第二局部线LGA2、LGB2、LGC2和LGD2可用作连接到多个存储块10A、10B、10C和10D的第二组的存储器单元串的源极选择线SSL、多个字线WL和漏极选择线DSL，其。多个第二局部线LGA2、LGB2、LGC2和LGD2可以被分成对应于每个存储块10A、10B、10C或10D的组。例如，连接到第一存储块10A的第二组的存储器单元串10A2的源极选择线SSL、多个字线WL和漏极选择线DSL可构成第一组的第二局部线LGA2，并且连接到第二存储块10B的第二组的存储器单元串10B2的源极选择线SSL、多个字线WL和漏极选择线DSL可构成第二组的第二局部线LGB2。多个第二局部线LGA2、LGB2、LGC2和LGD2的每一组可连接到与其对应的第二子开关电路组20A2、20B2、20C2或20D2。例如，构成第一存储块10A的第一组的第二局部线LGA2的源极选择线SSL、多个字线WL和漏极选择线DSL可连接到第二子开关电路组20A2。此外，构成第二存储块10B的第二组的第二局部线LGB2的源极选择线SSL、多个字线WL和漏极选择线DSL可以连接到第二子开关电路组20B2。
参照图1、图2A和图2B，第一全局线GG1和第二全局线GG2可以包括向多个第一局部线LGA1、LGB1、LGC1和LGD1以及多个第二局部线LGA2、LGB2、LGC2和LGD2提供操作电压的全局线GSSL、GWL和GDSL。全局线GSSL，GWL和GDSL可包括全局源极选择线GSSL、全局字线WL和全局漏极选择线GDSL。全局源极选择线GSSL可传输供应到源极选择线SSL的电压，全局字线WL可传输供应到字线WL的电压，且全局漏极选择线GDSL可传输供应到漏极选择线DSL的电压。
第一子开关电路组20A1至20D1中的每一个可以包括第一传输晶体管PT1。第一传输晶体管PT1的栅极可以共同连接到传输与其对应的块选择信号的块字线。例如，连接到第一存储块10A的第一子开关电路组20A1的第一传输晶体管PT1的栅极可连接到传输第一块选择信号BSEL[A]的第一块字线BLKWL[A]，并且连接到第二存储块10B的第一子开关电路组20B1的第一传输晶体管PT1的栅极可连接到传输第二块选择信号BSEL[B]的第二块字线BLKWL[B]。
第二子开关电路组20A2至20D2中的每一者可以包括第二传输晶体管PT2。第二传输晶体管PT2的栅极可共同连接到传输与其对应的块选择信号的块字线。例如，连接到第一存储块10A的第二子开关电路组20A2的第二传输晶体管PT2的栅极可连接到传输第一块选择信号BSEL[A]的第一块字线BLKWL[A]，并且连接到第二存储块10B的第二子开关电路组20B2的第二传输晶体管PT2的栅极可连接到传输第二块选择信号BSEL[B]的第二块字线BLKWL[B]。
如上所述，根据本公开的实施例，传输块选择信号的每个块字线(例如，BLKWL[A])可以共同连接到与其对应的第一开关电路组20A1的第一传输晶体管PT1的栅极和第二开关电路组20A2的第二传输晶体管PT2的栅极。
参照图1和图2A或图1和图2B描述的存储器单元阵列10可构成多平面结构的一部分。
图3是示出根据本公开的实施例的多平面结构的框图。
参照图3，多平面结构可以包括由行解码器30控制的两个或更多个平面PL1到PL4。图3例示了包括第一平面PL1、第二平面PL2、第三平面PL3和第四平面PL4的多平面结构，但是本公开不限于此。
第一至第四平面PL1至PL4可以设置在半导体基板的不同区域上。第一至第四平面PL1至PL4中的每一个可以包括参照图1和2描述的多个存储块10A至10D。存储块10A至10D可以连接到第一开关电路组20[1]和第二开关电路组20[2]。
在第一至第四平面PL1至PL4的每一个的操作中所涉及的第一开关电路组20[1]和第二开关电路组20[2]可以由设置在半导体存储器装置的与所述第一至第四平面PL1至PL4中的任一个相邻的部分区域中的行解码器来控制。
第一开关电路组20[1]和第二开关电路组20[2]2]可与包括存储块10A到10D的局部线的栅极堆叠结构中的每一者的两端交叠。
图4是示意性示出根据本公开的实施例的半导体存储器装置的立体图。例如，在图4中示意性地示出了半导体基板101、第一栅极堆叠结构GST[A]、第二栅极堆叠结构GST[B]和块字线BLKWL的布置。在下文中，将在平行于半导体基板101的顶表面的平面上彼此相交的轴面对的方向定义为第一方向D1和第二方向D2，并且将与半导体基板101的顶表面相交的方向定义为第三方向D3。例如，第一方向D1、第二方向D2和第三方向D3可以是XYZ坐标系的X轴、Y轴和Z轴延伸的方向。
参照图4，半导体基板101可以包括***电路结构，该***电路结构配置有在图1、图2A和图2B中的至少一个中示出的第一开关电路组20[1]的第一子开关电路组20A1至20D1、第二开关电路组20[2]的第二子开关电路组20A2至20D2、行解码器30、电压产生电路40、控制电路50、页缓冲器60和列解码器70。半导体基板101可以包括行解码器区域RDA，第一接触区域CTA1，第二接触区域CTA2，第三接触区域CTA3和单元阵列区域CAR。图1、图2A和图2B中至少一个中所示的行解码器30可以设置在半导体基板101的行解码器区域RDA中。图1、图2A和图2B中的至少一个中所示的第一子开关电路组20A1至20D1中的每一个可以设置在与其对应的第一接触区域CTA1中。图1、图2A和图2B中的至少一个中所示的第二子开关电路组20A2至20D2中的每一个可以设置在与其对应的第二接触区域CTA2中。单元阵列区域CAR可以被限定在第一接触区域CTA1和第二接触区域CTA2之间。第三接触区域CTA3可以在半导体基板101中限定彼此相邻的栅极堆叠结构之间。例如，可以在半导体基板101中在第一栅极堆叠结构GST[A]和第二栅极堆叠结构GST[B]之间限定第三接触区域CTA3。
行解码器区域RDA可以面对第二接触区域CTA2，并且第一接触区域CTA1和单元阵列区域CAR可以设置在行解码器区域RDA和第二接触区域CTA2之间。行解码器区域RDA可以延伸为与第三接触区域CTA3相邻。
图1、图2A和图2B中的至少一者中所示的多个存储块10A到10D中的每一者可包括至少一个栅极堆叠结构。在一实施例中，图1、图2A和图2B中的至少一个中所示的第一存储块10A可包括第一栅极堆叠结构GST[A]，且图1、图2A和图2B中的至少一者中所示的第二存储块10B可包括第二栅极堆叠结构GST[B]。然而，本公开不限于此，且每一存储块可包括通过狭缝SI彼此隔离的两个或更多个栅极堆叠结构。
每个栅极堆叠结构可以包括第一局部线和第二局部线，第一局部线和第二局部线被堆叠为在第三方向D3上彼此间隔开。在一个实施例中，第一栅极堆叠结构GST[A]可包括图1、图2A和图2B中的至少一个中所示的第一存储块10A的源极选择线SSL、字线WL和漏极选择线DSL，且第二栅极堆叠结构GST[B]可包括图1、图2A和图2B中的至少一个中所示的第二存储块10B的源极选择线SSL、字线WL和漏极选择线DSL。
狭缝SI可以被限定在彼此相邻的栅极堆叠结构之间。狭缝SI可以设置在第一栅极堆叠结构GST[A]和第二栅极堆叠结构GST[B]之间。
垂直导线233可在与存储器单元阵列交叉的情况下设置。在一个实施例中，垂直导线233可以设置在第一栅极堆叠结构GST[A]和第二栅极堆叠结构GST[B]之间，并且设置在狭缝SI中。垂直导线233可用作参照图1描述的传输块选择信号BSEL[A]至BSEL[D]中的一者的块字线BLKWL。例如，块字线BLKWL可传输图1中所示的第一块选择信号BSEL[A]，且用作图2A和图2B中所示的第一块字线BLKWL[A]。
垂直导线233可以在第一方向D1上延伸。第一栅极堆叠结构GST[A]和第二栅极堆叠结构GST[B]可以在与垂直导线233相交的第二方向D2上彼此相邻。
半导体基板101的行解码器区域RDA可以不与第一栅极堆叠结构GST[A]和第二栅极堆叠结构GST[B]交叠。半导体基板101的第三接触区域CTA3可以与垂直导线233交叠。半导体基板101的第一接触区域CTA1和第二接触区域CTA2可以和与其对应的栅极堆叠结构的两端交叠。例如，第一栅极堆叠结构GST[A]可以包括第一端部和在第一方向D1上与第一端部间隔开的第二端部。第一接触区域CTA1可以与第一栅极堆叠结构GST[A]的第一端部交叠，并且第二接触区域CTA2可以与第一栅极堆叠结构GST[A]的第二端部交叠。
如上所述，块字线BLKWL可包括设置在彼此相邻的第一栅极堆叠结构GST[A]与第二栅极堆叠结构GST[B]之间的垂直导线233，使得可移除用于块字线BLKWL的单独空间。因此，可以减小半导体存储器装置的尺寸。
图5A到5D是示出图4中所示的半导体存储器装置的示例配置的截面图。
图5A是沿着第一方向D1截取的图4所示的半导体基板101的第一接触区域CTA1、与第一接触区域CTA1相邻的单元阵列区域CAR的一部分以及与它们交叠的组件的截面图。图5B是沿着第一方向D1截取的图4所示的半导体基板101的第二接触区域CTA2、与第二接触区域CTA2相邻的单元阵列区域CAR的一部分以及与它们交叠的组件的截面图。图5C是沿着第二方向D2截取的图4所示的半导体基板101的第三接触区域CTA3、在第三接触区域CTA3两侧的单元阵列区域CAR中的每个的一部分以及与它们交叠的组件的截面图。图5D是沿着第一方向D1截取的图4所示的半导体基板101的行解码器区域RDA、第三接触区域CTA3的一部分以及与它们交叠的组件的截面图。图5D所示的第一交叠区域OLA1可以被定义为图4所示的第三接触区域CTA3的与第一接触区域CTA1相邻的一部分，图5D所示的第二交叠区域OLA2可以被定义为图4所示的第三接触区域CTA3的与第二接触区域CTA2相邻的一部分，并且图5C所示的第三交叠区域OLA3可以被定义为图4所示的第三接触区域CTA3的与单元阵列区域CAR相邻的一部分。
参照图5A到图5D，半导体存储器装置的半导体基板101可以包括***电路结构。***电路结构可以包括第一传输晶体管PT1、第一晶体管TR1、第二传输晶体管PT2和第二晶体管TR2。
例如，第一传输晶体管PT1可以是参照图1、图2A和图3描述的第一开关电路组20[1]的第一子开关电路组20A1的组件，第二传输晶体管PT2可以是参照图1、图2A和图3描述的第二开关电路组20[2]的第二子开关电路组20A2的组件。第一晶体管TR1可以是参照图1描述的页缓冲器60的组件，而第二晶体管TR2可以是参照图1、图2A和图3描述的行解码器30的组件。
第一传输晶体管PT1、第一晶体管TR1、第二传输晶体管PT2和第二晶体管TR2中的每一个可以包括栅极绝缘层10、栅电极107和结101J。栅极绝缘层105和栅电极107可以堆叠在半导体基板101的有源区上。半导体基板101的有源区可以由掩埋在半导体基板101中的隔离层103划分。结101J可以被定义为在栅电极107的两侧将n型杂质和p型杂质中的至少一种注入到半导体基板101的有源区中的区域。结101J可以被提供作为与其对应的晶体管的源极区和漏极区。
半导体存储器装置的存储器单元阵列可以与半导体基板101交叠。存储器单元阵列可包括围绕多个单元插塞CPL的第一栅极堆叠结构GST[A]和第二栅极堆叠结构GST[B]。
第一栅极堆叠结构GST[A]和第二栅极堆叠结构GST[B]可以通过狭缝SI在第二方向D2上彼此间隔开。第一栅极堆叠结构GST[A]和第二栅极堆叠结构GST[B]中的每一者可包括交替堆叠在半导体基板101上的多个层间绝缘层211和多个导电图案213。多个导电图案213可以通过多个层间绝缘层211而彼此绝缘，并且在第三方向D3上彼此间隔开。例如，多个导电图案213可以包括第一导电图案和第二导电图案，并且第一导电图案可以在第三方向D3上与第二导电图案间隔开。多个导电图案213可构成漏极选择线DSL、字线WL和源极选择线SSL。字线WL可以设置在漏极选择线DSL和源极选择线SSL之间。
第一栅极堆叠结构GST[A]和第二栅极堆叠结构GST[B]中的每一者可以与半导体基板101的单元阵列区域CAR，第一接触区域CTA1和第二接触区域CTA2交叠。第一栅极堆叠结构GST[A]和第二栅极堆叠结构GST[B]中的每一者的第一端部可以与其中形成有第一传输晶体管PT1的第一接触区域CTA1交叠，并且可以包括由第一局部线形成的第一阶梯结构。第一栅极堆叠结构GST[A]和第二栅极堆叠结构GST[B]中的每一者的第二端部可与其中形成有第二传输晶体管PT2的第二接触区域CTA2交叠，且可包括由第二局部线形成的第二阶梯结构。在一个实施例中，第一局部线可用作多个导电图案213中的源极选择线SSL，且第二局部线可用作多个导电图案213中的字线WL和漏极选择线DSL。随着变得更远离半导体基板101，源极选择线SSL可以在平行于半导体基板101的顶表面的平面上延伸得更长，从而形成第一阶梯结构SW1。随着变得更远离半导体基板101，字线WL和漏极选择线DSL可以在平行于半导体基板101的顶表面的平面上延伸得更长，从而形成第二阶梯结构SW2。
多个单元插塞CPL可以与半导体基板101的单元阵列区域CAR交叠。每个单元插塞CPL可以包括存储器层215、沟道层217和芯绝缘层219。
沟道层217可以穿透第一栅极堆叠结构GST[A]和第二栅极堆叠结构GST[B]中的每一者的多个层间绝缘层211和多个导电图案213。存储器层215可设置在沟道层217与第一栅极堆叠结构GST[A]和第二栅极堆叠结构GST[B]中的每一者之间，且围绕沟道层217的侧壁。
虽然图中未示出，但存储器层215可包括阻挡绝缘层、数据存储层和隧道绝缘层。阻挡绝缘层可以设置在每个导电图案213和沟道层217之间，数据存储层可以设置在阻挡绝缘层和沟道层217之间，并且隧道绝缘层可以设置在数据存储层和沟道层217之间。数据存储层可以由能够存储使用福勒-诺德海姆隧穿改变的数据的材料层形成。材料层可以包括其中可以捕获电荷的氮化物层。隧道绝缘层可以包括电荷可以穿过通过的绝缘材料。
沟道层217可以与源极层311S接触。源极层311S可以构成参照图2A描述的公共源极线CSL。源极层311S可以延伸以交叠于第一栅极堆叠结构GST[A]和第二栅极堆叠结构GST[B]。第一栅极堆叠结构GST[A]和第二栅极堆叠结构GST[B]可以设置在源极层311S和半导体基板101之间。源极层311S可以由掺杂半导体层形成。在一个实施例中，源极层311S可以是n型掺杂硅。
沟道层217可以由包括硅的半导体层形成。沟道层217可以包括第一部分P1，该第一部分P1在第三方向D3上朝向源极层311S比第一栅极堆叠结构GST[A]、第二栅极堆叠结构GST[B]和存储器层215中的每一个突出得更远。第一部分P1可以被源极层311S围绕，并且与源极层311S直接接触。沟道层217可以包括从第一部分P1朝向半导体基板101延伸的第二部分P2。第二部分P2可以形成为管状。管状的第二部分P2可围绕芯绝缘层219的侧壁。芯绝缘层219可以在第三方向D3上比存储器层215突出得更远，并且被沟道层217的第一部分P1围绕。沟道层217可以包括从第二部分P2朝向半导体基板101延伸的第三部分P3。沟道层217的第三部分P3可以掺杂有导电类型的杂质。在一个实施例中，沟道层217的第三部分P3可以掺杂有n型杂质。沟道层217的第三部分P3可以包括由第一栅极堆叠结构GST[A]和第二栅极堆叠结构GST[B]中的每一个的一部分围绕的交叠区域，以及比第一栅极堆叠结构GST[A]和第二栅极堆叠结构GST[B]中的每一个朝向半导体基板101突出得更远的突出区域。根据设计规则，可以将第三部分P3的交叠区域设计成在第三方向D3上具有各种长度。沟道层217的第三部分P3可以沿着芯绝缘层219的面向半导体基板101的表面延伸。
存储器单元可形成于沟道层217与字线WL的交叉部分处，源极选择晶体管可形成于沟道层217与源极选择线SSL的交叉部分处，且漏极选择晶体管可形成于沟道层217与漏极选择线DSL的交叉部分处。源极选择晶体管、漏极选择晶体管和存储器单元通过沟道层217串联连接，以构成参照图2描述的存储器单元串CS。
半导体存储器装置还可以包括设置在半导体基板101和包括第一栅极堆叠结构GST[A]和第二栅极堆叠结构GST[B]的存储器单元阵列之间的填充绝缘层221。填充绝缘层221可以填充由于第一栅极堆叠结构GST[A]和第二栅极堆叠结构GST[B]中的每一个的第一阶梯结构SW1和第二阶梯结构SW2而限定的沟槽。填充绝缘层221可以围绕单元插塞CPL的面向半导体基板101的端部。
半导体存储器装置可以包括与第一阶梯结构SW1交叠的第一栅极垂直接触部223A和与第二阶梯结构SW2交叠的第二栅极垂直接触部223B。第一阶梯结构SW1的第一局部线中的每个可以和与其对应的第一栅极垂直接触部223A接触，并且第二阶梯结构SW2的第二局部线中的每个可以和与其对应的第二栅极垂直接触部223B接触。例如，构成第一局部线的源极选择线SSL可以与第一栅极垂直接触部223A接触，而构成第二局部线的漏极选择线DSL可以与第二栅极垂直接触部223B接触。第一栅极垂直接触部223A和第二栅极垂直接触部223B可以穿透填充绝缘层221和层间绝缘层211。
填充绝缘层221可以延伸以与行解码器区域RDA交叠。填充绝缘层221的与行解码器区域RDA交叠的部分可以被***垂直接触部223C穿透。
第一栅极垂直接触部223A、第二栅极垂直接触部223B和***垂直接触部223C可以由相同的导电材料形成。
填充绝缘层221可以被狭缝SI穿透。狭缝SI可以设置在第一栅极堆叠结构GST[A]和第二栅极堆叠结构GST[B]之间，并且在第一方向D1上延伸。狭缝SI可以填充有垂直绝缘层231和垂直导线233。垂直绝缘层231和垂直导线233可以延伸到源极层311S的内部。
垂直导线233可以构成块字线BLKWL，其共同连接到多个第一传输晶体管PT1和多个第二传输晶体管PT2的栅电极，如图2A所示。垂直导线233可以在第一方向D1上延伸以与行解码器区域RDA、第一交叠区域OLA1、第二交叠区域OLA2和第三交叠区域OLA3交叠。
源极层311S可以延伸为不仅与第一栅极堆叠结构GST[A]和第二栅极堆叠结构GST[B]交叠，而且与垂直导线233交叠。垂直导线233可通过垂直绝缘层231与多个导电图案213和源极层311S绝缘。垂直绝缘层231可以沿着垂直导线233的侧壁延伸，并且在垂直导线233和源极层311S之间延伸。换言之，垂直绝缘层231可沿垂直导线233的面向第一栅极堆叠结构GST[A]、第二栅极堆叠结构GST[B]和源极层311S的表面延伸。
垂直导线233和垂直绝缘层231可以比存储器层215朝向源极层311S突出得更远。垂直绝缘层231可形成为具有比存储器层215的厚度更厚的厚度。因此，在移除存储器层215的一部分以暴露沟道层217的第一部分P1的工艺期间，垂直导线233可由垂直绝缘层231保护。
多个绝缘层可以设置在半导体基板101和填充绝缘层221之间。例如，可以在半导体基板101和填充绝缘层221之间设置***电路侧绝缘结构131、第一绝缘结构251、第二绝缘结构261、第三绝缘结构271和第四绝缘结构281。
***电路侧绝缘结构131可以延伸以覆盖半导体基板101、第一传输晶体管PT1、第二传输晶体管PT2、第一晶体管TR1和第二晶体管TR2。***电路侧绝缘结构131可以包括两个或更多个绝缘层。多个第一互连件110和多个第一导电接合图案121可以掩埋在***电路侧绝缘结构131中。
每个第一互连件110可以包括在第三方向D3上堆叠的两个或更多个导电图案。在一个实施例中，每个第一互连件110可以包括连接到结101J或栅电极107的第一导电图案111，第一导电图案111上的第二导电图案113，第二导电图案113上的第三导电图案115，以及第三导电图案115上的第四导电图案117。在下文中，基于第一互连件110包括第一导电图案111、第二导电图案113、第三导电图案115和第四导电图案117的堆叠结构的实施例来描述本公开。然而，本公开不限于此。
多个第一互连件110可以包括分别连接到第一传输晶体管PT1、第二传输晶体管PT2、第一晶体管TR1和第二晶体管TR2的导电图案。例如，多个第四导电图案117中的一些可以用作第一下部导线117L1、第二下部导线117L2、第三下部导线117L3和第四下部导线117L4。
第一下部导线117L1可以连接到第一传输晶体管PT1的栅电极107。第一下部导线117L1可以设置在第一传输晶体管PT1和与其对应的栅极堆叠结构(例如GST[A])之间。第一下部导线117L1可以连接到第一传输晶体管PT1。第一下部导线177L1可以与第一接触区域CTA1交叠。第一下部导线117L1可以在垂直导线233和半导体基板101的第一交叠区域OLA1之间延伸。因此，第一下部导线117L1可与垂直导线233交叠。多个导电图案213中的第一局部线可以经由第四导电图案117中的连接到第一传输晶体管PT1的结101J的至少一个导电图案连接到第一传输晶体管PT1。第一局部线可以是多个导电图案213中的第一导电图案。在一个实施例中，第一局部线可以是源极选择线SSL。
第二下部导线117L2可以连接到第二传输晶体管PT2的栅电极107。第二下部导线117L2可以设置在第二传输晶体管PT2和与其对应的栅极堆叠结构(例如GST[A])之间。第二下部导线117L2可以与第二接触区域CTA2交叠。第二下部导线117L2可以在垂直导线233和半导体基板101的第二交叠区域OLA2之间延伸。因此，第二下部导线117L2可与垂直导线233交叠。多个导电图案213中的第二局部线可以经由第四导电图案117中的连接到第二传输晶体管PT2的结101J的至少一个导电图案连接到第二传输晶体管PT2。第二局部线可以是多个导电图案213中的第二导电图案。在一个实施例中，第二局部线可以是字线WL。
第三下部导线117L3可以连接到行解码器的第二晶体管TR2。第三下部导线117L3可设置在第一传输晶体管PT1与第一栅极堆叠结构GST[A]之间的高度处。在一个实施例中，第三下部导线117L3可以基本上设置在与第一下部导线117L1和第二下部导线117L2相同的高度处。第三下部导线117L3可以设置在半导体基板101的行解码器区域RDA和垂直导线233之间。因此，第三下部导线117L3可与垂直导线233交叠。第二晶体管TR2可以经由第三下部导线117L3连接到垂直导线233。第三下部导线117L3可连接到第二晶体管TR2的对应于块选择信号输出端子的结101J。
第四导线117L4可以连接到页缓冲器的第一晶体管TR1。第四下部导线117L4可设置在第一传输晶体管PT1与第一栅极堆叠结构GST[A]之间的高度处。在一个实施例中，第四下部导线117L4可以基本上设置在与第一下部导线117L1和第二下部导线117L2相同的高度处。第一晶体管TR1可以经由第四下部导线117L4连接到沟道层217。
多个第一导电接合图案121可设置在多个第一互连件件110与存储器单元阵列之间的高度处。多个第一导电接合图案121可以经由多个第一互连件110连接到构成***电路结构的第一传输晶体管PT1、第二传输晶体管PT2、第一晶体管TR1和第二晶体管TR2。
第一绝缘结构251、第二绝缘结构261、第三绝缘结构271和第四绝缘结构281可设置在多个第一导电接合图案121和存储器单元阵列之间的高度处。
第一绝缘结构251可以与填充绝缘层221接触以平行于半导体基板101延伸。第一绝缘结构251可以包括至少一个绝缘层。第一绝缘结构251可以被多个第五导电图案255A至255G穿透。多个第五导电图案255A至255G可以包括与第一栅极垂直接触部223A接触的第五导电图案255A，与第二栅极垂直接触部223B接触的第五导电图案255B，与单元插塞CPL的沟道层217接触的第五导电图案255C，与垂直导线233的与第一交叠区域OLA1交叠的部分接触的第五导电图案255D，与垂直导线233的与第二交叠区域OLA2交叠的部分接触的第五导电图案255E，与垂直导线233的与行解码器区域RDA交叠的部分接触的第五导电图案255F以及与***垂直接触部223C接触的第五导电图案255G。第五导电图案255C可以穿透第一绝缘结构251和沟道层217之间的填充绝缘层221。
第二绝缘结构261可以与第一绝缘结构251接触以平行于半导体基板101延伸。多个第六导电图案263A至263G和多个第七导电图案265A至265G可以掩埋在第二绝缘结构261中。第二绝缘结构261可以包括至少一个绝缘层。在一个实施例中，第二绝缘结构261可以包括被多个第六导电图案263A至263G穿透的第一绝缘层和被多个第七导电图案265A至265G穿透的第二绝缘层。
多个第六导电图案263A至263G可以包括经由第五导电图案255A连接到第一栅极垂直接触部223A的第六导电图案263A，经由第五导电图案255B连接到第二栅极垂直接触部223B的第六导电图案263B，经由第五导电图案255C连接到沟道层217的第六导电图案263C，经由第五导电图案255D连接到垂直导线233的第六导电图案263D，经由第五导电图案255E连接到垂直导线233的第六导电图案263E，经由第五导电图案255F连接到垂直导线233的第六导电图案263F，以及经由第五导电图案255G连接到***垂直接触部223C的第六导电图案263G。
多个第七导电图案265A至265G可以包括经由第六导电图案263A连接到第五导电图案255A的第七导电图案265A，经由第六导电图案263B连接到第五导电图案255B的第七导电图案265B，经由第六导电图案263C连接到第五导电图案255C的第七导电图案265C，经由第六导电图案263D连接到第五导电图案255D的第七导电图案265D，经由第六导电图案263E连接到第五导电图案255E的第七导电图案265E，经由第六导电图案263F连接到第五导电图案255F的第七导电图案265F，以及经由第六导电图案263G连接到第五导电图案255G的第七导电图案265G。
连接到第一栅极垂直接触部223A的第五导电图案255A、第六导电图案263A和第七导电图案265A可以构成第一导电接触结构CT1。连接到第二栅极垂直接触部223B的第五导电图案255B、第六导电图案263B和第七导电图案265B可以构成第二导电接触结构CT2。连接到沟道层217的第五导电图案255C，第六导电图案263C和第七导电图案265C可构成位线接触部BCC。连接到垂直导线233并与第一交叠区域OLA1交叠的第五导电图案255D、第六导电图案263D和第七导电图案265D可以构成第三导电接触结构CT3。连接到垂直导线233并与第二交叠区域OLA2交叠的第五导电图案255E、第六导电图案263E和第七导电图案265E可以构成第四导电接触结构CT4。连接到垂直导线233并与行解码器区域RDA交叠的第五导电图案255F、第六导电图案263F和第七导电图案265F可以构成第五导电接触结构CT5。连接到***垂直接触部223C的第五导电图案255G、第六导电图案263G和第七导电图案265G可以构成第六导电接触结构CT6。在下文中，基于如上所述进行配置的第一至第六导电接触结构CT1至CT6和位线接触部BCC来描述本公开的实施例，但是本公开不限于此。上述的第一至第六导电接触结构CT1至CT6和位线接触部BCC可以设置在垂直导线233所设置在的高度和第一至第四下部导线117L1至117L4所设置在的高度之间。
第三绝缘结构271可以与第二绝缘结构261接触以平行于半导体基板101延伸。第三绝缘结构271可以被多个第八导电图案275A至275G穿透。多个第八导电图案275A至275G可以包括经由第一导电接触结构CT1连接到第一栅极垂直接触部223A的第八导电图案275A，经由第二导电接触结构CT2连接到第二栅极垂直接触部223B的第八导电图案275B，经由位线接触部BCC连接到沟道层217的第八导电图案275C，经由第三导电接触结构CT3连接到垂直导线233的第八导电图案275D，经由第四导电接触结构CT4连接到垂直导线233的第八导电图案275E，经由第五导电接触结构CT5连接到垂直导线233的第八导电图案275F，以及经由第六导电接触结构CT6连接到***垂直接触部223C的第八导电图案275G。第八导电图案275C可以构成位线BL。位线BL可以在与垂直导线223相交的方向上延伸。在一个实施例中，位线BL可以在第二方向D2上延伸。位线BL可以通过第一绝缘结构251和第二绝缘结构261与垂直导线233绝缘。
第四绝缘结构281可以设置在第三绝缘结构271和***电路侧绝缘结构131之间。第四绝缘结构281可以包括两个或更多个绝缘层。多个第二互连件280和多个第二导电接合图案291可以掩埋在第四绝缘结构281中。
每个第二互连件280可以包括在第三方向D3上堆叠的两个或更多个导电图案。在一个实施例中，每个第二互连件280可以包括连接到多个第八导电图案275A至275G中的每一个的第九导电图案283，在第九导电图案283和第一导电接合图案121之间的第十导电图案285，以及在第十导电图案285和第一导电接合图案121之间的第十一导电图案287。在下文中，基于其中第二互连件280包括第九导电图案283、第十导电图案285和第十一导电图案287的堆叠结构的实施例来描述本公开。然而，本公开不限于此。
多个第二互连件280可经由第一至第六导电接触结构CT1至CT6和位线接触部BCC连接到第一栅极垂直接触部233A、第二栅极垂直接触部233B、垂直导线233、***垂直接触部223C和沟道层217。
多个第二导电接合图案291可以设置在多个第一导电接合图案121和多个第二互连件280之间。多个第二导电接合图案291可以接合到多个第一导电接合图案121。多个第二导电接合图案291可以经由多个第二互连件280连接到第一栅极垂直接触部233A、第二栅极垂直接触部233B、垂直导线233、***垂直接触部223C和沟道层217。
根据上述结构，第一传输晶体管PT1的栅电极107和第二传输晶体管PT2的栅电极107可以经由第一下部导线117L1、第二下部导线117L2、第三导电接触结构CT3和第四导电接触结构CT4而共同连接到垂直导线233。此外，垂直导线233可以经由第五导电接触部CT5连接到传输块选择信号的第三下部导线117L3。
半导体存储器装置可以包括上绝缘层313，上接触部315CT，源极接触部315S，多个上部导线321UL1、321UL2和321UL3，以及上源极线321S。上绝缘层313可以延伸以覆盖源极层311S，垂直绝缘层231和填充绝缘层221。上接触部315CT可以穿透上绝缘层313以与***垂直接触部223C接触。源极接触部315S可穿透上绝缘层313以与源极层311S接触。多个上部导线321UL1、21UL2和321UL3可以传输用于半导体存储器装置的操作的信号。例如，多个上部导线321UL1、321UL2和321UL3中的传输块选择信号的上部导线(例如321UL3)可经由上接触部315CT、***垂直接触部233C和第六导电接触结构CT6连接到行解码器的第二晶体管TR2。上部导线321UL3可连接到第二晶体管TR2的对应于块选择信号输入端子的结。上源极线321S可以经由源极接触部315S连接到源极层311S。用于半导体存储器装置的操作的源极电压可以通过源极线321S提供给源极层311S。
图6A、图6B、图6C、图6D、图7A、图7B、图7C、图7D、图8A、图8B、图9A、图9B、图9C、图9D、图10A、图10B、图10C、图10D、图11A、图11B、图11C、图11D、图12A、图12B、图12C和12D是示出图5A、图5B、图5C和图5D所示的半导体存储器装置的制造方法的实施例的工艺截面图。在下文中，将省略对与图5A、图5B、图5C和图5D中所示的组件相同的组件的重复描述。
图6A到图6D是示出形成第一电路结构的工艺的截面图。
参照图6A到图6D，形成第一电路结构410的工艺可以包括形成包括第一传输晶体管PT1、第二传输晶体管PT2、第一晶体管TR1和第二晶体管TR2的***电路结构的工艺。第一传输晶体管PT1、第二传输晶体管PT2、第一晶体管TR1和第二晶体管TR2可以通过形成在半导体基板101中的隔离层103而彼此绝缘。
第一传输晶体管PT1、第二传输晶体管PT2、第一晶体管TR1和第二晶体管TR2可以形成在半导体基板101的第一接触区域CTA1、单元阵列区域CAR、第二接触区域CTA2、第三接触区域CTA3和行解码器区域RDA中限定的有源区中。第一传输晶体管PT1、第二传输晶体管PT2、第一晶体管TR1和第二晶体管TR2中的每一个的栅电极107可以形成在设置在与其对应的有源区上的栅极绝缘层105上。第一传输晶体管PT1、第二传输晶体管PT2、第一晶体管TR1和第二晶体管TR2中的每一个的结101J可以形成在栅电极107两侧的有源区中。
半导体基板101的第三接触区域CTA3可以包括第一交叠区域OLA1、第二交叠区域OLA2和第三交叠区域OLA3，如参照图5A到图5D所描述的。
形成第一电路结构410的工艺可以包括形成掩埋在***电路侧绝缘结构131中的多个第一互连件110和多个第一导电接合图案121的工艺。多个第一互连件110可包括多个第一导电图案111、多个第二导电图案113、多个第三导电图案115和多个第四导电图案117，如参照图5A至图5D所述。多个第四导电图案117可以包括第一下部导线117L、第二下部导线117L2、第三下部导线117L3和第四下部导线117L4，如参照图5A至5D所述。
图7A到图7D是示出形成存储器单元阵列的步骤的截面图。
参照图7A到图7D，可在牺牲基板201上形成存储器单元阵列。形成存储器单元阵列的工艺可包括在牺牲基板201上交替堆叠多个第一材料层和多个第二材料层的工艺，通过使用掩模图案作为蚀刻屏障的蚀刻工艺形成穿透多个第一材料层和多个第二材料层且延伸到牺牲基板201内部的孔H的工艺，在孔H中形成单元插塞CPL的工艺，蚀刻多个第一材料层和多个第二材料层以限定第一阶梯结构SW1和第二阶梯结构SW2的工艺，移除掩模图案的工艺，在牺牲基板201上形成填充绝缘层221的工艺，以及形成穿透填充绝缘层221、多个第一材料层和多个第二材料层并延伸到牺牲基板201内部的狭缝SI的工艺。第一材料层和第二材料层可以由各种材料形成。在一个实施例中，第一材料层可以由与多个层间绝缘层211相同的绝缘材料形成，并且第二材料层可以由相对于该绝缘材料具有蚀刻选择性的牺牲材料形成。在下文中，基于其中第一材料层由绝缘材料形成且第二材料层由牺牲材料形成的实施例来描述本公开。然而，本公开不限于此。
形成存储器单元阵列的工艺可进一步包括选择性地移除由牺牲材料形成的第二材料层的工艺和用多个导电图案213分别填充其中移除了第二材料层的区域的工艺。
通过上述工艺，可形成存储器单元阵列的第一栅极堆叠结构GST[A]和第二栅极堆叠结构GST[B]。第一栅极堆叠结构GST[A]和第二栅极堆叠结构GST[B]中的每一者可围绕单元插塞CPL，且包括交替堆叠在牺牲基板201上的多个层间绝缘层211和多个导电图案213。多个导电图案213可以构成第一阶梯结构SW1和第二阶梯结构SW2。在一个实施例中，多个导电图案213中的构成第一局部线的源极选择线SSL可以构成第一阶梯结构SW1，并且多个导电图案213中的构成第二局部线的字线WL和漏极选择线DSL可以构成第二阶梯结构SW2。
形成单元插塞CPL的工艺可以包括形成存储器层215的工艺，在存储器层215上形成衬垫半导体层(liner semiconductor layer)的工艺，用芯绝缘层219填充孔H的由衬垫半导体层开口的中央区域的一部分的工艺，以及用掺杂半导体层填充孔H的中央区域的其它部分的工艺。掺杂半导体层和衬垫半导体层可以构成沟道层217。因为存储器层215沿着孔H的侧壁和底表面延伸，所以存储器层215可以设置在牺牲基板201和沟道层217之间。沟道层217可以包括延伸到牺牲基板201的高度的第一部分P1，从第一部分P1延伸的第二部分P2，以及从第二部分P2延伸到芯绝缘层219上方的第三部分P3。第三部分P3可以包括导电类型杂质。在一个实施例中，第三部分P3可以包括n型杂质。
图8A和图8B是示出形成垂直绝缘层231和垂直导线233的工艺的截面图。
参照图8A和图8B，垂直绝缘层231可沿狭缝SI的表面形成。形成在狭缝SI的表面上的垂直绝缘层231的厚度可以被控制为大于形成在孔H的表面上的存储器层215的厚度。
图9A至图9D是示出在形成垂直导线233之后继续进行的示例后续工艺的截面图。
参照图9A至图9D，可以形成穿透填充绝缘层221的第一栅极垂直接触部223A，第二栅极垂直接触部223B和***垂直接触部223C。
第一栅极垂直接触部223A和第二栅极垂直接触部223B中的每一个可以穿透层间绝缘层211以与导电图案213接触。例如，第一栅极垂直接触部223A可以与构成第一阶梯结构SW1的源极选择线SSL接触，而第二栅极垂直接触部223B可以与构成第二阶梯结构SW2的漏极选择线DSL接触。
***垂直接触部223C可以与牺牲基板201接触，而不与第一栅极堆叠结构GST[A]、第二栅极堆叠结构GST[B]、垂直绝缘层231和垂直导线223交叠。
随后，可以在填充绝缘层221上形成第一绝缘结构251。第一绝缘结构251可以延伸以覆盖第一栅极垂直接触部223A、第二栅极垂直接触部223B、***垂直接触部223C、垂直绝缘层231和垂直导线233。
随后，可以形成穿透第一绝缘结构251和填充绝缘层221中的至少一个的多个第五导电图案255A至255G。继续地，可以顺序地执行形成多个第六导电图案263A至263G的工艺和形成多个第七导电图案265A至265G的工艺。第二绝缘结构261可以包括被多个第六导电图案263A至263G穿透的绝缘层和被多个第七导电图案265A至265G穿透的绝缘层。多个第五导电图案255A至255G、多个第六导电图案263A至263G和多个第七导电图案265A至265G可以构成第一导电接触结构CT1、第二导电接触结构CT2、位线接触部结构BCC、第三导电接触结构CT3、第四导电接触结构CT4、第五导电接触结构CT5和第六导电接触结构CT6。
随后，可以顺序地执行在第二绝缘结构261上形成第三绝缘结构271的工艺，形成穿透第三绝缘结构271的多个第八导电图案275A至275G的工艺，形成连接到多个第八导电图案275A至275G的多个第二互连件280的工艺，以及形成连接到多个第二互连件280的多个第二导电接合图案291的工艺。
形成多个第二互连件280的工艺可以包括在第三绝缘结构271上形成第一绝缘层的工艺，形成穿透第一绝缘层的多个第九导电图案283的工艺，在第一绝缘层上形成第二绝缘层的工艺，形成穿透第二绝缘层的多个第十导电图案285的工艺，在第二绝缘层上形成第三绝缘层的工艺，以及形成穿透第三绝缘层的多个第十一导电图案287的工艺。可在第三绝缘层上形成第四绝缘层之后执行形成多个第二导电接合图案291的工艺。多个第二导电接合图案291可被形成为穿透第四绝缘层。上述第一至第四绝缘层可以构成第四绝缘结构281。
第二电路结构420可通过参照图7A至图7D，图8A和图8B以及图9A至图9D描述的工艺而被限定在牺牲基板201上。
图10A至图10D示出了将第一电路结构410和第二电路结构420彼此连接的工艺。
参照图10A至图10D，独立提供的第一电路结构410和第二电路结构420可通过接合工艺彼此连接。第一电路结构410的多个第一导电接合图案121可接合到多个第二导电接合图案291。因此，第二电路结构420的多个导电图案213、位线BL、垂直导线233和***垂直接触部233C可经由多个第一互连件110、多个第一导电接合图案121、多个第二导电接合图案291和多个第二互连件280连接到***电路结构的第一传输晶体管PT1、第二传输晶体管PT2、第一晶体管TR1和第二晶体管TR2。
图11A至图11D示出了暴露沟道层217的第一部分P1和***垂直接触部223C的工艺。
参照图11A到图11D，可通过移除图10A到图10D中所示的牺牲基板201来暴露***垂直接触部223C和存储器层215的一部分。可以暴露垂直绝缘层231的一部分和填充绝缘层221的一部分。因此，可通过蚀刻工艺移除存储器层215的该部分，使得可暴露沟道层217的第一部分P1。当移除存储器层215时，可蚀刻垂直绝缘层231的一部分。因为垂直绝缘层231被形成为比存储器层215更厚，所以垂直绝缘层231可以保留以阻挡垂直导线233。
图12A至图12D示出了形成源极层311S的工艺。
参照图12A至图12D，形成源极层311S的工艺可以包括形成掺杂半导体层以覆盖沟道层217的第一部分P1，垂直绝缘层231和填充绝缘层221的步骤，以及通过蚀刻掺杂半导体层来限定源极层311S的工艺。可以蚀刻掺杂半导体层，使得***垂直接触部233C暴露。
随后，可执行形成图5A至图5D所示的上绝缘层313，上接触部315CT，源极接触部315S，多个上部导线321UL1、321UL2和321UL3以及上源极线321S的后续工艺。
图13是示出根据本公开实施例的存储器***的配置的框图。
参照图13，存储器***1100包括存储器装置1120和存储器控制器1110。
存储器装置1120可以是配置有多个闪存存储器芯片的多芯片封装。存储器装置1120可包括存储器单元阵列和设置在存储器单元阵列上的垂直导线。在一个实施例中，垂直导线可设置在存储器单元阵列的彼此间隔开的第一栅极堆叠结构与第二栅极堆叠结构之间。此外，存储器装置1120可包括电路组，所述电路组共同连接到垂直导线且设置在彼此间隔开的区域中。
存储器控制器1110控制存储器装置1120，并且可以包括静态随机存取存储器(SRAM)1111、中央处理单元(CPU)1112、主机接口1113、纠错块1114和存储器接口1115。SRAM1111用作CPU 1112的操作存储器，CPU 1112执行用于存储器控制器1110的数据交换的总体控制操作，且主机接口1113包括用于与存储器***1100连接的主机的数据交换协议。纠错块1114检测包括在从存储器装置1120读取的数据中的错误，并纠正检测到的错误。存储器接口1115与存储器装置1120对接。存储器控制器1110还可包括用于存储用于与主机对接的代码数据的只读存储器(ROM)等。
如上所述进行配置的存储器***1100可以是存储卡或固态驱动器(SSD)，其中存储器装置1120与控制器1110组合。例如，当存储器***1100是SSD时，存储器控制器1100可通过各种接口协议中的一者与外部(例如，主机)通信，所述接口协议例如为通用串行总线(USB)协议，多媒体卡(MMC)协议，***组件互连(PCI)协议，PCI-Express(PCI-E)协议，高级技术附件(ATA)协议，串行ATA(SATA)协议，并行ATA(PATA)协议，小型计算机***接口(SCSI)协议，增强型小型磁盘接口(ESDI)协议及集成驱动器电子设备(IDE)协议。
图14是示出根据本公开的实施例的计算***的配置的框图。
参照图14，计算***1200可包括电连接到***总线1260的CPU 1220、随机存取存储器(RAM)1230、用户接口1240、调制解调器1250和存储器***1210。当计算***1200是移动设备时，可以进一步包括用于向计算***1200提供操作电压的电池，并且可以进一步包括应用芯片组、图像处理器、移动D-RAM等。
存储器***1210可配置有存储器装置1212和存储器控制器1211。
存储器装置1212可包括存储器单元阵列和设置在存储器单元阵列上的垂直导线。在一个实施例中，垂直导线可设置在存储器单元阵列的彼此间隔开的第一栅极堆叠结构与第二栅极堆叠结构之间。此外，存储器装置1120可包括电路组，所述电路组共同连接到垂直导线且设置在彼此间隔开的区域中。
存储器控制器1211可以与上面参照图13描述的存储器控制器1110相同地进行配置。
根据本公开，构成***电路结构且彼此间隔开的电路组可通过设置在存储器单元阵列的栅极堆叠结构之间的空间中的垂直导线而彼此连接。因此，可减小由***电路结构和连接到***电路结构的线路占据的半导体基板的面积，且因此可减小半导体存储器装置的大小。
相关申请的交叉引用
本申请要求于2021年8月27日在韩国知识产权局提交的韩国专利申请No.10-2021-0114199的优先权，其全部公开内容通过引用并入本文。

Claims (20)

1.一种半导体存储器装置，该半导体存储器装置包括：
第一栅极堆叠结构和第二栅极堆叠结构，所述第一栅极堆叠结构和所述第二栅极堆叠结构包括第一导电图案和第二导电图案，所述第一导电图案与所述第二导电图案间隔开，所述第一栅极堆叠结构与所述第二栅极堆叠结构相邻；
垂直导线，所述垂直导线与所述第一栅极堆叠结构和所述第二栅极堆叠结构相邻设置；以及
半导体基板，所述半导体基板延伸以与所述第一栅极堆叠结构、所述第二栅极堆叠结构和所述垂直导线交叠，
其中，所述半导体基板包括多个传输晶体管，所述多个传输晶体管连接到所述第一栅极堆叠结构和所述第二栅极堆叠结构中的至少一个的所述第一导电图案和所述第二导电图案，并且
其中，所述垂直导线连接到所述多个传输晶体管的多个栅电极。
2.根据权利要求1所述的半导体存储器装置，其中，在平行于所述半导体基板的平面上，所述垂直导线在第一方向上延伸，并且所述第一栅极堆叠结构和所述第二栅极堆叠结构在与所述垂直导线相交的第二方向上彼此相邻，
其中，所述第一栅极堆叠结构包括第一端部和在所述第一方向上与所述第一端部间隔开的第二端部，并且
其中，所述多个传输晶体管包括与所述第一栅极堆叠结构的所述第一端部交叠的第一传输晶体管和与所述第一栅极堆叠结构的所述第二端部交叠的第二传输晶体管。
3.根据权利要求2所述的半导体存储器装置，其中，所述半导体基板包括：
第一接触区域，所述第一传输晶体管设置在所述第一接触区域中；
第二接触区域，所述第二传输晶体管设置在所述第二接触区域中；
单元阵列区域，所述单元阵列区域位于所述第一接触区域和所述第二接触区域之间；
第三接触区域，所述第三接触区域与所述垂直导线交叠；以及
行解码器区域，所述行解码器区域面对所述第二接触区域，并且所述第一接触区域和所述单元阵列区域插置在所述行解码器区域和所述第二接触区域之间，所述行解码器区域延伸为与所述第三接触区域相邻。
4.根据权利要求3所述的半导体存储器装置，该半导体存储器装置还包括：
第一下部导线，所述第一下部导线设置在所述第一传输晶体管和所述第一栅极堆叠结构之间，所述第一下部导线将所述第一导电图案与所述第一传输晶体管彼此连接；
第二下部导线，所述第二下部导线设置在所述第二传输晶体管与所述第一栅极堆叠结构之间，所述第二下部导线将所述第二导电图案与所述第二传输晶体管彼此连接；
行解码器，所述行解码器设置在所述半导体基板的所述行解码器区域中；以及
第三下部导线，所述第三下部导线设置在所述第一传输晶体管与所述第一栅极堆叠结构之间的高度处，所述第三下部导线连接到所述行解码器。
5.根据权利要求4所述的半导体存储器装置，其中，所述第一下部导线、所述第二下部导线和所述第三下部导线中的每一者延伸以与所述垂直导线交叠。
6.根据权利要求5所述的半导体存储器装置，该半导体存储器装置还包括多个导电接触结构，所述多个导电接触结构设置在所述垂直导线所设置在的高度与所述第一下部导线至所述第三下部导线所设置在的高度之间，
其中，所述垂直导线经由所述多个导电接触结构连接到所述第一下部导线、所述第二下部导线和所述第三下部导线。
7.根据权利要求3所述的半导体存储器装置，该半导体存储器装置还包括：
沟道层，所述沟道层与所述半导体基板的所述单元阵列区域交叠，所述沟道层穿透所述第一栅极堆叠结构；
存储器层，所述存储器层位于所述沟道层和所述第一栅极堆叠结构之间；
位线，所述位线设置在所述沟道层和所述半导体基板之间，所述位线连接到所述沟道层；以及
源极层，所述源极层延伸以与所述第一栅极堆叠结构和所述第二栅极堆叠结构交叠，所述源极层与所述沟道层接触。
8.根据权利要求7所述的半导体存储器装置，该半导体存储器装置还包括沿着所述垂直导线的面对所述第一栅极堆叠结构、所述第二栅极堆叠结构和所述源极层的表面延伸的垂直绝缘层，
其中，所述垂直绝缘层比所述存储器层更厚。
9.一种半导体存储器装置，该半导体存储器装置包括：
半导体基板，所述半导体基板包括***电路结构；
垂直导线，所述垂直导线设置在所述半导体基板上方，所述垂直导线在平行于所述半导体基板的平面上沿第一方向延伸，所述垂直导线连接到所述***电路结构；
垂直绝缘层，所述垂直绝缘层在所述垂直导线的侧壁上延伸；以及
第一栅极堆叠结构和第二栅极堆叠结构，所述第一栅极堆叠结构和所述第二栅极堆叠结构在与所述垂直导线相交的第二方向上彼此相邻，
其中，所述垂直导线和所述垂直绝缘层设置在所述第一栅极堆叠结构和所述第二栅极堆叠结构之间，并且
其中，所述第一栅极堆叠结构和所述第二栅极堆叠结构中的每一个包括交替堆叠在所述半导体基板上的多个层间绝缘层和多个导电图案。
10.根据权利要求9所述的半导体存储器装置，其中，所述***电路结构包括第一电路组、第二电路组和第三电路组，所述第一电路组、所述第二电路组和所述第三电路组连接到所述垂直导线并且彼此间隔开，并且
其中，所述垂直导线将从所述第三电路组输出的信号传输到所述第一电路组和所述第二电路组。
11.根据权利要求10所述的半导体存储器装置，其中，所述第三电路组输出对应于块选择信号的所述信号，并且
其中，所述第一电路组和所述第二电路组响应于所述块选择信号而将操作电压传输到所述第一栅极堆叠结构和所述第二栅极堆叠结构中的一者的所述多个导电图案。
12.根据权利要求11所述的半导体存储器装置，其中，所述多个导电图案包括第一局部线和第二局部线，所述第一局部线和所述第二局部线在与所述半导体基板的顶表面相交的方向上彼此间隔开，
其中，所述第一电路组包括连接到所述第一局部线的第一传输晶体管，并且
所述第二电路组包括连接到所述第二局部线的第二传输晶体管，并且
其中，所述垂直导线共同连接到所述第一传输晶体管的第一栅电极和所述第二传输晶体管的第二栅电极。
13.根据权利要求10所述的半导体存储器装置，该半导体存储器装置还包括：
沟道层，所述沟道层穿透所述第一栅极堆叠结构和所述第二栅极堆叠结构；
存储器层，所述存储器层围绕所述沟道层的侧壁；
位线，所述位线设置在所述***电路结构和所述沟道层之间，所述位线连接到所述沟道层；以及
源极层，所述源极层延伸以与所述第一栅极堆叠结构和所述第二栅极堆叠结构交叠，所述源极层与所述沟道层接触。
14.根据权利要求13所述的半导体存储器装置，其中，所述沟道层和所述垂直导线中的每一者比所述存储器层朝向所述源极层突出得更远。
15.根据权利要求13所述的半导体存储器装置，其中，所述垂直绝缘层在所述源极层与所述垂直导线之间延伸。
16.根据权利要求13所述的半导体存储器装置，其中，所述垂直绝缘层比所述存储器层更厚。
17.一种半导体存储器装置，该半导体存储器装置包括：
半导体基板，所述半导体基板包括彼此间隔开的第一电路组和第二电路组；
存储器单元阵列，所述存储器单元阵列与所述半导体基板交叠；
垂直导线，所述垂直导线跨过所述存储器单元阵列，所述垂直导线与所述半导体基板交叠；
多个第一导电接合图案，所述多个第一导电接合图案设置在所述半导体基板与所述存储器单元阵列之间的高度处，所述多个第一导电接合图案分别连接到所述第一电路组和所述第二电路组；以及
多个第二导电接合图案，所述多个第二导电接合图案设置在所述多个第一导电接合图案与所述存储器单元阵列之间的高度处，所述多个第二导电接合图案连接到所述垂直导线和所述存储器单元阵列，所述多个第二导电接合图案接合到所述多个第一导电接合图案，
其中，所述垂直导线经由所述多个第一导电接合图案的一部分和所述多个第二导电接合图案的一部分而共同连接到所述第一电路组和所述第二电路组。
18.根据权利要求17所述的半导体存储器装置，其中，所述存储器单元阵列包括：
多个层间绝缘层和多个导电图案，所述多个层间绝缘层和所述多个导电图案交替地堆叠在所述半导体基板上；
沟道层，所述沟道层穿透所述多个层间绝缘层和所述多个导电图案；以及
存储器层，所述存储器层围绕所述沟道层的侧壁。
19.根据权利要求18所述的半导体存储器装置，该半导体存储器装置还包括：
源极层，所述源极层与所述沟道层接触，所述源极层延伸以与所述垂直导线交叠；以及
垂直绝缘层，所述垂直绝缘层沿着所述垂直导线的面对所述多个层间绝缘层、所述多个导电图案和所述源极层的表面延伸。
20.根据权利要求19所述的半导体存储器装置，其中，所述垂直绝缘层比所述存储器层更厚。
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