CN112786615B - 半导体存储器装置 - Google Patents

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Abstract

一种半导体存储器装置，该半导体存储器装置包括：基板，其包括***电路；阶梯状虚设层叠物，其与基板交叠并且包括在第一方向上延伸的多个台阶；多个触点组，其穿过阶梯状虚设层叠物；以及多条上线，其分别连接到触点组。多个触点组包括具有布置在第一方向上的两个或更多个第一接触插塞的第一触点组。多条上线包括共同连接到第一接触插塞的第一上线。

Description

半导体存储器装置
技术领域
本公开涉及半导体存储器装置，更具体地，涉及一种包括与***电路交叠的层叠物的半导体存储器装置。
背景技术
半导体存储器装置包括存储器单元阵列和连接到存储器单元阵列的***电路。存储器单元阵列包括能够存储数据的多个存储器单元，并且***电路被配置为执行存储器单元的各种操作。
为了改进半导体存储器装置的集成度，存储器单元阵列可与***电路交叠。在形成这种结构时，可能发生各种工艺缺陷。
发明内容
根据本公开的实施方式的半导体存储器装置可包括：基板，其包括***电路；阶梯状虚设层叠物，其与基板交叠并且包括在第一方向上延伸的多个台阶；多个触点组，其穿过阶梯状虚设层叠物；以及多条上线，其分别连接到多个触点组。多个触点组可包括具有布置在第一方向上的两个或更多个第一接触插塞的第一触点组。多条上线可包括共同连接到第一接触插塞的第一上线。
根据本公开的实施方式的半导体存储器装置可包括：基板，其包括***电路；阶梯状虚设层叠物，其与基板交叠并且包括在第一方向上延伸的多个台阶；第一接触插塞和第二接触插塞，其穿过阶梯状虚设层叠物并且在与台阶平行的平面中相对于第一方向在对角方向上彼此相邻；第一上线，其连接到第一接触插塞；以及第二上线，其连接到第二接触插塞并且与第一上线间隔开。
根据本公开的实施方式的半导体存储器装置可包括：基板，其包括***电路；第一栅极层叠物，其与基板交叠；第二栅极层叠物，其与基板交叠并且基本上平行于第一栅极层叠物；阶梯状虚设层叠物，其设置在第一栅极层叠物和第二栅极层叠物之间并且包括在第一方向上延伸的多个台阶；多个触点组，其与所述多个台阶中的彼此不同的台阶交叠，并且延伸以穿过阶梯状虚设层叠物；第一栅极接触插塞，其连接到第一栅极层叠物；第二栅极接触插塞，其连接到第二栅极层叠物；第一上线，其将多个触点组当中的第一触点组与第一栅极接触插塞彼此连接；以及第二上线，其将多个触点组当中的第二触点组与第二栅极接触插塞彼此连接。
附图说明
图1是示出根据实施方式的半导体存储器装置的框图。
图2是示意性地示出图1所示的***电路和存储器单元阵列的设置的图。
图3A和图3B是示出根据各种实施方式的存储器单元串的电路图。
图4A和图4B是示出根据实施方式的半导体存储器装置的平面图。
图5A和图5B分别示出沿着图4B所示的线I-I’和线II-II’截取的横截面图。
图6是示出图4A和图4B所示的半导体存储器装置的接触区域CTA的立体图。
图7A和图7B是示出根据实施方式的半导体存储器装置的平面图。
图8是示出图7A和图7B所示的半导体存储器装置的接触区域的立体图。
图9是示意性地示出根据实施方式的半导体存储器装置的制造方法的流程图。
图10A、图10B、图10C、图10D和图10E是示出根据实施方式的半导体存储器装置的制造方法的立体图。
图11是示出根据实施方式的存储器***的配置的框图。
图12是示出根据实施方式的计算***的配置的框图。
具体实施方式
本文所公开的特定结构或功能描述仅是例示性的，目的是描述根据本公开的概念的实施方式。实施方式可按各种形式实现，不应被解释为限于本文所阐述的特定实施方式。
本公开的实施方式提供一种能够改进由于工艺缺陷而导致的半导体存储器装置的产率下降的半导体存储器装置。
图1是示出根据实施方式的半导体存储器装置10的框图。
参照图1，半导体存储器装置10包括***电路30和存储器单元阵列40。
***电路30可执行将数据存储在存储器单元阵列40中的编程操作、输出存储在存储器单元阵列40中的数据的读操作以及擦除存储在存储器单元阵列40中的数据的擦除操作。在实施方式中，***电路30可包括控制逻辑39、操作电压发生器31、行解码器33和页缓冲器组35。
存储器单元阵列40可包括多个存储块。各个存储块可连接到一条或更多条漏极选择线DSL、多条字线WL、一条或更多条源极选择线SSL以及多条位线BL。
控制逻辑39可响应于命令CMD和地址ADD而控制***电路30。
操作电压发生器31可响应于控制逻辑39的控制而生成用于编程操作、读操作和擦除操作的各种操作电压VOP。操作电压VOP可包括编程电压、验证电压、通过电压、选择线电压等。
行解码器33可响应于控制逻辑39的控制而选择存储块。行解码器33可将操作电压VOP施加到连接到所选存储块的漏极选择线DSL、字线WL和源极选择线SSL。
页缓冲器组35可通过位线BL连接到存储器单元阵列40。页缓冲器组35可在编程操作期间响应于控制逻辑39的控制来暂时存储从输入/输出电路(未示出)接收的数据。页缓冲器组35可在读操作或验证操作期间响应于控制逻辑39的控制来感测位线BL的电压或电流。
图2是示意性地示出图1所示的***电路30和存储器单元阵列40的设置的图。
参照图2，存储器单元阵列40可与***电路30交叠。尽管图中未示出，***电路30和存储器单元阵列40可设置在基板上。基板可包括与存储器单元阵列40交叠的第一区域以及从第一区域横向延伸的第二区域。在实施方式中，基板SUB可包括***电路30。在实施方式中，存储器单元阵列40可在包括基板SUB和***电路30的下结构上，***电路30可位于基板和存储器单元阵列40之间。在实施方式中，***电路30可联接到接触插塞。
存储器单元阵列40可包括多个存储块BLK1至BLKz。存储块BLK1至BLKz中的每一个可包括多个存储器单元串。
图3A和图3B是示出根据各种实施方式的存储器单元串CSa和CSb的电路图。
参照图3A和图3B，存储器单元串CSa和CSb中的每一个可连接到位线BL和公共源极线CSL中的对应一个。存储器单元串CSa和CSb中的每一个可在源极选择晶体管SST的控制下连接到公共源极线CSL，并且可在漏极选择晶体管DST的控制下连接到对应位线BL。
存储器单元串CSa和CSb中的每一个可包括串联连接在源极选择晶体管SST和漏极选择晶体管DST之间的多个存储器单元MC。在公共源极线CSL与多个存储器单元MC之间，可设置一个源极选择晶体管SST，或者可设置串联连接的两个或更多个源极选择晶体管SST。在位线BL与多个存储器单元MC之间，可设置一个漏极选择晶体管DST，或者可设置串联连接的两个或更多个漏极选择晶体管DST。
多个存储器单元MC可分别连接到字线WL。可通过施加到字线WL的单元选通信号来控制多个存储器单元MC的操作。源极选择晶体管SST可连接到源极选择线SSL。可通过施加到源极选择线SSL的源极选择选通信号来控制源极选择晶体管SST的操作。漏极选择晶体管DST可连接到漏极选择线DSL。可通过施加到漏极选择线DSL的漏极选择选通信号来控制漏极选择晶体管DST的操作。
参照图3A，存储器单元串CSa的存储器单元MC可在对应位线BL与公共源极线CSL之间层叠成一列。
参照图3B，存储器单元串CSb的存储器单元MC可被分成层叠在管栅PG与位线BL之间的第一列以及层叠在管栅PG与公共源极线CSL之间的第二列。第一列的存储器单元和第二列的存储器单元可通过在管栅PG的控制下操作的管式晶体管Ptr彼此连接。
图3A和图3B所示的源极选择线SSL、字线WL和漏极选择线DSL可通过栅极层叠物来实现。
图4A和图4B是示出根据实施方式的半导体存储器装置的平面图。图4A是示出第一栅极层叠物GST_A和第二栅极层叠物GST_B以及虚设层叠物DM的布局的平面图，图4B是示出位线BL以及上线La1、La2、Lb1和Lb2的布局的平面图。
参照图4A和图4B，半导体存储器装置可包括单元区域CA和接触区域CTA。
单元区域CA是设置有多个存储器单元串的区域。各个存储器单元串可被实现为图3A所示的存储器单元串CSa或图3B所示的存储器单元串CSb。
参照图4A，第一栅极层叠物GST_A和第二栅极层叠物GST_B可被设置为彼此基本上平行。第一栅极层叠物GST_A和第二栅极层叠物GST_B中的每一个可沿着第一方向D1和第二方向D2延伸。第一方向D1和第二方向D2可平行于在XYZ坐标系中彼此交叉的X轴和Y轴。第一栅极层叠物GST_A和第二栅极层叠物GST_B中的每一个可包括导电图案。导电图案可用作参照图3A和图3B描述的字线WL、漏极选择线DSL和源极选择线SSL。包括在第一栅极层叠物GST_A和第二栅极层叠物GST_B中的每一个中的导电图案可连接到与导电图案对应的存储器单元串，并且可在第三方向D3上以彼此间隔开的方式层叠。第三方向D3可平行于在XYZ坐标系中与XY平面正交的Z轴。
多个沟道结构CH可穿过第一栅极层叠物GST_A和第二栅极层叠物GST_B中的每一个。沟道结构CH设置在单元区域CA中。各个沟道结构CH可用作存储器单元串的沟道区域。各个沟道结构CH可由存储器膜ML围绕。存储器膜ML可用作存储器单元的与存储器膜ML对应的数据存储区域。
沟道结构CH可通过位线接触插塞BCT连接到位线BL，如图4B所示。穿过图4A所示的第一栅极层叠物GST_A的沟道结构CH之一和穿过图4A所示的第二栅极层叠物GST_B的沟道结构CH之一可共同连接到图4B所示的位线BL当中的对应一条位线。
参照图4A和图4B，第一栅极层叠物GST_A和第二栅极层叠物GST_B中的每一个可在接触区域CTA中形成为阶梯状结构。接触区域CTA是设置有用于将参照图2描述的存储器单元串和***电路30彼此连接的连接结构的区域。连接结构可包括栅极接触插塞GCTa1、GCTa2、GCTb1和GCTb2、接触插塞CTa11、CTa12、CTb11和CTb12以及上线La1、La2、Lb1和Lb2。
第一栅极层叠物GST_A和第二栅极层叠物GST_B可通过阶梯状结构连接到栅极接触插塞GCTa1、GCTa2、GCTb1和GCTb2。栅极接触插塞GCTa1、GCTa2、GCTb1和GCTb2可被分成连接到第一栅极层叠物GST_A的第一栅极接触插塞GCTa1和GCTa2以及连接到第二栅极层叠物GST_B的第二栅极接触插塞GCTb1和GCTb2。
虚设层叠物DM可在接触区域CTA中与参照图2描述的***电路30交叠。虚设层叠物DM可与第一栅极层叠物GST_A和第二栅极层叠物GST_B相邻设置。在实施方式中，虚设层叠物DM可设置在第一栅极层叠物GST_A和第二栅极层叠物GST_B之间。本公开不限于此，虚设层叠物DM的位置可根据半导体存储器装置的设计而不同地改变。
接触插塞CTa11、CTa12、CTb11和CTb12可穿过虚设层叠物DM。接触插塞CTa11、CTa12、CTb11和CTb12可朝着图2所示的***电路30延伸。接触插塞CTa11、CTa12、CTb11和CTb12可被分成多个触点组。触点组可分别通过上线La1、La2、Lb1和Lb2连接到第一栅极接触插塞GCTa1和GCTa2以及第二栅极接触插塞GCTb1和GCTb2。包括在同一触点组中的接触插塞可通过对应一个上线电连接到对应一个栅极接触插塞。图4A和图4B示出与第一栅极接触插塞GCTa1对应的第一触点组和与第二栅极接触插塞GCTb1对应的第二触点组。
虚设层叠物DM可形成为包括多个台阶的阶梯状结构。各个触点组可包括沿着对应台阶延伸的方向布置的两个或更多个接触插塞。在实施方式中，虚设层叠物DM可包括各自在第一方向D1上延伸的台阶Sa至Sc。第一触点组可包括布置在第一方向D1上的第一接触插塞CTa11和CTa12，第二触点组可包括布置在第一方向D1上的第二接触插塞CTb11和CTb12。
触点组可与不同的台阶交叠。例如，第一触点组的第一接触插塞CTa11和CTa12可与彼此相邻的台阶Sa和台阶Sb之间的边界交叠，并且第二触点组的第二接触插塞CTb11和CTb12可与台阶Sc交叠。在实施方式中，第二接触插塞CTb11和CTb12可与台阶Sa至Sc的侧壁间隔开。
上线La1、La2、Lb1和Lb2可彼此间隔开。上线La1、La2、Lb1和Lb2可被分成分别连接到第一栅极接触插塞CTa11和CTa12的第一上线La1和La2以及分别连接到第二栅极接触插塞CTb11和CTb12的第二上线Lb1和Lb2。第一上线La1和La2中的每一个可延伸以与第一栅极层叠物GST_A和虚设层叠物DM交叠。第二上线Lb1和Lb2中的每一个可延伸以与第二栅极层叠物GST_B和虚设层叠物DM交叠。
上线La1、La2、Lb1和Lb2中的每一个可共同连接到包括在对应触点组中的接触插塞。例如，第一触点组的第一接触插塞CTa11和CTa12可共同连接到第一上线La1，并且第二触点组的第二接触插塞CTb11和CTb12可共同连接到第二上线Lb1。
第一栅极层叠物GST_A、第二栅极层叠物GST_B和虚设层叠物DM可通过狭缝SI彼此间隔开。狭缝SI可在接触区域CTA中延伸以围绕虚设层叠物DM。
图5A和图5B分别示出沿着图4B所示的线I-I’和线II-II’截取的横截面图。
参照图5A，第一栅极层叠物GST_A和第二栅极层叠物GST_B中的每一个可包括交替地层叠的层间绝缘膜ILD和导电图案CPk至CPn(k是自然数，n是大于k的自然数)。尽管图中未示出，第一栅极层叠物GST_A和第二栅极层叠物GST_B中的每一个还包括在层间绝缘膜ILD和导电图案CPk至CPn下方交替地层叠的下导电图案和下层间绝缘膜。狭缝SI可将第一栅极层叠物GST_A的导电图案CPk至CPn和下导电图案(未示出)与第二栅极层叠物GST_B的导电图案CPk至CPn和下导电图案(未示出)分离。
在实施方式中，第一栅极层叠物GST_A和第二栅极层叠物GST_B的导电图案CPk至CPn可用作参照图3A描述的字线WL和漏极选择线DSL。图3A所示的源极选择线SSL可由未示出的下导电图案中的任一个实现。在实施方式中，第一栅极层叠物GST_A的导电图案CPk至CPn可用作参照图3B描述的字线WL和漏极选择线DSL，并且第二栅极层叠物GST_B的导电图案CPk至CPn可用作参照图3B描述的字线WL和源极选择线SSL。
层间绝缘膜ILD和导电图案CPk至CPn可在单元区域中围绕对应沟道结构CH。沟道结构CH可包括设置在沟道结构CH的中央区域中的芯绝缘膜CO和覆盖图案CAP以及沿着覆盖图案CAP和芯绝缘膜CO的表面延伸的沟道膜CL。沟道膜CL可由诸如硅的半导体膜形成。覆盖图案CAP可由掺杂半导体膜形成。尽管图中未示出，在实施方式中，芯绝缘膜CO可被省略，并且沟道膜CL可形成为填充沟道结构CH的中央区域。
沟道结构CH可由存储器膜ML围绕。存储器膜ML可包括从沟道结构CH的侧壁朝着对应栅极层叠物GST_A或GST_B依次层叠的隧道绝缘膜、数据存储膜和阻挡绝缘膜。数据存储膜可由能够利用福勒-诺德汉姆(Fowler-Nordheim)隧穿存储改变的数据的材料膜形成。为此，数据存储膜可由各种材料形成。在实施方式中，数据存储膜可由能够电荷捕获的氮化物膜形成。本公开不限于此，数据存储膜可包括硅、相变材料、纳米点等。阻挡绝缘膜可包括能够阻挡电荷的氧化物膜。隧道绝缘膜可由能够电荷隧穿的氧化硅膜形成。
第一栅极层叠物GST_A和第二栅极层叠物GST_B可由第一上绝缘膜UI1覆盖，并且沟道结构CH和存储器膜ML可延伸以穿过第一上绝缘膜UI1。第一上绝缘膜UI1可由第二上绝缘膜UI2覆盖。
位线接触插塞BCT可穿过第二上绝缘膜UI2并且连接到沟道结构CH。位线BL可连接到位线接触插塞BCT并且可延伸以与第二上绝缘膜UI2交叠。
参照图5B，图5A所示的导电图案CPk至CPn可延伸到接触区域并形成阶梯状结构。图5B示出包括在阶梯状结构的一部分中的导电图案CPm-2至CPm(m是满足k<m<n的自然数)，但本公开不限于此。在实施方式中，图4A所示的第一栅极层叠物GST_A和第二栅极层叠物GST_B中的每一个的阶梯状结构可被定义为导电图案CPk至CPn，并且下导电图案被蚀刻以形成阶梯状结构的各个台阶。
虚设层叠物DM可包括通过狭缝SI与层间绝缘膜ILD和导电图案CPk至CPn分离的虚设层间绝缘膜ILDd和牺牲膜SC。虚设层间绝缘膜ILDd和牺牲膜SC可交替地层叠并形成阶梯状结构。
虚设层间绝缘膜ILDd可由与层间绝缘膜ILD相同的材料形成，并且牺牲膜SC可由蚀刻速率与层间绝缘膜ILD不同的材料形成。在实施方式中，各个虚设层间绝缘膜ILDd可由氧化物膜形成，并且各个牺牲膜SC可由氮化物膜形成。
由导电图案CPk至CPm和层间绝缘膜ILD限定的阶梯状结构和虚设层叠物DM的阶梯状结构中的每一个可由间隙填充绝缘膜GI覆盖。间隙填充绝缘膜GI可减轻由于阶梯状结构而引起的阶梯差。上面参照图5A描述的第一上绝缘膜UI1和第二上绝缘膜UI2可延伸以与间隙填充绝缘膜GI交叠。
虚设层叠物DM、间隙填充绝缘膜GI以及第一上绝缘膜UI1和第二上绝缘膜UI2中的每一个可由如参照图4A和图4B所述分成多个触点组的接触插塞CTa11、CTa12、CTb11和CTb12穿过。接触插塞CTa11、CTa12、CTb11和CTb12中的一些可穿过限定在形成虚设层叠物DM的阶梯状结构的台阶之间的边界处的拐角CN。在实施方式中，图4A和图4B所示的第一接触插塞CTa11和CTa12可穿过限定在台阶之间的边界处的拐角CN。
在制造半导体存储器装置的工艺中，在限定在台阶之间的边界处的拐角CN处可生成空隙或接缝(seam)。因此，可在图4A和图4B所示的第一接触插塞CTa11和CTa12内部沿着拐角CN生成空隙或接缝。根据本公开的实施方式，沿着台阶延伸的方向布置的各个触点组的接触插塞连接到同一上线。因此，即使发生沿着台阶延伸的方向布置的各个触点组的接触插塞由于空隙或接缝而彼此连接的桥接现象，也可确保半导体存储器装置的操作可靠性。
图4B所示的第一上线La1和La2和第二上线Lb1和Lb2中的每一个可设置在第二上绝缘膜UI2上，并且可连接到对应触点组的接触插塞。在实施方式中，第一上线La1可连接到第一触点组的第一接触插塞CTa11，并且可延伸以与第二上绝缘膜UI2和第一栅极接触插塞GCTa1交叠。
图4B所示的第一栅极接触插塞GCTa1和GCTa2以及第二栅极接触插塞GCTb1和GCTb2中的每一个可将对应一个导电图案和对应一条上线彼此连接。在实施方式中，第一栅极接触插塞GCTa1可穿过第一上绝缘膜UI1和第二上绝缘膜UI2以及间隙填充绝缘膜GI，以将第一栅极层叠物GST_A的导电图案当中的导电图案CPm与第一上线La1彼此连接。
图6是示出图4A和图4B所示的半导体存储器装置的接触区域CTA的立体图。
参照图6，在接触区域CTA中，第一栅极层叠物GST_A、第二栅极层叠物GST_B和虚设层叠物DM可与包括参照图1描述的***电路30的基板SUB交叠。
第一触点组Ga的第一接触插塞CTa11和CTa12以及第二触点组Gb的第二接触插塞CTb11和CTb12可连接到参照图1描述的***电路30的行解码器33。行解码器33可设置在基板SUB的一部分上。在实施方式中，行解码器33可包括多个传输晶体管。传输晶体管可包括限定在基板SUB中的结。结是通过向基板SUB的部分中注入n型杂质和p型杂质中的至少一种而限定的区域。即，基板SUB可包括用于行解码器33的结。在实施方式中，第一触点组Ga的第一接触插塞CTa11和CTa12以及第二触点组Gb的第二接触插塞CTb11和CTb12可连接到限定在基板SUB的部分中的用于行解码器33的结。用于将行解码器33和接触插塞CTa11、CTa12、CTb11和CTb12彼此连接的互连结构可根据半导体存储器装置的设计而不同地改变。
根据本公开的实施方式，第一触点组Ga和第二触点组Gb与虚设层叠物DM的不同台阶交叠。另外，包括在第一触点组Ga中的第一接触插塞CTa11和CTa12以及包括在第二触点组Gb中的第二接触插塞CTb11和CTb12布置在对应台阶延伸的方向上。另外，包括在第一触点组Ga中的第一接触插塞CTa11和CTa12可通过与第一接触插塞CTa11和CTa12对应的第一上线La1连接到第一栅极接触插塞GCTa1，并且第一栅极接触插塞GCTa1可连接到第一栅极层叠物GST_A的导电图案之一。包括在第二触点组Gb中的第二接触插塞CTb11和CTb12可通过与第二接触插塞CTb11和CTb12对应的第二上线Lb1连接到第二栅极接触插塞GCTb1，并且第二栅极接触插塞GCTb1可连接到第二栅极层叠物GST_B的导电图案之一。根据这种结构，即使第一接触插塞CTa11和CTa12在如图5B所示的台阶的边界处通过桥接现象沿着拐角CN的延伸方向连接，也可确保半导体存储器装置的操作可靠性。
图7A和图7B是示出根据实施方式的半导体存储器装置的平面图。图7A是示出第一栅极层叠物GST_A和第二栅极层叠物GST_B以及虚设层叠物DM’的布局的平面图，图7B是示出位线BL以及上线La1’、La2’、Lb1’和Lb2’的布局的平面图。
参照图7A和图7B，半导体存储器装置可包括单元区域CA和接触区域CTA’。
单元区域CA与参照图4A和图4B描述的单元区域CA相同。第一栅极层叠物GST_A和第二栅极层叠物GST_B可形成为参照图4A和图4B以及图5A和图5B描述的第一栅极层叠物GST_A和第二栅极层叠物GST_B。
多个沟道结构CH可如参照图4A所述穿过第一栅极层叠物GST_A和第二栅极层叠物GST_B中的每一个。各个沟道结构CH设置在单元区域CA中。各个沟道结构CH可如参照图4A所述由存储器膜ML围绕。
沟道结构CH可如参照图4A和图4B所述通过位线接触插塞BCT连接到位线BL。
接触区域CTA’是如参照图4A和图4B所述设置有连接结构的区域。连接结构可包括栅极接触插塞GCTa1、GCTa2、GCTb1和GCTb2、上线La1’、La2’、Lb1’和Lb2’以及接触插塞CTa1和CTb1。
栅极接触插塞GCTa1、GCTa2、GCTb1和GCTb2可如参照图4B所述被分成连接到第一栅极层叠物GST_A的第一栅极接触插塞GCTa1和GCTa2以及连接到第二栅极层叠物GST_B的第二栅极接触插塞GCTb1和GCTb2。
上线La1’、La2’、Lb1’和Lb2’可彼此间隔开。上线La1’、La2’、Lb1’和Lb2’可被分成分别连接到第一栅极接触插塞CTa11和CTa12的第一上线La1’和La2’以及分别连接到第二栅极接触插塞CTb11和CTb12的第二上线Lb1’和Lb2’。第一上线La1’和La2’中的每一个可延伸以与第一栅极层叠物GST_A、狭缝SI和虚设层叠物DM’交叠。第二上线Lb1’和Lb2’中的每一个可延伸以与第二栅极层叠物GST_B、狭缝SI和虚设层叠物DM’交叠。
虚设层叠物DM’可在接触区域CTA’中与参照图2描述的***电路30交叠。虚设层叠物DM’可如参照图4A和图4B所述与第一栅极层叠物GST_A和第二栅极层叠物GST_B相邻设置。
虚设层叠物DM’可形成为包括多个台阶的阶梯状结构。虚设层叠物DM’可由与不同台阶交叠的多个接触插塞穿过。接触插塞可分别连接到第一上线La1’和La2’以及第二上线Lb1’和Lb2’。接触插塞可在与台阶平行的平面中相对于台阶的延伸方向在对角方向上彼此相邻。例如，虚设层叠物DM’可包括在第一方向D1上延伸的台阶Sa’至Sc’。接触插塞可包括相对于第一方向D1在对角方向上彼此相邻的第一接触插塞CTa1和第二接触插塞CTb1。第一接触插塞CTa1可与彼此相邻的台阶Sa’和台阶Sb’之间的边界交叠，并且第二接触插塞CTb1可与台阶Sc’交叠。在实施方式中，第二接触插塞CTb1可与台阶Sa’至Sc’的侧壁间隔开。
上述第一接触插塞CTa1和第二接触插塞CTb1中的每一个可连接到对应上线。在实施方式中，第一接触插塞CTa1连接到第一上线La1’和La2’当中的第一上线La1’，并且第二接触插塞CTb1连接到第二上线Lb1’和Lb2’当中的第二上线Lb’。
第一栅极层叠物GST_A和第二栅极层叠物GST_B中的每一个可由参照图5A描述的相同层叠结构形成。虚设层叠物DM’可由与参照图5B描述的虚设层叠物DM相同的层叠结构形成。
图8是示出图7A和图7B所示的半导体存储器装置的接触区域CTA’的立体图。
参照图8，在接触区域CTA’中，第一栅极层叠物GST_A、第二栅极层叠物GST_B和虚设层叠物DM’可与包括参照图1描述的***电路30的基板SUB交叠。
第一接触插塞CTa1和第二接触插塞CTb1可连接到参照图1描述的***电路30的行解码器33。行解码器33可设置在基板SUB的一部分中。用于将行解码器33和接触插塞CTa1和CTb1彼此连接的互连结构可根据半导体存储器装置的设计而不同地改变。
根据本公开的实施方式，第一上线La1’和第二上线Lb1’分别连接到相对于台阶的延伸方向布置在对角方向上的第一接触插塞CTa1和第二接触插塞CTb1。根据这种结构，可减少在台阶的边界处由于沿着拐角的延伸方向生成的空隙或接缝而引起的桥接缺陷。
图9是示意性地示出根据实施方式的半导体存储器装置的制造方法的流程图。
参照图9，半导体存储器装置可包括：步骤S1，形成由沟道结构穿过的初步层叠物；步骤S3，形成阶梯状结构；步骤S5，形成导电图案；步骤S7，形成接触插塞；以及步骤S9，形成上线。
图10A至图10E是示出根据实施方式的半导体存储器装置的制造方法的立体图。图10A至图10E示出图4A和图4B、图5A和图5B以及图6所示的半导体存储器装置的制造方法的实施方式。
参照图9和图10A，在提供参照图6描述的包括***电路的基板SUB之后，可在基板SUB上执行形成由沟道结构115穿过的初步层叠物110的步骤S1。
形成由沟道结构115穿过的初步层叠物110的步骤S1可包括形成交替层叠的牺牲膜101和层间绝缘膜103的步骤以及形成由存储器膜113围绕的沟道结构115的步骤。
初步层叠物110的牺牲膜101和层间绝缘膜103可由不同的材料形成。例如，层间绝缘膜103可由诸如氧化硅膜的氧化物形成。牺牲膜101可由蚀刻速率不同于层间绝缘膜103的材料形成。例如，牺牲膜101可由诸如氮化硅膜的氮化物形成。
形成由存储器膜113围绕的沟道结构115的步骤可包括形成穿过牺牲膜101和层间绝缘膜103的沟道孔的步骤、在各个沟道孔的侧壁上形成存储器膜113的步骤以及利用沟道结构115填充由存储器膜113限定的各个沟道孔的中央区域的步骤。存储器膜113可由与上面参照图5A描述的存储器膜ML相同的材料形成。各个沟道结构115可由与上面参照图5A描述的沟道结构CH相同的材料配置。
可通过蚀刻牺牲膜101和层间绝缘膜103来执行形成阶梯状结构120的步骤S3，以使得可由牺牲膜101和层间绝缘膜103限定阶梯状结构120。尽管图中未示出，在形成阶梯状结构120的蚀刻工艺中，可在设置有牺牲膜101的层中限定底切区域。底切区域可沿着阶梯状结构120的台阶的延伸方向延伸，并且可在后续步骤中在底切区域中形成空隙。在实施方式中，阶梯状结构120的台阶可在第一方向D1上延伸，并且可在设置有牺牲膜101的各个层上在第一方向D1上限定底切区域。
根据参照图4A、图4B和图6描述的实施方式，考虑沿着底切区域限定的空隙的方向来设计连接到同一上线的接触插塞的对准方向。根据参照图7A、图7B和8描述的实施方式，考虑沿着底切区域限定的空隙的方向来设计连接到不同上线的接触插塞的对准方向。因此，根据本公开的实施方式，即使通过形成阶梯状结构120的蚀刻工艺生成空隙，半导体存储器装置的操作缺陷也可改进。
参照图9和图10B，在执行形成导电图案的步骤S5之前，可形成穿过初步层叠物110的第一狭缝131。
第一狭缝131的形成可包括形成间隙填充绝缘膜121的步骤、在间隙填充绝缘膜121上形成第一上绝缘膜123的步骤以及蚀刻第一上绝缘膜123、间隙填充绝缘膜121和初步层叠物110的步骤。
间隙填充绝缘膜121可减轻由于图10A所示的阶梯状结构120引起的阶梯差。第一上绝缘膜123可延伸以覆盖图10A所示的沟道结构115。
初步层叠物110可被第一狭缝131分成初步栅极层叠物110G和虚设层叠物110D。
参照图9和图10C，在执行形成导电图案的步骤S5之前，可利用绝缘膜133填充图10B所示的第一狭缝131。
图10D和图10E示出形成图9所示的导电图案145的步骤S5的实施方式。
参照图10D，形成导电图案145的步骤S5可包括形成穿过图10C所示的初步栅极层叠物110G的第二狭缝141的步骤以及通过第二狭缝141去除图10C所示的牺牲膜101的步骤。以下，牺牲膜101被去除的区域被定义为水平空间143。
第二狭缝141可连接到由绝缘膜133填充的第一狭缝。在去除牺牲膜以形成水平空间143的工艺期间，绝缘膜133可保护虚设层叠物110D。
各个水平空间143可限定在沿第三方向D3彼此相邻的层间绝缘膜103之间。
参照图10E，形成导电图案145的步骤S5可包括利用导电材料填充图10D所示的各个水平空间143的步骤。因此，可形成第一栅极层叠物110Ga和第二栅极层叠物110Gb，其通过图10D所示的第二狭缝141彼此分离并且各自包括交替地层叠的导电图案145和层间绝缘膜103。
随后，可在第一上绝缘膜123上形成第二上绝缘膜151。
参照图9和图10E，可执行形成穿过第二上绝缘膜151、第一上绝缘膜123、间隙填充绝缘膜121、层间绝缘膜103和虚设层叠物110D中的至少一个的接触插塞的步骤S7。
图10E示出与图6所示的第二接触插塞CTb11和CTb12对应的接触插塞153b1和153b2，但是在形成接触插塞的步骤S7中可进一步形成图6所示的栅极接触插塞GCTa1和GCTb1以及第一触点组Ga的第一接触插塞CTa11和CTa12。
参照图9和图10E，可执行在第二上绝缘膜151上形成上线155a和155b的步骤S9。上线155a和155b可分别包括连接到第一栅极层叠物110Ga和第二栅极层叠物110Gb的第一上线155a和第二上线155b。
图7A、图7B和图8所示的半导体存储器装置可使用参照图10A至图10E描述的工艺形成。
图11是示出根据实施方式的存储器***1100的配置的框图。
参照图11，存储器***1100包括存储器装置1120和存储控制器1110。
存储器装置1120可以是由多个闪存芯片配置的多芯片封装。存储器装置1120可包括：阶梯状虚设层叠物，其设置在包括***电路的基板上；多个触点组，其穿过阶梯状虚设层叠物；以及多条上线，其分别连接到多个触点组。各个触点组可包括一个接触插塞或者两个或更多个接触插塞。彼此不同的触点组可穿过阶梯状虚设层叠物的不同台阶。当各个触点组包括两个或更多个接触插塞时，各个触点组的接触插塞可在对应台阶延伸的方向上布置。连接到不同上线的接触插塞可相对于台阶延伸的方向在对角方向上相邻。
存储控制器1110可被配置为控制存储器装置1120，并且可包括静态随机存取存储器(SRAM)1111、中央处理单元(CPU)1112、主机接口1113、纠错块1114和存储器接口1115。SRAM 1111用作CPU 1112的操作存储器，CPU 1112执行用于交换存储控制器1110的数据的各种控制操作，并且主机接口1113包括连接到存储器***1100的主机的数据交换协议。纠错块1114检测包括在从存储器装置1120读取的数据中的错误并纠正所检测到的错误。存储器接口1115执行与存储器装置1120的接口。存储控制器1110还可包括存储用于与主机接口的代码数据的只读存储器(ROM)等。
上述存储器***1100可以是存储器装置1120和存储控制器1110彼此组合的存储卡或固态驱动器(SSD)。例如，当存储器***1100是SSD时，存储控制器1110可通过诸如通用串行总线(USB)、多媒体卡(MMC)、高速***组件互连(PCI-E)、串行高级技术附件(SATA)、并行高级技术附件(PATA)、小型计算机小型接口(SCSI)、增强小型磁盘接口(ESDI)和集成驱动电子设备(IDE)的各种接口协议中的至少一种来与外部(例如，主机)通信。
图12是示出根据实施方式的计算***1200的配置的框图。
参照图12，计算***1200可包括电连接到***总线1260的CPU 1220、随机存取存储器(RAM)1230、用户接口1240、调制解调器1250和存储器***1210。当计算***1200是移动装置时，还可包括用于向计算***1200供应操作电压的电池，并且还可包括应用芯片组、图像处理器、移动DRAM等。
存储器***1210可由存储器装置1212和存储控制器1211配置。存储器装置1212可与上面参照图11描述的存储器装置1120相同地配置。存储控制器1211可与上面参照图11描述的存储控制器1100相同地配置。
本公开的实施方式将布置在阶梯状结构台阶延伸的方向上的接触插塞连接到同一上线，或者布置接触插塞以使得分别连接到不同上线的接触插塞布置在与台阶延伸的方向不同的方向上。因此，本公开的实施方式可减少在制造半导体存储器装置的工艺中由于在接触插塞中生成的空隙或接缝而引起的桥接缺陷。因此，本公开的实施方式可改进由于工艺缺陷而引起的半导体存储器装置的产率下降。
相关申请的交叉引用
本申请要求2019年11月5日提交于韩国知识产权局的韩国专利申请号10-2019-0140451的优先权，其完整公开通过引用并入本文。

Claims (21)

1.一种半导体存储器装置，该半导体存储器装置包括：
基板，该基板包括***电路；
阶梯状虚设层叠物，该阶梯状虚设层叠物与所述基板交叠并且包括多个台阶，所述阶梯状虚设层叠物包括虚设层间绝缘膜和牺牲膜；
多个触点组，所述多个触点组穿过所述阶梯状虚设层叠物；以及
多条上线，多条所述上线分别连接到所述触点组，
其中，所述多个触点组包括具有两个或更多个第一接触插塞的第一触点组，并且
多条所述上线包括共同连接到所述两个或更多个第一接触插塞的第一上线，所述两个或更多个第一接触插塞沿限定在所述多个台阶当中的相邻台阶之间的边界处的拐角的延伸方向布置。
2.根据权利要求1所述的半导体存储器装置，其中，所述第一接触插塞穿过所述拐角。
3. 根据权利要求1所述的半导体存储器装置，该半导体存储器装置还包括：
第一栅极层叠物，该第一栅极层叠物设置在所述基板上并且包括围绕沟道结构并交替地层叠的多个层间绝缘膜和多个导电图案；以及
第一栅极接触插塞，该第一栅极接触插塞将所述多个导电图案中的任一个连接到所述第一上线。
4.根据权利要求1所述的半导体存储器装置，其中，所述多个触点组包括具有布置在所述延伸方向上的两个或更多个第二接触插塞的第二触点组，并且
多条所述上线还包括共同连接到所述第二接触插塞的第二上线。
5.根据权利要求4所述的半导体存储器装置，其中，所述第二接触插塞与所述台阶的侧壁间隔开。
6. 根据权利要求4所述的半导体存储器装置，该半导体存储器装置还包括：
第二栅极层叠物，该第二栅极层叠物设置在所述基板上并且包括围绕沟道结构并交替地层叠的多个层间绝缘膜和多个导电图案；以及
第二栅极接触插塞，该第二栅极接触插塞将所述多个导电图案中的任一个连接到所述第二上线。
7.根据权利要求4所述的半导体存储器装置，
其中，所述多个台阶依次包括第一台阶、第二台阶和第三台阶，
其中，所述第一触点组的所述第一接触插塞与彼此相邻的所述第一台阶和所述第二台阶之间的边界交叠，并且
其中，所述第二触点组的所述第二接触插塞与所述第三台阶交叠。
8.根据权利要求4所述的半导体存储器装置，该半导体存储器装置还包括：
第一栅极层叠物，该第一栅极层叠物设置在所述基板上并且包括围绕第一沟道结构并交替地层叠的多个第一层间绝缘膜和多个第一导电图案；
第一栅极接触插塞，该第一栅极接触插塞将所述多个第一导电图案中的任一个连接到所述第一上线；
第二栅极层叠物，该第二栅极层叠物设置在所述基板上并且包括围绕第二沟道结构并交替地层叠的多个第二层间绝缘膜和多个第二导电图案；
第二栅极接触插塞，该第二栅极接触插塞将所述多个第二导电图案中的任一个连接到所述第二上线；以及
狭缝，该狭缝将所述第一栅极层叠物和所述第二栅极层叠物分离，
其中，所述阶梯状虚设层叠物包括交替地层叠在所述基板上的多个氧化物膜和多个氮化物膜，并且所述阶梯状虚设层叠物的所述氧化物膜和所述氮化物膜通过所述狭缝与所述第一栅极层叠物和所述第二栅极层叠物分离。
9.根据权利要求8所述的半导体存储器装置，
其中，所述阶梯状虚设层叠物位于所述第一栅极层叠物和所述第二栅极层叠物之间。
10.根据权利要求1所述的半导体存储器装置，其中，所述阶梯状虚设层叠物包括交替地层叠在所述基板上的多个氧化物膜和多个氮化物膜。
11.一种半导体存储器装置，该半导体存储器装置包括：
基板，该基板包括***电路；
阶梯状虚设层叠物，该阶梯状虚设层叠物与所述基板交叠并且包括在第一方向上延伸的多个台阶，所述阶梯状虚设层叠物包括虚设层间绝缘膜和牺牲膜；
第一接触插塞和第二接触插塞，该第一接触插塞和该第二接触插塞穿过所述阶梯状虚设层叠物并且在与所述台阶平行的平面中相对于所述第一方向在对角方向上彼此相邻；
第一上线，该第一上线连接到所述第一接触插塞；以及
第二上线，该第二上线连接到所述第二接触插塞并且与所述第一上线间隔开。
12.根据权利要求11所述的半导体存储器装置，其中，所述第一接触插塞和所述第二接触插塞穿过所述多个台阶中的彼此不同的台阶。
13. 根据权利要求11所述的半导体存储器装置，该半导体存储器装置还包括：
第一栅极层叠物，该第一栅极层叠物设置在所述基板上并且包括围绕沟道结构并交替地层叠的多个层间绝缘膜和多个导电图案；以及
第一栅极接触插塞，该第一栅极接触插塞将所述多个导电图案中的任一个连接到所述第一上线。
14. 根据权利要求13所述的半导体存储器装置，该半导体存储器装置还包括：
第二栅极层叠物，该第二栅极层叠物设置在所述基板上并且包括围绕沟道结构并交替地层叠的多个层间绝缘膜和多个导电图案；以及
第二栅极接触插塞，该第二栅极接触插塞将所述多个导电图案中的任一个连接到所述第二上线。
15.根据权利要求11所述的半导体存储器装置，其中，所述阶梯状虚设层叠物包括交替地层叠在所述基板上的多个氧化物膜和多个氮化物膜。
16.一种半导体存储器装置，该半导体存储器装置包括：
基板，该基板包括***电路；
第一栅极层叠物，该第一栅极层叠物与所述基板交叠；
第二栅极层叠物，该第二栅极层叠物与所述基板交叠并且平行于所述第一栅极层叠物；
阶梯状虚设层叠物，该阶梯状虚设层叠物设置在所述第一栅极层叠物和所述第二栅极层叠物之间并且包括在第一方向上延伸的多个台阶，所述阶梯状虚设层叠物包括虚设层间绝缘膜和牺牲膜；
多个触点组，所述多个触点组与所述多个台阶中的彼此不同的台阶交叠，并且延伸以穿过所述阶梯状虚设层叠物；
第一栅极接触插塞，该第一栅极接触插塞连接到所述第一栅极层叠物；
第二栅极接触插塞，该第二栅极接触插塞连接到所述第二栅极层叠物；
第一上线，该第一上线将所述多个触点组当中的第一触点组与所述第一栅极接触插塞彼此连接；以及
第二上线，该第二上线将所述多个触点组当中的第二触点组与所述第二栅极接触插塞彼此连接。
17.根据权利要求16所述的半导体存储器装置，其中，所述第一触点组包括布置在所述第一方向上并共同连接到所述第一上线的两个或更多个第一接触插塞。
18.根据权利要求16所述的半导体存储器装置，其中，所述第二触点组包括布置在所述第一方向上并共同连接到所述第二上线的两个或更多个第二接触插塞。
19.根据权利要求16所述的半导体存储器装置，其中，所述第一触点组和所述第二触点组在与所述台阶平行的平面中相对于所述第一方向在对角方向上彼此相邻。
20.根据权利要求16所述的半导体存储器装置，其中，所述第一栅极层叠物和所述第二栅极层叠物中的每一个设置在所述基板上，围绕沟道结构，并且包括交替地层叠的多个层间绝缘膜和多个导电图案。
21.根据权利要求16所述的半导体存储器装置，其中，所述阶梯状虚设层叠物包括交替地层叠在所述基板上的多个氧化物膜和多个氮化物膜。
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180009837A (ko) * 2016-07-19 2018-01-30 삼성전자주식회사 메모리 장치
CN107768376A (zh) * 2016-08-18 2018-03-06 三星电子株式会社 垂直存储器装置
CN108389865A (zh) * 2017-02-03 2018-08-10 三星电子株式会社 具有倾斜栅电极的三维半导体存储器件
CN109801917A (zh) * 2017-11-17 2019-05-24 三星电子株式会社 非易失性存储器件及其制造方法
CN109801915A (zh) * 2017-11-16 2019-05-24 爱思开海力士有限公司 半导体器件及其制造方法

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101468595B1 (ko) * 2008-12-19 2014-12-04 삼성전자주식회사 비휘발성 메모리 소자 및 그 제조 방법
KR20130072522A (ko) * 2011-12-22 2013-07-02 에스케이하이닉스 주식회사 3차원 불휘발성 메모리 소자 및 그 제조 방법
KR102084725B1 (ko) 2013-09-09 2020-03-04 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 제조 방법
KR20150118648A (ko) * 2014-04-14 2015-10-23 삼성전자주식회사 불 휘발성 메모리 장치
KR102307060B1 (ko) * 2014-12-03 2021-10-01 삼성전자주식회사 반도체 소자
US9478561B2 (en) * 2015-01-30 2016-10-25 Samsung Electronics Co., Ltd. Semiconductor memory device and method of fabricating the same
KR102378820B1 (ko) * 2015-08-07 2022-03-28 삼성전자주식회사 메모리 장치
KR102408648B1 (ko) 2015-11-05 2022-06-14 에스케이하이닉스 주식회사 3차원 비휘발성 메모리 장치
KR102520042B1 (ko) * 2015-11-25 2023-04-12 삼성전자주식회사 3차원 반도체 장치
KR102492979B1 (ko) * 2015-12-11 2023-01-31 삼성전자주식회사 수직형 메모리 장치
US9530790B1 (en) * 2015-12-24 2016-12-27 Sandisk Technologies Llc Three-dimensional memory device containing CMOS devices over memory stack structures
US10049744B2 (en) * 2016-01-08 2018-08-14 Samsung Electronics Co., Ltd. Three-dimensional (3D) semiconductor memory devices and methods of manufacturing the same
JP6495838B2 (ja) * 2016-01-27 2019-04-03 東芝メモリ株式会社 半導体記憶装置及びその製造方法
JP2017163114A (ja) * 2016-03-11 2017-09-14 東芝メモリ株式会社 半導体記憶装置
KR20170130009A (ko) * 2016-05-17 2017-11-28 삼성전자주식회사 3차원 반도체 장치
KR102607833B1 (ko) * 2016-05-23 2023-11-30 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
US10396090B2 (en) * 2016-05-23 2019-08-27 SK Hynix Inc. Semiconductor device and manufacturing method thereof
KR20180096878A (ko) * 2017-02-21 2018-08-30 삼성전자주식회사 3차원 반도체 메모리 장치 및 그의 제조 방법
KR20180115550A (ko) * 2017-04-13 2018-10-23 에스케이하이닉스 주식회사 반도체 장치의 제조 방법
KR102368932B1 (ko) * 2017-06-01 2022-03-02 삼성전자주식회사 반도체 메모리 장치
KR102452562B1 (ko) * 2017-09-01 2022-10-11 삼성전자주식회사 3차원 반도체 메모리 장치 및 그의 제조 방법
KR102533145B1 (ko) * 2017-12-01 2023-05-18 삼성전자주식회사 3차원 반도체 메모리 장치
KR20190118751A (ko) * 2018-04-11 2019-10-21 삼성전자주식회사 반도체 장치
KR102629345B1 (ko) * 2018-04-25 2024-01-25 삼성전자주식회사 3차원 반도체 메모리 장치
KR102612195B1 (ko) * 2018-06-11 2023-12-12 삼성전자주식회사 반도체 장치 및 반도체 장치의 제조 방법

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180009837A (ko) * 2016-07-19 2018-01-30 삼성전자주식회사 메모리 장치
CN107768376A (zh) * 2016-08-18 2018-03-06 三星电子株式会社 垂直存储器装置
CN108389865A (zh) * 2017-02-03 2018-08-10 三星电子株式会社 具有倾斜栅电极的三维半导体存储器件
CN109801915A (zh) * 2017-11-16 2019-05-24 爱思开海力士有限公司 半导体器件及其制造方法
CN109801917A (zh) * 2017-11-17 2019-05-24 三星电子株式会社 非易失性存储器件及其制造方法

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