CN113851478A - 半导体存储器装置以及制造该半导体存储器装置的方法 - Google Patents

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Abstract

本申请公开了半导体存储器装置以及制造该半导体存储器装置的方法。所述半导体存储器装置包括：栅极层叠体；绝缘层，其与栅极层叠体交叠；第一源极层，其包括在栅极层叠体和绝缘层之间的水平部分以及从水平部分延伸以穿透绝缘层的突起；沟道层，其穿透栅极层叠体并且延伸到第一源极层的水平部分中；第一存储器图案，其介于沟道层和栅极层叠体之间；以及第二源极层，其设置在栅极层叠体与第一源极层之间并且与沟道层接触。

Description

半导体存储器装置以及制造该半导体存储器装置的方法
技术领域
本公开的各种实施方式涉及半导体存储器装置以及制造该半导体存储器装置的方法，更具体地，涉及一种三维(3D)半导体存储器装置以及制造该3D半导体存储器装置的方法。
背景技术
半导体存储器装置包括可存储数据的存储器单元。三维(3D)半导体存储器装置包括三维布置的存储器单元，因此减小了基板上的存储器单元所占据的二维(2D)面积。
为了改进3D半导体存储器装置中的集成度，可增加层叠的存储器单元的数量。
发明内容
根据本公开的实施方式的半导体存储器装置可包括：栅极层叠体；绝缘层，其与栅极层叠体交叠；第一源极层，其包括在栅极层叠体和绝缘层之间的水平部分以及从水平部分延伸以穿透绝缘层的突起；沟道层，其穿透栅极层叠体并且延伸到第一源极层的水平部分中；第一存储器图案，其在沟道层和栅极层叠体之间；以及第二源极层，其设置在栅极层叠体和第一源极层之间并且与沟道层接触。
根据本公开的实施方式的另一半导体存储器装置可包括：第一栅极层叠体，其围绕第一沟道结构；第二栅极层叠体，其与第一栅极层叠体相邻并且围绕第二沟道结构；垂直绝缘结构，其在第一栅极层叠体和第二栅极层叠体之间；以及第一源极层。该第一源极层包括：突起，其与垂直绝缘结构交叠并且具有面向垂直绝缘结构的凹槽；第一水平部分，其从突起的第一侧延伸以与第一沟道结构和第一栅极层叠体交叠；以及第二水平部分，其从突起的第二侧延伸以与第二沟道结构和第二栅极层叠体交叠。半导体存储器装置还包括第二源极层，第二源极层在第一源极层和第一栅极层叠体之间围绕第一沟道结构并且在第一源极层和第二栅极层叠体之间围绕第二沟道结构。
根据本公开的实施方式的制造半导体存储器装置的方法可包括以下步骤：在牺牲基板上形成绝缘层；形成穿过绝缘层的第一开口；形成通过第一开口与牺牲基板接触并且在绝缘层上方延伸的第一源极层；在第一源极层上形成牺牲源极层；在牺牲源极层上形成栅极层叠体，该栅极层叠体围绕沟道结构；以及利用与沟道结构接触的第二源极层替换牺牲源极层。
附图说明
图1是示出根据本公开的实施方式的半导体存储器装置的框图。
图2是示出根据本公开的实施方式的半导体存储器装置的垂直布置的图。
图3是示出根据本公开的实施方式的单元串的电路图。
图4A和图4B是示出根据本公开的实施方式的存储器单元阵列的横截面图。
图5是示出根据本公开的实施方式的上引线的横截面图。
图6是示意性地示出根据本公开的实施方式的制造半导体存储器装置的方法的流程图。
图7A至图7C、图8A至图8G、图9A和图9B是示出图6所示的步骤S1的实施方式的图。
图10A和图10B是示出图6所示的步骤S5和S7的实施方式的横截面图。
图11是示出在图6所示的步骤S7之后执行的后续工艺的实施方式的横截面图。
图12是示出根据本公开的实施方式的存储器***的配置的框图。
图13是示出根据本公开的实施方式的计算***的配置的框图。
具体实施方式
本文所公开的特定结构或功能描述仅是例示性的，目的是描述根据本公开的概念的实施方式。根据本公开的概念的实施方式可按各种形式实现，不应被解释为限于本文所阐述的特定实施方式。
以下，使用术语“第一”和“第二”来将一个组件与另一组件相区分。例如，在不脱离根据本公开的概念的范围的情况下，第一组件可被称为第二组件，类似地，第二组件可被称为第一组件。
本公开的实施方式涉及一种能够改进制造工艺的稳定性的半导体存储器装置以及制造该半导体存储器装置的方法。
图1是示出根据本公开的实施方式的半导体存储器装置10的框图。
参照图1，半导体存储器装置10可包括***电路PC和存储器单元阵列20。
***电路PC可控制将数据存储在存储器单元阵列20中的编程操作、输出存储在存储器单元阵列20中的数据的读操作以及擦除存储在存储器单元阵列20中的数据的擦除操作。
在实施方式中，***电路PC可包括电压发生器31、行解码器33、控制电路35和页缓冲器组37。
存储器单元阵列20可包括多个存储块。存储器单元阵列20可通过字线WL联接到行解码器33，并且可通过位线BL联接到页缓冲器组37。
控制电路35可响应于命令CMD和地址ADD而控制***电路PC。
电压发生器31可在控制电路35的控制下生成各种操作电压，例如用于编程操作、读操作和擦除操作的预擦除电压、擦除电压、接地电压、编程电压、验证电压、通过电压和读电压。
行解码器33可在控制逻辑35的控制下选择存储块。行解码器33可将操作电压施加到联接到所选存储块的字线WL。
页缓冲器组37可通过位线BL联接到存储器单元阵列20。页缓冲器组37可在编程操作期间在控制电路35的控制下暂时存储从输入/输出电路(未示出)接收的数据。页缓冲器组37可在读操作或验证操作期间在控制电路35的控制下感测位线BL的电压或电流。页缓冲器组37可在控制电路35的控制下选择位线BL。
存储器单元阵列20中的各个存储块可包括多个单元串。各个单元串可包括联接到字线的存储器单元。
图2是示出根据本公开的实施方式的半导体存储器装置的垂直布置的示图。
参照图2，半导体存储器装置可包括彼此结合的第一结构ST1和第二结构ST2。第一结构ST1和第二结构ST2之间的结合表面50可包括绝缘层之间的结合表面和金属层之间的结合表面。
第一结构ST1可包括源极结构SL、位线阵列BLA、设置在源极结构SL和位线阵列BLA之间的栅极层叠体GST以及设置在结合表面50和位线阵列BLA之间的第一互连阵列ICA1。源极结构SL可包括由不同材料形成的源极层。位线阵列BLA可包括多条位线。栅极层叠体GST可包括至少一条源极选择线、至少一条漏极选择线以及在源极选择线和漏极选择线之间在彼此间隔开的状态下层叠的字线。第一互连阵列ICA1可包括多个导电焊盘、多个导电通孔、多条导电引线以及多个结合图案。
第二结构ST2可包括***电路PC以及设置在结合表面50和***电路PC之间的第二互连阵列ICA2。***电路PC可包括图1所示的电压发生器31、行解码器33、控制电路35和页缓冲器组37。第二互连阵列ICA2可包括多个导电焊盘、多个导电通孔、多条导电引线以及多个结合图案。
第一互连阵列ICA1的结合图案可结合到第二互连阵列ICA2的结合图案。因此，第一互连阵列ICA1可电联接到第二互连阵列ICA2。***电路PC可经由第一互连阵列ICA1和第二互连阵列ICA2电联接到位线阵列BLA、栅极层叠体GST和源极结构SL中的至少一个。
图3是示出根据本公开的实施方式的单元串CS的电路图。
参照图3，单元串CS可联接到源极结构SL和位线BL。单元串CS可包括多个存储器单元MC1至MCn、至少一个源极选择晶体管SST以及至少一个漏极选择晶体管DST。
多个存储器单元MC1至MCn可串联联接。多个存储器单元MC1至MCn的栅极可联接到在彼此间隔开的状态下层叠的多条字线WL1至WLn中的对应字线。
至少一个源极选择晶体管SST可控制单元串CS与源极结构SL之间的电联接。根据实施方式，单元串CS可包括设置在源极结构SL与多个存储器单元MC1至MCn之间的单个源极选择晶体管SST。本公开不限于此。根据实施方式，单元串CS可包括设置在源极结构SL与多个存储器单元MC1至MCn之间并且彼此串联联接的两个或更多个源极选择晶体管。源极选择晶体管SST的栅极可联接到源极选择线SSL。
至少一个漏极选择晶体管DST可控制单元串CS与位线BL之间的电联接。根据实施方式，单元串CS可包括设置在位线BL与多个存储器单元MC1至MCn之间的单个漏极选择晶体管DST。本公开不限于此。根据实施方式，单元串CS可包括设置在位线BL与多个存储器单元MC1至MCn之间并且彼此串联联接的两个或更多个漏极选择晶体管。漏极选择晶体管DST的栅极可联接到漏极选择线DSL。
源极选择线SSL、多条字线WL1至WLn和漏极选择线DSL可由在彼此间隔开的状态下层叠的导电图案实现。源极选择晶体管SST、多个存储器单元MC1至MCn 和漏极选择晶体管DST可通过沟道结构的沟道层彼此串联联接。源极结构SL可联接到沟道结构的沟道层。
图4A和图4B是示出根据本公开的实施方式的存储器单元阵列的横截面图。图4A是示出彼此相邻的存储器单元阵列的源极结构SL以及存储器单元阵列的第一栅极层叠体GST1和第二栅极层叠体GST2的横截面图。图4B是图4A所示的区域A的放大横截面图。
参照图4A和图4B，第一栅极层叠体GST1和第二栅极层叠体GST2中的每一个可包括在层叠的方向上交替地设置的层间绝缘层ILD和导电图案CP。导电图案CP可用作图3所示的源极选择线SSL、多条字线WL1至WLn以及漏极选择线DSL。
第一栅极层叠体GST1可被第一沟道结构CH1穿透，第二栅极层叠体GST2可被第二沟道结构CH2穿透。第一沟道结构CH1可由第一栅极层叠体GST1的层间绝缘层ILD和导电图案CP围绕，第二沟道结构CH2可由第二栅极层叠体GST2的层间绝缘层ILD和导电图案CP围绕。第一沟道结构CH1和第二沟道结构CH2可在层间绝缘层ILD和导电图案CP层叠的方向上延伸。
第一栅极层叠体GST1和第二栅极层叠体GST2之间的间隙空间可由垂直绝缘结构VI填充。
源极结构SL可延伸以与第一栅极层叠体GST1、垂直绝缘结构VI和第二栅极层叠体GST2交叠。绝缘层ILL可延伸以覆盖源极结构SL的与第一栅极层叠体GST1和第二栅极层叠体GST2交叠的部分。换言之，源极结构SL的一部分可设置在第一栅极层叠体GST1与绝缘层ILL之间以及第二栅极层叠体GST2与绝缘层ILL之间。源极结构SL的与垂直绝缘结构VI交叠的部分可延伸以穿透绝缘层ILL。
源极结构SL可包括第一源极层SL1和第二源极层SL2。第一源极层SL1可包括与包括在第二源极层SL2中的材料不同的材料。
第一源极层SL1可与第一栅极层叠体GST1、垂直绝缘结构VI和第二栅极层叠体GST2交叠，并且可穿透绝缘层ILL。第一源极层SL1可包括与绝缘层ILL接触的第一表面SU1以及与第一表面SU1相反的第二表面SU2。凹槽GV可形成在第一源极层SL1的第二表面SU2上。
第二源极层SL2可设置在第一源极层SL1与第一栅极层叠体GST1和第二栅极层叠体GST2中的每一个之间。第二源极层SL2可延伸以围绕第一沟道结构CH1和第二沟道结构CH2中的每一个。换言之，第一沟道结构CH1和第二沟道结构CH2可延伸以穿透第二源极层SL2。
第一沟道结构CH1和第二沟道结构CH2中的每一个可延伸到第一源极层SL1中。第一沟道结构CH1和第二沟道结构CH2中的每一个可包括芯绝缘层CO、沟道层CL和掺杂半导体图案DP。
芯绝缘层CO可在层间绝缘层ILD和导电图案CP层叠的方向上延伸以穿透层间绝缘层ILD和导电图案CP。芯绝缘层CO可与掺杂半导体图案DP交叠。
沟道层CL可围绕芯绝缘层CO的侧壁。沟道层CL可在芯绝缘层CO和第一源极层SL1之间延伸以封闭芯绝缘层CO的面向第一源极层SL1的端部。沟道层CL可延伸以围绕掺杂半导体图案DP的侧壁。沟道层CL可与朝着沟道层CL的侧壁突出的第二源极层SL2直接接触。
根据实施方式，沟道层CL可包括未掺杂硅，掺杂半导体图案DP可包括n型掺杂硅。根据实施方式，沟道层CL的围绕掺杂半导体图案DP的部分可包括与掺杂半导体图案DP的掺杂剂相同的掺杂剂。
第一沟道结构CH1和第二沟道结构CH2的侧壁可分别由第一存储器图案ML1围绕。第一存储器图案ML1可分别设置在第一沟道结构CH1与第一栅极层叠体GST1之间以及第二沟道结构CH2与第二栅极层叠体GST2之间。
第一沟道结构CH1和第二沟道结构CH2的面向第一源极层SL1的端部可分别由第二存储器图案ML2覆盖。第二存储器图案ML2可分别设置在第一源极层SL1和第一沟道结构CH1之间以及第一源极层SL1和第二沟道结构CH2之间。第二存储器图案ML2可通过第二源极层SL2与第一存储器图案ML1间隔开。
垂直绝缘结构VI可设置在第一栅极层叠体GST1和第二栅极层叠体GST2之间，并且可在层间绝缘层ILD和导电图案CP层叠的方向上延伸。垂直绝缘结构VI可包括间隔物绝缘层SP和间隙填充绝缘层FI。间隔物绝缘层SP可延伸以覆盖第一栅极层叠体GST1和第二栅极层叠体GST2中的每一个的侧壁。
参照图4B，第一源极层SL1可包括第一水平部分P1、第二水平部分P2和突起P3。第一水平部分P1可延伸以与第一沟道结构CH1和第一栅极层叠体GST1交叠。突起P3可从第一水平部分P1延伸，并且可与垂直绝缘结构VI交叠。突起P3可具有弯曲形状以具有面向垂直绝缘结构VI的凹槽GV。突起P3可延伸以穿透绝缘层ILL。第二水平部分P2可从突起P3延伸，并且可延伸以与第二沟道结构CH2和第二栅极层叠体GST2交叠。根据本公开的实施方式，第一水平部分P1可从突起P3的第一侧延伸，并且第二水平部分P2可从突起P3的第二侧延伸。
第一源极层SL1可具有比第二源极层SL2低的电阻率。第一源极层SL1可包括导电材料，在制造半导体存储器装置的工艺期间所导致的高温下其电特性不改变或稍微改变。根据实施方式，第一源极层SL1可包括硅化钨层和硅化钴层中的至少一个。第二源极层SL2可包括掺杂半导体层。根据实施方式，第二源极层SL2可包括n型掺杂硅。
层间绝缘层ILD的侧壁63可相对于第一源极层SL1的突起P3与绝缘层ILL之间的表面61朝着间隙填充绝缘层FI突出。在实施方式中，层间绝缘层ILD可延伸以与第一源极层SL1的突起P3的一部分交叠。
垂直绝缘结构VI的间隙填充绝缘层FI可延伸到与凹槽GV交叠的第二源极层SL2中。根据实施方式，间隙填充绝缘层FI可穿透第二源极层SL2以与第一源极层SL1接触。本公开的实施方式不限于此。尽管图中未示出，根据实施方式，间隙填充绝缘层FI的面向第一源极层SL1的表面可与第一源极层SL1间隔开并由第二源极层SL2覆盖。
第一沟道结构CH1的沟道层CL可延伸到第一源极层SL1的第一水平部分P1中，第二沟道结构CH2的沟道层CL可延伸到第一源极层SL1的第二水平部分P2中。
第一存储器图案ML1和第二存储器图案ML2中的每一个可包括隧道绝缘层TI、数据存储层DS和第一阻挡绝缘层BI1。
隧道绝缘层TI可沿着沟道层CL的表面延伸。隧道绝缘层TI可包括允许电荷隧穿的绝缘材料。根据实施方式，隧道绝缘层TI可包括氧化硅层。
数据存储层DS可沿着隧道绝缘层TI的表面延伸。数据存储层DS可包括能够存储数据的材料层。根据实施方式，数据存储层DS可包括能够存储利用福勒-诺德汉姆(Fowler-Nordheim)隧穿改变的数据的氮化物层。
第一阻挡绝缘层BI1可沿着数据存储层DS的表面延伸。第一阻挡绝缘层BI1可包括氧化物层。
导电图案CP可围绕在层间绝缘层ILD和导电图案CP层叠的方向上彼此相邻的层间绝缘层ILD之间的第一存储器图案ML1。第二阻挡绝缘层BI2可形成在各个导电图案CP与第一阻挡绝缘层BI1之间。第二阻挡绝缘层BI2可包括具有高于第一阻挡绝缘层BI1的介电常数的绝缘材料。根据实施方式，第二阻挡绝缘层BI2可包括金属氧化物。根据实施方式，金属氧化物可包括氧化铝层。第二阻挡绝缘层BI2可在导电图案CP和层间绝缘层ILD之间延伸。第二阻挡绝缘层BI2可在间隔物绝缘层SP和层间绝缘层ILD之间延伸。
图5是示出根据本公开的实施方式的上引线L1和L2的横截面图。
参照图5，上引线L1和L2可与源极结构SL交叠。绝缘层ILL和上绝缘层UIL可***置在上引线L1和L2与源极结构SL之间。
上绝缘层UIL可延伸以覆盖源极结构SL和绝缘层ILL。
上绝缘层UIL可被接触插塞CT穿透。接触插塞CT可与第一源极层SL1的突起接触，并且可在与垂直绝缘结构VI延伸的方向相反的方向上延伸。第一源极层SL1可用作接触插塞CT和第二源极层SL2之间的欧姆接触层。
上引线L1和L2可包括金属源极线L1以及与金属源极线L1间隔开的电源线L2。金属源极线L1可经由接触插塞CT电联接到第一源极层SL1。根据本公开的实施方式，可通过电阻率低于第二源极层SL2的第一源极层SL1来降低源极结构SL的电阻。因此，可省略降低联接到源极结构SL的金属源极线L1的电阻以便补偿源极结构SL的电阻值的层或工艺。金属源极线L1的电阻值根据其面积来设定。随着金属源极线L1的面积增加，金属源极线L1的电阻减小，但是设置电源线L2所需的空间减小。根据本公开的实施方式，源极结构SL的电阻的减小减小了金属源极线L1所需的面积，由此可确保设置电源线L2的面积。因此，本公开的实施方式可有利于减小半导体存储器装置的尺寸。根据实施方式，电源线L2可与第一栅极层叠体GST1和第二栅极层叠体GST2交叠，并且上绝缘层UIL插置在电源线L2与第一栅极层叠体GST1和第二栅极层叠体GST2中的每一个之间。
电源线L2可将通过接收外部电压而生成的内部电压供应给图1和图2所示的***电路PC。根据实施方式，由电源线L2供应的内部电压可包括内部电源电压和内部接地电压。
图6是示意性地示出根据本公开的实施方式的半导体存储器装置的制造方法的流程图。
参照图6，半导体存储器装置的制造方法可包括：在步骤S1在牺牲基板上形成包括存储器单元阵列的第一结构；在步骤S3形成包括***电路的第二结构；在步骤S5将第一结构和第二结构彼此结合；以及在步骤S7去除牺牲基板。尽管图中未示出，可在去除牺牲基板之后执行后续工艺(例如，形成上引线等)。
图7A至图7C、图8A至图8G、图9A和图9B是示出图6所示的步骤S1的实施方式的示图。尽管图中未示出，可对半导体制造装置的支撑件执行步骤S1。
图7A至图7C是示出步骤S1的一些工艺的立体图。
参照图7A，步骤S1可包括在牺牲基板101上形成第一绝缘层103。牺牲基板101可在彼此不同的第一方向I和第二方向II上延伸。在实施方式中，朝着第一方向I的轴线和朝着第二方向II的轴线彼此交叉。根据实施方式，在XYZ笛卡尔坐标系中，第一方向I和第二方向II可分别是X轴方向和Y轴方向。以下，与在第一方向I和第二方向II上延伸的平面垂直的方向被定义为第三方向III。在XYZ笛卡尔坐标系中，第三方向III可以是Z轴方向。
牺牲基板101可与制造设备的支撑件(未示出)接触。根据实施方式，牺牲基板101可以是硅基板。
第一绝缘层103可包括能够在去除牺牲基板101的后续工艺中用作停止层的材料。根据实施方式，第一绝缘层103可包括氮化物层。
步骤S1可包括在第一绝缘层103上形成掩模图案105以及使用掩模图案105作为蚀刻屏障来蚀刻第一绝缘层103。因此，可形成穿过第一绝缘层103的第一开口107。第一开口107可线性地延伸。根据实施方式，第一开口107可在第二方向II上延伸。牺牲基板101的一部分可通过第一开口107暴露。第一开口107可形成有第一宽度W1。
参照图7B，可去除图7A所示的掩模图案105，使得第一绝缘层103暴露。
随后，步骤S1可包括形成覆盖第一绝缘层103和第一开口107的表面的第一源极层111以及在第一源极层111上形成牺牲源极层113。第一源极层111可通过第一开口107与牺牲基板101接触，并且可在第一绝缘层103上方延伸。
第一源极层111可包括与第一开口107交叠的凹槽。可控制第一源极层111的沉积厚度T1，使得在第一源极层111的表面上限定凹槽。根据实施方式，第一源极层111的沉积厚度T1可被控制为小于与第一宽度W1的1/2对应的值。第一源极层111的与第一开口107交叠的部分可具有弯曲形状以便限定凹槽。
牺牲源极层113可形成为填充第一源极层111的凹槽，并且其表面可被平坦化。牺牲源极层113可包括与第一绝缘层103交叠的第一部分Pa以及从第一部分Pa延伸并填充第一源极层111的凹槽的第二部分Pb。第一部分Pa可形成有第一厚度Ta，第二部分Pb可形成有第二厚度Tb。根据实施方式，第一厚度Ta可被控制为小于第一宽度W1。第二厚度Tb可形成为大于第一厚度Ta。根据本公开的实施方式，平坦化的牺牲源极层113保留以填充第一开口107以及与第一开口107交叠的第一源极层111的凹槽。因此，填充限定在第一源极层111的表面上的凹槽的牺牲源极层113的第二部分Pb的第二厚度Tb可被限定为大于与第一绝缘层103交叠的牺牲源极层113的第一部分Pa的第一厚度Ta。
第一源极层111可包括导电材料。根据实施方式，第一源极层111可包括电阻率低于硅的导电材料。包括在第一源极层111中的导电材料可用作欧姆接触层，并且可抵抗在制造半导体存储器装置的工艺期间导致的高温。另外，在图10B所示的后续工艺中去除牺牲基板101时，包括在第一源极层111中的导电材料可损失很少或没有损失。根据实施方式，第一源极层111可包括硅化钨层和硅化钴层中的至少一个。
牺牲源极层113可包括能够在图7C所示用于形成第二开口153的后续工艺中用作停止层的材料。牺牲源极层113可包括可在后续工艺中选择性地去除的材料。根据实施方式，牺牲源极层113可包括未掺杂硅。
随后，步骤S1可包括在牺牲源极层113上形成初步层叠体120以及形成穿过初步层叠体120和牺牲源极层113的第一部分Pa的孔127。
初步层叠体120可通过在牺牲源极层113上交替地层叠层间绝缘层121和牺牲层123来形成。牺牲层123可包括可在后续工艺中选择性地去除的材料。根据实施方式，各个层间绝缘层121可包括氧化硅，牺牲层123可包括氮化硅。
形成孔127可包括在初步层叠体120上形成掩模图案125以及通过掩模图案125用作蚀刻屏障的蚀刻工艺来蚀刻初步层叠体120和牺牲源极层113。孔127可延伸到第一源极层111中。
在初步层叠体120正被蚀刻的同时，可从制造设备的支撑件(未示出)向牺牲基板101施加接地电压。因此，在初步层叠体120正被蚀刻的同时，第一源极层111和牺牲源极层113中累积的电荷可经由第一源极层111通过牺牲基板101放电。
为了改进半导体存储器装置中的集成度，初步层叠体120中层叠的层间绝缘层121和牺牲层123的数量可增加。在这种情况下，可向制造设备施加更高的功率以便执行蚀刻初步层叠体120的工艺。根据本公开的实施方式，即使在蚀刻初步层叠体120的工艺期间施加高功率，由高功率累积的电荷也可通过与牺牲基板101接触的第一源极层111放电，由此可防止电弧现象。换言之，本公开的实施方式可使得在初步层叠体120正被蚀刻的同时生成的电荷能够通过第一源极层111放电。因此，本公开可省略用于放电的附加结构，由此制造半导体存储器装置的工艺可简化。
随后，步骤S1可包括在孔127的表面上形成存储器层130以及在存储器层130上形成填充孔127的沟道结构140。
存储器层130可包括图8A所示的第一阻挡绝缘层131、数据存储层133和隧道绝缘层135。第一阻挡绝缘层131、数据存储层133和隧道绝缘层135可包括与图4B所示的第一阻挡绝缘层BI1、数据存储层DS和隧道绝缘层TI相同的材料。
形成沟道结构140可包括在存储器层130的表面上形成沟道层141以及利用芯绝缘层143和掺杂半导体图案145来填充通过沟道层141而开放的孔127的中央区域。沟道层141可包括半导体层。根据实施方式，沟道层141可包括未掺杂硅。根据实施方式，沟道层141的围绕掺杂半导体图案145的部分可包括与掺杂半导体图案145的掺杂剂相同的掺杂剂。根据实施方式，掺杂半导体图案145可包括n型掺杂硅。
参照图7C，在图7B所示的掩模图案125被去除之后，可形成覆盖沟道结构140的第二绝缘层151。
随后，步骤S1可包括形成穿过第二绝缘层151和初步层叠体120的第二开口153。第二开口153可线性地延伸。根据实施方式，第二开口153可在第二方向II上延伸。
第二开口153可与牺牲源极层113的第二部分Pb交叠。根据本公开的实施方式，由于牺牲源极层113的第二部分Pb形成为相对厚于另一部分，所以当执行用于形成第二开口153的蚀刻工艺时，可防止第二部分Pb被完全穿透。因此，本公开可防止在形成第二开口153的同时第一源极层111被损坏。
第二开口153的第二宽度W2可考虑第二开口153和第二部分Pb之间的对准裕度以及在后续工艺中沉积在第二开口153的侧壁上的材料层的厚度来设定。根据实施方式，第二开口153可形成有第二宽度W2，第二宽度W2小于第一开口107的第一宽度W1。
根据实施方式，第二开口153的第二宽度W2可形成为大于与初步层叠体120和第一源极层111之间的间隙距离对应的第一厚度Ta。因此，在利用第二源极层替换牺牲源极层113的后续工艺中，可防止在第二源极层中生成空隙。
图8A至图8G是图7C所示的区域B的放大横截面图，并且示出在图7C所示的工艺之后的工艺的实施方式。
参照图8A，步骤S1可包括通过第二开口153选择性地去除图7C所示的牺牲层123。因此，第三开口157可限定在沿第三方向III彼此相邻的层间绝缘层121之间。
参照图8B，步骤S1可包括利用导电图案163填充第三开口157。利用导电图案163填充第三开口157可包括通过第二开口153形成导电材料以填充第三开口157以及蚀刻导电材料以使得导电材料被分离为多个导电图案163。通过包括金属屏障层和金属层，包括硅层和金属硅化物层，或者包括金属层、硅层和金属硅化物层中的至少一个，各个导电图案163可由各种导电材料形成。导电图案163可延伸以围绕沟道结构140的侧壁，并且存储器层130***置在二者之间。
根据实施方式，步骤S1可包括在利用导电图案163填充第三开口157之前形成初步第二阻挡绝缘层161L。导电图案163可填充初步第二阻挡绝缘层161L上的第三开口157。
初步第二阻挡绝缘层161L可在与第二开口153的底表面共面的牺牲源极层113的表面上方延伸。初步第二阻挡绝缘层161L可包括介电常数高于第一阻挡绝缘层131的绝缘材料。初步第二阻挡绝缘层161L可延伸以围绕沟道结构140的侧壁，并且存储器层130***置在初步第二阻挡绝缘层161L和沟道结构140之间。
通过上面参照图8A和图8B描述的工艺，利用导电图案163替换图7C所示的牺牲层123，由此可限定栅极层叠体160。栅极层叠体160可包括在围绕沟道结构140的同时交替地设置的导电图案163和层间绝缘层121。
随后，可沿着第二开口153的表面依次形成初步间隔物绝缘层165L和保护层167L以覆盖栅极层叠体160的侧壁。初步间隔物绝缘层165L和保护层167L可延伸以覆盖图7C所示的第二绝缘层151的侧壁。初步间隔物绝缘层165L可包括与包括在保护层167L中的材料不同的材料。根据实施方式，初步间隔物绝缘层165L可包括氮化物层，保护层167L可包括氧化物层。
参照图8C，可使用诸如回蚀等的蚀刻工艺来蚀刻图8B所示的保护层167L、初步间隔物绝缘层165L和初步第二阻挡绝缘层161L中的每一个的一部分。因此，牺牲源极层113可通过第二开口153的底表面暴露。以下，保护层167L、初步间隔物绝缘层165L和初步第二阻挡绝缘层161L的剩余部分分别被称为保护图案167、间隔物绝缘层165和第二阻挡绝缘层161。
参照图8D，步骤S1可包括通过第二开口153选择性地去除图8C所示的牺牲源极层113，使得存储器层130暴露。可通过去除牺牲源极层131来在栅极层叠体160和第一源极层111之间限定第四开口171。
参照图8E，步骤S1可包括去除通过第四开口171暴露的存储器层的一部分，使得沟道结构的沟道层141暴露。因此，存储器层可被分离为第一存储器图案130P1和第二存储器图案130P2。
去除存储器层的一部分可包括使用各向异性蚀刻方法蚀刻第一阻挡绝缘层131的一部分、使用湿法蚀刻方法蚀刻数据存储层133的一部分以及使用各向异性蚀刻方法蚀刻隧道绝缘层135的一部分。在第一阻挡绝缘层131的一部分正被蚀刻时，图8D所示的保护图案167的一部分可被蚀刻。在数据存储层133的一部分正被蚀刻时，间隔物绝缘层165的一部分和第二阻挡绝缘层161的一部分可被蚀刻。在数据存储层133的一部分正被蚀刻时，图8D所示的保护图案167可用作蚀刻屏障。在隧道绝缘层135的一部分正被蚀刻时，图8D所示的保护图案167可被去除。在隧道绝缘层135的一部分正被蚀刻时，间隔物绝缘层165可用作蚀刻屏障。
参照图8F，步骤S1可包括形成初步源极层173L。初步源极层173L可填充图8E所示的第四开口171并将与沟道结构的沟道层141接触。初步源极层173L可包括掺杂半导体层。根据实施方式，初步源极层173L可包括n型掺杂硅。初步源极层173L内部的掺杂剂可通过热处理而被激活。根据实施方式，热处理导致掺杂剂从初步源极层173L扩散到由初步源极层173L围绕的沟道层141的一部分中，由此沟道层141的该部分可被掺杂。
初步源极层173L可替换形成为相对薄的牺牲源极层113的第一部分Pa(如上面参照图7B所描述)。因此，本公开的实施方式可防止在栅极层叠体160和第一源极层111之间的初步源极层173L中形成空隙。
根据实施方式，可通过重复沉积掺杂半导体层的工艺以及蚀刻掺杂半导体层至少一次的工艺来形成初步源极层173L。
参照图8G，步骤S1可包括蚀刻图8F所示的初步源极层173L，使得图8F所示的初步源极层173L保留作为栅极层叠体160和第一源极层111之间的第二源极层173。因此，可限定第五开口175。第五开口175可联接到第二开口153并且可延伸到第二源极层173中。
根据实施方式，初步源极层173L可被蚀刻，使得间隔物绝缘层165暴露。根据实施方式，第五开口175可暴露第一源极层111。本公开的实施方式不限于此。根据实施方式，第二源极层173可沿着第五开口175的底表面延伸，并且第五开口175可通过第二源极层173与第一源极层111间隔开。
通过上面参照图8C至图8G描述的工艺，可利用与沟道结构的沟道层141接触的第二源极层173来替换牺牲源极层。
图9A和图9B是示出在图8G所示的工艺之后的后续工艺的实施方式的横截面图。
参照图9A，可利用第三绝缘层181填充图8G所示的第二开口153和第五开口175。第三绝缘层181可在第二绝缘层151上方延伸。第三绝缘层181可包括氧化物层。根据实施方式，间隔物绝缘层165可保留在第三绝缘层181与栅极层叠体160之间。间隔物绝缘层165可在第二绝缘层151的侧壁与第三绝缘层181之间延伸。
参照图9B，步骤S1可包括：形成穿透第二绝缘层151和第三绝缘层181的漏极接触插塞183；形成联接到漏极接触插塞183的位线185；以及在位线185上形成第一互连结构190。
漏极接触插塞183可延伸以与沟道结构140接触。漏极接触插塞183可与沟道结构140的沟道层141和沟道结构140的掺杂半导体图案145中的至少一个接触。漏极接触插塞183与沟道结构140之间的接触结构可各种各样，而不限于图中所示的那样。漏极接触插塞183的结构可各种各样，而不限于图中所示的那样。
位线185可经由漏极接触插塞183联接到沟道结构140。位线185与漏极接触插塞183之间的接触结构可各种各样，而不限于图中所示的那样。
第一互连结构190可被嵌入在形成在位线185上的第一绝缘结构187中。第一绝缘结构187可包括两个或更多个绝缘层。第一互连结构190可按各种方式具体实现，而不限于图中所示的那样。第一互连结构190可包括与位线185交叠的第一联接结构191以及联接到第一联接结构191的第一结合图案193。
图10A和图10B是示出图6所示的步骤S5和S7的实施方式的横截面图。
参照图10A，步骤S5可包括在形成在牺牲基板101的一个表面上的第一结构100被布置在通过图6所示的步骤S3提供的第二结构200上之后，将第一结构100的第一结合图案193结合到第二结构200的第二结合图案233。
第一结构100可通过上面参照图7A至图7C、图8A至图8G、图9A和图9B描述的工艺来形成。
第二结构200可包括***电路基板以及在***电路基板上的第二互连结构230。***电路基板可包括具有阱区域的基板201、隔离基板201的有源区域的隔离绝缘层203以及通过隔离绝缘层203彼此绝缘的晶体管210。各个晶体管210可包括形成在基板201的有源区域中的结211、层叠在基板201的有源区域上的栅极绝缘层213以及层叠在栅极绝缘层215上的栅电极215。可通过将n型掺杂剂和p型掺杂剂中的至少一种注入到栅电极215的相对侧的有源区域中来限定结211。
***电路基板可被第二绝缘结构221覆盖。第二绝缘结构221可包括两个或更多个绝缘层。
第二互连结构230可被嵌入在第二绝缘结构221中。第二互连结构230可包括电联接到***电路基板的第二联接结构231以及第二结合图案233。
第一结合图案193和第二结合图案233可包括能够通过金属间结合工艺彼此组合的金属。根据实施方式，第一结合图案193和第二结合图案233中的每一个可包括铜。
根据本公开的实施方式，在第二源极层173内部的掺杂剂被激活之后，第一结合图案193结合到第二结合图案233。因此，即使在第一结合图案193结合到第二结合图案233之后工艺温度受到限制，可省略用于激活掺杂剂的热处理，由此可稳定地确保半导体存储器装置的操作的可靠性。
参照图10B，通过步骤S7去除图10A所示的牺牲基板101，由此第一源极层111和第一绝缘层103可暴露。根据实施方式，可使用化学机械抛光(CMP)方法和湿法蚀刻方法中的至少一个来去除牺牲基板101。
当去除图10A所示的牺牲基板101时，第一绝缘层103可用作蚀刻停止层。因此，在牺牲基板101正被去除时，可防止第一源极层111被过度损坏。
图11是示出在图6所示的步骤S7之后执行的后续工艺的实施方式的横截面图。
参照图11，在牺牲基板被去除之后，可形成上绝缘层301。上绝缘层301可与第二结构200和栅极层叠体160交叠，并且第一源极层111和第一绝缘层103***置在上绝缘层301和第二结构200之间。
随后，可形成接触插塞311。接触插塞311可穿透上绝缘层301以与第一源极层111接触。接触插塞311可包括各种类型的金属。
根据本公开的实施方式，第一源极层111可具有比第二源极层173低的电阻率，并且可提供欧姆接触层。因此，本公开可通过第一源极层111补偿第二源极层173的电阻，并且第一源极层111可用作第二源极层173与接触插塞311之间的欧姆接触层。
用于欧姆接触层的第一源极层111可通过在比结合工艺之后受到限制的工艺温度更高的温度范围内执行的硅化物工艺来形成。根据本公开，在第一结合图案193结合到第二结合图案233之前形成用作欧姆接触层的第一源极层111。因此，可稳定地形成第一源极层111，而不受限于工艺温度。
随后，可执行形成与接触插塞311接触的金属源极线321的步骤以及形成与金属源极线321间隔开并与栅极层叠体160交叠的电源线323的步骤。上绝缘层301和第一绝缘层103可设置在电源线323和栅极层叠体160之间。尽管图中未示出，在另外形成延伸以覆盖金属源极线321的绝缘层之后，可将电源线323设置在绝缘层上。
图12是示出根据本公开的实施方式的存储器***的配置的框图。
参照图12，存储器***1100包括存储器装置1120和存储控制器1110。
存储器装置1120可包括围绕沟道结构的栅极层叠体、与栅极层叠体交叠并具有突起的第一源极层以及设置在栅极层叠体和第一源极层之间并且与沟道结构的沟道层接触的第二源极层。
存储器装置1120可以是配置有多个闪存芯片的多芯片封装。
存储控制器1110被配置为控制存储器装置1120，并且可包括静态随机存取存储器(SRAM)1111、中央处理单元(CPU)1112、主机接口1113、纠错块1114和存储器接口1115。SRAM1111用作CPU 1112的操作存储器，CPU 1112执行用于存储控制器1110的数据交换的总体控制操作，主机接口1113具有联接到存储器***1100的主机的数据交换协议。另外，纠错块1114检测并纠正从存储器装置1120读取的数据中所包括的错误，存储器接口1115执行与存储器装置1120的接口。另外，存储控制器1110还可包括被配置为存储用于与主机接口的代码数据等的只读存储器(ROM)。
图13是示出根据本公开的实施方式的计算***的配置的框图。
参照图13，根据本公开的实施方式的计算***1200可包括电联接到***总线1260的CPU 1220、随机存取存储器(RAM)1230、用户接口1240、调制解调器1250和存储器***1210。计算***1200可以是移动装置。
存储器***1210可包括存储器装置1212和存储控制器1211。存储器装置1212可包括围绕沟道结构的栅极层叠体、与栅极层叠体交叠并具有突起的第一源极层以及设置在栅极层叠体和第一源极层之间并且与沟道结构的沟道层接触的第二源极层。
根据本公开，在制造半导体存储器装置的工艺期间生成的电荷可通过第一源极层的突起放电，由此可防止电弧现象。因此，本公开可改进制造半导体存储器装置的工艺的稳定性。
根据本公开，第一源极层可用作欧姆接触层，由此可确保半导体存储器装置的操作的可靠性。
相关申请的交叉引用
本申请要求2020年6月25日提交于韩国知识产权局的韩国专利申请号10-2020-0077985的优先权，其完整公开通过引用并入本文。

Claims (31)

1.一种半导体存储器装置，该半导体存储器装置包括：
栅极层叠体；
绝缘层，该绝缘层与所述栅极层叠体交叠；
第一源极层，该第一源极层包括在所述栅极层叠体和所述绝缘层之间的水平部分以及从所述水平部分延伸以穿透所述绝缘层的突起；
沟道层，该沟道层穿透所述栅极层叠体并且延伸到所述第一源极层的所述水平部分中；
第一存储器图案，该第一存储器图案在所述沟道层和所述栅极层叠体之间；以及
第二源极层，该第二源极层设置在所述栅极层叠体和所述第一源极层之间并且与所述沟道层接触。
2.根据权利要求1所述的半导体存储器装置，其中，
所述第一源极层包括导电材料，并且
所述第一源极层具有低于所述第二源极层的电阻率。
3.根据权利要求1所述的半导体存储器装置，其中，
所述第一源极层包括硅化钨层和硅化钴层中的至少一个，并且
所述第二源极层包括掺杂半导体层。
4.根据权利要求1所述的半导体存储器装置，该半导体存储器装置还包括设置在所述第一源极层和所述沟道层之间的第二存储器图案。
5.根据权利要求1所述的半导体存储器装置，其中，所述栅极层叠体包括围绕所述沟道层的交替地层叠的多个层间绝缘层和多个导电图案。
6.根据权利要求5所述的半导体存储器装置，其中，所述层间绝缘层延伸以被所述第一源极层的所述突起的一部分交叠。
7.根据权利要求1所述的半导体存储器装置，其中，
所述第一源极层包括接触所述绝缘层的第一表面以及与所述第一表面相反的第二表面，并且
所述第一源极层的所述第二表面包括由所述第一源极层的所述突起限定的凹槽。
8.根据权利要求1所述的半导体存储器装置，该半导体存储器装置还包括穿透所述栅极层叠体的芯绝缘层，其中，
所述沟道层围绕所述芯绝缘层的侧壁，并且
所述沟道层在所述芯绝缘层与所述第一源极层之间延伸以封闭所述芯绝缘层的面向所述第一源极层的端部。
9.根据权利要求1所述的半导体存储器装置，该半导体存储器装置还包括：
上绝缘层，该上绝缘层覆盖所述绝缘层和所述突起；
接触插塞，该接触插塞穿透所述上绝缘层并且接触所述突起；
金属源极线，该金属源极线经由所述接触插塞电联接到所述第一源极层；以及
电源线，所述电源线与所述金属源极线间隔开并且与所述栅极层叠体交叠，其中，所述绝缘层和所述上绝缘层***置在所述电源线和所述栅极层叠体之间。
10.一种半导体存储器装置，该半导体存储器装置包括：
第一栅极层叠体，该第一栅极层叠体围绕第一沟道结构；
第二栅极层叠体，该第二栅极层叠体与所述第一栅极层叠体相邻并且围绕第二沟道结构；
垂直绝缘结构，该垂直绝缘结构在所述第一栅极层叠体和所述第二栅极层叠体之间；
第一源极层，该第一源极层包括：
突起，该突起与所述垂直绝缘结构交叠并且具有面向所述垂直绝缘结构的凹槽；
第一水平部分，该第一水平部分从所述突起的第一侧延伸以与所述第一沟道结构和所述第一栅极层叠体交叠；以及
第二水平部分，该第二水平部分从所述突起的第二侧延伸以与所述第二沟道结构和所述第二栅极层叠体交叠；以及
第二源极层，该第二源极层在所述第一源极层和所述第一栅极层叠体之间围绕所述第一沟道结构并且在所述第一源极层和所述第二栅极层叠体之间围绕所述第二沟道结构。
11.根据权利要求10所述的半导体存储器装置，其中，
所述第一源极层包括导电材料，并且
所述第一源极层具有低于所述第二源极层的电阻率。
12.根据权利要求10所述的半导体存储器装置，其中，
所述第一源极层包括硅化钨层和硅化钴层中的至少一个，并且
所述第二源极层包括掺杂半导体层。
13.根据权利要求10所述的半导体存储器装置，该半导体存储器装置还包括：
多个第一存储器图案，多个所述第一存储器图案分别设置在所述第一栅极层叠体与所述第一沟道结构之间以及所述第二栅极层叠体与所述第二沟道结构之间；以及
多个第二存储器图案，多个所述第二存储器图案分别设置在所述第一沟道结构与所述第一源极层之间以及所述第二沟道结构与所述第一源极层之间，并且通过所述第二源极层与所述第一存储器图案间隔开。
14.根据权利要求10所述的半导体存储器装置，其中，所述突起的所述凹槽由弯曲形状限定。
15.根据权利要求10所述的半导体存储器装置，其中，所述垂直绝缘结构延伸到所述第二源极层中。
16.根据权利要求10所述的半导体存储器装置，该半导体存储器装置还包括：
接触插塞，该接触插塞接触所述突起并且在与面向所述垂直绝缘结构的方向相反的方向上延伸；
金属源极线，该金属源极线经由所述接触插塞电联接到所述第一源极层；以及
电源线，所述电源线与所述金属源极线间隔开并且与所述第一栅极层叠体和所述第二栅极层叠体交叠。
17.根据权利要求10所述的半导体存储器装置，其中，
所述第一栅极层叠体和所述第二栅极层叠体中的每一个包括交替地层叠的多个层间绝缘层和多个导电图案，并且
所述第一沟道结构和所述第二沟道结构中的每一个包括：
芯绝缘层，该芯绝缘层穿透所述层间绝缘层和所述导电图案；以及
沟道层，该沟道层围绕所述芯绝缘层的侧壁并且在所述芯绝缘层与所述第一源极层之间延伸以封闭所述芯绝缘层的面向所述第一源极层的端部。
18.一种制造半导体存储器装置的方法，该方法包括以下步骤：
在牺牲基板上形成绝缘层；
形成穿过所述绝缘层的第一开口；
形成通过所述第一开口与所述牺牲基板接触并且在所述绝缘层上方延伸的第一源极层；
在所述第一源极层上形成牺牲源极层；
在所述牺牲源极层上形成栅极层叠体，其中，该栅极层叠体围绕沟道结构；以及
利用与所述沟道结构接触的第二源极层替换所述牺牲源极层。
19.根据权利要求18所述的方法，其中，
所述牺牲基板包括硅基板；并且
所述绝缘层包括氮化物层。
20.根据权利要求18所述的方法，其中，在所述第一源极层的表面上限定与所述第一开***叠的凹槽。
21.根据权利要求18所述的方法，其中，所述第一源极层的沉积厚度被控制为小于所述第一开口的宽度的一半。
22.根据权利要求20所述的方法，其中，所述牺牲源极层包括：
第一部分，该第一部分与所述绝缘层交叠并且具有第一厚度；以及
第二部分，该第二部分填充所述凹槽并且具有大于所述第一厚度的第二厚度。
23.根据权利要求22所述的方法，其中，所述第一厚度被控制为小于所述第一开口的宽度。
24.根据权利要求22所述的方法，其中，形成围绕所述沟道结构的所述栅极层叠体的步骤包括以下步骤：
通过在所述牺牲源极层上交替地层叠多个层间绝缘层和多个牺牲层来形成初步层叠体；
形成穿过所述初步层叠体和所述牺牲源极层的所述第一部分的孔；
在所述孔的表面上形成存储器层；
在所述存储器层上形成所述沟道结构，所述沟道结构填充所述孔；
形成穿过所述初步层叠体并且与所述牺牲源极层的所述第二部分交叠的第二开口；以及
通过所述第二开口利用导电图案替换所述牺牲层。
25.根据权利要求24所述的方法，其中，利用与所述沟道结构接触的所述第二源极层替换所述牺牲源极层的步骤包括以下步骤：
通过所述第二开口选择性地去除所述牺牲源极层，使得所述存储器层暴露；
去除所述存储器层的暴露部分，使得所述沟道结构暴露；以及
利用所述第二源极层填充所述栅极层叠体与所述第一源极层之间的空间以与所述沟道结构的暴露部分和所述第一源极层接触。
26.根据权利要求24所述的方法，其中，所述第二开口形成为：
比所述第一开口窄；并且
比所述初步层叠体与所述第一源极层之间的间隙距离宽。
27.根据权利要求18所述的方法，其中，所述第一源极层包括电阻率低于硅的导电材料。
28.根据权利要求18所述的方法，其中，
所述第一源极层包括硅化钨层和硅化钴层中的至少一个，
所述牺牲源极层包括未掺杂硅层，并且
所述第二源极层包括掺杂半导体层。
29.根据权利要求18所述的方法，该方法还包括以下步骤：
在所述栅极层叠体上形成位线，其中，该位线联接到所述沟道结构；
在所述位线上形成第一结合图案；
形成包括***电路基板以及在所述***电路基板上的第二结合图案在内的结构；以及
将所述第一结合图案结合到所述第二结合图案。
30.根据权利要求18所述的方法，该方法还包括以下步骤：
去除所述牺牲基板，使得所述第一源极层和所述绝缘层暴露；
形成与所述栅极层叠体交叠的上绝缘层，其中，所述第一源极层和所述绝缘层***置在所述上绝缘层和所述栅极层叠体之间；
通过穿透所述上绝缘层来形成与所述第一源极层接触的接触插塞；以及
形成与所述接触插塞接触的金属源极线。
31.根据权利要求30所述的方法，该方法还包括以下步骤：
形成与所述金属源极线间隔开并且与所述栅极层叠体交叠的电源线，其中，所述上绝缘层和所述绝缘层***置在所述电源线和所述栅极层叠体之间。
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