TW202147582A - 立體記憶體元件中的階梯結構，以及用於形成立體記憶體元件中的階梯結構的方法 - Google Patents

立體記憶體元件中的階梯結構，以及用於形成立體記憶體元件中的階梯結構的方法 Download PDF

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Abstract

本文公開了具有階梯結構的3D記憶體元件及用於形成其的方法的實施例。在一個示例中，該3D記憶體元件包括儲存陣列結構和階梯結構。該階梯結構位於儲存陣列結構的中間，並且沿橫向方向將儲存陣列結構劃分成第一儲存陣列結構和第二儲存陣列結構。該階梯結構包括沿橫向方向延伸的多個台階、以及與儲存陣列結構接觸的橋接結構。這些台階包括一個或多個介電對上方的台階。該台階包括導電性連接到橋接結構的導體部分，並且透過橋接結構導電性連接到儲存陣列結構。沿著垂直於橫向方向並且遠離橋接結構的第二橫向方向，導體部分的寬度減小。

Description

立體記憶體元件中的階梯結構，以及用於形成立體記憶體元件中的階梯結構的方法
本發明內容的實施例涉及立體（3D）記憶體元件以及其製造方法。
透過改進製程技術、電路設計、程式設計演算法和製造製程，將平面儲存單元縮放到更小的尺寸。然而，隨著儲存單元的特徵尺寸接近下限，平面製程和製造技術變得具有挑戰性且成本高昂。結果，平面儲存單元的儲存密度接近上限。
3D儲存架構可以解決平面儲存單元中的密度限制。3D儲存架構包括儲存陣列和用於控制去往和來自儲存陣列的信號的週邊元件。
本文公開了具有階梯結構的3D記憶體元件以及用於形成其的方法的實施例。
在一個示例中，該3D記憶體元件包括儲存陣列結構和階梯結構。所述階梯結構位於所述儲存陣列結構中間，並且沿橫向方向將所述儲存陣列結構劃分成第一儲存陣列結構和第二儲存陣列結構。所述階梯結構包括沿所述橫向方向延伸的多個台階、以及與所述第一儲存陣列結構和所述第二儲存陣列結構接觸的橋接結構。所述多個台階包括一個或多個介電對上方的台階。所述台階包括：在所述台階的頂表面上、並與所述橋接結構接觸並導電性連接到所述橋接結構的導體部分，以及與所述導體部分在同一層級處並與所述導體部分接觸的介電部分。所述台階透過所述橋接結構導電性連接到所述第一儲存陣列結構和所述第二儲存陣列結構中的至少一個。沿著垂直於所述橫向方向並且遠離所述橋接結構的第二橫向方向，所述導體部分的寬度減小。
在另一示例中，該3D記憶體元件包括儲存陣列結構、以及與所述儲存陣列結構接觸的著陸(landing)結構。所述著陸結構包括多個著陸區域以及與所述儲存陣列結構接觸的橋接結構，其中各個著陸區域處於沿橫向方向延伸的相應深度。所述多個著陸區域均包括在相應的頂表面上的導體部分和與所述導體部分在同一層級處並且與所述導體部分接觸的介電部分。所述導體部分透過所述橋接結構導電性連接到所述儲存陣列結構。所述導體部分的寬度沿垂直於所述橫向方向並遠離所述橋接結構的第二橫向方向減小。所述多個著陸區域均在一個或多個介電對上方。
在另一示例中，該3D記憶體元件包括儲存陣列結構和階梯結構。所述階梯結構包括沿橫向方向延伸的多個台階。所述多個台階包括台階，所述台階具有在所述台階的頂表面上的導體部分和與所述導體部分在同一層級處並與所述導體部分接觸的介電部分。所述導體部分導電性連接到所述儲存陣列結構。沿垂直於所述橫向方向的第二橫向方向，所述導體部分的寬度變化。
在另一示例中，一種用於形成3D記憶體元件的階梯結構的方法包括以下的操作步驟。首先，形成多個台階，所述多個台階具有在多個台階中交錯的多個第一犧牲層和多個第一介電層。形成與所述多個台階接觸的橋接結構，所述橋接結構具有交錯的多個第二犧牲層和多個第二介電層。各個第一犧牲層與同一層級的相應的第二犧牲層接觸，並且各個第一介電層與同一層級的相應的第二介電層接觸。在與所述台階中的至少一個台階相對應的所述第一犧牲層中形成犧牲部分。所述犧牲部分在所述相應的台階的頂表面處並且在上方台階的邊緣處被切斷。透過同一蝕刻製程來去除所述第二犧牲層和所述犧牲部分，以分別形成多個橫向凹槽和橫向凹槽部分。在所述橫向凹槽中形成多個導體層，並且導體部分是在所述橫向凹槽部分中形成的並與所述導體層中的相應的導體層接觸。
雖然討論了具體的配置和佈置，但應當理解的是，這僅是出於說明性目的而進行的。相關領域的技術人員將認識到的是，在不脫離本發明內容的精神和保護範圍的情況下，可以使用其它配置和佈置。對於相關領域的技術人員來說顯而易見的是，本發明內容還可以用於各種其它應用中。
應當注意到的是，說明書中對“一個實施例”、“某個實施例”、“示例性實施例”、“一些實施例”等等的提及指示所描述的實施例可以包括特定的特徵、結構或特性，但各個實施例可能不一定包括該特定的特徵、結構或特性。此外，這樣的短語不一定必然地指代同一實施例。另外，當結合實施例描述特定的特徵、結構或特性時，無論是否明確描述，結合其它實施例來實施這樣的特徵、結構或特性將在相關領域的技術人員的知識範圍內。
通常，可以至少部分地根據上下文中的用法來理解術語。例如，至少部分地根據上下文，如本文使用的術語“一個或多個”可以用於以單數意義來描述任何特徵、結構或特性，或者可以用於以複數意義來描述特徵、結構或特性的組合。類似地，例如“一個（a）”、“某個（an）”或“該”之類的術語可以被理解為傳達單數用法或者傳達複數用法，其至少部分地取決於上下文。另外，可以將術語“基於”理解為不一定旨在傳達一組排他性因素，而是可以再次地至少部分地根據上下文，替代地允許存在不一定明確描述的額外的因素。
應當容易理解的是，本發明內容中的“在……上”、“上方”和“之上”的含義應該以最寬的方式來解釋，使得“在……上”不僅意味著“直接在某物上”，而且還包括在其之間具有中間特徵或層的“在某物上”的含義，但“上方”或“之上”不僅意味著“在某物上方”或“在某物之上”的含義，而且還可以包括在其之間不具有中間特徵或層的“在某物上方”或“在某物之上”的含義（即，直接在某物上）。
此外，為了便於描述以說明一個元件或特徵與另一個元件或特徵的關係（如圖中所示），在本文中可以使用例如“在……之下”、“在……以下”、“下方”、“上方”、“上面”等等之類的空間相對術語。除了附圖中所描繪的取向之外，空間相對術語旨在涵蓋使用或操作步驟中的設備的不同取向。裝置可以以其它方式來取向（旋轉90度或者在其它方向上），並且同樣可以相應地解釋本文使用的空間相對描述符。
如本文使用的，術語“基底”指代在其上添加後續材料層的材料。基底本身可以被圖案化。可以對添加在基底頂部的材料進行圖案化或者可以保持未圖案化。此外，基底可以包括各種各樣的半導體材料，例如矽、鍺、砷化鎵、磷化銦等等。或者，基底可以由例如玻璃、塑膠或藍寶石晶圓之類的非導電材料來製成。
如本文使用的，術語“層”指代包括具有某種厚度的區域的材料部分。一個層可以在整個下層或上層結構之上延伸，或者其範圍可以小於下層或上層結構的範圍。此外，層可以是均勻或不均勻連續結構的區域，該結構厚度小於連續結構的厚度。例如，層可以位於連續結構的頂表面和底表面之間或者頂表面和底表面處的任何一對水平平面之間。層可以橫向地、垂直地和/或沿錐形表面進行延伸。基底可以是一個層，可以在其中包括一層或多層，和/或可以在其上、其上方和/或其以下具有一層或多層。層可以包含多層。例如，互連層可以包括一個或多個導體和接觸層（在接觸層中，形成互連線和/或垂直互連訪問（VIA）接觸）和一個或多個介電層。
如本文使用的，術語“標稱/名義上”指代在產品或製程的設計階段期間設定的用於部件或製程操作步驟的特性或參數的期望值或目標值、以及高於和/或低於期望值的值的範圍。該值的範圍可能是由於製造製程或公差的微小變化造成的。如本文使用的，術語“大約”指示可以基於與主題半導體元件相關聯的特定技術節點而變化的給定數量的值。基於特定的技術節點，術語“大約”可以指示在例如值的10-30%內變化的給定數量的值（例如，值的±10%、±20%或±30%）。
如本文使用的，術語“3D記憶體元件”指代在橫向取向的基底上具有垂直取向的儲存單元電晶體串（在本文被稱為“儲存串”，例如NAND儲存串），使得儲存串沿關於基底的垂直方向延伸的半導體元件。如本文使用的，術語“垂直的/垂直地”意味著名義上垂直於基底的橫向表面。
在一些3D記憶體元件中，透過堆疊的儲存結構（例如，儲存堆疊層）垂直地堆疊用於儲存資料的儲存單元。3D記憶體元件通常包括在堆疊的儲存結構附近形成的用於例如字元線扇出的階梯結構。隨著對更高儲存容量的需求不斷增加，堆疊的儲存結構的垂直層級的數量也增加，並且在不穿通接觸並引起短路的情況下，其變得愈來愈難於在台階上形成字元線VIA接觸。例如，通常透過在放置階梯結構的絕緣結構中形成與台階接觸的開口（例如，台階的著陸(landing)區域）並用導電材料填充開口，來形成字元線VIA接觸。一般地，被形成為與不同的深度/高度處的台階接觸的這些開口，是在同一蝕刻製程中形成的。由於開口深度的變化，經常不均勻地或不期望地蝕刻開口。例如，與較低的台階接觸的開口（例如，較深的開口）和與較高的台階接觸的開口（例如，較淺的開口）經歷相同的蝕刻時間，進而導致與較高的台階接觸的開口被過度蝕刻。過度蝕刻可能導致較高台階的頂表面上的導體層（例如，字元線）被不期望地損壞甚至被蝕刻掉。字元線VIA接觸可能非期望地與位於相應導體層下面的其它導體層接觸，進而導致造成短路或不期望的漏電流的穿通。為了解決該問題，已經進行了例如對用於著陸的導體層進行加厚的努力。但是，較厚的著陸區域仍然不能產生令人滿意地減小穿通的可能性，並且讓製造製程變得更具挑戰性。
根據本發明內容的各種實施例提供了階梯結構及其製造方法。具有多個台階的階梯結構可以包括在至少一個台階的頂表面的導體部分和在該導體部分下面的介電結構（其包括一個或多個介電對）。導體部分至少覆蓋相應台階的著陸區域（例如，台階的一部分），使得字元線VIA接觸可以與相應台階接觸並導電性連接。介電結構的厚度可以等於從導體部分的底表面到基底的頂表面的距離，並且具有足夠的厚度，以防止由於穿通而造成不同台階處的導體部分之間的干擾。沿著垂直於台階延伸方向的橫向方向，各個導體部分的寬度可以從一端開始逐漸減小。
在本發明內容的實施例中，導體部分包括重疊部分和非重疊部分。重疊部分指代導體部分的與緊鄰上方台階和/或緊鄰下方台階（或者緊鄰上方/緊鄰下方台階的導體部分）重疊的部分。不重疊部分指代導體部分不與上方台階或下方台階重疊的部分。可以在導體部分的非重疊部分上形成字元線VIA接觸。導體部分的非重疊部分可以具有足夠大的著陸區域，以用於在其上形成相應字元線VIA接觸。在本發明的其中一些實施例中，沿著台階延伸的方向，導體部分的非重疊部分的尺寸在名義上變得與台階的尺寸相同。
在本發明的其中一些實施例中，在導體部分下面的介電結構之上，包括相應的介電層和一個或多個下面的介電對，各個介電對在下方台階中包括介電部分和介電層。在本發明的其中一些實施例中，在相應台階的導體部分下面的介電對的數量等於在該台階下面的台階/層級的數量。即使在任何導體部分上發生穿通，字元線VIA接觸在任何下方台階的導體部分（或字元線）上也沒有接觸，並且可以減少/消除漏電流或短路。然後，在形成開口的步驟也不會增加過多難度。
在各個實施例中，在位於儲存陣列結構的中間或者在儲存陣列結構的一側的階梯結構中形成台階。該階梯結構可以包括橋接結構，該橋接結構包含交錯的多個導體層和介電層。這些導體層導電地連接到儲存陣列結構中的儲存單元。各個台階的導體部分可以沿著與台階延伸的方向垂直的方向，與在同一層級處的導體層接觸，進而可以透過在同一層級處的導體部分和導體層將電壓施加到儲存單元。
為了形成導體部分，在閘極替換之前執行離子注入製程。採用離子注入製程來形成犧牲部分，該犧牲部分是位於台階的頂表面處的相應犧牲層的經離子注入處理的部分。離子注入製程可以改變被處理部分的物理特性，進而可以以比起未利用離子注入處理的犧牲層的其它部分，用更高的速率來蝕刻犧牲部分。然後，可以應用一種蝕刻製程以同時去除犧牲層（例如，用於在橋接結構中形成字元線）和犧牲部分，進而可以形成橫向凹槽和橫向凹槽部分。可以保留犧牲部分下面的介電結構。在本發明的其中一些實施例中，由於在犧牲部分上的較高蝕刻速率，橫向凹槽部分包括在緊鄰上方台階下面的犧牲層的過度蝕刻部分。沉積導體材料以填充各個台階處的橫向凹槽部分和橋接結構中的橫向凹槽。可以在橋接結構中形成多個導體層。可以在階梯中形成多個導體部分，各個導體部分分別位於相應的台階處，並且在相應的介電結構之上。在本發明的其中一些實施例中，在使用導體部分進行填充之後，過度蝕刻部分在相鄰導體部分之間形成重疊部分。
圖1A-1C和圖2A-2C根據一些實施例示出了分別具有階梯結構的3D記憶體元件100和3D記憶體元件200的示意圖。具體而言，圖1A-1C示出了階梯結構位於儲存平面的中間的佈局，而圖2A-2C示出了階梯位於儲存平面的兩側上的佈局。可以在3D記憶體元件100和3D記憶體元件200中形成本發明內容的階梯結構。作為解釋本發明內容的示例，實施例集中於3D記憶體元件100中的階梯結構的結構和製造製程。在本發明的其中一些實施例中，可以以類似的製造製程形成3D記憶體元件200中的階梯結構。應當注意的是，在圖1A和圖2A中包括x 和y 軸，以示出晶圓平面中的兩個正交（垂直）方向。x 方向是相應的3D記憶體元件的字元線方向，而y 方向是相應的3D記憶體元件的位元線方向。應當注意的是，本發明內容中的結構僅僅用於說明目的，並且因此，其並不表示實際產品中的尺寸、比率或形狀。
圖1A根據本發明內容的一些實施例示出了具有階梯結構102的示例性3D記憶體元件100的示意圖。在本發明的其中一些實施例中，3D記憶體元件100包括多個儲存平面。儲存平面可以包括第一儲存陣列結構104-1、第二儲存陣列結構104-2以及在第一儲存陣列結構104-1和第二儲存陣列104-2的之間的階梯結構102。將第一儲存陣列結構104-1和第二儲存陣列結構104-2一起視為儲存陣列結構，第一儲存陣列結構104-1和第二儲存陣列結構104-2可以具有或可以不具有相同的面積。在本發明的其中一些實施例中，階梯結構102在第一儲存陣列結構104-1和第二儲存陣列結構104-2的中間。例如，第一儲存陣列結構104-1和第二儲存陣列結構104-2可以沿x 方向相對於階梯結構102對稱。應當理解的是，在一些示例中，階梯結構102可以在第一儲存陣列結構104-1和第二儲存陣列結構104-2之間，但是不在中間（中心）處，使得第一儲存陣列結構104-1和第二儲存陣列結構104-2可以具有不同大小和/或不同數量的儲存單元。在本發明的其中一些實施例中，3D記憶體元件100是NAND快閃記憶體元件，其中在第一儲存陣列結構104-1和第二儲存陣列結構104-2中以NAND儲存串陣列（圖1A中未示出）的形式來提供儲存單元。第一儲存陣列結構104-1和第二儲存陣列結構104-2可以包括任何其它適當的元件，其包括但不限於：閘極線縫隙（GLS）、貫穿陣列接觸（TAC）、陣列共源極（ACS）等等。
儲存平面的沿x 方向橫向延伸的各個字元線（圖1A中未示出）可以由階梯結構102分成兩個部分：跨越第一儲存陣列結構104-1的第一字元線部分、跨越第二儲存陣列結構104-2的第二字元線部分。每條字元線的兩個部分可以在階梯結構102中的相應台階處，透過橋接結構（在圖1B和1C中示作階梯結構102中的橋接結構108）來導電性連接。可以在相應階梯結構102的正上方、下方或附近形成行解碼器（未示出）。各個行解碼器可以從儲存平面的中間沿相反的方向來雙向驅動字元線。
在圖1B和圖1C中示出了階梯結構102的詳細結構。圖1B示出了3D記憶體元件100中的階梯結構102的頂部正面視圖。圖1C示出了階梯結構102的頂視圖，以及其與相鄰的第一儲存陣列結構104-1和第二儲存陣列結構104-2的空間關係。為了便於說明起見，圖1C僅描繪了一個階梯結構102。在各個實施例中，3D記憶體元件100包括在第一儲存陣列結構104-1和第二儲存陣列結構104-2之間的多個階梯結構，例如，沿著y 方向與階梯結構102對齊。例如，另一個階梯結構可以是與階梯結構102相同的並且沿y 方向鏡像階梯結構102。另外，為了便於說明起見，在階梯結構102中省略了例如虛設階梯之類的其它可能結構。
圖1B描繪了具有彼此接觸的階梯106和橋接結構108的階梯結構102。圖1E示出了階梯結構102的詳細3D透視圖。階梯結構102可以在（圖1D中所示的）基底101上，基底101可以包括矽（例如，單晶矽）、矽鍺（SiGe）、砷化鎵（GaAs）、鍺（Ge）、絕緣體上矽（SOI）或者任何其它適當的材料。
階梯106可以包括沿著字元線方向（例如，x 方向）延伸的多個台階114。各個台階114可以沿z 方向具有不同的深度，並具有例如用於形成與對應字元線VIA接觸的著陸區域。階梯106的各個台階114（如被示作“層級”）可以包括一個或多個材料層對。在本發明的其中一些實施例中，各個台階114的頂部材料層包括用於沿垂直方向與字元線VIA接觸互連的導體部分。在本發明的其中一些實施例中，階梯106的每兩個相鄰的台階沿z方向偏移名義上相同的距離，並且沿x方向偏移名義上相同的距離。因此，各個偏移可以形成用於沿z 方向與3D記憶體元件的字元線接觸互連的“著陸區域”。在本發明的其中一些實施例中，各個台階114包括在導體部分下面的至少一個介電層。
橋接結構108可以包括垂直交錯的導體層和介電層（沒有示出），並且導體層（例如，金屬層或多晶矽層）可以用作字元線的一部分。與沿x 方向（例如，沿正x 方向、負x 方向或兩者）從儲存陣列結構（例如，儲存陣列結構104-1和/或儲存陣列結構104-2）中切斷其中的字元線的階梯106不同，可以保留橋接結構108中的字元線，以橋接落在台階114和儲存陣列結構（例如，第一儲存陣列結構104-1和/或第二儲存陣列結構104-2）上的字元線VIA接觸，進而實現雙向字元線驅動方案。在本發明的其中一些實施例中，階梯106中的階梯裡的至少一個台階114透過橋接結構108，導電性連接到第一儲存陣列結構104-1和第二儲存陣列結構104-2中的至少一個。至少一條字元線可以在儲存陣列結構（例如，儲存陣列結構104-1和/或儲存陣列結構104-2）和橋接結構108中橫向地延伸，使得所述至少一個台階114可以透過所述至少一條字元線，經由橋接結構108導電性連接到第一儲存陣列結構和第二儲存陣列結構中的至少一個（例如，第一儲存陣列結構104-1和/或第二儲存陣列結構104-2）。在一個示例中，階梯106中的台階114可以透過沿負x 方向延伸透過橋接結構108的相應字元線部分，導電性連接到第一儲存陣列結構104-1（沿負x 方向）。在本發明的其中一些實施例中，階梯106中的至少一個台階114透過橋接結構108（例如，分別透過沿負x 方向和正x 方向延伸的相應字元線部分），導電性連接到第一儲存陣列結構104-1和第二儲存陣列結構104-2中的每一個。
階梯106中的導體部分和橋接結構108中的導電層均可以包括導電材料，其包括但不限於鎢（W）、鈷（Co）、銅（Cu）、鋁（Al）、多晶體矽（多晶矽）、摻雜的矽、矽化物或者其任何組合。階梯106和橋接結構108中的介電層可以包括介電材料，其包括但不限於氧化矽、氮化矽、氮氧化矽或者其任何組合。在本發明的其中一些實施例中，導體部分和導體層包括相同的材料，例如，例如鎢之類的金屬，並且介電層包括相同的材料（例如氧化矽）。
圖1C和1D示出了第一儲存陣列結構104-1和第二儲存陣列結構104-2之間的階梯結構102。如圖1C和圖1D中所示，階梯106可以包括沿著x 方向延伸的多個台階114，並且在至少一個（例如，各個）台階114上形成字元線VIA接觸116。第一儲存陣列結構104-1和第二儲存陣列結構104-2中的每一個可以包括一個或多個儲存塊，並且各個儲存塊包括一個或多個儲存指120。在本發明的其中一些實施例中，階梯結構102可以是沿y 方向在一對儲存指120之間。各個儲存指120可以包括沿著z 方向延伸的多個儲存串112。儲存串112可以包括通道結構，該通道結構具有阻隔層、儲存層、穿隧層、半導體層、以及可選的在通道孔中的介電芯，並且從側壁朝向通道孔的中心徑向地佈置。儲存串112可以與多個字元線（例如，儲存指120中的導體層）相交，進而形成多個儲存單元。儲存單元可以在相應的儲存陣列結構中形成儲存單元陣列。在本發明的其中一些實施例中，沿著x 方向和z 方向延伸的閘極線縫隙（GLS） 110將第一儲存陣列結構104-1和第二儲存陣列結構104-2中的儲存單元沿y 方向劃分成多個儲存指120。
為了實現雙向字元線驅動方案，根據一些實施例，橋接結構108連接（物理上地直接接觸和電性地直接或間接接觸）第一儲存陣列結構104-1和/或第二儲存陣列結構104-2。也就是說，根據一些實施例，階梯結構102沒有完全切斷中間的儲存陣列結構，而是讓第一儲存陣列結構104-1和第二儲存陣列結構104-2透過其橋接結構108連接。因此，可以透過橋接結構108，從3D記憶體元件100的中間的相應字元線VIA接觸116雙向地驅動（沿正和負x 方向）各個字元線。圖1C和1D示出了利用階梯結構102的雙向字元線驅動方案的示例性電流路徑。由箭頭指示的電流路徑分別表示透過在不同層級處的分開的字元線的電流。
圖2A-2C示出了3D記憶體元件200的示意圖，該3D記憶體元件200具有分別在儲存陣列結構204的相應側上的階梯結構202-1和階梯結構202-2。階梯結構202-1和階梯結構202-2以及儲存陣列結構204可以在基底101上，其類似於3D記憶體元件100中的基底101。3D記憶體元件200可以包括具有儲存陣列結構204中的儲存單元陣列的儲存平面。與3D記憶體元件100不同，3D記憶體元件200包括沿儲存陣列結構204的x 方向在相對側處的兩個階梯結構202-1和階梯結構202-2。儲存平面的各個字元線沿x 方向橫向地延伸穿過整個儲存平面，到達階梯結構202-1或階梯結構202-2中的相應的台階（層級）。在相應階梯結構的正上方、下方或附近形成行解碼器（未示出）。也就是說，各個行解碼器單向地（沿正x 方向或負x 方向，但不是兩個方向同時）驅動一半的儲存單元透過一半的字元線，這些字元線中的各個字元線都橫穿整個儲存平面。
階梯結構202-1和階梯結構202-2可具有相似/相同的結構。圖2B示出了可以表示階梯結構202-1和階梯結構202-2中的每一個的階梯結構的正面頂視圖。該階梯結構可以包括階梯206，階梯206具有沿x 方向延伸的多個台階214，類似於階梯106。該階梯結構還包括電性地和物理地連接到階梯206的橋接結構208。橋接結構208可以包括交錯的導體層和介電層，類似於橋接結構108。在本發明的其中一些實施例中，橋接結構208包括沿x 方向延伸的多個台階，台階中的各個台階對應於階梯206的相應台階。階梯206可以類似於階梯106，例如，至少一個台階214包括位於頂表面、並且導電性連接到橋接結構208中的同一層級處的導體層的導體部分。橋接結構208中的導體層可以是導電性連接到儲存陣列結構204中的字元線（例如，導體層）的字元線部分。
圖2C示出了分別位於儲存陣列結構204的相應側上的階梯結構202-1和階梯結構202-2。如圖2C中所示，階梯206可以包括沿x 方向延伸的多個台階214，並且在至少一個（例如，各個）台階214上形成字元線VIA接觸216。儲存陣列結構204可以包括一個或多個儲存塊，並且各個儲存塊包括一個或多個儲存指220。各個儲存指220可以包括多個儲存串212，類似於3D記憶體元件200中的儲存串112。儲存串212可以與多個字元線（例如，儲存指220中的導體層）相交，進而形成多個儲存單元，這些儲存單元形成相應儲存陣列結構中的儲存單元陣列。在本發明的其中一些實施例中，沿著x 方向和z 方向延伸的閘極線縫隙（GLS） 210將儲存陣列結構204中的儲存單元沿著y 方向劃分成多個儲存指220。
為了實現單向字元線驅動方案，根據一些實施例，橋接結構208均（物理地和電性地）連接儲存陣列結構204。因此，可以透過橋接結構208，從3D記憶體元件200的一側上的相應字元線VIA接觸216，單向地（沿正或負x 方向）驅動各個字元線。如圖2C中所示，由箭頭指示的電流路徑分別代表透過不同層級處的兩條分開的字元線的電流。
圖3A-3D示出了階梯結構（例如，102）的三個橫截面圖，各個橫截面彼此正交。具體而言，圖3A和3B分別描繪了沿著如圖1B中所示的A-A’和B-B’方向的階梯結構102的橫截面圖。圖3A示出了階梯106的橫截面圖，其示出了導體部分的非重疊部分。如圖1B中所示，A-A’方向表示x -z 平面，而B-B’方向表示z -y 平面。圖3C示出了階梯結構102的台階/層級的x -y 橫截面圖。圖3D示出了示例性導體部分的詳細橫截面圖。圖3A-3D還可以表示階梯結構202-1/階梯結構202-2沿著相同方向（如圖2B中所示）的橫截面圖，除了橋接結構可以具有沿z方向的不同數量的導體/介電層對之外。
如先前描述的，在3D記憶體元件中，階梯結構可以包括階梯以及與階梯接觸的橋接結構。如圖3A和圖3B中所示，階梯結構可以包括階梯306以及與階梯306接觸的橋接結構308（僅圖3B中描繪的一部分）。可以在基底302之上形成該階梯結構，類似於3D記憶體元件100中的階梯結構。絕緣結構350可以在至少階梯306之上，使得至少階梯306被放置在絕緣結構350中。字元線VIA接觸316可以是在絕緣結構350中形成的，並且落在相應台階的著陸區域上。為了便於說明起見，僅描繪了一個字元線VIA接觸316。絕緣結構350可以包括任何適當的介電材料，例如氧化矽、氮化矽和/或氮氧化矽。字元線VIA接觸316可以包括鎢、鈷、銅、鋁、多晶矽、摻雜的矽、矽化物或者其任意組合。類似於3D記憶體元件100中的那些所述特徵，橋接結構308可以包括交錯的多個導體層330和介電層336。
如圖3A和3B中所示，階梯306包括沿x 方向（例如，字元線方向）延伸的多個台階314。各個台階314可以沿z 方向具有不同的深度。在本發明的其中一些實施例中，除了頂部台階之外，階梯306包括在至少一個台階314的頂表面處、並且電性地和物理地連接到橋接結構308中的同一層級處的導體層330的導體部分320。在本發明的其中一些實施例中，階梯306中的各個台階314可以包括相應的導體部分320。導體部分320可以與同一層級的介電部分324（例如，沿x 方向延伸）接觸。可選地，在相應的台階314中，導體部分320可以在另一個介電部分上並與其接觸，該另一個介電部分在下面的介電層326上並且與下面的介電層326接觸。在本發明的其中一些實施例中，在相應的台階314中，導體部分320可以在介電層326上並與其接觸，而在它們之間沒有任何其它介電部分。在本發明的其中一些實施例中，階梯306中的各個介電層326與同一層級處的橋接結構308中的介電層336接觸。在本發明的其中一些實施例中，導體部分320可以在相應的台階314中的一個以上介電層336之上。
如圖3A中所示，導體部分320沿著x 方向延伸到相應的台階314的著陸區域中。導體部分320的非重疊部分（在圖3D中示出）可以在上方台階314（例如，緊鄰上方台階314）的邊緣處被切斷（例如，不延伸到其中）。也就是說，沿著x 方向，在相鄰導體部分320的非重疊部分之間形成很少的重疊或者沒有重疊。在本發明的其中一些實施例中，沿著x 方向，在任何導體部分320的非重疊部分之間不形成重疊。在本發明的其中一些實施例中，沿著x 方向，導體部分320的非重疊部分的寬度d可以等於或小於台階314的尺寸。可以在導體部分320的非重疊部分上形成相應的字元線VIA接觸。
在本發明的其中一些實施例中，在台階314中，介電部分324和另一個介電部分（如果有形成的話）可以具有相同的材料，其與介電層326的材料不同。在本發明的其中一些實施例中，介電層326包括氧化矽。在本發明的其中一些實施例中，介電部分324包括氮化矽。在本發明的其中一些實施例中，另一個介電部分（如果有形成的話）沿著x 方向具有與導體部分320相同的尺寸。在台階314中，介電部分324和另一個介電部分的底表面可以沿著z 方向共面。沿著z 方向，導體部分320的厚度可以等於或小於介電部分324的厚度，並且另一個介電部分（如果有形成的話）的厚度可以小於介電部分324的厚度。
如圖3B中所示，沿著y 方向，導體部分320的長度D可以等於或小於相應台階314的尺寸。在本發明的其中一些實施例中，長度D等於相應台階314沿著y 方向的尺寸。在本發明的其中一些實施例中，長度D小於相應的台階314的尺寸，並且在台階314的遠離橋接結構308的端部形成第二介電部分323。第二介電部分323可以沿著z 方向具有與介電部分324相同的厚度，並且第二介電部分323可以具有與介電部分324相同的材料。沿著x 方向，第二介電部分323的寬度可以小於、等於或大於導體部分320的寬度d。長度D和導體部分320的寬度d都可以足夠大，以覆蓋相應的台階314的著陸區域，並且允許在期望的位置處形成相應的字元線VIA接觸316。
如圖3A和3B中所示，導體部分320可以在同一台階314中的至少相應的介電層326之上。在本發明的其中一些實施例中，在各個台階314中，導體部分320與相應的介電層326接觸並在其之上。同時，介電部分324可以在階梯306中，例如沿著x 方向（例如，沿著負x 方向），從具有相應導體部分320的邊界延伸到階梯306與儲存陣列結構之間的邊界。在本發明的其中一些實施例中，沿著z 方向，至少一個導體部分320在交錯的多個介電層326和介電部分324之上。例如，介電層326可以包括在同一台階中的相應介電層326、以及下方台階314中的一個或多個介電層326。介電部分324可以包括下方台階314中的一個或多個介電部分324。在本發明的其中一些實施例中，沿z 方向，所述至少一個導體部分320也位於同一台階314中的另一介電部分之上。如圖3B中所示，位於導體部分320下方的所有介電部分324和介電層326都可以被稱為介電結構340，其沿z 方向的厚度等於相應導體部分320的底表面與基底302的頂表面之間的距離。在本發明的其中一些實施例中，沿著y 方向的介電結構340的長度等於導體部分320的長度（例如，長度D）。在本發明的其中一些實施例中，沿著x 方向的介電結構340的寬度等於導體部分320的寬度（例如，寬度d）。在本發明的其中一些實施例中，除了最底部台階314（例如，階梯306的底部處的台階314）之外，介電結構340包括與下方台階314（例如，沿負z 方向在較低的標高/較大深度處的台階314）相對應的至少一對的介電部分324和介電層326。在本發明的其中一些實施例中，除了最底部台階314之外，各個介電結構340都包括與下方台階314相對應的至少一對的介電部分324和介電層326、以及相應的台階314中的介電層326。
圖3C示出了階梯結構的橫向截面圖，其示出了閘極線縫隙（GLS） 310、導體層330、導體部分320和介電部分324的空間關係。如圖3B和3C中所示，在本發明的其中一些實施例中，階梯306包括與橋接結構308接觸的連接結構321。作為階梯306的一部分並且沿著x 方向延伸的連接結構321，可以包括在基底302之上的交錯的至少一個導體帶和至少一個介電帶。在本發明的其中一些實施例中，連接結構321沿y 方向的長度L等於或大於零。對於相應的台階314，連接結構321沿著x 方向的尺寸可以是相應的介電層326的長度（例如，介電部分324和導體部分320的寬度d的總和）。即，沿著x 方向，連接結構321的尺寸可以與台階314和橋接結構308之間的接觸區域的長度相同。連接結構321沿著z 方向的厚度可以與相應台階314的高度相同。也就是說，連接結構321的厚度可以等於從台階314 /導體部分320的頂表面到基底302的頂表面的距離。各個導體帶可以與同一層級的導體層330和介電部分324接觸，並且各個介電帶可以與同一層級的介電層336和介電層326接觸。導體帶的材料可以與導體層330的材料相同，並且介電帶的材料可以與介電層336的材料相同。
對於相應的台階314，頂部導體帶也可以與相應的導體部分320接觸，進而導電性連接同一層級的導體部分320和導體層330。沿著z 方向，各個導體帶的厚度可以與相應導體層330的厚度相同。在本發明的其中一些實施例中，作為階梯306的一部分的導體和介電帶，可以被視為導體層330和介電層340沿著y方向的延伸並進入階梯306中。在相應的台階314的一些實施例中，介電結構340與相應的連接結構321接觸。
如圖3C中所示，閘極線縫隙（GLS） 310可以沿x 方向延伸並與橋接結構308（例如，或橋接結構308中的導體層330）接觸。在本發明的其中一些實施例中，橋接結構308可以在閘極線縫隙（GLS） 310和階梯306之間。在本發明的其中一些實施例中，沿著負y 方向，導體部分320的寬度d可以減小。在各個實施例中，沿著負y 方向，寬度d可以保持減小第一距離d1（例如，距橋接結構308或連接結構321（如果有的話）的邊界），並且保持第二距離d2不變。如圖3C中所示，如果沒有形成連接結構321，則d1和d2之和可以等於D，而如果形成連接結構321，則第一距離d1和第二距離d2之和可以等於（D-L）。在本發明的其中一些實施例中，第一距離d1理想地足夠小，使得與第二距離d2相比可以忽略不計。例如，第一距離d1可以是第二距離d2的大約2%至大約20%（例如，2%、3%、5%、8%、10%、15%、18%、20%）。
圖3D示出了導體部分320的詳細結構。為了便於說明起見，在圖3D中使用不同的圖案/陰影來描繪導體部分320的各個部分。在本發明的其中一些實施例中，可以將導體部分320劃分成非重疊部分320-1與重疊部分320-2和重疊部分320-3。重疊部分320-2可以表示導體部分320的沿z 方向與緊鄰上方台階（或者緊鄰上方台階的導體部分320）重疊的部分。重疊部分320-3可以表示導體部分320的沿z 方向與緊鄰下方台階（或者緊鄰下方台階的導體部分320）重疊的部分。非重疊部分320-1可以表示導體部分320的不與任何上方或下方台階重疊的部分。非重疊部分320-1和重疊部分320-3可以一起形成導體部分320的曝露在台階314的頂表面上的部分。重疊部分320-2和非重疊部分320-1之間的邊界（雖然不是物理上形成）可以是緊鄰上方台階314的邊緣。如圖3C和3D中所示，非重疊部分320-1與重疊部分320-2和重疊部分320-3兩者都接觸。然後，導體部分320的總面積可以是沿著x -y 平面的非重疊部分320-1、重疊部分320-2和重疊部分320-3的總和。
在本發明的其中一些實施例中，重疊部分320-2和重疊部分320-3可以具有名義上相同的形狀和/或名義上相同的尺寸。在本發明的其中一些實施例中，如圖3C中所示，重疊部分320-2具有直角三角形的形狀，其中透過緊鄰上方台階314的邊緣和介電部分324沿x 方向的邊界形成直角。重疊部分320-2的橫向尺寸可以沿著負y 方向逐漸減小。在本發明的其中一些實施例中，介電部分324的邊界可以包括直角三角形的斜邊（例如，重疊部分320-2）以及沿y 方向的邊界（例如，與緊鄰上方台階314的邊緣對齊）和沿x 方向的邊界（例如，具有連接結構321或橋接結構308）。在本發明的其中一些實施例中，非重疊部分320-1可以具有直角梯形形狀。非重疊部分320-1的橫向尺寸可以沿著負y 方向增大。也就是說，導體部分的寬度d可以沿著負y 方向減小並且保持不變。
圖4A-4D根據本發明內容的各種實施例示出了用於形成3D記憶體元件的示例性階梯結構的製造製程。圖5A和圖5B根據一些實施例示出了在離子注入製程之前和之後的階梯。圖6是根據一些實施例用於形成3D記憶體元件的示例性階梯結構的方法600的流程圖。應當理解的是，方法600中所示出的操作步驟不具有排他性，並且在所示的操作步驟之前、之後或之間也可以執行其它操作步驟。此外，這些操作步驟中的一些操作步驟可以同時地執行，或者以與圖6中所示的順序不同的順序來執行。
參照圖6，方法600開始於操作步驟602處，其中在操作步驟602處，形成具有階梯和橋接結構的階梯結構。圖4A示出了對應的結構。
如圖4A中所示，在基底402之上形成具有階梯406和橋接結構408的階梯結構。階梯406可以與橋接結構408接觸。階梯406可以包括交錯的多個犧牲層429和多個介電層426，以形成沿x 方向延伸的多個台階414（例如，參考圖3A中的台階314）。各個台階414可以包括至少一對犧牲層429 /介電層426。橋接結構408可以包括交錯的多個犧牲層439和多個介電層436。在本發明的其中一些實施例中，每一個犧牲層439與同一層級的相應犧牲層429接觸，並且每一個介電層436與同一層級的相應介電層436接觸。在本發明的其中一些實施例中，犧牲層439和429包括相同的材料，例如氮化矽。在本發明的其中一些實施例中，介電層436和426包括相同的材料，例如氧化矽。
為了形成堆疊結構，可以首先形成材料堆疊。該材料堆疊可以包括垂直交錯的第一介電材料層和第二介電材料層。在本發明的其中一些實施例中，該材料堆疊是介電堆疊，並且第一材料層和第二材料層包括不同的介電材料。可以將交錯的第一介電材料層和第二介電材料層交錯地沉積在基底402上方。在本發明的其中一些實施例中，第一介電材料層包括氮化矽層，並且第二介電材料層包括氧化矽層。可以透過包括但不限於化學氣相沉積（CVD）、物理氣相沉積（PVD）、原子層沉積（ALD）或者其任意組合的一種或多種薄膜沉積製程來形成材料堆疊。
可以對材料堆疊的一部分進行圖案化以形成堆疊結構。在本發明的其中一些實施例中，可以使用單獨的遮罩（例如，單獨的蝕刻製程），來形成階梯406和橋接結構408。在本發明的其中一些實施例中，階梯406的形成包括在材料堆疊之上，使用蝕刻遮罩（例如，圖案化的微影膠或光阻(PR)層）來重複蝕刻材料堆疊。可以通常從所有方向向內且遞增地反復修整蝕刻遮罩，以露出材料堆疊的要被蝕刻的部分。修整的光阻的量可以與台階的尺寸直接相關（例如，決定性的）。例如，沿x 方向的修整光阻的量可以確定台階414沿x 方向的寬度。可以使用適當的蝕刻（例如，例如濕蝕刻之類的各向同性蝕刻）來獲得光阻層的修整。可以連續地形成並修整一個或多個光阻層，以形成台階。在本發明的其中一些實施例中，例如，使用例如乾蝕刻和/或濕蝕刻之類的適當蝕刻製程來蝕刻材料堆疊之後，對光阻層進行修整。在本發明的其中一些實施例中，在光阻層的每次修整之後，沿著z 方向將材料堆疊蝕刻一個台階深度。該台階深度可以等於一個台階中包括的介電層對的數量（例如，第一介電層/第二介電層的數量）。在本發明的其中一些實施例中，介電材料層對的數量為一。微影膠遮罩的修整製程，隨後是材料堆疊的蝕刻製程，在本文被稱為修整-蝕刻迴圈。修整-蝕刻迴圈的數量可以確定沿y 軸在材料中形成的台階的數量。在本發明的其中一些實施例中，在形成台階之後，第一介電材料層可以形成犧牲層429，並且第二介電材料層可以形成介電層426。可以形成階梯406。在本發明的其中一些實施例中，各個台階414包括一對犧牲層429和下面的介電層426（例如，一個犧牲/介電對）。
在各個實施例中，可以透過對材料堆疊的另一部分進行圖案化來形成橋接結構408。根據橋接結構408的設計，可以使用或不使用蝕刻遮罩。在各個實施例中，橋接結構408可以具有如圖1B中所示的“壁形”結構或者如圖2B中所示的階梯形狀。可以透過相同的蝕刻製程或透過不同的蝕刻製程來與階梯406形成橋接結構408。在本發明的其中一些實施例中，橋接結構408的形成包括微影製程，隨後是適當的蝕刻製程（例如乾蝕刻和/或濕蝕刻）。可以形成具有階梯406和橋接結構408的階梯結構。
在本發明的其中一些實施例中，在形成階梯406之後，在相應的台階414的頂表面處曝露犧牲層429。在各個台階414中，介電層426可以在犧牲層429下面。在本發明的其中一些實施例中，如圖4A中所示，可以在台階414的頂表面上形成保護層425，以在隨後的對台階414的離子注入製程中提供緩衝和保護，使得下面的犧牲層429可以具有改善的物理特性。保護層425可以至少覆蓋台階414的將經受離子注入製程的部分（即，犧牲層429）。例如，保護層425可以至少覆蓋台階414的著陸區域（或可能的著陸區域）（例如，犧牲層429）。保護層425可以包括沿z 方向具有適當厚度的任何適當材料，並且可以利用任何適當方法來形成。在本發明的其中一些實施例中，保護層425包括介電材料層。在本發明的其中一些實施例中，保護層425包括第二介電材料層的在台階414的形成期間沒有被完全蝕刻掉的部分（例如，氧化矽）。也就是說，在階梯406中緊鄰第一介電材料層上方的第二介電材料層的至少一部分，可以在材料堆疊的蝕刻期間被保留。在本發明的其中一些實施例中，對用於形成台階414的蝕刻時間進行控制，以確保保護層425具有期望的厚度。在本發明的其中一些實施例中，單獨地或除了受控蝕刻之外，也可以透過適當的沉積製程（例如，化學氣相沉積（CVD）、原子層沉積（ALD）和/或物理氣相沉積（PVD））來形成保護層425，以在台階414上沉積例如氧化矽的介電材料層（即，犧牲層429）。
圖5A示出了離子注入製程之前的台階414的放大視圖500。如圖5A中所示，在本發明的其中一些實施例中，可以透過保護層425來覆蓋各個台階414中的犧牲層429，該保護層425包括緊鄰犧牲層429上方的第二介電材料的整個層。在本發明的其中一些實施例中，在離子注入製程之前，台階414包括保護層425和下面的犧牲層429。介電層426可以在相應的犧牲層429下面，並且與緊鄰下方台階414的保護層425接觸。
參照圖6，方法600來到操作步驟604處，其中在操作步驟604處，執行離子注入製程，以在相應的台階的頂表面上形成犧牲部分。圖4B示出了對應的結構。
如圖4B中所示，可以執行離子注入製程，以在至少一個台階414的頂表面上形成犧牲部分419。在本發明的其中一些實施例中，形成多個犧牲部分419，各個犧牲部分419在相應的台階414上。犧牲部分419可以至少覆蓋相應台階414的著陸區域。在本發明的其中一些實施例中，犧牲部分419覆蓋相應台階414的整個寬度d（例如，沿x 方向，返回參考圖3A）。犧牲部分419可以在緊鄰上方台階414的邊緣處被切斷，使得犧牲部分419不沿著x 方向在上方台階414下面延伸。在各個實施例中，具有長度D的犧牲部分419可以覆蓋或可以不覆蓋相應台階414的全部長度（例如，沿y 方向，返回參考圖3B）。根據離子注入製程，犧牲部分419可以在橋接結構408和階梯406之間的邊界處被切斷，或可以不被切斷。沿著z 方向，犧牲部分419的厚度可以小於或等於犧牲層429的厚度。在本發明的其中一些實施例中，犧牲部分419的厚度等於犧牲層429的厚度。
離子注入可以改變犧牲層429的被處理的部分（即，犧牲部分419）的物理性質。在本發明的其中一些實施例中，離子可以對犧牲部分419進行轟擊以具有更高的孔隙率，使得在隨後的閘極替換製程中，用於去除犧牲層429的蝕刻劑可以在犧牲層429之上的犧牲部分419上具有更高的蝕刻率。也就是說，用於去除犧牲層429的蝕刻劑可以選擇性地蝕刻犧牲層429之上的犧牲部分419。在本發明的其中一些實施例中，犧牲部分419具有低於犧牲層429的密度，進而使其更容易被蝕刻。在本發明的其中一些實施例中，犧牲部分419上的蝕刻率與犧牲層429上的蝕刻率之間的比率可以為大約3：1，或是為3：1。在各個實施例中，離子注入製程以任何適當的能量並利用適當的離子，來採用傾斜的離子注入製程。在本發明的其中一些實施例中，傾斜離子注入製程也可以將離子注入到橋接結構408中。在本發明的其中一些實施例中，離子包括硼（B）離子。可選地，可以在離子注入之後執行熱處理（例如退火製程）。
在本發明的其中一些實施例中，犧牲層429的未經歷離子注入製程並且在上方台階414下面的部分（返回參考圖3A），可以在相應的台階414中形成介電部分。該介電部分可以與犧牲部分419在緊鄰上方台階414的邊緣處接觸。在本發明的其中一些實施例中，如果犧牲部分419的厚度小於犧牲層429的厚度，則在犧牲部分419下面形成“初始的另一介電部分”（未示出）。其中初始的另一介電部分可以透過在犧牲部分419下面的犧牲層429的部分來形成，並且其不經歷離子注入製程。在本發明的其中一些實施例中，初始的另一介電部分沿x 方向的寬度與相應的犧牲部分419相同，並且初始的另一介電部分沿著z 方向的厚度小於相應的介電部分（或犧牲層429）的厚度。在本發明的其中一些實施例中，初始的另一介電部分沿著y 方向的長度可以等於導體部分420的長度（例如，長度D）。在本發明的其中一些實施例中，沿著z 方向，各個台階414包括犧牲部分419和至少下面的介電層426（以及初始的另一介電部分（如果有形成的話））。此外，除了底部台階414之外，各個台階414可以在下方台階414的一對或多對介電部分和介電層426之上。
可選地，犧牲部分419沿y 方向可以不完全覆蓋台階414，並且可以透過犧牲層429的經過離子注入製程的部分之外的部分，來形成第二介電部分423。在本發明的其中一些實施例中，第二介電部分423沿x 方向的寬度可以小於、等於或大於相應台階414的寬度（例如，寬度d）。在本發明的其中一些實施例中，第二介電部分423沿z 方向的厚度可以等於或小於相應的犧牲層429的厚度。
圖5B示出了在離子注入製程之後的台階414的放大視圖502。如圖5B中所示，可以在相應的保護層425下方，在各個台階414中形成犧牲部分419。相鄰台階414的犧牲部分419可以沿任何方向不重疊。可選地，可以在離子注入製程之後，去除保護層425以曝露下面的犧牲部分419。在本發明的其中一些實施例中，執行適當的蝕刻製程（例如，乾蝕刻和/或濕蝕刻），以去除保護層425。因此，各個台階414的介電層426可以在相應的台階414的邊緣處被切斷。在本發明的其中一些實施例中，也可保留保護層425。
參照圖6，方法600來到操作步驟606，其中在操作步驟606中，在橋接結構中形成多個橫向凹槽，並且從各個犧牲部分形成橫向凹槽部分。圖4C示出了對應的結構。
如圖4C中所示，可以在橋接結構408中形成多個橫向凹槽428，並且可以從相應的犧牲部分419形成橫向凹槽部分418。在本發明的其中一些實施例中，可以在形成橫向凹槽428和橫向凹槽部分418之前，形成與橋接結構408接觸的閘極線縫隙（GLS）（例如，狹縫結構，返回參考圖3C中的閘極線縫隙（GLS） 310）。閘極線縫隙（GLS）可以在階梯結構中在x -z 平面中延伸，進而曝露基底402和橋接結構408中的犧牲/介電對（犧牲層439/介電層436）。採用適當的蝕刻劑（例如，磷酸）的蝕刻製程可以用於透過閘極線縫隙（GLS）去除犧牲層439和犧牲部分419。在本發明的其中一些實施例中，蝕刻製程包括例如濕蝕刻之類的各向同性蝕刻製程。蝕刻劑在同一蝕刻過程中，例如同時地去除曝露在閘極線縫隙（GLS）的側壁上的所有犧牲層439以及犧牲部分419。可以保留介電層436。可以透過去除犧牲層439來形成橫向凹槽428，並且可以透過去除犧牲部分419來形成橫向凹槽部分418。
在本發明的其中一些實施例中，如果在蝕刻製程之前去除保護層425，則在相應的台階414的頂表面上曝露相應的橫向凹槽部分418。在本發明的其中一些實施例中，如果保留保護層425，則在相應的保護層425的下方形成橫向凹槽部分418。在本發明的其中一些實施例中，橫向凹槽部分418橫向地（沿負y 方向）與第二介電部分423接觸。在本發明的其中一些實施例中，橫向凹槽部分418與下面的介電層426接觸。
在本發明的其中一些實施例中，相對於犧牲層439，蝕刻劑在犧牲部分419上具有更高的蝕刻率。在犧牲部分419上的蝕刻率與犧牲層439上的蝕刻率的比率可以在大約5：1至大約2：1的範圍內。在本發明的其中一些實施例中，該比率是約3∶1。因為蝕刻劑從閘極線縫隙（GLS）到達階梯406，所以由於犧牲部分419上的更高的蝕刻率，介電部分的一部分可能被過度蝕刻。介電部分的過度蝕刻部分可能與緊鄰上方台階414重疊，並對應於隨後形成的導體部分的重疊部分（例如，返回參考圖3D中的重疊部分320-2）。過度蝕刻的部分可以是橫向凹槽部分418的一部分。在本發明的其中一些實施例中，對蝕刻時間進行控制，使得介電材料中的在各個橫向凹槽部分418下面的至少期望部分（例如，沿y 方向的期望長度）被保留。在橫向凹槽部分418下面的保留的介電材料，可以在著陸區域下面形成相應的介電結構（例如，返回參考圖3A），其中將在該著陸區域上形成相應字元線VIA接觸。
在本發明的其中一些實施例中，可以在蝕刻製程中去除犧牲部分419下面的階梯406的一部分。如圖4C中所示，階梯406的被去除部分可以包括在犧牲部分419下面的介電部分的一些部分、和介電層426的一些部分（例如，在下方台階414中）。在本發明的其中一些實施例中，階梯406的被去除部分可以在名義上沿著y 方向具有長度L，並且沿著x 方向具有與犧牲層429相同的長度。在本發明的其中一些實施例中，如果沿著z 方向，犧牲部分419的厚度小於犧牲層429的厚度，則蝕刻劑還去除各個初始的另一介電部分的一部分，進而形成接觸橫向凹槽部分418並在橫向凹槽部分418下面的相應的另一介電部分。
在本發明的其中一些實施例中，在蝕刻製程之前，在階梯結構之上形成絕緣結構450，使得至少階梯406在絕緣結構450中。絕緣結構450可以包括適當的介電材料，並且透過例如化學氣相沉積（CVD）、原子層沉積（ALD）和/或物理氣相沉積（PVD）之類的任何適當沉積方法來沉積。在本發明的其中一些實施例中，絕緣結構450包括氧化矽，並且透過化學氣相沉積（CVD）來沉積。在本發明的其中一些實施例中，如果在形成絕緣結構450之前去除保護層425，則可以沉積介電材料以使其與犧牲部分419接觸，進而形成絕緣結構450。在本發明的其中一些實施例中，如果保留保護層425，則沉積的介電材料可以積聚在保護層425上。然後，絕緣結構450可以包括保護層425以及其上的任何沉積的介電材料。應當注意到的是，可以在形成階梯406之後並且在形成字元線VIA接觸之前的任何適當的時間，形成絕緣結構450。形成絕緣結構450的具體時機不應受到本發明內容的實施例的限制。
參照圖6，方法600來到操作步驟608，其中在操作步驟608中，在橫向凹槽中形成多個導體層，並且在相應的橫向凹槽部分中形成導體部分。圖4D示出了對應的結構。
如圖4C中所示，可以在橋接結構408中形成多個導體層430，並且可以在階梯406中的相應台階414中形成導體部分420。在本發明的其中一些實施例中，執行例如原子層沉積（ALD）、化學氣相沉積（CVD）和/或物理氣相沉積（PVD）之類的適當的沉積製程，以在相同的製程中，沉積適當的導體材料來填充橫向凹槽428和橫向凹槽部分418。該導體材料可以從閘極線縫隙（GLS）填充橫向凹槽428和橫向凹槽部分418。相應的橫向凹槽部分418的過度蝕刻部分可以用導體材料進行填充，以形成在緊鄰上方台階414下方的導體部分420的重疊部分。橫向凹槽部分418的另一部分可以用導體材料進行填充，以形成非重疊部分和另一重疊部分（例如，返回分別參考圖3D中的非重疊部分320-1和重疊部分320-3），它​​們都位於相應台階414的頂表面上。在本發明的其中一些實施例中，導體材料還可以填充犧牲部分419（或導體部分420）下面的階梯406的被去除部分，進而形成連接結構421（返回參考圖3C）。導體材料可以包括鎢、鈷、銅、鋁、多晶矽、摻雜的矽、矽化物或者其任意組合。
參照圖6，方法600來到操作步驟610，其中在操作步驟610中，形成與相應的導體部分接觸的字元線VIA接觸。圖4E示出了對應的結構。
如圖4E中所示，字元線VIA接觸416是在絕緣結構450中形成的並與相應的導體部分420接觸。在本發明的其中一些實施例中，在相應的導體部分420的非重疊部分上形成字元線VIA接觸416。可以透過對絕緣結構450進行圖案化以形成曝露導體部分420的開口，並沉積適當的導電材料以填充該開口，來形成字元線VIA接觸416。在本發明的其中一些實施例中，絕緣結構450的圖案化包括微影製程，隨後是適當的蝕刻製程（例如，乾蝕刻和/或濕蝕刻）。導電材料包括鎢、鈷、銅、鋁、多晶矽、摻雜的矽、矽化物或者其任意組合。在本發明的其中一些實施例中，在形成導體層430和導體部分420之後，在閘極線縫隙（GLS）中形成ACS。
本發明內容的實施例提供了一種3D記憶體元件。該3D記憶體元件包括儲存陣列結構和階梯結構。所述階梯結構位於所述儲存陣列結構中間，並且沿橫向方向將所述儲存陣列結構劃分成第一儲存陣列結構和第二儲存陣列結構。所述階梯結構包括沿所述橫向方向延伸的多個台階、以及與所述第一儲存陣列結構和所述第二儲存陣列結構接觸的橋接結構。所述多個台階包括一個或多個介電對上方的台階。所述台階包括：在所述台階的頂表面上並且與所述橋接結構接觸並導電性連接到所述橋接結構的導體部分，以及與所述導體部分處於同一層級並與所述導體部分接觸的介電部分。所述台階透過所述橋接結構導電性連接到所述第一儲存陣列結構和所述第二儲存陣列結構中的至少一個。沿著垂直於所述橫向方向並且遠離所述橋接結構的第二橫向方向，所述導體部分的寬度減小。
在本發明的其中一些實施例中，所述導體部分的一部分與上方台階重疊。
在本發明的其中一些實施例中，所述導體部分的所述部分的橫向尺寸沿著所述第二橫向方向減小。
在本發明的其中一些實施例中，所述導體部分的所述部分具有直角三角形的橫向形狀。
在本發明的其中一些實施例中，所述台階還包括：在所述導體部分和所述介電部分下面的介電層。
在本發明的其中一些實施例中，所述導體部分和所述介電層均在所述一個或多個介電對上方。
在本發明的其中一些實施例中，沿著所述橫向方向，所述導體部分的另一部分的寬度等於所述台階的尺寸。在本發明的其中一些實施例中，沿著所述第二橫向方向，所述導體部分的長度等於或小於所述台階的第二尺寸。
在本發明的其中一些實施例中，所述導體部分的厚度沿垂直方向等於或小於所述介電部分的厚度。
在本發明的其中一些實施例中，所述導體部分包括鎢、鈷、銅、鋁、矽化物和多晶矽中的至少一種。在本發明的其中一些實施例中，所述介電部分包括氮化矽。在本發明的其中一些實施例中，所述介電層包括氧化矽。
在本發明的其中一些實施例中，所述橋接結構包括交錯的多個導體層，各個導體層與所述第一儲存陣列結構和所述第二儲存陣列結構接觸。在本發明的其中一些實施例中，所述導體部分與同一層級處的相應的導體層接觸並導電性連接到所述相應的導體層。
在本發明的其中一些實施例中，所述一個或多個介電對中的各個介電對包括與下方台階相對應的介電部分和介電層。
本發明內容的實施例提供了一種3D記憶體元件。該3D記憶體元件包括儲存陣列結構、以及與所述儲存陣列結構接觸的著陸結構。所述著陸結構包括多個著陸區域以及與所述儲存陣列結構接觸的橋接結構，其中各個著陸區域處於沿橫向方向延伸的相應深度。所述多個著陸區域均包括在相應的頂表面上的導體部分和與所述導體部分在同一層級處並且與所述導體部分接觸的介電部分。所述導體部分透過所述橋接結構導電性連接到所述儲存陣列結構。所述導體部分的寬度沿垂直於所述橫向方向並遠離所述橋接結構的第二橫向方向減小。所述多個著陸區域均在一個或多個介電對上方。
在本發明的其中一些實施例中，所述導體部分的一部分與上方著陸區域重疊。
在本發明的其中一些實施例中，所述導體部分的所述部分的橫向尺寸沿著所述第二橫向方向減小。
在本發明的其中一些實施例中，所述導體部分的所述部分具有直角三角形的橫向形狀。
在本發明的其中一些實施例中，所述多個著陸區域還包括：在所述導體部分和所述介電部分下面的介電層。
在本發明的其中一些實施例中，所述導體部分和所述介電層均在所述一個或多個介電對上方。
在本發明的其中一些實施例中，沿著所述橫向方向，所述導體部分的另一部分的寬度等於所述相應的著陸區域的尺寸。
在本發明的其中一些實施例中，沿著所述第二橫向方向，所述導體部分的長度等於或小於所述相應的著陸區域的第二尺寸。
在本發明的其中一些實施例中，所述著陸結構包括沿所述橫向方向延伸的多個台階。在本發明的其中一些實施例中，所述多個著陸區域中的各個著陸區域在所述相應台階的頂表面上。
在本發明的其中一些實施例中，所述導體部分的厚度沿垂直方向等於或小於所述介電部分的厚度。
在本發明的其中一些實施例中，所述導體部分包括鎢、鈷、銅、鋁、矽化物和多晶矽中的至少一種。在本發明的其中一些實施例中，所述介電部分包括氮化矽。在本發明的其中一些實施例中，所述介電層包括氧化矽。
在本發明的其中一些實施例中，所述橋接結構包括交錯的多個導體層，各個導體層與所述儲存陣列結構接觸。在本發明的其中一些實施例中，所述導體部分與所述第二導體中的處於同一層級處的相應導體接觸並導電性連接到所述相應導體。
在本發明的其中一些實施例中，所述一個或多個介電對中的各個介電對包括與下方著陸區域相對應的介電部分和介電層。
本發明內容的實施例提供了一種3D記憶體元件。該3D記憶體元件包括儲存陣列結構和階梯結構。所述階梯結構包括沿橫向方向延伸的多個台階。所述多個台階包括台階，所述台階具有位於所述台階的頂表面上的導體部分和與所述導體部分在同一層級處並與所述導體部分接觸的介電部分。所述導體部分導電性連接到所述儲存陣列結構。沿垂直於所述橫向方向的第二橫向方向，所述導體部分的寬度變化。
在本發明的其中一些實施例中，所述導體部分的一部分與上方台階重疊。
在本發明的其中一些實施例中，所述導體部分的所述部分的橫向尺寸沿著所述第二橫向方向減小。
在本發明的其中一些實施例中，所述導體部分的所述部分具有直角三角形的橫向形狀。
在本發明的其中一些實施例中，所述台階結構還包括：在所述導體部分和所述介電部分下面的介電層。
在本發明的其中一些實施例中，所述導體部分和所述介電層均在所述一個或多個介電對上方。
在本發明的其中一些實施例中，沿著所述橫向方向，所述導體部分的另一部分的寬度等於所述台階的尺寸。
在本發明的其中一些實施例中，沿著所述第二橫向方向，所述導體部分的長度等於或小於所述台階的第二尺寸。
在本發明的其中一些實施例中，所述導體部分的厚度沿垂直方向等於或小於所述介電部分的厚度。
在本發明的其中一些實施例中，所述導體部分包括鎢、鈷、銅、鋁、矽化物和多晶矽中的至少一種。在本發明的其中一些實施例中，所述介電部分包括氮化矽。在本發明的其中一些實施例中，所述介電層包括氧化矽。
在本發明的其中一些實施例中，該3D記憶體元件還包括與所述階梯結構和所述儲存陣列結構接觸的橋接結構。所述橋接結構包括交錯的多個導體層，各個導體層與所述儲存陣列結構接觸。所述導體部分與所述導體層中的同一層級處的導體層接觸並導電性連接到所述導體層。所述階梯結構透過所述橋接結構導電性連接到所述儲存陣列結構。
在本發明的其中一些實施例中，所述一個或多個介電對中的各個介電對包括與下方台階相對應的介電部分和介電層。
本發明內容的實施例，提供了一種用於形成3D記憶體元件的階梯結構的方法。該方法包括以下的操作步驟。首先，形成多個台階，所述多個台階具有在多個台階中交錯的多個第一犧牲層和多個第一介電層。形成與所述多個台階接觸的橋接結構，所述橋接結構具有交錯的多個第二犧牲層和多個第二介電層。各個第一犧牲層與同一層級處的相應第二犧牲層接觸，並且各個第一介電層與同一層級處的相應第二介電層接觸。在與所述台階中的至少一個台階相對應的所述第一犧牲層中形成犧牲部分。所述犧牲部分在所述相應台階的頂表面處並且在上方台階的邊緣處被切斷。透過同一蝕刻製程來去除所述第二犧牲層和所述犧牲部分，以分別形成多個橫向凹槽和橫向凹槽部分。在所述橫向凹槽中形成多個導體層，並且導體部分是在所述橫向凹槽部分中形成的，並與所述導體層中的相應導體層接觸。
在本發明的其中一些實施例中，該方法還包括：在所述相應的第一犧牲層中形成介電部分。所述犧牲部分與所述犧牲部分接觸並與所述犧牲部分在同一層級處。
在本發明的其中一些實施例中，在所述蝕刻製程中，所述犧牲部分上的蝕刻率高於所述第二犧牲層上的蝕刻率。
在本發明的其中一些實施例中，所述犧牲部分上的蝕刻率與所述第二犧牲層上的蝕刻率的比率約為3：1。
在本發明的其中一些實施例中，形成所述橫向凹槽部分還包括：透過所述蝕刻製程來去除所述上方台階下面的所述介電部分的一部分。
在本發明的其中一些實施例中，形成所述犧牲部分包括：在所述台階中的至少一個台階的所述第一犧牲層的曝露部分上執行離子注入製程，以在所述蝕刻製程中改變所述第一犧牲層的所述曝露部分的蝕刻率。
在本發明的其中一些實施例中，所述離子注入製程包括利用硼（B）的傾斜離子注入製程。
在本發明的其中一些實施例中，該方法還包括：在所述離子注入製程之前，在所述第一犧牲層上形成保護層。
在本發明的其中一些實施例中，該方法還包括：在所述離子注入製程之後，去除所述保護層。
在本發明的其中一些實施例中，該方法還包括：保留與所述犧牲部分下面的下方台階相對應的所述第一犧牲層和所述第一介電層的一部分。
在本發明的其中一些實施例中，該方法還包括：透過所述蝕刻製程，去除在所述犧牲部分下面的所述第一犧牲層和所述第一介電層的另一部分。
在本發明的其中一些實施例中，該方法還包括：在所述階梯結構中形成狹縫結構；以及透過所述狹縫結構，去除所述多個第二犧牲層和所述犧牲部分。
在本發明的其中一些實施例中，形成所述多個導體和所述導體部分包括：沉積導體材料以填充在所述橫向凹槽和所述橫向凹槽部分中。
在本發明的其中一些實施例中，該方法還包括：在所述導體部分上形成接觸。
根據本發明的一些實施例，提供一種立體（3D）記憶體元件，包括一儲存陣列結構，以及一階梯結構，其在所述儲存陣列結構的中間，並且沿一橫向方向將所述儲存陣列結構劃分成一第一儲存陣列結構和一第二儲存陣列結構，所述階梯結構包括：（i）沿所述橫向方向延伸的多個台階；以及（ii）與所述第一儲存陣列結構和所述第二儲存陣列結構接觸的一橋接結構，所述多個台階包括一個或多個介電對上方的台階，其中所述台階包括：在所述台階的一頂表面上並與所述橋接結構接觸且電性連接到所述橋接結構的一導體部分，以及與所述導體部分在同一層級處且與所述導體部分接觸的一介電部分，所述台階透過所述橋接結構電性連接到所述第一儲存陣列結構和所述第二儲存陣列結構中的至少一個，以及沿著垂直於所述橫向方向的一第二橫向方向並且遠離所述橋接結構，所述導體部分的寬度減小。
在本發明的其中一些實施例中，所述導體部分的一部分與一上部台階重疊。
在本發明的其中一些實施例中，所述導體部分的所述部分的一橫向尺寸沿著所述第二橫向方向減小。
在本發明的其中一些實施例中，所述導體部分的所述部分具有一直角三角形的橫向形狀。
在本發明的其中一些實施例中，所述台階還包括在所述導體部分和所述介電部分之下的一介電層。
在本發明的其中一些實施例中，所述導體部分和所述介電層均在所述一個或多個介電對上方。
在本發明的其中一些實施例中，其中沿著所述橫向方向，所述導體部分的另一部分的一寬度等於所述台階的一尺寸，以及沿著所述第二橫向方向，所述導體部分的長度等於或小於所述台階的一第二尺寸。
在本發明的其中一些實施例中，其中所述導體部分的一厚度沿一垂直方向等於或小於所述介電部分的一厚度。
在本發明的其中一些實施例中，其中，所述一個或多個介電對中的各個介電對包括與一下部台階相對應的介電部分和介電層。
在本發明的其中一些實施例中，包括一儲存陣列結構，以及一階梯結構，其包括沿一橫向方向延伸的多個台階，所述多個台階包括含有以下部分的台階：在所述台階的一頂表面上的一導體部分和在同一層級處並與所述導體部分接觸的一介電部分，所述導體部分電性連接到所述儲存陣列結構，其中沿垂直於所述橫向方向的一第二橫向方向，所述導體部分的寬度具有變化。
在本發明的其中一些實施例中，其中，所述導體部分的一部分與一上部台階重疊。
在本發明的其中一些實施例中，其中，所述導體部分的所述部分的橫向尺寸沿著所述第二橫向方向減小。
在本發明的其中一些實施例中，其中，所述導體部分的所述部分具有一直角三角形的橫向形狀。
在本發明的其中一些實施例中，其中，所述台階結構還包括在所述導體部分和所述介電部分之下的一介電層，以及所述導體部分和所述介電層均在所述一個或多個介電對上方。
在本發明的其中一些實施例中，提供一種用於形成立體（3D）記憶體元件的階梯結構的方法，包括：形成多個台階，所述多個台階包括在多個台階中交錯的多個第一犧牲層和多個第一介電層，形成與所述多個台階接觸的一橋接結構，所述橋接結構包括交錯的多個第二犧牲層和多個第二介電層，各個所述第一犧牲層與同一層級的相應的所述第二犧牲層接觸，並且各個所述第一介電層與同一層級的相應的所述第二介電層接觸，在與所述台階中的至少一個台階相對應的所述第一犧牲層中形成一犧牲部分，所述犧牲部分在所述相應台階的一頂表面處並且在一上部台階的邊緣處被切斷，透過同一蝕刻製程來去除所述第二犧牲層和所述犧牲部分，以分別形成多個橫向凹槽和多個橫向凹槽部分，以及（i）在所述橫向凹槽中形成多個導體層，並且（ii）在所述橫向凹槽部分中形成導體部分，並且所述導體部分與所述導體層中的相應導體層接觸。
在本發明的其中一些實施例中，還包括在相應第一犧牲層中形成一介電部分，所述犧牲部分與所述犧牲部分接觸，並與所述犧牲部分在同一層級處。
在本發明的其中一些實施例中，其中，在所述蝕刻製程中，對所述犧牲部分的蝕刻率高於對所述第二犧牲層的蝕刻率。
在本發明的其中一些實施例中，其中，對所述犧牲部分的蝕刻率與對所述第二犧牲層的蝕刻率的比率為3：1。
在本發明的其中一些實施例中，其中，形成所述犧牲部分包括：在所述台階中的所述至少一個台階的所述第一犧牲層的一曝露部分上執行一離子注入製程，以在所述蝕刻製程中改變所述第一犧牲層的所述曝露部分的蝕刻率。
在本發明的其中一些實施例中，其中，所述離子注入製程包括一利用硼（B）的傾斜離子注入製程。
前述的具體實施方式的描述將這麼揭示本發明內容的一般性質，以在不脫離本發明內容的一般概念的情況下，其他人可以透過應用本領域技術範圍內的知識，容易地針對這樣特定實施例的各種應用進行修改和/或調整，而無需過度的實驗。因此，基於本文給出的教導和指導，這樣的調整和修改旨在落入所公開的實施例的等同物的含義和範圍內。應當理解的是，本文中的措辭或術語僅是用於描述目的而非做出限制，使得本說明書的術語或措辭將由熟練技術人員根據教導和指導來解釋。
上面借助於用於示出指定功能的實現以及其關係的功能構建框，來描述了本發明內容的實施例。為了便於描述起見，本文任意規定了這些功能構建框的邊界。可以定義替代的邊界，只要能適當地執行指定的功能以及其關係即可。
發明內容和摘要部分可以闡述如由發明人預期的本發明內容的一個或多個但不是所有示例性實施例，並且因此，其並不旨在以任何方式對本發明內容和所附申請專利範圍進行限定。
本發明內容的廣度和範圍不應受到任何上述示例性實施例的限制，而應當僅根據所附申請專利範圍及其等同物來限定。 以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
100:3D記憶體元件 101:基底 102:階梯結構 104-1:第一儲存陣列結構 104-2:第二儲存陣列結構 106:階梯 108:橋接結構 110:閘極線縫隙（GLS） 112:儲存串 114:台階 116:字元線VIA接觸 120:儲存指 200:3D記憶體元件 202-1:階梯結構 202-2:階梯結構 204:儲存陣列結構 206:階梯 208:橋接結構 210:閘極線縫隙（GLS） 212:儲存串 214:台階 216:字元線VIA接觸 220:儲存指 302:基底 306:階梯 308:橋接結構 310:閘極線縫隙（GLS） 314:台階 316:字元線VIA接觸 320:導體部分 320-1:非重疊部 320-2:重疊部分 320-3:重疊部分 321:連接結構 323:第二介電部分 324:介電部分 326:介電層 330:導體層 336:介電層 340:介電結構 350:絕緣結構 402:基底 406:階梯 408:橋接結構 414:台階 416:字元線VIA接觸 418:橫向凹槽部分 419:犧牲部分 420:導體部分 421:連接結構 423:第二介電部分 425:保護層 426:介電層 428:橫向凹槽 429:犧牲層 430:導體層 436:介電層 439:犧牲層 450:絕緣結構 500:放大視圖 502:放大視圖 600:方法 602:操作步驟 604:操作步驟 606:操作步驟 608:操作步驟 610:操作步驟 D:長度 d:寬度 d1:第一距離 d2:第二距離 L:長度
併入本文並形成說明書的一部分的附圖示出了本發明內容的實施例，並且連同描述一起，用於進一步解釋本發明內容的原理並且使相關領域技術人員能夠實現和使用本發明內容。 圖1A根據本發明內容的一些實施例示出了一種具有階梯結構的3D記憶體元件的示意圖。 圖1B根據本發明內容的一些實施例示出了圖1A中所示的3D記憶體元件的示例性階梯結構的頂部正面透視圖。 圖1C根據本發明內容的一些實施例示出了圖1A中所示的示例性3D記憶體元件的平面圖。 圖1D根據本發明內容的一些實施例示出了圖1A中所示的示例性3D記憶體元件的另一種平面圖。 圖1E根據本發明內容的一些實施例示出了圖1A中所示的3D記憶體元件的示例性階梯結構的詳細頂部正面透視圖。 圖2A根據本發明內容的一些實施例示出了具有階梯結構的另一種示例性3D記憶體元件的示意圖。 圖2B根據本發明內容的一些實施例示出了圖2A中所示的3D記憶體元件的示例性階梯結構的頂部正面透視圖。 圖2C根據本發明內容的一些實施例示出了圖2A中所示的示例性3D記憶體元件的平面圖。 圖3A根據本發明內容的一些實施例示出了具有階梯結構的示例性3D記憶體元件的橫截面圖。 圖3B根據本發明內容的一些實施例示出了圖3A中所示的3D記憶體元件的另一種橫截面圖。 圖3C根據本發明內容的一些實施例示出了圖3A中所示的3D記憶體元件的另一種橫截面圖。 圖3D根據本發明內容的一些實施例示出了圖3C中所示的導體部分的詳細橫截面圖。 圖4A-4E根據本發明內容的一些實施例示出了用於形成3D記憶體元件的示例性階梯結構的製造製程。 圖5A和圖5B根據一些實施例示出了在離子注入製程之前和之後的示例性階梯。 圖6是根據一些實施例用於形成3D記憶體元件的示例性階梯結構的方法的流程圖。 將參考附圖來描述本發明內容的實施例。
302:基底
306:階梯
314:台階
316:字元線VIA接觸
320:導體部分
324:介電部分
326:介電層
340:介電結構
350:絕緣結構
d:寬度

Claims (20)

  1. 一種立體（3D）記憶體元件，包括： 一儲存陣列結構；以及 一階梯結構，其在所述儲存陣列結構的中間，並且沿一橫向方向將所述儲存陣列結構劃分成一第一儲存陣列結構和一第二儲存陣列結構，所述階梯結構包括：（i）沿所述橫向方向延伸的多個台階；以及（ii）與所述第一儲存陣列結構和所述第二儲存陣列結構接觸的一橋接結構，所述多個台階包括一個或多個介電對上方的台階，其中， 所述台階包括：在所述台階的一頂表面上並與所述橋接結構接觸且電性連接到所述橋接結構的一導體部分，以及與所述導體部分在同一層級處且與所述導體部分接觸的一介電部分，所述台階透過所述橋接結構電性連接到所述第一儲存陣列結構和所述第二儲存陣列結構中的至少一個；以及 沿著垂直於所述橫向方向的一第二橫向方向並且遠離所述橋接結構，所述導體部分的寬度減小。
  2. 根據請求項1所述的立體記憶體元件，其中，所述導體部分的一部分與一上部台階重疊。
  3. 根據請求項2所述的立體記憶體元件，其中，所述導體部分的所述部分的一橫向尺寸沿著所述第二橫向方向減小。
  4. 根據請求項3所述的立體記憶體元件，其中，所述導體部分的所述部分具有一直角三角形的橫向形狀。
  5. 根據請求項1所述的立體記憶體元件，其中，所述台階還包括： 在所述導體部分和所述介電部分之下的一介電層。
  6. 根據請求項5所述的立體記憶體元件，其中，所述導體部分和所述介電層均在所述一個或多個介電對上方。
  7. 根據請求項5所述的立體記憶體元件，其中， 沿著所述橫向方向，所述導體部分的另一部分的一寬度等於所述台階的一尺寸；以及 沿著所述第二橫向方向，所述導體部分的長度等於或小於所述台階的一第二尺寸。
  8. 根據請求項1所述的立體記憶體元件，其中， 所述導體部分的一厚度沿一垂直方向等於或小於所述介電部分的一厚度。
  9. 根據請求項1所述的立體記憶體元件，其中，所述一個或多個介電對中的各個介電對包括與一下部台階相對應的介電部分和介電層。
  10. 一種立體（3D）記憶體元件，包括： 一儲存陣列結構；以及 一階梯結構，其包括沿一橫向方向延伸的多個台階，所述多個台階包括含有以下部分的台階：在所述台階的一頂表面上的一導體部分和在同一層級處並與所述導體部分接觸的一介電部分，所述導體部分電性連接到所述儲存陣列結構，其中， 沿垂直於所述橫向方向的一第二橫向方向，所述導體部分的寬度具有變化。
  11. 根據請求項10所述的立體記憶體元件，其中，所述導體部分的一部分與一上部台階重疊。
  12. 根據請求項11所述的立體記憶體元件，其中，所述導體部分的所述部分的橫向尺寸沿著所述第二橫向方向減小。
  13. 根據請求項12所述的立體記憶體元件，其中，所述導體部分的所述部分具有一直角三角形的橫向形狀。
  14. 根據請求項10所述的立體記憶體元件，其中， 所述台階結構還包括在所述導體部分和所述介電部分之下的一介電層；以及 所述導體部分和所述介電層均在所述一個或多個介電對上方。
  15. 一種用於形成立體（3D）記憶體元件的階梯結構的方法，包括： 形成多個台階，所述多個台階包括在多個台階中交錯的多個第一犧牲層和多個第一介電層； 形成與所述多個台階接觸的一橋接結構，所述橋接結構包括交錯的多個第二犧牲層和多個第二介電層，各個所述第一犧牲層與同一層級的相應的所述第二犧牲層接觸，並且各個所述第一介電層與同一層級的相應的所述第二介電層接觸； 在與所述台階中的至少一個台階相對應的所述第一犧牲層中形成一犧牲部分，所述犧牲部分在所述相應台階的一頂表面處並且在一上部台階的邊緣處被切斷； 透過同一蝕刻製程來去除所述第二犧牲層和所述犧牲部分，以分別形成多個橫向凹槽和多個橫向凹槽部分；以及 （i）在所述橫向凹槽中形成多個導體層，並且（ii）在所述橫向凹槽部分中形成導體部分，並且所述導體部分與所述導體層中的相應導體層接觸。
  16. 根據請求項15所述的方法，還包括：在相應第一犧牲層中形成一介電部分，所述犧牲部分與所述犧牲部分接觸，並與所述犧牲部分在同一層級處。
  17. 根據請求項15所述的方法，其中，在所述蝕刻製程中，對所述犧牲部分的蝕刻率高於對所述第二犧牲層的蝕刻率。
  18. 根據請求項17所述的方法，其中，對所述犧牲部分的蝕刻率與對所述第二犧牲層的蝕刻率的比率為3：1。
  19. 根據請求項15所述的方法，其中，形成所述犧牲部分包括： 在所述台階中的所述至少一個台階的所述第一犧牲層的一曝露部分上執行一離子注入製程，以在所述蝕刻製程中改變所述第一犧牲層的所述曝露部分的蝕刻率。
  20. 根據請求項15所述的方法，其中，所述離子注入製程包括一利用硼（B）的傾斜離子注入製程。
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