JP2019057642A - 半導体記憶装置 - Google Patents

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Takashi Sonehara
岳志 曽根原
枝梨華 小玉
Erika Kodama
枝梨華 小玉
宣隆 中村
Noritaka Nakamura
宣隆 中村
稲場　恒夫
Tsuneo Inaba
恒夫 稲場
中山　幸一
Koichi Nakayama
幸一 中山
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Abstract

【課題】信頼性を向上できる。【解決手段】実施形態によれば、半導体記憶装置は、半導体基板上方に積層され、複数の第１ワード線ＷＬｆｉｎｇｅｒの一方の端部が共通に接続された櫛型形状を有する複数の第１電極部ＷＬｃｏｍｂと、複数の第１電極部ＷＬｃｏｍｂの複数の第２面にそれぞれ接続され、階段形状となるように積層された複数の引き出し部３２と、複数の第１メモリセルＭＣと、デコーダ２２と、を含む。複数の引き出し部３２は、複数のコンタクト領域部３３をそれぞれ含む。最上層の引き出し部３２−９のコンタクト領域部３３−９は、第２面の端部領域に配置されず、最下層の引き出し部３２−０のコンタクト領域部３３−０は、第２面の端部領域に配置される。【選択図】図７

Description

本発明の実施形態は、半導体記憶装置に関する。
高速動作を目的とするストレージクラスメモリの１つして、抵抗変化型メモリセルを用いたＲｅＲＡＭ（Resistive RAM）が提案されている。
特開２０１３−１３１５８０号公報 米国特許第９０８７７９０号明細書 特開２０１２−１１９４７８号公報 特許第５３３００１７号公報 米国特許第８９７００４０号明細書
信頼性を向上できる半導体記憶装置を提供する。
実施形態に係る半導体記憶装置は、半導体基板上方にそれぞれが層間絶縁膜を介して積層され、半導体基板に平行な第１方向に延びる複数の第１ワード線の一方の端部が共通に接続された櫛型形状を有する複数の第１電極部と、複数の第１電極部において、複数の第１ワード線が接続された複数の第１面に対向する複数の第２面にそれぞれ接続され、半導体基板に平行で第１方向と異なる第２方向に沿って階段形状となるようにそれぞれが層間絶縁膜を介して積層された複数の引き出し部と、半導体基板上方に積層され、複数の第１ワード線のいずれかに接続される複数の第１メモリセルと、複数の第１電極部に電圧を供給するデコーダとを含む。複数の引き出し部は、デコーダと電気的に接続するためのコンタクトプラグが接続される複数のコンタクト領域部をそれぞれ含む。積層された複数の引き出し部において、最上層の引き出し部のコンタクト領域部は、第２面の端部領域に配置されず、最下層の引き出し部のコンタクト領域部は、第２面の端部領域に配置される。
図１は、第１実施形態に係る半導体記憶装置のブロック図である。 図２は、第１実施形態に係る半導体記憶装置の備えるメモリセルアレイのブロック図である。 図３は、第１実施形態に係る半導体記憶装置の備えるメモリセルアレイのブロック図である。 図４は、第１実施形態に係る半導体記憶装置の備えるメモリセルアレイのブロック図である。 図５は、第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの斜視図である。 図６は、第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの部分断面図である。 図７は、第１実施形態に係る半導体記憶装置の備えるワード線フィンガー及びフックアップ部の斜視図である。 図８は、第１実施形態に係る半導体記憶装置の備えるワード線フィンガー及びフックアップ部の平面図である。 図９は、図８に示したＡ１−Ａ２線に沿った断面図である 図１０は、最上層のワード線に対応するコンタクト領域部を端部領域に設けた場合の例図である。 図１１は、最下層のワード線に対応するコンタクト領域部を端部領域に設けた場合の例図である。 図１２は、最上層のワード線に対応するコンタクト領域部を中央部領域に設けた場合の例図である。 図１３は、階段状のコンタクト領域部を４つのゾーンに分割した場合の例図である。 図１４は、第２実施形態の第１例に係る半導体記憶装置の備えるフックアップ部の断面図である。 図１５は、第２実施形態の第２例に係る半導体記憶装置の備えるフックアップ部の断面図である。 図１６は、階段状のコンタクト領域部を３つのゾーンに分割した場合の例図である。 図１７は、第２実施形態の第３例に係る半導体記憶装置の備えるフックアップ部の断面図である。 図１８は、第３実施形態に係る半導体記憶装置の備えるワード線フィンガー及びフックアップ部の平面図である。 図１９は、第３実施形態に係る半導体記憶装置の備えるフックアップ部を加工する際のマスクパターンを示す平面図である。 図２０は、第３実施形態に係る半導体記憶装置の備えるフックアップ部の製造工程を示すＡ１−Ａ２線に沿った断面図である。 図２１は、第３実施形態に係る半導体記憶装置の備えるフックアップ部の製造工程を示すＡ１−Ａ２線に沿った断面図である。 図２２は、第３実施形態に係る半導体記憶装置の備えるフックアップ部の製造工程を示すＡ１−Ａ２線に沿った断面図である。 図２３は、第３実施形態に係る半導体記憶装置の備えるフックアップ部の製造工程を示すＡ１−Ａ２線に沿った断面図である。 図２４は、第３実施形態に係る半導体記憶装置の備えるフックアップ部の製造工程を示すＡ１−Ａ２線に沿った断面図である。 図２５は、フックアップ部の段差部をオーバーラップしてマスクパターンを形成した場合を示す例図である。 図２６は、フックアップ部の段差部をアンダーラップしてマスクパターンを形成した場合を示す例図である。 図２７は、第４実施形態に係る半導体記憶装置の備えるワード線フィンガー及びフックアップ部の平面図である。 図２８は、第４実施形態に係る半導体記憶装置の備えるフックアップ部を加工する際のマスクパターンを示す平面図である。 図２９は、図２７に示したＡ１−Ａ２線に沿った断面図である。 図３０は、第５実施形態に係る半導体記憶装置の備えるワード線フィンガー及びフックアップ部の平面図である。 図３１は、第５実施形態に係る半導体記憶装置の備えるフックアップ部を加工する際のマスクパターンを示す平面図である。 図３２は、第５実施形態に係る半導体記憶装置の備えるフックアップ部の製造工程を示すＡ１−Ａ２線に沿った断面図である。 図３３は、第５実施形態に係る半導体記憶装置の備えるフックアップ部の製造工程を示すＡ１−Ａ２線に沿った断面図である。 図３４は、第５実施形態に係る半導体記憶装置の備えるフックアップ部の製造工程を示すＡ１−Ａ２線に沿った断面図である。 図３５は、第５実施形態に係る半導体記憶装置の備えるフックアップ部の製造工程を示すＡ１−Ａ２線に沿った断面図である。 図３６は、第５実施形態に係る半導体記憶装置の備えるフックアップ部の製造工程を示すＡ１−Ａ２線に沿った断面図である。 図３７は、第６実施形態に係る半導体記憶装置のブロック図である。 図３８は、第６実施形態に係る半導体記憶装置の備えるメモリセルアレイの回路図である。 図３９は、第６実施形態に係る半導体記憶装置の備えるメモリセルアレイの断面図である。
以下に、実施形態について図面を参照して説明する。なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。また、以下に示す各実施形態は、この実施形態の技術的思想を具体化するための装置や方法を例示するものであって、実施形態の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。実施形態の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。
１．第１実施形態
第１実施形態に係る半導体記憶装置について説明する。以下では半導体記憶装置として、メモリセルが半導体基板上方に三次元に積層された三次元積層型ＲｅＲＡＭ（resistance random access memory）を例に挙げて説明する。
１．１ 半導体記憶装置の全体構成
まず、図１を用いて、本実施形態に係る半導体記憶装置の全体構成について説明する。図１は、半導体記憶装置の基本的な全体構成を示すブロック図の一例である。
図１に示すように、半導体記憶装置２０は、メモリセルアレイ２１、ＷＬデコーダ２２、ＧＢＬデコーダ２３、セレクタデコーダ２４、制御回路２５、及び、電源２６を備えている。
メモリセルアレイ２１は、マトリクス状に配置された複数のメモリグループＭＡＴを含む。メモリグループＭＡＴは、複数のメモリセル、すなわち可変抵抗素子を含むメモリ素子を含み、データを不揮発に記憶する。なお、メモリセルの詳細は後述する。各メモリグループＭＡＴは、互いに独立しており、同時あるいは別のタイミングで、書き込み及び読み出し動作を行うことができる。なお、メモリグループＭＡＴの個数は、任意に設定可能である。
ＷＬデコーダ２２は、図示せぬワード線選択部及びワード線ドライバを含む。ワード線選択部は、制御回路２５から受信したＷＬアドレスに基づいてワード線ＷＬを選択する。ワード線ドライバは、選択ワード線ＷＬ及び非選択ワード線ＷＬに対して、データの読み出し及び書き込み等に必要な電圧を印加することができる。
ＧＢＬデコーダ２３は、図示せぬグローバルビット線選択部及びグローバルビット線ドライバを含む。グローバルビット線選択部は、制御回路２５から受信したカラムアドレスに基づいてグローバルビット線ＧＢＬを選択する。グローバルビット線ドライバは、選択グローバルビット線ＧＢＬ及び非選択グローバルビット線ＧＢＬに対して、データの読み出し及び書き込み等に必要な電圧を印加することができる。
セレクタデコーダ２４は、図示せぬセレクタ選択部及び選択ゲート線ドライバを含む。セレクタ選択部は、制御回路２５から受信したセレクタアドレスに基づいて、選択ゲート線ＳＳＧを選択する。選択ゲート線ドライバは、選択した選択ゲート線ＳＳＧ及び非選択の選択ゲート線ＳＳＧに対して、データの読み出し及び書き込み等に必要な電圧を印加することができる。
制御回路２５は、半導体記憶装置２０全体の動作を制御する。また、ロウアドレスをＷＬデコーダ２２に送信し、カラムアドレス（ＧＢＬアドレス）をＧＢＬデコーダ２３に送信し、セレクタアドレスをセレクタデコーダ２４に送信することができる。
また、制御回路２５は、データの書き込み時には、選択されたメモリセルの可変抵抗素子の抵抗状態を変化させるため、必要な電圧を印加するように、ＷＬデコーダ２２、ＧＢＬデコーダ２３、及び、セレクタデコーダ２４に命令することができる。
制御回路２５は、データの読み出し時には、選択されたメモリセルの可変抵抗素子の抵抗値を、当該メモリセルの記憶状態として検出するため、必要な電圧を印加するようにＷＬデコーダ２２、ＧＢＬデコーダ２３、及び、セレクタデコーダ２４に命令することができる。
更に、制御回路２５は、図示せぬセンスアンプを備え、グローバルビット線ＧＢＬに読み出されたデータを、このセンスアンプにより、センス（増幅）することができる。
電源２６は、データの読み出し及び書き込み等に必要な電圧セットを生成する。電源２６で生成された電圧は、ワード線ＷＬ及びビット線ＢＬに与えられる。
例えば、データの書き込みの際には、選択ワード線ＷＬと選択ビット線ＢＬとの間に大きい電位差を発生させ、可変抵抗素子の抵抗状態を遷移させる。また、データの読み出しの際には、抵抗状態の遷移が生じない範囲で、選択ワード線ＷＬと選択ビット線ＢＬとの間に電位差を発生させ、ビット線ＢＬまたはワード線ＷＬに流れる電流を検出することができる。
１．２ メモリセルアレイの構成
次に、図２〜図６を用いて、本実施形態に係るメモリセルアレイ２１の構成について説明する。図２〜図４は、メモリセルアレイ２１における１つのメモリグループＭＡＴの平面図の一例を示している。図５は、メモリセルアレイ２１の斜視図を示している。図６は、メモリセルアレイ２１の部分断面図とその等価回路の一例を示している。なお、図２〜図４の例では、説明を簡略化するため、積層にされたワード線ＷＬの１つの層のみをそれぞれ示している。より具体的には、図２は、１０層に積層されたワード線ＷＬのうち、最上層のワード線ＷＬを示している。図３は、上層から４層目のワード線ＷＬを示しており、図４は、最下層のワード線ＷＬを示している。また、図５及び図６の例では、層間絶縁膜が省略されている。
図２に示すように、メモリグループＭＡＴは、マトリクス状に配置された複数のメモリブロック３０及びフックアップ部ＨＵを含む。なお、メモリブロック３０の個数は、任意に設定可能である。メモリブロック３０は、１つまたは複数のワード線ＷＬによって共通に接続されたメモリセルＭＣの集合である。例えば、制御回路２５は、書き込み及び読み出し動作において、複数のメモリブロック３０に同時にランダムアクセスできる。例えば、メモリブロック３０は、アドレス（ロウアドレス、カラムアドレス、及びセレクタアドレス）をデコードする際の、デコード単位となる。
メモリブロック３０は、例えば、２つのメモリユニット３１を含む。
メモリユニット３１において、ワード線ＷＬは、半導体基板に平行な第１方向Ｄ１に延びている。そして、１つの層における複数のワード線ＷＬは、半導体基板に平行で第１方向Ｄ１と直交する第２方向Ｄ２に沿って１本おきに共通に接続された櫛型構造を有している。以下、第２方向Ｄ２において、奇数番目のワード線ＷＬを奇数ワード線フィンガーＷＬｆｉｎｇｅｒ＿ｏと表記し、偶数番目のワード線ＷＬを偶数ワード線フィンガーＷＬｆｉｎｇｅｒ−ｅと表記する。なお、奇数ワード線フィンガーＷＬｆｉｎｇｅｒ＿ｏ及び偶数ワード線フィンガーＷＬｆｉｎｇｅｒ−ｅを区別しない場合には、単にワード線フィンガーＷＬｆｉｎｇｅｒと表記する。更に、共通に接続された複数のワード線フィンガーＷＬｆｉｎｇｅｒを含む櫛型構造の電極部をワード線櫛ＷＬｃｏｍｂと表記する。１つの層において、奇数ワード線フィンガーＷＬｆｉｎｇｅｒ＿ｏを含むワード線櫛ＷＬｃｏｍｂと偶数ワード線フィンガーＷＬｆｉｎｇｅｒ＿ｅを含むワード線櫛ＷＬｃｏｍｂが互いに向かい合い、層間絶縁膜を介して互いの櫛歯（ワード線フィンガーＷＬｆｉｎｇｅｒ）が交互に噛み合うように配置されている。１つのワード線櫛ＷＬｃｏｍｂに接続された複数のワード線フィンガーＷＬｆｉｎｇｅｒには、同一の電圧が印加される。なお、奇数ワード線フィンガーＷＬｆｉｎｇｅｒ＿ｏを含むワード線櫛ＷＬｃｏｍｂと偶数ワード線フィンガーＷＬｆｉｎｇｅｒ＿ｅを含むワード線櫛ＷＬｃｏｍｂとの間では、異なる電圧が印加可能とされる（すなわち、奇数ワード線フィンガーＷＬｆｉｎｇｅｒ＿ｏと偶数ワード線フィンガーＷＬｆｉｎｇｅｒ＿ｅとは、互いに分離されている）。
メモリブロック３０内の２つのメモリユニット３１は、例えば第２方向Ｄ２を軸として線対称となるように配置される。
フックアップ部ＨＵは、各ワード線フィンガーＷＬｆｉｎｇｅｒとＷＬデコーダ２２と接続するための引き出し部３２が設けられる領域である。フックアップ部ＨＵは、ワード線フィンガーＷＬｆｉｎｇｅｒに平行な第１方向Ｄ１に直交する第２方向Ｄ２に沿って設けられている。そして、２つのフックアップ部ＨＵの間に１つのメモリユニット３１が設けられる。従って、半導体基板に平行な第１方向Ｄ１に沿って、フックアップ部ＨＵとメモリユニット３１とが交互に配置される。そして、フックアップ部ＨＵにおいて、第１方向Ｄ１に対向する２つのワード線櫛ＷＬｃｏｍｂは、引き出し部３２に接続され、図示せぬコンタクトプラグを介して、ＷＬデコーダ２２に接続される。以下、２つのワード線櫛ＷＬｃｏｍｂが引き出し部３２で接続された構造をデュアルコム（Dual comb）構造と呼ぶ。従って、１つの引き出し部３２に接続された２つのワード線櫛ＷＬｃｏｍｂ、すなわち１つのデュアルコム構造の２つのワード線櫛ＷＬｃｏｍｂが１つのワード線ドライバにより駆動される。例えば、図２の例では、メモリブロック３０内の２つのメモリユニット３１の偶数ワード線フィンガーＷＬｆｉｎｇｅｒ＿ｅを含むワード線櫛ＷＬｃｏｍｂが、メモリブロック３０内のフックアップ部ＨＵにおいて、引き出し部３２に接続される。他方で、奇数ワード線フィンガーＷＬｆｉｎｇｅｒ＿ｏを含むワード線櫛ＷＬｃｏｍｂは、例えば、第１方向に沿って並んで配置された２つのメモリブロック３０間に設けられたフックアップ部ＨＵにおいて、引き出し部３２に接続される。
積層にされたワード線櫛ＷＬｃｏｍｂにそれぞれ接続されている引き出し部３２は、図示せぬコンタクトプラグと接続するための領域（以下、「コンタクト領域部」と呼ぶ）を含む。このため、フックアップ部ＨＵにおいて、引き出し部３２は、第２方向Ｄ２に沿って階段状となるように、積層されている。
図２は、１０層の積層されたデュアルコム構造のワード線櫛ＷＬｃｏｍｂのうち、最上層のワード線櫛ＷＬｃｏｍｂを示している。この場合、最上層の引き出し部３２の面積は、下層に設けられた引き出し部３２の面積よりも小さくなる。そして、最上層の引き出し部３２は、その全体が、コンタクト領域部３３として機能する。
また、図３は、上層から４層目のワード線櫛ＷＬｃｏｍｂを示している。この場合、４層目の引き出し部３２の面積は、図２に示す最上層の引き出し部３２の面積よりも大きくなる。そして、上方に、他のワード線櫛ＷＬｃｏｍｂの引き出し部３２が配置されていない領域がコンタクト領域部３３として機能する。
また、図４は、最下層のワード線櫛ＷＬｃｏｍｂを示している。この場合、最下層の引き出し部３２の面積は、上層に設けられた他の引き出し部３２の面積よりも大きくなる。そして、上方に、他のワード線櫛ＷＬｃｏｍｂの引き出し部３２が配置されていない領域がコンタクト領域部３３として機能する。
なお、ワード線ＷＬの形状は、デュアルコム構造でなくてもよく、櫛形構造でなくてもよい。例えば、第１方向Ｄ１に延びる直線形状のワード線ＷＬの引き出し部が、第１方向Ｄ１に向かって階段状となるように積層されていてもよい。
次に、メモリユニット３１の構造について詳細に説明する。
図５に示すように、メモリセルアレイ２１内には、グローバルビット線ＧＢＬ、ワード線ＷＬ０〜ＷＬ９、及びビット線ＢＬが設けられている。なお、グローバルビット線ＧＢＬ、ワード線ＷＬ、及びビット線ＢＬの本数は、任意に設定可能である。
複数のグローバルビット線ＧＢＬは、それぞれが第２方向Ｄ２に沿って延び、第１方向Ｄ１に沿って互いに平行に形成され、例えば、メモリセルアレイ２１の最下層に配置されている。複数のワード線ＷＬは、それぞれが第１方向Ｄ１に沿って延び、第２方向Ｄ２及び半導体基板に垂直な第３方向Ｄ３に沿って互いに平行に形成され、グローバルビット線ＧＢＬよりも第３方向Ｄ３において高い位置に設けられている。この複数のワード線ＷＬの層（第０層、第１層、第２層 …）は、第３方向Ｄ３に沿って、複数層設けられている。図５の例では、１０層のワード線ＷＬの層（第０層〜第９層）が設けられており、各層におけるワード線ＷＬをワード線ＷＬ０〜ＷＬ９と表記する。以下、ワード線ＷＬ０を最下層のワード線ＷＬとし、ワード線ＷＬ９を最上層のワード線ＷＬとして、説明する。なお、ワード線ＷＬの層数は、任意に設定可能である。
ビット線ＢＬは、第２方向Ｄ２に沿って隣接するワード線ＷＬの間において、第３方向Ｄ３に沿って延び、第１方向Ｄ１及び第２方向Ｄ２に沿って複数個配置される。ビット線ＢＬの一端（下端）は、いずれかのグローバルビット線ＧＢＬに電気的に接続される。より具体的には、第１方向Ｄ１と第２方向Ｄ２で形成される二次元平面内において、第２方向Ｄ２に沿って同一列に配列されたビット線ＢＬは、同一のグローバルビット線ＧＢＬに電気的に接続される。
各ワード線ＷＬとビット線ＢＬとの間に、可変抵抗素子を含むメモリセルＭＣが形成されている。本例では、ビット線ＢＬの側面（ワード線ＷＬと相対する面）の全面に抵抗変化材４が形成されている。ビット線ＢＬとワード線ＷＬとの間に配置された抵抗変化材４の部分がそれぞれメモリセルＭＣとして機能する。
本例における抵抗変化材４は、ビット線ＢＬの側面の対向する２つの組のうち、第２方向Ｄ２で対向する２つの側面（ワード線ＷＬに対向する２つの側面）に設けられているが、第１方向Ｄ１で対向する２つの側面（ワード線ＷＬに対向しない２つの側面）にも設けられていてもよい。
グローバルビット線ＧＢＬと、それと電気的に接続されるビット線ＢＬとの間にはシートセレクタ（選択素子）ＳＳが設けられている。シートセレクタＳＳは、例えばＦＥＴ（Field Effect Transistor）である。ここで、このＦＥＴを「選択ＦＥＴ」と称する場合がある。この場合、シートセレクタＳＳは、グローバルビット線ＧＢＬ上に形成されたソース領域５と、ソース領域５上に形成された半導体層（チャネル領域）６と、半導体層６上に形成されたドレイン領域７とを備えている。半導体層６は、例えばシリコン層である。
ソース領域５と、半導体層６とドレイン領域７の、第２方向Ｄ２に対向する側面にはゲート絶縁層９が形成されている。さらにその外側には第１方向Ｄ１に沿って伸びる選択ゲート線（選択ＦＥＴの選択ゲート電極）ＳＳＧが形成されている。本例における選択ゲート線ＳＳＧはシートセレクタＳＳの両側に設けられているが、片側に設けられていてもよい。なお、「シート」とは、いずれかの選択ゲート線８によって選択されるメモリセルＭＣの集合を表す。図５では、第１方向Ｄ１と第３方向Ｄ３とで形成される平面内にあるメモリセルＭＣの集合がシートである。
次に、シートセレクタＳＳ及びメモリセルＭＣの構造について詳細に説明する。
図６に示すように、１本のグローバルビット線ＧＢＬ上には、シートセレクタＳＳを形成するためのソース領域５、チャネル領域６、及び、ドレイン領域７が順次積層されている。この積層構造の側面には、ゲート絶縁層９が形成され、このゲート絶縁層９の側面には、選択ゲート線ＳＳＧが形成されている。
このソース領域５、チャネル領域６、ドレイン領域７、ゲート絶縁層９、及び選択ゲート線ＳＳＧにより、シートセレクタＳＳとなる選択ＦＥＴが形成されている。
すなわち、シートセレクタＳＳは、ソース領域５、チャネル領域６、及びドレイン領域７の１つの組に対して、それぞれ異なる選択ゲート線ＳＳＧに接続された２つのゲートを備えている。言い換えれば、１本のビット線ＢＬにつき、２つの選択ＦＥＴが設けられ、これらは、ソース領域５、チャネル領域６、及び、ドレイン領域７を共有し、ゲートが互いに異なる選択ゲート線ＳＳＧに接続されている。
各シートセレクタＳＳのドレイン領域７上には、柱状のビット線ＢＬが形成されている。ビット線ＢＬの側面には、メモリセルＭＣとして機能する抵抗変化材４が形成されている。更に、第２方向Ｄ２で隣接するビット線ＢＬ間の領域には、ワード線ＷＬが形成されている。抵抗変化材４は、ビット線ＢＬ及びワード線ＷＬに接するように、例えばＨｆＯを材料に用いて形成される。
このＨｆＯに代表される抵抗変化材４は、低抵抗状態（ＬＲＳ：low resistance state）と高抵抗状態（ＨＲＳ：high resistance state）の少なくとも２つの抵抗値を遷移する素材である。高抵抗状態の抵抗変化材４は、ある一定以上の電圧が印加されると低抵抗状態に遷移し、低抵抗状態の抵抗変化材４は、ある一定以上の電流が流れると高抵抗状態に遷移することが知られている。
特に、高抵抗状態から低抵抗状態への遷移と、低抵抗状態から高抵抗状態への遷移が、異なる極性の電圧の印加により行われるものは、バイポーラ動作素子と呼ばれている。このような動作をする抵抗変化材４は、ＨｆＯ以外にも、ＴｉＯ２、ＺｎＭｎ２Ｏ４、ＮｉＯ、ＳｒＺｒＯ３、及び、Ｐｒ０．７Ｃａ０．３ＭｎＯ３、炭素等の材料の少なくとも１つを含む薄膜で形成することが可能である。
また、抵抗変化材４には多結晶あるいはアモルファス状態のＳｉ、または、Ｇｅ、ＳｉＧｅ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＩｎＡｓＰ、ＧａＮ、ＳｉＣ、ＳｉＯ、ＳｉＯＮ、ＳｉＮ、ＨｆＳｉＯ、ＡｌＯなどを用いることができる。また、抵抗変化材４には上述した材料の積層膜を用いることもできる。また、抵抗変化材４とビット線ＢＬの間に電極として、例えば、Ａｇ、Ａｕ、Ｔｉ、Ｎｉ、Ｃｏ、Ａｌ、Ｆｅ、Ｃｒ、Ｃｕ、Ｗ、Ｈｆ、Ｔａ、Ｐｔ、Ｒｕ、ＺｒまたはＩｒや、その窒化物あるいは炭化物などの材料を配置することができる。また、電極として、多結晶シリコンに上記材料を添加した材料を用いることもできる。
以上により、ワード線ＷＬとビット線ＢＬとの間に設けられた抵抗変化材４とを含むメモリセルＭＣが、メモリセルアレイ内に、例えば、三次元マトリクス状に配置されている。メモリセルＭＣにおいて、可変抵抗素子の一端は、いずれかのビット線ＢＬに接続され、他端は、いずれかのワード線（ワード線フィンガーＷＬｆｉｎｇｅｒ）に接続されている。そして、各ビット線ＢＬは、対応するシートセレクタＳＳを介して、対応するグローバルビット線ＧＢＬに接続される。シートセレクタＳＳは、ソースとドレインを共通にする２つの並列接続された選択ＦＥＴの集合とみなすことができる。本構造では、ワード線ＷＬ及びビット線ＢＬは、単なるラインアンドスペースのパターンである。ワード線ＷＬとビット線ＢＬとは、互いに交差する位置関係であればよく、ワード線方向及びビット線方向へのずれを考慮する必要はない。
従って、製造時におけるメモリセル内の位置合せ精度は極めて緩くすることが可能であり、製造を容易に行うことができる。そして、この構造は２Ｆ２の領域に１ビットの情報を蓄えることのできる、高集積化構造である。
１．３ フックアップ部の構成
次に、図７〜図９を用いて、フックアップ部ＨＵの構成について説明する。図７は、ワード線櫛ＷＬｃｏｍｂ及びフックアップ部ＨＵの斜視図を示す。図８は、ワード線フィンガーＷＬｆｉｎｇｅｒ及びフックアップ部ＨＵの平面図の一例を示しており、図９は、図８におけるＡ１−Ａ２線に沿ったフックアップ部ＨＵの断面図を示している。なお、図７及び図８の例は、説明を簡略化するために、デュアルコム構造のワード線櫛ＷＬｃｏｍｂにおいて、一方のワード線櫛ＷＬｃｏｍｂと引き出し部３２を示しており、引き出し部３２を挟んで反対側に設けられているワード線櫛ＷＬｃｏｍｂは省略されている。また、図７の例は、偶数ワード線フィンガーＷＬｆｉｎｇｅｒ＿ｅを示しているが、奇数ワード線フィンガーＷＬｆｉｎｇｅｒ＿ｏも同様の構成である。更に、図７の例では、層間絶縁膜が省略されている。図８の例では、メモリユニット３１における奇数ワード線フィンガーＷＬｆｉｎｇｅｒ＿ｏ及びビット線ＢＬが省略されている。図９の例では、ワード線ＷＬ以外の配線及び引き出し部３２を被覆する層間絶縁膜が省略されている。
図７に示すように、ワード線櫛ＷＬｃｏｍｂは、櫛本体部（電極本体部）の１つの側面（以下、「第１面」と呼ぶ）に第１方向Ｄ１に延びる複数の偶数ワード線フィンガーＷＬｆｉｎｇｅｒ＿ｅが接続され、第１方向Ｄ１において、第１面に対向する電極本体部の側面（以下、「第２面」と呼ぶ）に引き出し部３２が接続される。以下、ワード線ＷＬ０〜ＷＬ９（第０層〜第９層のワード線櫛ＷＬｃｏｍｂ）に対応する引き出し部をそれぞれ３２−０〜３２−９と表記する。また、ワード線ＷＬ０〜ＷＬ９に対応するコンタクト領域部をそれぞれ３３−０〜３３−９と表記する。コンタクト領域部３３−０〜３３−９において、ワード線ＷＬ（ワード線フィンガーＷＬｆｉｎｇｅｒ）は、対応するコンタクトプラグＣＰ０〜ＣＰ９を介して、ＷＬデコーダ２２に接続される上層の配線層(不図示)とそれぞれ接続される。なお、コンタクトプラグＣＰ０〜ＣＰ９を特に限定しない場合は、単にコンタクトプラグＣＰと表記する。コンタクトプラグＣＰは、コンタクト領域部３３毎に１つ設けられているが、２つ以上でもよく、１つのコンタクト領域部３３に接続されるコンタクトプラグＣＰの個数は限定されない。
図８に示すように、本実施形態では、第２方向Ｄ２に沿って、コンタクト領域部３３−１、３３−３、３３−５、３３−７、３３−９、３３−８、３３−６、３３−４、３３−２、及び３３−０が順に設けられている。すなわち、最上層のワード線ＷＬ９に対応するコンタクト領域部３３−９が、ワード線櫛ＷＬｃｏｍｂの第２面の中央部領域に接続されるように配置されている。そして、最下層のワード線ＷＬ０に対応するコンタクト領域部３３−０がワード線櫛ＷＬｃｏｍｂの第２面の端部領域に接続されるように配置されている。以下、本実施形態では、第２方向Ｄ２に沿ってワード線櫛ＷＬｃｏｍｂの第２面の両端に配置されるコンタクト領域部３３−０〜３３−３の領域を端部領域と呼び、ワード線櫛ＷＬｃｏｍｂの第２面の中心に近い領域に配置されるコンタクト領域部３３−４〜３３−９の領域を中央部領域と呼ぶ。なお、端部領域及び中央部領域に含まれるコンタクト領域部３３の個数は、任意に設定可能である。例えば、コンタクト領域部３３−０及び３３−１が端部領域に含まれ、コンタクト領域部３３−２〜３３−９が中央部領域に含まれるとしてもよい。また、コンタクト領域部３３の配置は任意に設定可能であるが、最上層のワード線ＷＬ９に対応するコンタクト領域部３３−９は、ワード線櫛ＷＬｃｏｍｂの第２面の端部には配置しない。コンタクト領域部３３−９は、ワード線櫛ＷＬｃｏｍｂの第２面のより中央に近い位置に配置され、最下層のワード線ＷＬ０に対応するコンタクト領域部３３−０は、ワード線櫛ＷＬｃｏｍｂの第２面の最も端に配置される。
次に、フックアップ部ＨＵにおける引き出し部３２の断面形状について説明する。
図９に示すように、半導体基板４０上に層間絶縁膜４１が設けられ、層間絶縁膜４１上に層間絶縁膜を介在させて引き出し部３２−０〜３２−９が積層されている。そして、コンタクト領域部３３−０〜３３−９上にコンタクトプラグＣＰ０〜ＣＰ９がそれぞれ接続されている。本実施形態では、最上層のワード線ＷＬ９に対応するコンタクト領域部３３−９が第２方向Ｄ２においてワード線櫛ＷＬｃｏｍｂの第２面の中央部領域に位置するように配置されている。より具体的には、第２方向Ｄ２における長さが最も短い引き出し部３２−９のコンタクト領域部３３−９が、ワード線櫛ＷＬｃｏｍｂの第２面の中央に位置するように配置されている。そして、図９の例では、コンタクト領域部３３−９から紙面左側の端部に向かって奇数ワード線ＷＬ７、ＷＬ５、ＷＬ３、及びＷＬ１に対応するコンタクト領域部３３−７、３３−５、３３−３、及び３３−１が順次設けられている。他方で、コンタクト領域部３３−９から紙面右側の端部に向かって偶数ワード線ＷＬ８、ＷＬ６、ＷＬ４、ＷＬ２、及びＷＬ０に対応するコンタクト領域部３３−８、３３−６、３３−４、３３−２、及び３３−０が順次設けられている。言い換えれば、ワード線櫛ＷＬｃｏｍｂの第２面の一方の端部から中央部に向かって引き出し部３２の段差が２段ずつ増えるように、奇数段のコンタクト領域部３３−１、３３−３、３３−５、３３−７、及び３３−９が階段状に配置されている。同様に、第２面の他方の端部領域から中央部領域に向かって引き出し部３２の段差が２段ずつ増えるように、偶数段のコンタクト領域部３３−０、３３−２、３３−４、３３−６、及び３３−８が階段状に配置されている。
例えば、第２方向Ｄ２におけるワード線ＷＬ０〜ＷＬ９に対応する引き出し部３２−０〜３２−９の長さを、長さＳ０〜Ｓ９とそれぞれ表記する。すると、引き出し部３２−９の長さＳ９は、コンタクト領域部３３−９の長さと同じである。これに対し、引き出し部３２−８の長さＳ８は、コンタクト領域部３３−８の長さとコンタクト領域部３３−９の長さとを加算した長さにほぼ等しい。同様に、引き出し部３２−７の長さＳ７は、コンタクト領域部３３−７の長さとコンタクト領域部３３−８の長さとコンタクト領域部３３−９の長さとを加算した長さにほぼ等しい。従って、各ワード線ＷＬに対応する引き出し部３２の長さは、Ｓ９＜Ｓ８＜Ｓ７＜Ｓ６＜Ｓ５＜Ｓ４＜Ｓ３＜Ｓ２＜Ｓ１＜Ｓ０の関係にあり、下層のワード線ＷＬに対応する引き出し部３２ほど長くなる。すなわち、下層のワード線ＷＬに対応する引き出し部３２ほど面積が大きくなる。本実施形態では、長い引き出し部３２のコンタクト領域部３３、すなわち、下層のワード線ＷＬに対応するコンタクト領域部３３をワード線櫛ＷＬｃｏｍｂの第２面の端部領域に配置し、短い引き出し部３２のコンタクト領域部３３、すなわち、上層のワード線ＷＬに対応するコンタクト領域部３３をワード線櫛ＷＬｃｏｍｂの第２面の中央部領域に配置している。言い換えれば、面積の大きい引き出し部３２のコンタクト領域部３３をワード線櫛ＷＬｃｏｍｂの第２面の端部領域に配置し、面積の小さい引き出し部３２のコンタクト領域部３３をワード線櫛ＷＬｃｏｍｂの第２面の中央部領域に配置している。
このため、フックアップ部ＨＵにおける積層のワード線ＷＬの形状は、例えば、第２方向Ｄ２に沿って、中央が高い山型の形状となる。
例えば、コンタクトプラグＣＰの加工特性により、コンタクトプラグＣＰの底面の直径が、上面の直径よりも小さくなる場合がある。そして、コンタクトプラグＣＰの側面は、半導体基板４０の平面に対して傾斜角度が９０度以下となる（以下、このような形状を「テーパー形状」と呼ぶ）場合がある。このような場合、コンタクトプラグＣＰの形状に応じて、ワード線層毎にコンタクトプラグＣＰの底面の直径が異なる。より具体的には、図９の例では、最上層のコンタクト領域部３３−９に接続されるコンタクトプラグＣＰ９の直径が最も大きく、最下層のコンタクト領域部３３−０に接続されるコンタクトプラグＣＰ０の直径が最も小さくなる。従って、コンタクト領域部３３−９とコンタクトプラグＣＰ９との接触抵抗が最も低く、コンタクト領域部３３−０とコンタクトプラグＣＰ０との接触抵抗が最も高くなる。
１．４ 本実施形態に係る効果
本実施形態に係る構成であれば、半導体記憶装置の信頼性を向上できる。以下、本効果について図１０〜図１２を用いて詳述する。
ワード線櫛ＷＬｃｏｍｂが半導体基板上方に積層された三次元積層型メモリにおいて、最上層のワード線櫛ＷＬｃｏｍｂに接続された引き出し部３２（コンタクト領域部３３）がワード線櫛ＷＬｃｏｍｂの第２面の端部領域に設けられた場合、最上層のワード線櫛ＷＬｃｏｍｂにおけるワード線フィンガーＷＬｆｉｎｇｅｒ間の電圧のばらつきが大きくなる。そのような例について、図１０及び図１１を用いて説明する。図１０は、本実施形態を適用せずにコンタクト領域部３３−９をワード線櫛ＷＬｃｏｍｂの第２面の端部領域に配置した場合の一例を示す。図１１は、コンタクト領域部３３−０をワード線櫛ＷＬｃｏｍｂの第２面の端部領域に配置した場合の一例を示す。
例えば、コンタクト領域部３３−０〜３３−９が、ワード線櫛ＷＬｃｏｍｂの第２面の端部から順に配置された場合、最上層のワード線ＷＬ９に対応するコンタクト領域部３３−９、及び最下層のワード線ＷＬ０に対応するコンタクト領域部３３−０が、ワード線櫛ＷＬｃｏｍｂの第２面の両方の端部にそれぞれ配置される。図１０に示すように、例えば、ワード線櫛ＷＬｃｏｍｂにおいて、第２方向Ｄ２における長さをＬ１とし、第１方向Ｄ１における電極本体部（第１方向における櫛歯（ワード線フィンガーＷＬｆｉｎｇｅｒ）を除いた部分）の長さ（幅）をＷ１とし、長さＷ１に引き出し部３２を加えた長さ（幅）をＷ２とする。すると、最上層のワード線ＷＬ９（ワード線櫛ＷＬｃｏｍｂ）に対応するコンタクトプラグＣＰ９から各ワード線フィンガーＷＬｆｉｎｇｅｒまでの距離は、コンタクトプラグＣＰ９から近い位置にあるワード線フィンガーＷＬｆｉｎｇｅｒと、コンタクトプラグＣＰ９から遠い位置にあるワード線フィンガーＷＬｆｉｎｇｅｒとで、長さＬ１程度の差が生じる。これにより、コンタクトプラグＣＰ９から各ワード線フィンガーＷＬｆｉｎｇｅｒまでの配線抵抗がばらつく。このため、コンタクトプラグＣＰ９から各ワード線フィンガーＷＬｆｉｎｇｅｒまでの電圧降下（ＩＲドロップ）のばらつきは、比較的大きくなる。
他方で、図１１に示すように最下層のワード線ＷＬ０（ワード線櫛ＷＬｃｏｍｂ）に対応するコンタクト領域部３３−０の場合、コンタクトプラグＣＰ０から各ワード線フィンガーＷＬｆｉｎｇｅｒまでの距離は、コンタクト領域部３３−９と同様に、長さＬ１程度のばらつきが生じる。但し、下層のワード線ＷＬに対応する引き出し部３２は、第２方向Ｄ２における長さが長い。このため、コンタクトプラグＣＰ０と各ワード線フィンガーＷＬｆｉｎｇｅｒとを接続する実効的な配線の幅はＷ２となり、コンタクトプラグＣＰ９と各ワード線フィンガーＷＬｆｉｎｇｅｒとを接続する配線の幅Ｗ１よりも広くなる。従って、コンタクトプラグＣＰ０から各ワード線フィンガーＷＬｆｉｎｇｅｒまでの配線抵抗は小さくなる。よって、最下層のワード線ＷＬ０に対応するコンタクトプラグＣＰ０から各ワード線フィンガーＷＬｆｉｎｇｅｒまでの電圧降下（ＩＲドロップ）のばらつきは、最上層のワード線ＷＬ９に対応するコンタクトプラグＣＰ９から各ワード線フィンガーＷＬｆｉｎｇｅｒまでの電圧降下（ＩＲドロップ）のばらつきよりも小さくなる。すなわち、上層のワード線ＷＬに対応するコンタクト領域部３３の電圧降下の変動は、下層のワード線ＷＬに対応するコンタクト領域部３３の電圧降下の変動よりも大きくなる。
従って、上層のワード線ＷＬに対応する（短い引き出し部３２の）コンタクト領域部３３が、ワード線櫛ＷＬｃｏｍｂの第２面の端部に設けられると、ワード線ＷＬ層毎の電圧降下のばらつき、すなわち電気特性のばらつきが大きくなる。
これに対し、本実施形態に係る構成では、上層のワード線ＷＬに対応するコンタクト領域部３３をワード線櫛ＷＬｃｏｍｂの第２面の端部領域には配置せずに中央部領域に配置する。そして、下層のワード線ＷＬに対応するコンタクト領域部３３をワード線櫛ＷＬｃｏｍｂの第２面の端部領域に配置する。すなわち、比較的短い引き出し部３２のコンタクト領域部３３をワード線櫛ＷＬｃｏｍｂの第２面の中央部領域に配置し、比較的長い引き出し部３２のコンタクト領域部３３をワード線櫛ＷＬｃｏｍｂの第２面の端部領域に配置する。これにより、コンタクトプラグＣＰから各ワード線ＷＬまでの電圧降下のばらつきを低減できる。図１２に、本効果の具体例を示す。図１２は、本実施形態を適用してコンタクト領域部３３−９をワード線櫛ＷＬｃｏｍｂの第２面の中央部領域に配置した場合の一例を示す。
図１２に示すように、最上層のワード線ＷＬ９に対応するコンタクト領域部３３−９をワード線櫛ＷＬｃｏｍｂの第２面の中央部領域に配置した場合、コンタクトプラグＣＰ９からワード線フィンガーＷＬｆｉｎｇｅｒまでの距離は、コンタクトプラグＣＰ９から近い位置にあるワード線フィンガーＷＬｆｉｎｇｅｒと、コンタクトプラグＣＰ９から遠い位置にあるワード線フィンガーＷＬｆｉｎｇｅｒとで、長さ（Ｌ１）／２程度の差に低減される。従って、電圧降下のばらつきは、最上層のワード線ＷＬ９に対応するコンタクト領域部３３−９をワード線櫛ＷＬｃｏｍｂの第２面の端部領域に配置した場合よりも小さくなる。
従って、各ワード線フィンガーＷＬｆｉｎｇｅｒにおける電圧（電圧降下）のばらつきを低減できるため、書き込み及び読み出し動作における誤動作を抑制し、信頼性を向上できる。よって、半導体記憶装置の信頼性を向上できる。
更に、各ワード線フィンガーＷＬｆｉｎｇｅｒにおける電圧降下のばらつきを抑制できるため、書き込み及び読み出し動作におけるワード線フィンガーＷＬｆｉｎｇｅｒの充放電時間を短縮でき、動作を高速化できる。よって、半導体記憶装置の処理能力を向上できる。
更に、本実施形態に係る構成では、コンタクト領域部３３は、ワード線櫛ＷＬｃｏｍｂの第２面の端部から中央部に向かって引き出し部３２の段差が２段ずつ増えるように配置されている。このため、例えば３段以上の急峻な段差が形成されていないため、引き出し部３２の加工後、フックアップ部ＨＵを層間絶縁膜で埋め込む際、埋め込み不良を低減できる。
更に、本実施形態に係る構成では、２つのメモリユニット３１に対応する同じ層の２つのワード線櫛ＷＬｃｏｍｂが、１つのフックアップ部ＨＵにおいて１つの引き出し部３２に接続されている。従って、フックアップ部ＨＵの面積の増加を抑制できる。従って、半導体記憶装置のチップ面積の増加を抑制できる。
更に、本実施形態に係る構成では、中央部領域に配置された面積が比較的小さく抵抗値が比較的高い上層の引き出し部３２に、接触面積が比較的大きく抵抗値が比較的低いコンタクトプラグＣＰが接続される。端部領域に配置された面積が比較的大きく抵抗値が比較的低い下層の引き出し部３２に、接触面積が比較的小さく抵抗値が比較的高いコンタクトプラグＣＰが接続される。この組み合わせにより、上層のワード線櫛ＷＬｃｏｍｂにおけるコンタクトプラグＣＰとワード線フィンガーＷＬｆｉｎｇｅｒとの間の抵抗値と、下層のワード線櫛ＷＬｃｏｍｂにおけるコンタクトプラグＣＰとワード線フィンガーＷＬｆｉｎｇｅｒとの間の抵抗値とのばらつきを低減できる。
２．第２実施形態
次に、第２実施形態について説明する。第２実施形態では、異なるフックアップ部ＨＵの形状について３つの具体例を示す。以下、第１実施形態と異なる点についてのみ説明する。
２．１ 第１例
まず、図１３及び図１４を用いて、第１例について説明する。図１３は、第１実施形態の図９において、コンタクト領域部３３を４つのゾーンＺＮに分割した場合の一例を示す。図１４は、第２実施形態の第１例におけるフックアップ部ＨＵの断面図を示す。なお、図１３及び図１４の例では、コンタクトプラグＣＰ及びコンタクト領域部３３を被覆する層間絶縁膜が省略されている。
第１例では、第１実施形態の図９で説明したコンタクト領域部３３−０〜３３−９の配置を４つのゾーンＺＮに分割し、ゾーンＺＮを並び替えた場合について説明する。
まず、第１実施形態の図９を４つのゾーンＺＮに分割する一例を図１３に示す。
図１３に示すように、第２方向Ｄ２に沿って、コンタクト領域部３３−１及び３３−３の配置をゾーンＺＮ１とし、コンタクト領域部３３−５、３３−７、及び３３−９の配置をゾーンＺＮ２とし、コンタクト領域部３３−８、３３−６、及び３３−４の配置をゾーンＺＮ３とし、コンタクト領域部３３−２及び３３−０の配置はゾーンＺＮ４とする。なお、ゾーンＺＮの個数、及び各ゾーンＺＮに含まれるコンタクト領域部３３の個数は、任意に設定可能である。
第１例では、図１３のゾーンＺＮ２とゾーンＺＮ３とを並び替えた配置となり、これを図１４に示している。より具体的には、第２方向Ｄ２に沿って、ゾーンＺＮ１（コンタクト領域部３３−１及び３３−３）、ゾーンＺＮ３（コンタクト領域部３３−８、３３−６、及び３３−４）、ゾーンＺＮ２（コンタクト領域部３３−５、３３−７、及び３３−９）、及びゾーンＺＮ４（コンタクト領域部３３−２及び３３−０）が順に配置されている。なお、第１例では、ゾーンＺＮの分割数が４つで、偶数となるため、ワード線櫛ＷＬｃｏｍｂの第２面の中央に対して対称の位置にある内側のゾーンＺＮを入れ替える。つまり、ゾーンＮＺ２とゾーンＺＮ３の並び替えは行うが、ゾーンＺＮ１とゾーンＺＮ４との入れ替えは行わない。これにより、最上層のワード線ＷＬ９に対応するコンタクト領域部３３−９は、ワード線櫛ＷＬｃｏｍｂの第２面の端部領域に配置されないようにする。また、最下層のワード線ＷＬ０に対応するコンタクト領域部３３−０は、ワード線櫛ＷＬｃｏｍｂの第２面の中央部領域に配置されないようにする。ゾーンＺＮの分割数が奇数の場合の例については、後述する。
２．２ 第２例
次に、図１５を用いて、第２例について説明する。図１５は、第２実施形態の第２例におけるフックアップ部ＨＵの断面図を示す。なお、図１５の例では、コンタクトプラグＣＰ及びコンタクト領域部３３を被覆する層間絶縁膜が省略されている。
第２例では、第１例の図１３で説明した４つのゾーンＺＮに対し、ゾーンＺＮを反転した場合について説明する。
図１５に示すように、第２例では、ゾーンＺＮ２とゾーンＺＮ３とを第２方向Ｄ２に反転させた配置としている（以下、反転した配置を「ＺＮ２ｉ」及び「ＺＮ３ｉ」と表記する）。より具体的には、第２方向Ｄ２に沿って、ゾーンＺＮ１（コンタクト領域部３３−１及び３３−３）、ゾーンＺＮ２ｉ（コンタクト領域部３３−９、３３−７、及び３３−５）、ゾーンＺＮ３ｉ（コンタクト領域部３３−４、３３−６、及び３３−８）、及びゾーンＺＮ４（コンタクト領域部３３−２及び３３−０）が順に配置されている。なお、第２例では、端部領域を含まないゾーンＺＮを反転させる。つまり、ゾーンＮＺ２及びＺＮ３は、反転させてもよいが、ゾーンＺＮ１及びＺＮ４は反転させない。これにより、最下層のワード線ＷＬ０に対応するコンタクト領域部３３−０は、ワード線櫛ＷＬｃｏｍｂの第２面の中央部領域に配置されないようにする。
２．３ 第３例
次に、図１６及び図１７を用いて、第３例について説明する。図１６は、第１実施形態の図９において、コンタクト領域部３３を３つのゾーンＺＮに分割した場合の一例を示す。図１７は、第２実施形態の第３例におけるフックアップ部ＨＵの断面図を示す。なお、図１６及び図１７の例では、コンタクトプラグＣＰ及びコンタクト領域部３３を被覆する層間絶縁膜が省略されている。
第３例では、第１実施形態の図９で説明したコンタクト領域部３３−０〜３３−９の配置を３つのゾーンＺＮに分割し、ゾーンＺＮを反転して並び替えた場合について説明する。
まず、第１実施形態の図９を３つのゾーンＺＮに分割する一例を図１６に示す。
図１６に示すように、第２方向Ｄ２に沿って、コンタクト領域部３３−１、３３−３、及び３３−５の配置をゾーンＺＮ１とし、コンタクト領域部３３−７、３３−９、３３−８、及び３３−６の配置をゾーンＺＮ２とし、コンタクト領域部３３−４、３３−２、及び３３−０の配置をゾーンＺＮ３とする。なお、ゾーンＺＮの個数、及び各ゾーンＺＮに含まれるコンタクト領域部３３の個数は任意に設定可能である。
第３例では、ゾーンＺＮ１とゾーンＺＮ３を反転させて並び替えた配置となり、これを図１７に示している。より具体的には、第２方向Ｄ２に沿って、ゾーンＺＮ３ｉ（コンタクト領域部３３−０、３３−２、及び３３−４）、ゾーンＺＮ２（コンタクト領域部３３−７、３３−９、３３−８、及び３３−６）、ゾーンＺＮ１ｉ（コンタクト領域部３３−５、３３−３、及び３３−１）が順に配置されている。なお、第３例では、ゾーンＺＮの分割数が３つで、奇数となるため、ワード線櫛ＷＬｃｏｍｂの第２面の中央に対して対称の位置にあるゾーンＺＮを反転して入れ替える。より具体的には、ゾーンＺＮ１及びＺＮ３を反転して入れ替える。このとき、中央のゾーンＺＮ２の位置は維持される。これにより、最上層のワード線ＷＬ９に対応するコンタクト領域部３３−９は、ワード線櫛ＷＬｃｏｍｂの第２面の端部領域に配置されないようにする。また、最下層のワード線ＷＬ０に対応するコンタクト領域部３３−０は、ワード線櫛ＷＬｃｏｍｂの第２面の中央部領域に配置されないようにする。
２．４ 本実施形態に係る効果
第２実施形態に係る構成であれば、第１実施形態と同様の効果を得ることができる。
３．第３実施形態
次に、第３実施形態について説明する。第３実施形態では、フックアップ部ＨＵの製造方法について説明する。なお、第３実施形態では、８層のワード線ＷＬ０〜ＷＬ７が積層されている場合について説明する。以下、第１及び第２実施形態と異なる点についてのみ説明する。
３．１ フックアップ部の構成について
まず、図１８を用いて、本実施形態におけるフックアップ部ＨＵの構成について説明する。図１８は、ワード線櫛ＷＬｃｏｍｂ及びフックアップ部ＨＵの平面図の一例を示している。なお、図１８の例は、説明を簡略化するために、１つのメモリユニット３１に対応する１つのワード線櫛ＷＬｃｏｍｂを示しており、メモリユニット３１において対向するワード線櫛ＷＬｃｏｍｂ及びビット線ＢＬが省略されている。
図１８に示すように、本実施形態では、フックアップ部ＨＵにおいて、８つのコンタクト領域部３３が設けられており、一部のコンタクト領域部３３の間にスリットＳＬＴが設けられている。より具体的には、第２方向Ｄ２に沿って、ワード線櫛ＷＬｃｏｍｂの第２面の端部から、コンタクト領域部３３−１及び３３−３、スリットＳＬＴ、コンタクト領域部３３−５、３３−７、３３−６、及び３３−４、スリットＳＬＴ、並びにコンタクト領域部３３−２及び３３−０が順に設けられている。すなわち、最上層のワード線ＷＬ７に対応するコンタクト領域部３３−７が、ワード線櫛ＷＬｃｏｍｂの第２面の中央部領域に配置され、最下層のワード線ＷＬに対応するコンタクト領域部３３−０がワード線櫛ＷＬｃｏｍｂの第２面の端部領域に配置されている。そして、コンタクト領域部３３−３とコンタクト領域部３３−５との間、及びコンタクト領域部３３−４とコンタクト領域部３３−２との間にスリットＳＬＴが設けられている。スリットＳＬＴは、引き出し部３２を分離するように、第１方向Ｄ１においてワード線櫛ＷＬｃｏｍｂの第２面に達するように設けられている。
なお、本実施形態を適用することにより、同じ製品であればどの半導体チップにおいても同じ位置にスリットＳＬＴが形成される。従って、複数のチップにおいて、同じ位置にスリットＳＬＴが形成されている場合、製造ばらつきによるものではなく、故意に同じ位置にスリットＳＬＴが形成されていると見なされ、本願が適用されている可能性があるといえる。
以下、第２方向Ｄ２におけるコンタクト領域部３３の長さについて詳細に説明する。第２方向Ｄ２において、フォトリソグラフィーの重ね合わせ精度等の製造ばらつきを考慮して、コンタクトプラグＣＰとの接続領域として必要な長さをＬ２とし、スリットＳＬＴの幅をＬ３とする。例えば、本実施形態では、各層の引き出し部３２において、スリットＳＬＴとコンタクト領域部３３とを加算した長さがＬ２＋Ｌ３で一定となるように設定されている。より具体的には、第２方向Ｄ２におけるコンタクト領域部３３−１、３３−３、３３−７、３３−６、３３−４、及び３３−０の長さは、Ｌ２＋Ｌ３となるように設定されている。これに対し、コンタクト領域部３３−５及び３３−２の長さは、Ｌ２となるように設定されている。すなわち、コンタクト領域部３３−５及び３３−２の長さは、スリットＳＬＴの長さＬ３だけ他のコンタクト領域部３３の長さよりも短くなる。
コンタクト領域部３３−０〜３３−７に接続されるコンタクトプラグＣＰ０〜ＣＰ７は、第２方向Ｄ２に沿って等間隔となるように配置されている。より具体的には、例えば、第２方向Ｄ２におけるコンタクト領域部３３−５及び３３−２の長さは、Ｌ２である。この場合、コンタクト領域部３３−５及び３３−２は、その中央部に、すなわち第２方向Ｄ２における端部から（Ｌ２）／２の距離に、コンタクトプラグＣＰ５及びＣＰ２がそれぞれ接続されるように設定されている。他方で、第２方向Ｄ２におけるコンタクト領域部３３−１、３３−３、３３−７、３３−６、３３−４、及び３３−０の長さは、Ｌ２＋Ｌ３である。この場合、コンタクト領域部３３−１、３３−３、３３−７、３３−６、３３−４、及び３３−０は、それぞれのコンタクト領域部３３において図１８の紙面の上方の端部から（Ｌ２）／２の距離に、コンタクトプラグＣＰ１、ＣＰ３、ＣＰ７、ＣＰ６、ＣＰ４、及びＣＰ０がそれぞれ接続されるように設定されている。これにより、コンタクトプラグＣＰ０〜ＣＰ７は、第２方向Ｄ２に沿ってＬ２＋Ｌ３の等間隔で配置される。
なお、本実施形態では、第２方向Ｄ２におけるコンタクト領域部３３−１、３３−３、３３−７、３３−６、３３−４、及び３３−０の長さをＬ２＋Ｌ３とし、コンタクト領域部３３−５及び３３−２の長さをＬ２とする場合について説明したが、コンタクト領域部３３−１、３３−５、３３−７、３３−６、３３−２、及び３３−０の長さをＬ２＋Ｌ３とし、コンタクト領域部３３−３及び３３−４の長さをＬ２としてもよい。
３．２ フックアップ部の製造方法
次に、図１９〜図２４を用いて、フックアップ部ＨＵの製造方法について説明する。図１９は、図１８に示したフックアップ部ＨＵを３回に分けて加工する際のマスクパターンの平面図を示す図である。図２０〜図２４は、図１８に示したフックアップ部ＨＵを図１９に示したマスクパターンを用いて製造するときの製造方法の各工程を示している。
本実施形態では、引き出し部３２を加工するとき、１回で加工する引き出し部３２の層数を２のべき乗で増やしていくことにより、８層を加工する場合は、３回の加工で、引き出し部３２−０〜３２−７に対応するコンタクト領域部３３−０〜３３−７を形成する。より具体的には、１回目の加工で１（＝２０）層の引き出し部３２を加工し、２回目の加工で２（＝２１）層の引き出し部３２を加工し、３回目の加工で４（＝２２）層の引き出し部３２を加工する。例えば、コンタクト領域部３３−６は、上方に引き出し部３２−７が１層あるため、１回目の加工で、上層の引き出し部３２−７が１層除去されることにより形成される。また例えば、コンタクト領域部３３−０は、上方に引き出し部３２−１〜３２−７が７層あるため、１〜３回目の加工で、上層の引き出し部３２−１〜３２−７が７層除去されることにより形成される。
なお、引き出し部３２の層数は、ワード線ＷＬ（ワード線櫛ＷＬｃｏｍｂ）の層数に応じて任意に設定可能であり、例えば、１６層までの引き出し部３２を加工する場合、４回目の加工で８（＝２３）層の引き出し部３２を加工する。また、加工する層数は、加工順に増やしていく必要はなく、ランダムな順序でもよい。例えば、１回目の加工で４層の引き出し部３２を加工してもよい。
まず、１〜３回目の加工に対応するフックアップ部ＨＵのマスクパターンについて説明する。フォトリソグラフィーとドライエッチングを３回繰り返して、８層の引き出し部３２に対応する８個のコンタクト領域部３３を形成する。このとき、本実施形態では、２回目以降のフォトリソグラフィーにおいて、積層された引き出し部３２に形成された段差領域の下段側のみをマスクする場合、上段側にマスクパターンが重ならないように（オーバーラップしないように）、アンダーラップしたマスクパターンを形成する。すなわち、例えば、アンダーラップするように設計されたマスクを用いてフォトリソグラフィーが実行される。このとき、アンダーラップの幅は、フォトリソグラフィーの重ね合わせ精度を考慮して、製造ばらつきが発生しても、オーバーラップが発生しない幅とする。
図１９に示すように、まず１回目のフォトリソグラフィーでコンタクト領域部３３−１、３３−３、３３−５、及び３３−７をマスクするように、第１のマスクパターン（参照符号「第１ＰＲ」）を形成する。このとき、第２方向Ｄ２において、コンタクト領域部３３−１、３３−３、３３−５、及び３３−７に対応する第１のマスクパターンの長さをそれぞれＬ２＋Ｌ３とする。すなわち、第１のマスクパターンの長さを４×Ｌ２＋４×Ｌ３とする。その後、第１のマスクパターンに基づいて、ドライエッチングにより引き出し部３２を１層分エッチングする。このとき、コンタクト領域部３３−７とコンタクト領域部３３−６との境界に段差が形成され、コンタクト領域部３３−６が段差の下段となる。
次に、２回目のフォトリソグラフィーでコンタクト領域部３３−３、３３−７、３３−６、及び３３−２をマスクするように、第２のマスクパターン（参照符号「第２ＰＲ」）を形成する。このとき、第２方向Ｄ２において、コンタクト領域部３３−３に対応する第２のマスクパターンの長さをＬ２＋Ｌ３とする。また、コンタクト領域部３３−７及び３３−６に対応する第２のマスクパターンの長さをそれぞれＬ２＋Ｌ３とする。すなわち、コンタクト領域部３３−７及び３３−６に対応する第２のマスクパターンの長さを２×Ｌ２＋２×Ｌ３とする。そして、コンタクト領域部３３−２に対応する第２のマスクパターンの長さをＬ２とする。このとき、コンタクト領域部３３−２に対応する第２のマスクパターンは、コンタクト領域部３３−４から長さＬ３だけ離された位置、すなわち、コンタクト領域部３３−７及び３３−６に対応する第２のマスクパターンからＬ２＋２×Ｌ３だけ離された位置に設けられる。その後、第２のマスクパターンに基づいて、ドライエッチングにより引き出し部３２を２層分エッチングする。これにより、各コンタクト領域部３３の境界に段差が形成される。例えば、コンタクト領域部３３−３とコンタクト領域部３３−５との境界に段差が形成され、コンタクト領域部３３−５が段差の下段となる。また、コンタクト領域部３３−４とコンタクト領域部３３−２との境界からコンタクト領域部３３−２に長さＬ３だけ離れた位置に段差が形成され、コンタクト領域部３３−４が段差の下段となる。
次に、３回目のフォトリソグラフィーでコンタクト領域部３３−５、３３−７、３３−６、及び３３−４をマスクするように、第３のマスクパターン（参照符号「第３ＰＲ」）を形成する。このとき、第２方向Ｄ２において、コンタクト領域部３３−５に対応する第３のマスクパターンの長さをＬ２とする。また、コンタクト領域部３３−７、３３−６、及び３３−４に対応する第３のマスクパターンの長さをそれぞれＬ２＋Ｌ３とする。すなわち、第３のマスクパターンの長さを４×Ｌ２＋３×Ｌ３とする。そして、第３のマスクパターンの一方の端部は、コンタクト領域部３３−３とコンタクト領域部３３−５との境界（段差）を超えないように、コンタクト領域部３３−３の端部から長さＬ３だけ離された位置、すなわち、アンダーラップとなる位置に設けられる。同様に、第３のマスクパターンの他方の端部は、コンタクト領域部３３−４とコンタクト領域部３３−２との境界（段差）を超えないように、コンタクト領域部３３−２の段差から長さＬ３だけ離された位置、すなわち、アンダーラップとなる位置に設けられる。これにより、段差の上段部にオーバーラップしないように、第３のマスクパターンが形成される。その後、第３のマスクパターンに基づいて、ドライエッチングにより引き出し部３２を４層分エッチングする。このときアンダーラップ領域にスリットＳＬＴが形成される。
次に、フックアップ部ＨＵの断面形状について説明する。
まず、図２０に示すように、半導体基板４０上に、層間絶縁膜４１を形成する。そして、層間絶縁膜４１上に、引き出し部３２（ワード線ＷＬ）として機能する配線層４２と層間絶縁膜４３とを交互に８層ずつ積層し、最上層の層間絶縁膜４３の表面にレジスト４４を塗布する。
次に、図２１に示すように、１回目のフォトリソグラフィーにより、第１のマスクパターンを形成する。より具体的には、図１９で説明したように、コンタクト領域部３３−１、３３−３、３３−５、及び３３−７に相当する領域をレジスト４４によりマスクする。その後、ドライエッチングにより、層間絶縁膜４３及び配線層４２を、それぞれ１層ずつエッチングする。
次に、第１のマスクパターンのレジスト除去後、図２２に示すように、レジスト４４を再度塗布し、２回目のフォトリソグラフィーにより、第２のマスクパターンを形成する。より具体的には、図１９で説明したように、コンタクト領域部３３−３、３３−７、３３−６、及び３３−２に相当する領域をレジスト４４によりマスクする。その後、ドライエッチングにより、層間絶縁膜４３及び配線層４２を、それぞれ２層ずつエッチングする。
次に、第２のマスクパターンのレジスト除去後、図２３に示すように、レジスト４４を再度塗布し、３回目のフォトリソグラフィーにより、第３のマスクパターンを形成する。より具体的には、図１９で説明したように、コンタクト領域部３３−５、３３−７、３３−６、及び３３−４に相当する領域をレジスト４４によりマスクする。第３のマスクパターンは、コンタクト領域部３３−３とコンタクト領域部３３−５との境界（段差）、及びコンタクト領域部３３−４とコンタクト領域部３３−２との境界（段差）からアンダーラップとなるように形成される。従って、コンタクト領域部３３−５及び３３−２に相当する領域では、長さＬ３だけ層間絶縁膜４３が露出した状態となる。その後、ドライエッチングにより、層間絶縁膜４３及び配線層４２を、それぞれ４層ずつエッチングする。すると、アンダーラップ領域においては、コンタクト領域部３３−５及び３３−２がエッチングされる。このため、コンタクト領域部３３−３とコンタクト領域部３３−５との間、及びコンタクト領域部３３−４とコンタクト領域部３３−２との間に、スリットＳＬＴが形成される。すなわち、引き出し部３２−３と３２−５とによる段差の境界部、及び引き出し部３２−４と３２−２とによる段差の境界部にスリットＳＬＴが形成される。
次に、図２４に示すように、第３のマスクパターンのレジストが除去され、フックアップ部ＨＵの加工が終了する。
なお、フックアップ部ＨＵにスリットＳＬＴを形成して、引き出し部３２が分断されていてもワード線櫛ＷＬｃｏｍｂと接続されているため、特性上の影響はほとんどない。
３．３ 本実施形態に係る効果
本実施形態に係る構成を、第１及び第２実施形態に適用できる。これにより、第１及び第２実施形態と同様の効果が得られる。
更に、本実施形態に係る構成であれば、フックアップ部ＨＵを加工する際、パーティクルの発生を抑制し、半導体記憶装置の歩留まり低下を抑制できる。以下、本効果について図２５及び図２６を用いて詳述する。図２５は、本実施形態を適用せずにマスクパターンが段差部をオーバーラップしている場合の一例を示す断面図であり、図２６は、本実施形態を適用してマスクパターンが段差部に対してアンダーラップしている場合の一例を示す断面図である。
図２５に示すように、マスクパターン形成前の段差の上段を領域ａとし、段差の下段を領域ｂとする。そして、次の加工で、領域ａを加工し、領域ｂを加工しない場合、領域ｂを覆うようにマスクパターンが形成される。このとき、フォトリソグラフィーの重ね合わせ精度等の問題により、マスクパターンがオーバーラップして、領域ａの端部をわずかにレジストが覆う可能性がある。この状態でドライエッチングが行われると、レジスト４４に覆われた領域ａの層間絶縁膜４３及び配線層４２は加工されずに残る。すると、レジスト除去後、領域ａの加工されずに残った部分が剥離してパーティクルとなる場合がある。これにより、半導体記憶装置の歩留まりが低下する可能性がある。
これに対し、本実施形態に係る構成であれば、段差の上段を加工する際に、段差の下段を覆うレジストが、オーバーラップして段差の上段を覆うことがないように、段差部からアンダーラップさせてマスクパターンを形成することができる。これにより、段差部にスリットＳＬＴを形成できる。より具体的には、例えば、図２６に示すように、領域ｂにおいて、アンダーラップとなるようにマスクパターンを形成する。この状態でドライエッチングが行われると、アンダーラップした領域にスリットＳＬＴが形成される。従って、フックアップ部ＨＵを加工する際に、オーバーラップによる加工残りが生じてパーティクルが発生するのを抑制できる。よって、半導体記憶装置の歩留まり低下を抑制できる。
更に、本実施形態に係る構成では、コンタクトプラグＣＰの各々の間隔を等間隔にできる。このため、コンタクトプラグＣＰ及び、コンタクトプラグＣＰの上面に接続される配線のレイアウトは、スリットＳＬＴの配置に依存しないため、コンタクトプラグＣＰ及び、コンタクトプラグＣＰの上面に接続される配線のレイアウト設計が容易となる。
更に、本実施形態に係る構成では、スリットＳＬＴの有無に関わらず、各層の引き出し部３２において、スリットＳＬＴとコンタクト領域部３３とを加算した長さをＬ２＋Ｌ３の一定の長さとできる。従って、引き出し部３２のレイアウト設計が容易となる。
４．第４実施形態
次に、第４実施形態について説明する。第３実施形態と異なる点は、各コンタクト領域部３３の長さが同じになるようにしている点と、各コンタクト領域部３３に接続されたコンタクトプラグＣＰの間隔が等間隔ではない点である。以下、第３実施形態と異なる点についてのみ説明する。
４．１ フックアップ部の構成について
まず、図２７を用いて、本実施形態におけるフックアップ部ＨＵの構成について説明する。次に、図２８及び図２９を用いて、フックアップ部ＨＵの製造方法について説明する。図２７は、ワード線櫛ＷＬｃｏｍｂ及びフックアップ部ＨＵの平面図の一例を示している。図２８は、図２７に示したフックアップ部ＨＵを３回に分けて加工する際のマスクパターンの平面図を示す図である。図２９は、図２７におけるＡ１−Ａ２線に沿ったフックアップ部ＨＵの断面図である。なお、図２７の例は、説明を簡略化するために、１つのメモリユニット３１に対応する１つのワード線櫛ＷＬｃｏｍｂを示しており、メモリユニット３１において対向するワード線櫛ＷＬｃｏｍｂ及びビット線ＢＬが省略されている。更に、図２９の例では、コンタクトプラグＣＰ及びコンタクト領域部３３を被覆する層間絶縁膜が省略されている。
図２７に示すように、フックアップ部ＨＵおける８つのコンタクト領域部３３と２つのスリットＳＬＴの配置は、第３実施形態の図１８と同じである。本実施形態では、第２方向Ｄ２におけるコンタクト領域部３３−０〜３３−７の長さが同じ長さＬ２になるように設定されている。そして、コンタクト領域部３３−０〜３３−７は、その中央部に、すなわち第２方向Ｄ２における端部から（Ｌ２）／２の距離に、コンタクトプラグＣＰ０〜ＣＰ７がそれぞれ接続されるように設定されている。従って、コンタクトプラグＣＰ０〜ＣＰ７の間隔は、等間隔とはならない。より具体的には、スリットＳＬＴが間に配置されていないコンタクトプラグＣＰ０とＣＰ３との間隔、コンタクトプラグＣＰ５とＣＰ７との間隔、コンタクトプラグＣＰ７とＣＰ６との間隔、コンタクトプラグＣＰ６とＣＰ４との間隔、及びコンタクトプラグＣＰ２とＣＰ０との間隔は、Ｌ２となる。他方で、スリットＳＬＴが間に配置されているコンタクトプラグＣＰ３とＣＰ５との間隔、及びコンタクトプラグＣＰ４とＣＰ２との間隔は、Ｌ２＋Ｌ３となる。
次に、フックアップ部ＨＵを３回に分けて加工する際のマスクパターンについて説明する。
図２８に示すように、まず１回目のフォトリソグラフィーでコンタクト領域部３３−１、３３−３、３３−５、及び３３−７をマスクするように、第１のマスクパターン（参照符号「第１ＰＲ」）を形成する。このとき、第２方向Ｄ２において、コンタクト領域部３３−１、３３−３、及び３３−７に対応する第１のマスクパターンの長さをそれぞれＬ２とし、コンタクト領域部３３−５に対応する第１のマスクパターンの長さをＬ２＋Ｌ３する。すなわち、第１のマスクパターンの長さを４Ｌ２＋Ｌ３とする。その後、第１のマスクパターンに基づいて、ドライエッチングにより引き出し部３２を１層分エッチングする。
次に、２回目のフォトリソグラフィーでコンタクト領域部３３−３、３３−７、３３−６、及び３３−２をマスクするように、第２のマスクパターン（参照符号「第２ＰＲ」）を形成する。このとき、第２方向Ｄ２において、コンタクト領域部３３−３に対応する第２のマスクパターンの長さをＬ２とする。また、コンタクト領域部３３−７及び３３−６に対応する第２のマスクパターンの長さを２×Ｌ２とし、コンタクト領域部３３−２に対応する第２のマスクパターンの長さをＬ２とする。このとき、コンタクト領域部３３−７及び３３−６に対応する第２のマスクパターンは、第２方向Ｄ２に沿って、コンタクト領域部３３−３に対応する第２のマスクパターンからＬ２＋Ｌ３だけ離された位置に設けられる。また、コンタクト領域部３３−２に対応する第２のマスクパターンは、第２方向Ｄ２に沿って、コンタクト領域部３３−７及び３３−６に対応する第２のマスクパターンからＬ２＋Ｌ３だけ離された位置に設けられる。その後、第２のマスクパターンに基づいて、ドライエッチングにより引き出し部３２を２層分エッチングする。
次に、３回目のフォトリソグラフィーでコンタクト領域部３３−５、３３−７、３３−６、及び３３−４をマスクするように、第３のマスクパターン（参照符号「第３ＰＲ」）を形成する。このとき、第２方向Ｄ２において、コンタクト領域部３３−５、３３−７、３３−６、及び３３−４に対応する第３のマスクパターンの長さをそれぞれＬ２とする。すなわち、第３のマスクパターンの長さを４×Ｌ２とする。その後、第３のマスクパターンに基づいて、ドライエッチングにより引き出し部３２を４層分エッチングする。このときアンダーラップ領域にスリットＳＬＴが形成される。
次に、フックアップ部ＨＵの断面形状について説明する。
図２９に示すように、コンタクト領域部３３−３とコンタクト領域部３３−５との間、及びコンタクト領域部３３−４とコンタクト領域部３３−２との間に、スリットＳＬＴが形成される。そして、コンタクト領域部３３−０〜３３−７の各々の長さは、Ｌ２となる。
４．２ 本実施形態に係る効果
本実施形態に係る構成を、第１及び第２実施形態に適用できる。これにより、第１及び第２実施形態と同様の効果が得られる。
更に、本実施形態に係る構成であれば、第３実施形態と同様に、フックアップ部ＨＵを加工する際に、オーバーラップによる加工残りが生じてパーティクルが発生するのを抑制できる。よって、半導体記憶装置の歩留まり低下を抑制できる。
更に、本実施形態に係る構成であれば、スリットＳＬＴが形成される部分にのみアンダーラップを設けることによって、全体的な引き出し部３２の長さを短くでき、チップ面積の増加を抑制できる。
５．第５実施形態
次に、第５実施形態について説明する。第５実施形態では、第３及び第４実施形態と異なるフックアップ部ＨＵ内のコンタクト領域部３３の配置について説明する。以下、第３及び第４実施形態と異なる点についてのみ説明する。
５．１ フックアップ部の構成について
まず、図３０を用いて、本実施形態におけるフックアップ部ＨＵの構成について説明する。図３０は、ワード線櫛ＷＬｃｏｍｂ及びフックアップ部ＨＵの平面図の一例を示している。なお、図３０の例は、説明を簡略化するために、１つのメモリユニット３１に対応する１つのワード線櫛ＷＬｃｏｍｂを示しており、メモリユニット３１において対向するワード線櫛ＷＬｃｏｍｂ及びビット線ＢＬが省略されている。
図３０に示すように、本実施形態では、フックアップ部ＨＵにおいて、８つのコンタクト領域部３３と、３つのスリットＳＬＴが設けられている。より具体的には、第２方向Ｄ２に沿って、ワード線櫛ＷＬｃｏｍｂの第２面の一方の端部から、コンタクト領域部３３−７及び３３−６、スリットＳＬＴ、コンタクト領域部３３−５及び３３−４、スリットＳＬＴ、コンタクト領域部３３−３及び３３−２、スリットＳＬＴ、並びにコンタクト領域部３３−１及び３３−０が順に設けられている。すなわち、ワード線櫛ＷＬｃｏｍｂの第２面の一方の端部から他方の端部に向かって、３３−０〜３３−７が順に設けられている。
以下、第２方向Ｄ２におけるコンタクト領域部３３の長さについて詳細に説明する。本実施形態では、第３実施形態と同様に、各引き出し部３２においてスリットＳＬＴとコンタクト領域部３３とを加算した長さがＬ２＋Ｌ３で一定となるように設定されている。より具体的には、第２方向Ｄ２におけるコンタクト領域部３３−７、３３−５、３３−３、３３−１、及び３３−０の長さは、Ｌ２＋Ｌ３となるように設定されている。これに対し、コンタクト領域部３３−６、３３−４、及び３３−２の長さは、Ｌ２となるように設定されている。すなわち、コンタクト領域部３３−６、３３−４、及び３３−２の長さは、スリットＳＬＴの長さＬ３だけ他のコンタクト領域部３３の長さよりも短くなる。
コンタクト領域部３３−０〜３３−７に接続されるコンタクトプラグＣＰ０〜ＣＰ７は、第２方向Ｄ２に沿って等間隔となるように配置されている。より具体的には、例えば、コンタクト領域部３３−６、３３−４、及び３３−２は、その中央部に、すなわち第２方向Ｄ２における端部から（Ｌ２）／２の距離に、コンタクトプラグＣＰ６、ＣＰ４及びＣＰ２がそれぞれ接続されるように設定されている。他方で、コンタクト領域部３３−７、３３−５、３３−３、３３−１、及び３３−０は、それぞれのコンタクト領域部３３において図３０の紙面の下方の端部から（Ｌ２）／２の距離に、コンタクトプラグＣＰ７、ＣＰ５、ＣＰ３、ＣＰ２、及びＣＰ０がそれぞれ接続されるように設定されている。これにより、コンタクトプラグＣＰ０〜ＣＰ７は、第２方向Ｄ２に沿ってＬ２＋Ｌ３の等間隔で配置される。
５．２ フックアップ部の製造方法
次に、図３１〜図３６を用いて、フックアップ部ＨＵの製造方法について説明する。図３１は、図３０に示したフックアップ部ＨＵを３回に分けて加工する際のマスクパターンを示す図である。図３２〜図３６は、図３０に示したフックアップ部ＨＵを図３１に示したマスクパターンを用いて製造するときの製造方法の各工程を示している。
図３１に示すように、まず１回目のフォトリソグラフィーで奇数ワード線ＷＬに対応するコンタクト領域部３３−７、３３−５、３３−３、及び３３−１をマスクするように、第１のマスクパターン（参照符号「第１ＰＲ」）を形成する。このとき、第２方向Ｄ２において、各コンタクト領域部３３に対応する第１のマスクパターンの長さをそれぞれＬ２＋Ｌ３とする。その後、第１のマスクパターンに基づいて、ドライエッチングにより引き出し部３２を１層分エッチングする。これにより、各コンタクト領域部３３の境界に段差が形成される。例えば、コンタクト領域部３３−６とコンタクト領域部３３−５との境界に段差が形成され、コンタクト領域部３３−６が段差の下段となる。また、コンタクト領域部３３−２とコンタクト領域部３３−１との境界に段差が形成され、コンタクト領域部３３−２が段差の下段となる。
次に、２回目のフォトリソグラフィーでコンタクト領域部３３−７、３３−６、３３−３、及び３３−２をマスクするように、第２のマスクパターン（参照符号「第２ＰＲ」）を形成する。このとき、第２方向Ｄ２において、コンタクト領域部３３−７及び３３−６に対応する第２のマスクパターンの長さを２×Ｌ２＋Ｌ３とする。また、コンタクト領域部３３−３及び３３−２に対応する第２のマスクパターンの長さを２×Ｌ２＋Ｌ３とする。第２のマスクパターンの端部は、コンタクト領域部３３−６と３３−５との段差、及びコンタクト領域部３３−２と３３−１との段差に対して、長さＬ３だけアンダーラップとなる位置に設けられる。その後、ドライエッチングで引き出し部３２を２層分エッチングする。
次に、３回目のフォトリソグラフィーでコンタクト領域部３３−７、３３−６、３３−５、及び３３−４をマスクするように、第３のマスクパターン（参照符号「第３ＰＲ」）を形成する。このとき、第２方向Ｄ２において、コンタクト領域部３３−７、３３−６、３３−５、及び３３−４に対応する第３のマスクパターンの長さを４×Ｌ２＋３×Ｌ３とする。第３のマスクパターンの端部は、コンタクト領域部３３−４と３３−３との段差に対して、長さＬ３だけアンダーラップとなる位置に設けられる。その後、ドライエッチングで引き出し部３２を４層分エッチングする。
次に、フックアップ部ＨＵの断面形状について説明する。
まず、図２０と同様に、配線層４２と層間絶縁膜４３とを交互に８層積層した後、最上層の層間絶縁膜４３の表面にレジスト４４を塗布した後、図３２に示すように、１回目のフォトリソグラフィーにより、第１のマスクパターンを形成する。より具体的には、図３１で説明したように、コンタクト領域部３３−７、３３−５、３３−３、及び３３−１に相当する領域をレジスト４４によりマスクする。その後、ドライエッチングにより、層間絶縁膜４３及び配線層４２を、それぞれ１層ずつエッチングする。
次に、第１のマスクパターンのレジスト除去後、図３３に示すように、レジスト４４を再度塗布し、２回目のフォトリソグラフィーにより、第２のマスクパターンを形成する。より具体的には、図３１で説明したように、コンタクト領域部３３−７、３３−６、３３−３、及び３３−２に相当する領域をレジスト４４によりマスクする。第２のマスクパターンは、コンタクト領域部３３−６とコンタクト領域部３３−５との境界（段差）、及びコンタクト領域部３３−２とコンタクト領域部３３−１との境界（段差）からアンダーラップとなるように形成される。従って、コンタクト領域部３３−６及び３３−２に相当する領域では、長さＬ３だけ層間絶縁膜４３が露出した状態となる。その後、ドライエッチングにより、層間絶縁膜４３及び配線層４２を、それぞれ２層ずつエッチングする。すると、アンダーラップ領域においては、コンタクト領域部３３−６及び３３−２がエッチングされる。このため、コンタクト領域部３３−６とコンタクト領域部３３−５との間、及びコンタクト領域部３３−２とコンタクト領域部３３−１との間に、スリットＳＬＴが形成される。
次に、図３４に示すように、第２のマスクパターンのレジスト除去後、レジスト４４を再度塗布し、３回目のフォトリソグラフィーにより、第３のマスクパターンを形成する。より具体的には、図３１で説明したように、コンタクト領域部３３−７、３３−６、３３−５、及び３３−４に相当する領域をレジスト４４によりマスクする。第３のマスクパターンは、コンタクト領域部３３−４とコンタクト領域部３３−３との境界（段差）からアンダーラップとなるように形成される。従って、コンタクト領域部３３−４に相当する領域では、長さＬ３だけ層間絶縁膜４３が露出した状態となる。
次に、図３５に示すように、ドライエッチングにより、層間絶縁膜４３及び配線層４２を、それぞれ４層ずつエッチングする。すると、アンダーラップ領域においては、コンタクト領域部３３−５及び３３−４がエッチングされる。このため、コンタクト領域部３３−４とコンタクト領域部３３−３との間に、スリットＳＬＴが形成される。
次に、図３６に示すように、第３のマスクパターンのレジストが除去され、フックアップ部ＨＵの加工が終了する。
５．３ 本実施形態に係る効果
本実施形態に係る構成であれば、第３及び第４実施形態と同様の効果を得られる。
なお、本実施形態において、第４実施形態と同様に、各コンタクト領域部３３の長さが同じになるようにしてもよい。
６．第６実施形態
次に、第６実施形態について説明する。第６実施形態では、半導体記憶装置が、三次元積層型ＮＡＮＤ型フラッシュメモリである場合について説明する。
６．１ 半導体記憶装置の全体構成
まず、半導体記憶装置の全体構成について、図３７を用いて説明する。図３７は、ＮＡＮＤ型フラッシュメモリ１００の全体構成を示すブロック図である。
図３７に示すように、ＮＡＮＤ型フラッシュメモリ１００は、大まかにはコア部１１０及び周辺回路１２０を備えている。
コア部１１０は、メモリセルアレイ１１１、ロウデコーダ１１２、センスアンプ１１３、及びソース線ドライバ１１４を備えている。
メモリセルアレイ１１１は、複数の不揮発性メモリセルトランジスタの集合である複数のブロックＢＬＫ（ＢＬＫ０、ＢＬＫ１、…）を含む。
ブロックＢＬＫの各々は、複数のストリングユニットＳＵ（ＳＵ０、ＳＵ１、…）を含む。そして、ストリングユニットＳＵの各々は、複数のＮＡＮＤストリングＳＲを含む。ＮＡＮＤストリングＳＲ内では、複数のメモリセルトランジスタが直列に接続されている。なお、メモリセルアレイ１１１内の、ブロックＢＬＫ、ストリングユニットＳＵ、ＮＡＮＤストリングＳＲの数は任意である。
ロウデコーダ１１２は、例えばデータの書き込み、及び読み出しの際、ブロックＢＬＫのアドレスやページのアドレスをデコードして、対象となるワード線ＷＬを選択する。
センスアンプ１１３は、データの読み出し時には、メモリセルトランジスタからビット線ＢＬに読み出されたデータをセンス・増幅する。また、データの書き込み時には、書き込みデータをメモリセルトランジスタに転送する。
ソース線ドライバ１１４は、データの書き込み、読み出し、消去の時、ソース線に必要な電圧を印加する。
周辺回路１２０は、シーケンサ１２１及び電圧発生回路１２２を備える。
シーケンサ１２１は、ＮＡＮＤ型フラッシュメモリ１００全体の動作を制御する。
電圧発生回路１２２は、データの書き込み、読み出し、及び消去に必要な電圧を発生させ、ロウデコーダ１１２、センスアンプ１１３、及びソース線ドライバ１１４等に供給する。
６．２ メモリセルアレイの構成について
次に、メモリセルアレイ１１１の構成について、図３８を用いて説明する。図３８は、メモリセルアレイ１１１の回路図である。図３８の例は、ブロックＢＬＫ０を示しているが、他のブロックＢＬＫの構成も同じである。
図３８に示すように、ブロックＢＬＫ０は、例えば４つのストリングユニットＳＵ（ＳＵ０〜ＳＵ３）を含む。そして、各々のストリングユニットＳＵは、複数のＮＡＮＤストリングＳＲを含む。ＮＡＮＤストリングＳＲの各々は、例えば８個のメモリセルトランジスタＭＴ０〜ＭＴ７、並びに選択トランジスタＳＴ１及びＳＴ２を含んでいる。以下、メモリセルトランジスタＭＴ０〜ＭＴ７を限定しない場合は、メモリセルトランジスタＭＴと表記する。メモリセルトランジスタＭＴは、制御ゲートと電荷蓄積層とを備え、データを不揮発に保持する。
なお、メモリセルトランジスタＭＴは、電荷蓄積層に絶縁膜を用いたＭＯＮＯＳ型であってもよいし、電荷蓄積層に導電層を用いたＦＧ型であってもよい。以下、本実施形態では、ＭＯＮＯＳ型を例として説明する。また、メモリセルトランジスタＭＴの個数は８個に限られず、１６個や３２個、６４個、１２８個等であってもよく、その数は限定されるものではない。更に、選択トランジスタＳＴ１及びＳＴ２の個数は、任意であり、それぞれ１個以上あればよい。
メモリセルトランジスタＭＴは、選択トランジスタＳＴ１のソースと選択トランジスタＳＴ２のドレインとの間に直列接続されている。より具体的には、メモリセルトランジスタＭＴ０〜ＭＴ７は、その電流経路が直列に接続される。そしてメモリセルトランジスタＭＴ７のドレインは、選択トランジスタＳＴ１のソースに接続され、メモリセルトランジスタＭＴ０のソースは、選択トランジスタＳＴ２のドレインに接続されている。
ストリングユニットＳＵ０〜ＳＵ３の各々における選択トランジスタＳＴ１のゲートは、選択ゲート線ＳＧＤ０〜ＳＧＤ３にそれぞれ接続される。同様に、ストリングユニットＳＵ０〜ＳＵ３の各々における選択トランジスタＳＴ２のゲートは、選択ゲート線ＳＧＳ０〜ＳＧＳ３にそれぞれ接続される。以下、選択ゲート線ＳＧＤ０〜ＳＧＤ３を限定しない場合は、選択ゲート線ＳＧＤと表記する。選択ゲート線ＳＧＳ０〜ＳＧＳ３を限定しない場合は、選択ゲート線ＳＧＳと表記する。なお、各ストリングユニットＳＵの選択ゲート線ＳＧＳ０〜ＳＧＳ３は共通に接続されてもよい。
ブロックＢＬＫ内にあるメモリセルトランジスタＭＴ０〜ＭＴ７の制御ゲートは、それぞれワード線ＷＬ０〜ＷＬ７に共通接続される。以下、ワード線ＷＬ０〜ＷＬ７を限定しない場合は、ワード線ＷＬと表記する。
ストリングユニットＳＵ内にある各ＮＡＮＤストリングＳＲの選択トランジスタＳＴ１のドレインは、それぞれ異なるビット線ＢＬ０〜ＢＬ（Ｎ−１）（Ｎは２以上の整数）に接続される。以下、ビット線ＢＬ０〜ＢＬ（Ｎ−１）を限定しない場合は、ビット線ＢＬと表記する。各ビット線ＢＬは、複数のブロックＢＬＫ間で各ストリングユニットＳＵ内にある１つのＮＡＮＤストリングＳＲを共通に接続する。更に、複数の選択トランジスタＳＴ２のソースは、ソース線ＳＬに共通に接続されている。つまり、ストリングユニットＳＵは、異なるビット線ＢＬに接続され、且つ同一の選択ゲート線ＳＧＤ及びＳＧＳに接続されたＮＡＮＤストリングＳＲの集合体である。またブロックＢＬＫは、ワード線ＷＬを共通にする複数のストリングユニットＳＵの集合体である。そしてメモリセルアレイ１８は、ビット線ＢＬを共通にする複数のブロックＢＬＫの集合体である。
データの書き込み及び読み出しは、いずれかのストリングユニットＳＵにおけるいずれかのワード線ＷＬに接続されたメモリセルトランジスタＭＴに対して、一括して行われる。以下、データの書き込み及び読み出しの際、一括して選択されるメモリセルトランジスタＭＴの群を「メモリセルグループＭＣＧ」と呼ぶ。そして、１つのメモリセルグループＭＣＧに書き込まれる、または読み出される各メモリセルトランジスタＭＴの１ビットのデータの集まりを「ページ」と呼ぶ。
６．３ メモリセルアレイの断面構成について
次に、メモリセルアレイ１１１の断面構成について、図３９を用いて説明する。図３９は、メモリセルアレイ１１１の断面図である。図３９の例は、ストリングユニットＳＵ０及びＳＵ１の断面を示しており、ストリングユニットＳＵ２及びＳＵ３の構成も同様である。なお、図３９において、層間絶縁膜は省略されている。
図３９に示すように、第１方向Ｄ１に沿って、第２方向Ｄ２に延びる複数のソース線コンタクトＬＩが設けられている。２つのソース線コンタクトＬＩの間には、１つのストリングユニットＳＵが配置されている。ソース線コンタクトＬＩは、半導体基板２３０とＮＡＮＤストリングＳＲよりも上方に設けられる図示せぬソース線ＳＬとを接続する。なお、ソース線コンタクトＬＩ及びＮＡＮＤストリングＳＲの配置は任意に設定可能である。例えば２つのソース線コンタクトＬＩの間に複数のストリングユニットＳＵが設けられてもよい。更に図３９の例では、説明を簡略化するために１つのストリングユニットＳＵにおいて、複数のＮＡＮＤストリングＳＲが、第２方向Ｄ２に沿って１列に配列されている場合を示しているが、１つのストリングユニットＳＵにおけるＮＡＮＤストリングＳＲの配列は任意に設定可能である。例えば、第２方向Ｄ２に沿って、２列並行に配置されてもよく、４列の千鳥配置に配列されてもよい。
各ストリングユニットＳＵにおいて、ＮＡＮＤストリングＳＲは、半導体基板２３０に垂直な第３方向Ｄ３に沿って形成されている。より具体的には、半導体基板２３０の表面領域には、ｎ型ウェル２３１が設けられている。そして、ｎ型ウェル２３１の表面領域には、ｐ型ウェル２３２が設けられている。また、ｐ型ウェル２３２の表面領域の一部には、ｎ＋型拡散層２３３が設けられている。そしてｐ型ウェル２３２の上方には、選択ゲート線ＳＧＳ、メモリセルトランジスタＭＴ０〜ＭＴ７に接続されるワード線ＷＬ０〜ＷＬ７、及び選択ゲート線ＳＧＤとして機能する１０層の配線層２３４が、それぞれ図示せぬ層間絶縁膜を介して順次積層されている。１０層の配線層２３４は、図示せぬフックアップ部ＨＵにおいて、図示せぬ上層の配線と接続される。
そして、１０層の配線層２３４を貫通してｐ型ウェル２３２に達するピラー状の半導体層２３５が形成されている。半導体層２３５の側面には、トンネル絶縁膜２３６、電荷蓄積層２３７、及びブロック絶縁膜２３８が順次形成される。半導体層２３５には、例えば多結晶シリコンが用いられる。トンネル絶縁膜２３６及びブロック絶縁膜２３８には、例えばシリコン酸化膜が用いられる。電荷蓄積層２３７には、例えばシリコン窒化膜が用いられる。半導体層２３５は、ＮＡＮＤストリングＳＲの電流経路として機能し、各トランジスタのチャネルが形成される領域となる。そして半導体層２３５の上端は、コンタクトプラグ２３９を介して、第１方向Ｄ１に延びる配線層２４０に接続される。配線層２４０は、ビット線ＢＬとして機能する。
なお、図３９の例では、選択ゲート線ＳＧＤ及びＳＧＳとして機能する配線層２３４は、それぞれ１層設けられているが、複数層設けられてもよい。
ソース線コンタクトＬＩは、第２方向Ｄ２に沿ってライン形状を有する。ソース線コンタクトＬＩには、例えば多結晶シリコンが用いられる。そしてソース線コンタクトＬＩの底面はｎ＋型拡散層２３３に接続され、上面はソース線ＳＬとして機能する配線層（不図示）に接続される。
６．４ 本実施形態に係る効果
本実施形態に係る構成において、第１乃至第６実施形態を適用できる。
７．変形例等
上記実施形態に係る半導体記憶装置は、半導体基板上方にそれぞれが層間絶縁膜(43)を介して積層され、半導体基板(40)に平行な第１方向(D1)に延びる複数の第１ワード線(WLfinger)の一方の端部が共通に接続された櫛型形状を有する複数の第１電極(WLcomb)と、複数の第１電極において、複数の第１ワード線が接続された複数の第１面に対向する複数の第２面にそれぞれ接続され、半導体基板に平行で第１方向と異なる第２方向(D2)に沿って階段形状となるようにそれぞれが層間絶縁膜を介して積層された複数の引き出し部(32)と、半導体基板上方に積層され、複数の第１ワード線のいずれかに接続される複数の第１メモリセル(MC)と、複数の第１電極部に電圧を供給するデコーダ(22)とを含む。複数の引き出し部は、デコーダと電気的に接続するためのコンタクトプラグ(CP)が接続される複数のコンタクト領域部(33)をそれぞれ含む。積層された複数の引き出し部において、最上層の引き出し部(32-9)のコンタクト領域部(33-9)は、第２面の端部領域に配置されず、最下層の引き出し部(32-0)のコンタクト領域部(33-0)は、第２面の端部領域に配置される。
上記実施形態を適用することにより、信頼性を向上できる半導体記憶装置を提供できる。なお、実施形態は上記説明した形態に限定されるものではなく、種々の変形が可能である。
例えば上記実施形態において、レジスト４４によりマスクパターンを形成したが、フォトリソグラフィーにより絶縁膜あるいは金属膜を用いたハードマスクを形成し、これをマスクパターンとして用いてもよい。
更に、上記実施形態における半導体記憶装置は、ＲｅＲＡＭ及びＮＡＮＤ型フラッシュメモリに限定されない。ワード線が積層された三次元積層型のメモリに適用できる。
更に、上記実施形態における「接続」とは、間に例えばトランジスタあるいは抵抗等、他の何かを介在させて間接的に接続されている状態も含む。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
４…抵抗変化材、５…ソース領域、６…チャネル領域、７…ドレイン領域、９…ゲート絶縁層、１８…メモリセルアレイ、２０…半導体記憶装置、２１…メモリセルアレイ、２２…ＷＬデコーダ、２３…ＧＢＬデコーダ、２４…セレクタデコーダ、２５…制御回路、２６…電源、３０…メモリブロック、３１…メモリユニット、３２…引き出し部、３３…コンタクト領域部、４０…半導体基板、４１…層間絶縁膜、４２…配線層、４３…層間絶縁膜、４４…レジスト、１００…ＮＡＮＤ型フラッシュメモリ、１１０…コア部、１１１…メモリセルアレイ、１１２…ロウデコーダ、１１３…センスアンプ、１１４…ソース線ドライバ、１２０…周辺回路、１２１…シーケンサ、１２２…電圧発生回路、２３０…半導体基板、２３１…ｎ型ウェル、２３２…ｐ型ウェル、２３３…ｎ＋型拡散層、２３４…配線層、２３５…半導体層、２３６…トンネル絶縁膜、２３７…電荷蓄積層、２３８…ブロック絶縁膜、２３９…コンタクトプラグ、２４０…配線層。

Claims (9)

  1. 半導体基板上方にそれぞれが層間絶縁膜を介して積層され、前記半導体基板に平行な第１方向に延びる複数の第１ワード線の一方の端部が共通に接続された櫛型形状を有する複数の第１電極部と、
    前記複数の第１電極部において、前記複数の第１ワード線が接続された複数の第１面に対向する複数の第２面にそれぞれ接続され、前記半導体基板に平行で前記第１方向と異なる第２方向に沿って階段形状となるようにそれぞれが前記層間絶縁膜を介して積層された複数の引き出し部と、
    前記半導体基板上方に積層され、前記複数の第１ワード線のいずれかに接続される複数の第１メモリセルと、
    前記複数の第１電極部に電圧を供給するデコーダと
    を備え、前記複数の引き出し部は、前記デコーダと電気的に接続するためのコンタクトプラグが接続される複数のコンタクト領域部をそれぞれ含み、
    積層された前記複数の引き出し部において、最上層の前記引き出し部の前記コンタクト領域部は、前記第２面の端部領域に配置されず、最下層の前記引き出し部の前記コンタクト領域部は、前記第２面の前記端部領域に配置される半導体記憶装置。
  2. 前記複数の引き出し部は、偶数段の前記複数の引き出し部及び／または奇数段の前記複数の引き出し部がそれぞれ２段差の階段形状となるように配置される請求項１記載の半導体記憶装置。
  3. 偶数段の前記複数の引き出し部は、前記第２面の一方の前記端部領域から中央部領域に向かって、２段差の階段形状となるように配置され、
    奇数段の前記複数の引き出し部は、前記第２面の他方の前記端部領域から前記中央部領域に向かって、２段差の階段形状となるように配置される請求項１記載の半導体記憶装置。
  4. 前記半導体基板上方にそれぞれが前記層間絶縁膜を介して積層され、前記第１方向に延びる複数の第２ワード線の一方の端部が共通に接続された櫛型形状を有する複数の第２電極部と、
    前記半導体基板上方に積層され、前記複数の第２ワード線のいずれかに接続される複数の第２メモリセルと、
    を更に備え、前記複数の第２電極部は、同層に設けられた前記複数の引き出し部にそれぞれ接続される請求項１乃至３のいずれか一項記載の半導体記憶装置。
  5. 前記複数の引き出し部において、前記最上層の前記引き出し部の面積が最も小さく、前記最下層の前記引き出し部の面積が最も大きい請求項１乃至４のいずれか一項記載の半導体記憶装置。
  6. 半導体基板上方にそれぞれが層間絶縁膜を介して積層され、前記半導体基板に平行な第１方向に延びる複数の第１ワード線の一方の端部が共通に接続された櫛型形状を有する複数の第１電極部と、
    前記複数の第１電極部において、前記複数の第１ワード線が接続された複数の第１面に対向する複数の第２面にそれぞれ接続され、前記半導体基板に平行で前記第１方向と異なる第２方向に沿って階段形状となるようにそれぞれが前記層間絶縁膜を介して積層された複数の引き出し部と、
    前記半導体基板上方に積層され、前記複数の第１ワード線のいずれかに接続される複数の第１メモリセルと、
    前記複数の第１電極部に電圧を供給するデコーダと
    を備え、前記複数の引き出し部は、前記デコーダと電気的に接続するためのコンタクトプラグが接続される複数のコンタクト領域部をそれぞれ含み、
    前記階段形状となっている前記複数の前記引き出し部において、少なくとも１つの前記階段形状の段差の境界部にスリットが設けられている半導体記憶装置。
  7. 前記スリットは、前記第１方向に延び、前記第２面に達する請求項６記載の半導体記憶装置。
  8. 前記第２方向における前記複数のコンタクト領域部の長さは、それぞれ同じである請求項６または７記載の半導体記憶装置。
  9. 前記第２方向における前記複数のコンタクト領域部の長さは、非均等であり、第１長さまたは第２長さのいずれかである請求項６または７記載の半導体記憶装置。
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