JP2020027873A - 半導体装置 - Google Patents

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公志郎 清水
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Abstract

【課題】コンタクト接続における下層側の導電層との接続を回避可能な半導体装置を提供する。【解決手段】半導体装置は、基板２００と、第１の導電層１０ｄと、第２の導電層１０ｆと、第１の支柱１４ａと、第２の支柱１４ｂと、第１のコンタクト１６ａと、第２のコンタクト１６ｂと、チャネルボディ２１と、メモリ膜２０と、を備える。第１の支柱は、第１の導電層の下面若しくは側面に接続され基板へと延びる。第２の支柱は、第１の導電層を貫通するように、第２の導電層の下面若しくは側面に接続され基板へと延びる。第１のコンタクトは、第１の領域における第１の支柱の径方向内側の領域位置で、第１の支柱の径サイズよりも小さい径サイズで第１の導電層に電気的に接続し、第１の導電層に対して基板とは反対側に延びる。【選択図】図１

Description

本発明の実施形態は、半導体装置に関する。
半導体装置、特に、半導体記憶装置の開発において、大容量化、低コスト化等を達成すべく、メモリセルの微細化が進められている。例えば、メモリセルを３次元的に配置した３次元ＮＡＮＤ型フラッシュメモリ装置の開発が進められている。３次元ＮＡＮＤ型フラッシュメモリ装置では、絶縁層を介して積層されたワード線層に、ワード線層面に垂直な方向（いわゆる縦方向）にメモリセルを繋げたＮＡＮＤストリングが形成される。これにより、２次元状にメモリセルを配置する場合に比べて高集積化を達成している。３次元ＮＡＮＤ型フラッシュメモリ装置では、積層された各階層のワード線となる導電層に他の階層の配線を接続させるための構造として、導電層を階層毎にずれるように階段状に形成して、上層側からのコンタクトと接続しやすい構造にしている。しかしながら、コンタクトが、対象となる導電層を突き抜けて下層側の導電層まで達し、下層側の導電層との間で電気的な接合が成されてしまう場合があり得る。
米国特許第９，８５３，０３８号公報 米国特許出願公開第２０１７／０３５８５９０号明細書
本発明の実施形態は、コンタクト接続における下層側の導電層との接続を回避可能な半導体装置を提供する。
実施形態の半導体装置は、基板と、第１の導電層と、第２の導電層と、第１の支柱と、第２の支柱と、第１のコンタクトと、第２のコンタクトと、チャネルボディと、メモリ膜と、を備える。第１の導電層は、前記基板上に設けられ、第１と第２の領域に跨がるように、基板面と平行に延びる板状の導電層である。第２の導電層は、前記第１の導電層の端部が突き出た階段形状となるように前記第１の導電層上に離間して配置され、前記第１と第２の領域に跨がるように、前記第１の導電層と平行に延びる板状の導電層である。第１の支柱は、前記第１の領域における前記第２の導電層と重ならない位置で、前記第１の導電層の下面若しくは側面に接続され前記基板へと延びる。第２の支柱は、前記第１の領域内で、前記第１の導電層を貫通するように、前記第２の導電層の下面若しくは側面に接続され前記基板へと延びる。第１のコンタクトは、前記第１の領域における前記第１の支柱の径方向内側の領域位置で、前記第１の支柱の径サイズよりも小さい径サイズで前記第１の導電層に電気的に接続し、前記第１の導電層に対して前記基板とは反対側に延びる。第２のコンタクトは、前記第１の領域における前記第２の支柱の径方向内側の領域位置で、前記第１の導電層を貫通する位置における前記第２の支柱の径サイズよりも小さい径サイズで前記第２の導電層に電気的に接続し、前記第２の導電層に対して前記基板とは反対側に延びる。チャネルボディは、半導体材料を用い、前記第２の領域内で、前記第１及び第２の導電層を貫通する。メモリ膜は、前記第２の領域内で、前記第１及び第２の導電層と、前記チャネルボディの間に設けられた、電荷蓄積膜を含む膜である。
第１の実施形態における半導体装置の構成の一例を示す断面図である。 第１の実施形態と比較例とにおける階段領域のコンタクト及び支柱の配置構成の一例を説明するための上面図である。 第１の実施形態における半導体装置の製造方法の要部工程を示すフローチャート図である。 第１の実施形態における半導体装置の製造方法の工程の一部を示す断面図である。 第１の実施形態における半導体装置の製造方法の工程の一部を示す断面図である。 第１の実施形態における半導体装置の製造方法の工程の一部を示す断面図である。 第１の実施形態におけるメモリセル領域の構成の一例を示す断面図である。 第１の実施形態における半導体装置の製造方法の工程の一部を示す断面図である。 第１の実施形態における半導体装置の製造方法の工程の一部を示す断面図である。 第１の実施形態における半導体装置の製造方法の工程の一部を示す断面図である。 第１の実施形態における半導体装置の製造方法の工程の一部を示す断面図である。 第１の実施形態における半導体装置の製造方法の工程の一部を示す断面図である。 第１の実施形態における半導体装置の製造方法の工程の一部を示す断面図である。 第１の実施形態における半導体装置の製造方法の工程の一部を示す上面図である。 第１の実施形態における半導体装置の製造方法の工程の一部を示す断面図である。 第１の実施形態における半導体装置の製造方法の工程の一部を示す断面図である。 第１の実施形態における半導体装置の製造方法の工程の一部を示す断面図である。 第２の実施形態における半導体装置の断面構成の一例と階段領域のコンタクト及び支柱の配置構成の一例とを示す図である。 第２の実施形態の比較例における半導体装置の断面構成の一例と、階段領域のコンタクト及び支柱の配置構成の一例とを示す図である。 第２の実施形態と比較例とにおける導電層とコンタクトとの接続部分の一例を拡大した断面図である。 第２の実施形態における半導体装置の製造方法の要部工程を示すフローチャート図である。 第２の実施形態における半導体装置の製造方法の工程の一部を示す断面図である。 第２の実施形態における半導体装置の製造方法の工程の一部を示す断面図である。 第２の実施形態における半導体装置の製造方法の工程の一部を示す断面図である。 第２の実施形態における半導体装置の製造方法の工程の一部を示す断面図である。 第２の実施形態における半導体装置の製造方法の工程の一部を示す断面図である。 第２の実施形態における半導体装置の効果を説明するための図である。 第２の実施形態における半導体装置の他の効果を説明するための図である。
以下、実施形態では、半導体装置の一例として、３次元ＮＡＮＤ型フラッシュメモリ装置について説明する。以下、図面を用いて説明する。
（第１の実施形態）
図１は、第１の実施形態における半導体装置の構成の一例を示す断面図である。図１において、第１の実施形態における半導体装置では、半導体基板２００（基板）上に、半導体記憶装置におけるワード線（ＷＬ）となる複数層の導電層１０の各層の導電層１０と、隣接する層の導電層１０同士間を絶縁する複数層の絶縁層１２の各層の絶縁層１２とが交互に積層されている。各層の導電層１０は、階段領域（ワード線コンタクト領域）（第１の領域）とメモリセル領域（第２の領域）とに跨がるように、半導体基板２００面と平行に延びる板状の層である。図１の例では、半導体基板２００上に、まず絶縁層１２が配置され、最上層の導電層１０上にも絶縁層１２が配置される。図１において、複数層の導電層１０と複数層の絶縁層１２との積層体は、階段領域において、下層側が突き出た階段形状となるように形成される。図１の例では、導電層１０と絶縁層１２との組が例えば２層ずつで構成されるテラスで階段形状となるように形成される。なお、階段形状の各テラスを構成する導電層１０と絶縁層１２との組の層数は２層ずつに限るものではない。３層以上ずつであっても構わない。或いは１層ずつであっても構わない。図１では図示されていないが、階段形状の各テラスが２層以上ずつで構成される場合には、図１の紙面に向かって奥側に、導電層１０と絶縁層１２との組がさらに１層ずつ下層側が突き出た階段形状となるように形成される。図１の例では、例えば、４層目の板状の導電層１０ｄ（第１の導電層の一例）が半導体基板２００上に離間して設けられ、階段領域とメモリセル領域とに跨がるように、半導体基板２００面と平行に延びる。そして、６層目の板状の導電層１０ｆ（第２の導電層の一例）が導電層１０ｄの端部が突き出た階段形状となるように導電層１０ｄ上に離間して配置され、階段領域とメモリセル領域とに跨がるように、導電層１０ｄと平行に延びる。階段領域における各テラス上は、絶縁膜１３で覆われる。
図２は、第１の実施形態と比較例とにおける階段領域のコンタクト及び支柱の配置構成の一例を説明するための上面図である。上述したように、導電層１０と絶縁層１２との積層体を階段形状に構成することで、各導電層１０が上層側からのコンタクト１６と接続しやすい構造にしている。ここで、図２（ａ）に示す第１の実施形態の比較例では、階段形状の各テラスの例えば中央において上方からコンタクト１６が対応する導電層に接続される。一方、階段形状の各テラスの下層側では、コンタクト１６から離れた位置、例えばテラスの４隅の位置に１本ずつ計４本の支柱１５が配置される。かかる構成では、コンタクト１６が接続対象となる導電層１０を突き抜けて下層側の導電層１０まで達し、下層側の導電層１０との間で電気的な接合が成されてしまう場合が起こり得る。さらに、図２（ａ）の例では、１本のワード線（導電層１０）のテラスに対して、４つの支柱１５とコンタクト１６とのすべてを別々の位置に配置することが可能なテラス面積が必要となる。３次元ＮＡＮＤ型フラッシュメモリ装置のさらなる高集積化のためには、かかるテラスの面積を小さくすることが望ましい。そこで、第１の実施形態では、図２（ｂ）に示すように、コンタクト１６よりも径サイズが太い絶縁材料の支柱１４を用いる。そして、第１の実施形態では、各コンタクト１６下にそれぞれ絶縁材料の支柱１４を配置する。以下、具体的に説明する。
図１において、階段領域における階段形状の各テラスの最上面は、それぞれ導電層１０で構成される。例えば、支柱１４ａ（第１の支柱の一例）が、階段領域における導電層１０ｆと重ならない位置で、導電層１０ｄの下面若しくは側面に接続され、半導体基板２００へと延びる。支柱１４ｂ（第２の支柱の一例）が、階段領域内で、導電層１０ｄを貫通するように、導電層１０ｆの下面若しくは側面に接続され、半導体基板２００へと延びる。支柱１４ｃが、階段領域内で、導電層１０ｄ，１０ｆを貫通するように、導電層１０ｈの下面若しくは側面に接続され、半導体基板２００へと延びる。支柱１４ｄが、階段領域内で、導電層１０ｄ，１０ｆ，１０ｈを貫通するように、導電層１０ｊの下面若しくは側面に接続され、半導体基板２００へと延びる。
コンタクト１６ａ（第１のコンタクトの一例）が、階段領域における支柱１４ａの径方向内側の領域位置で、支柱１４ａの径サイズＤ２よりも小さい径サイズＤ１で導電層１０ｄに電気的に接続する。そして、コンタクト１６ａは、導電層１０ｄに対して半導体基板２００とは反対側の上方に延びる。同様に、コンタクト１６ｂ（第２のコンタクトの一例）が、階段領域における支柱１４ｂの径方向内側の領域位置で、導電層１０ｄを貫通する位置における支柱１４ｂの径サイズよりも小さい径サイズで導電層１０ｆに電気的に接続する。また、図１の例では、コンタクト１６ｂは、階段領域における支柱１４ｂの径方向内側の領域位置で支柱１４ｂが導電層１０ｆに接続される位置における支柱１４ｂの径サイズよりも小さい径サイズで導電層１０ｆに電気的に接続する。コンタクト１６ｂは、導電層１０ｆに対して半導体基板２００とは反対側の上方に延びる。同様に、コンタクト１６ｃが、階段領域における支柱１４ｃの径方向内側の領域位置で、導電層１０ｄ，１０ｆを貫通する位置における支柱１４ｃの径サイズよりも小さい径サイズで導電層１０ｈに電気的に接続する。また、図１の例では、コンタクト１６ｃは、階段領域における支柱１４ｃの径方向内側の領域位置で支柱１４ｃが導電層１０ｈに接続される位置における支柱１４ｃの径サイズよりも小さい径サイズで導電層１０ｈに電気的に接続する。コンタクト１６ｃは、導電層１０ｈに対して半導体基板２００とは反対側の上方に延びる。同様に、コンタクト１６ｄが、階段領域における支柱１４ｄの径方向内側の領域位置で、導電層１０ｄ，１０ｆ，１０ｈを貫通する位置における支柱１４ｄの径サイズよりも小さい径サイズで導電層１０ｊに電気的に接続する。また、図１の例では、コンタクト１６ｄは、階段領域における支柱１４ｄの径方向内側の領域位置で支柱１４ｄが導電層１０ｊに接続される位置における支柱１４ｄの径サイズよりも小さい径サイズで導電層１０ｊに電気的に接続する。コンタクト１６ｄは、導電層１０ｊに対して半導体基板２００とは反対側の上方に延びる。言い換えれば、各コンタクト１６は、上方から見て、対応する支柱１４の断面の領域内で導電層１０に接続する。このように、支柱１４よりも細いサイズの各コンタクト１６が、それぞれ対応する支柱１４の径方向内側の領域位置で、導電層１０に接続するので、かかる導電層１０を突き抜けても、下層側の支柱１４内に刺さるだけで、下層側の導電層１０に接触しないようにできる。
さらに、各支柱１４の径方向内側の領域位置での導電層１０の膜厚が、階段領域の上層側の異なるテラスの導電層１０と重なる領域部分での当該導電層１０の膜厚よりも厚く形成される。図１の例では、各支柱１４（例えば、支柱１４ａ）の径方向内側の領域位置を含む階段形状の突き出た端部となる各テラスの最上面の導電層１０（例えば、導電層１０ｄ）の膜厚ｈ１が、上層側の他のテラスの導電層１０（例えば、導電層１０ｆ）と重なる領域部分での当該導電層１０（例えば、導電層１０ｄ）の膜厚よりも厚く形成される。また、図１の例では、膜厚が上方側に厚くなる場合を示している。コンタクト１６と接続する導電層部分の膜厚を厚くすることにより、コンタクト１６が導電層１０を突き抜けにくく、コンタクト１６と導電層１０との接触面積を大きく確保することもでき、かかる点からもコンタクト形成時のプロセスマージンを高めることができる。
なお、各テラスの最上面の導電層１０の膜厚が厚くなると、１層上層側の導電層１０との距離が短くなる。そのため、上層側の導電層１０との接触が問題となる可能性がある。第１の実施形態では、図１に示すように、各テラスにおける突き出た端部の根元に開口溝１７を形成することで、上層側の導電層１０との接触を回避でき、絶縁性を高めることができる。
また、各層のテラスに対して、１本の支柱１４が配置されるだけなので、テラス面積を比較例に比べて小さくできる。なお、第１の実施形態では、図２（ｃ）に示すように、各コンタクト１６と重なる位置に配置される各コンタクト１６よりも太い支柱１４の他に、各コンタクト１６と重ならない位置に別途１つ又は複数の支柱１５（太くても細くても構わない）をさらに配置する場合を排除するわけではない。
また、メモリセル領域内で、複数層の導電層１０と複数層の絶縁層１２との積層体を積層面と直交する積層方向に貫通する柱状のチャネルボディ２１が配置される。チャネルボディ２１の材料として、半導体材料が用いられる。そして、メモリセル領域内で、各導電層１０と、チャネルボディ２１の間に、電荷蓄積膜を含むメモリ膜２０が配置される。メモリ膜２０は、チャネルボディ２１側面全体を取り囲むように、複数層の導電層１０と複数層の絶縁層１２との積層体を積層方向に貫通する筒状に配置される。ワード線となる導電層１０と、メモリ膜２０と、メモリ膜２０に囲まれるチャネルボディ２１と、の組合せによって、１つのメモリセルを構成する。同じチャネルボディ２１とメモリ膜２０が貫通する各層の導電層１０におけるメモリセルを繋げた複数のメモリセルにより１つのＮＡＮＤストリングを構成する。また、１層の導電層１０には、複数のチャネルボディ２１と、各チャネルボディ２１を取り囲むメモリ膜２０とが配置される。図１の例では、３つのチャネルボディ２１とメモリ膜２０との組合せが示されている。各チャネルボディ２１の一端は、例えば、積層体より上層で、図示しないそれぞれ別のビット線コンタクトに接続される。各チャネルボディ２１の他端は、例えば、積層体より下層で、図示しない共通のソース線に接続される。なお、柱状の各チャネルボディ２１は、半導体材料を用いて底部を有する筒状の構造が形成され、その内部に絶縁材料を用いたコア部が配置されたものであっても良い。
図３は、第１の実施形態における半導体装置の製造方法の要部工程を示すフローチャート図である。図３において、第１の実施形態における半導体装置の製造方法では、積層膜形成工程（Ｓ１０２）と、ホール形成工程（Ｓ１０４）と、絶縁膜形成工程（Ｓ１１０）と、メモリ膜形成工程（Ｓ１２０）と、チャネル膜形成工程（Ｓ１２２）と、階段領域形成工程（Ｓ１２４）と、犠牲膜（１）形成工程（Ｓ１４０）と、犠牲膜（２）形成工程（Ｓ１４２）と、側壁除去工程（Ｓ１４４）と、エッチング工程（Ｓ１４６）と、絶縁膜形成及び平坦化工程（Ｓ１５０）と、置換用開口部形成工程（Ｓ１５２）と、置換（リプレース）工程（Ｓ１５４）と、コンタクトホール形成工程（Ｓ１５６）と、コンタクト形成工程（Ｓ１５８）と、いう一連の工程を実施する。
図４は、第１の実施形態における半導体装置の製造方法の工程の一部を示す断面図である。図４では、図３の積層膜形成工程（Ｓ１０２）を示している。それ以降の工程は後述する。
図４において、積層膜形成工程（Ｓ１０２）として、まず、半導体基板２００上に、例えば、原子層気相成長（ａｔｏｍｉｃ ｌａｙｅｒ ｄｅｐｏｓｉｔｉｏｎ：ＡＬＤ、あるいは、ａｔｏｍｉｃ ｌａｙｅｒ ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ：ＡＬＣＶＤ）法若しくは化学気相成長（ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）法を用いて、犠牲膜層３０と絶縁層１２とを交互に積層する。図４の例では、まず、半導体基板２００上に絶縁層１２を形成した後、犠牲膜層３０と絶縁層１２とを交互に積層し、最上層に絶縁層１２を形成する場合を示している。かかる工程により、複数層の犠牲膜層３０の各層の犠牲膜層３０と、複数層の絶縁層１２の各層の絶縁層１２とが交互に積層された積層膜（積層体）が形成される。犠牲膜層３０に用いる犠牲膜として、例えば、シリコン窒化膜（ＳｉＮ膜）を用いると好適である。また、絶縁層１２に用いる絶縁膜として、例えば、シリコン酸化膜（ＳｉＯ２膜）を用いると好適である。また、半導体基板として、例えば、直径３００ミリのシリコンウェハが用いられる。なお、犠牲膜層３０と絶縁層１２とが交互に積層される半導体基板上或いは半導体基板内には、図示しないその他の絶縁膜、配線、コンタクト及び／或いはトランジスタ等の半導体素子が形成されていても構わない。
図５は、第１の実施形態における半導体装置の製造方法の工程の一部を示す断面図である。図５では、図４のホール形成工程（Ｓ１０４）を示している。それ以降の工程は後述する。
図５において、ホール形成工程（Ｓ１０４）として、積層膜の最上層の絶縁層１２上から上述した積層膜を貫通する例えば円形の開口部（ホール１５２）を形成する。ここでは、後に階段領域となる領域に支柱形成用の複数のホール１５２が形成される。また、メモリセル領域には、同時に複数のメモリホール１５４を形成すると好適である。支柱形成用の複数のホール１５２と複数のメモリホール１５４は、一緒に形成する場合に限るものではなく、別々に形成しても構わない。図示していないレジスト塗布工程、露光工程等のリソグラフィ工程を経て絶縁層１２の上にレジスト膜が形成された状態に対し、露出した絶縁層１２とその下層に位置する犠牲膜層３０と絶縁層１２との積層膜を異方性エッチング法により除去することで、絶縁層１２の表面に対し、略垂直にホール１５２及びメモリホール１５４を形成することができる。例えば、一例として、反応性イオンエッチング（ＲＩＥ）法によりホール１５２及びメモリホール１５４を形成すればよい。なお、第１の実施形態では、犠牲膜層３０と絶縁層１２とのうち、絶縁層１２が露出面になるように積層体を形成している。これにより、犠牲膜層３０の犠牲膜の膜質にリソグラフィ工程等によるダメージを与えないようにできる。その結果、後述する置換（リプレース）工程（Ｓ１５４）での置換が不完全になることを抑制できる。
図６は、第１の実施形態における半導体装置の製造方法の工程の一部を示す断面図である。図６では、図３の絶縁膜形成工程（Ｓ１１０）からチャネル膜形成工程（Ｓ１２２）までの工程を示している。それ以降の工程は後述する。絶縁膜形成工程（Ｓ１１０）とメモリ膜形成工程（Ｓ１２０）はどちらを先に実施しても構わない。但し、チャネル膜形成工程（Ｓ１２２）は、メモリ膜形成工程（Ｓ１２０）の後に実施される。
図６において、まず、絶縁膜形成工程（Ｓ１１０）として、例えば、ＡＬＤ法、ＡＬＣＶＤ法、或いはＣＶＤ法を用いて、ホール１５２内に支柱１４用の絶縁膜を形成する。ここでは、ホール１５２内が支柱１４用の絶縁膜で完全に埋まるまで堆積させると好適である。支柱１４用の絶縁膜として、例えば、ＳｉＯ２膜を用いると好適である。
次に、メモリ膜形成工程（Ｓ１２０）として、各メモリホール１５４内にそれぞれメモリ膜２０を形成する。
図７は、第１の実施形態におけるメモリセル領域の構成の一例を示す断面図である。図７では、犠牲膜層３０が導電層１０（バリアメタル膜１１と金属膜）に置換された後の状態を示している。メモリ膜２０は、ブロック絶縁膜２８と、電荷蓄積膜２６と、トンネル絶縁膜２４と、を有する。以下、具体的に、内部工程を説明する。
ブロック膜形成工程として、例えば、ＡＬＤ法、ＡＬＣＶＤ法、或いはＣＶＤ法を用いて、各メモリホール１５４の側壁面に沿ってブロック絶縁膜２８を形成する。ブロック絶縁膜２８は、電荷蓄積膜２６と導電層１０との間に電荷が流れることを抑制する膜である。ブロック絶縁膜２８の材料として、例えば、酸化アルミニウム（Ａｌ２Ｏ３）、或いはＳｉＯ２膜を用いると好適である。これにより、メモリ膜２０の一部として、メモリホール１５４の側壁面に沿って筒状に配置されたブロック絶縁膜２８が形成できる。
次に、電荷蓄積膜形成工程として、例えば、ＡＬＤ法、ＡＬＣＶＤ法、或いはＣＶＤ法を用いて、各メモリホール１５４内のブロック絶縁膜２８の側壁面に沿って電荷蓄積膜２６を形成する。電荷蓄積膜２６は、電荷を蓄積することが出来る材料を含む膜である。電荷蓄積膜２６の材料として、例えば、ＳｉＮを用いると好適である。これにより、メモリ膜２０の一部として、ブロック絶縁膜２８の内側壁面に沿って筒状に配置された電荷蓄積膜２６が形成できる。
次に、トンネル絶縁膜形成工程として、例えば、ＡＬＤ法、ＡＬＣＶＤ法、或いはＣＶＤ法を用いて、各メモリホール１５４内の電荷蓄積膜２６の側壁面に沿ってトンネル絶縁膜２４を形成する。トンネル絶縁膜２４は、絶縁性であるが、所定の電圧の印加により電流を流す絶縁膜である。トンネル絶縁膜２４の材料として、例えば、ＳｉＯ２を用いると好適である。これにより、メモリ膜２０の一部として、電荷蓄積膜２６の内側壁面に沿って筒状に配置されたトンネル絶縁膜２４が形成できる。
上述した例では、ブロック絶縁膜２８を電荷蓄積膜２６の形成前に形成する場合を示しているが、これに限るものではない。メモリ膜形成工程（Ｓ１２０）では、電荷蓄積膜２６とトンネル絶縁膜２４とを形成しておき、後述する置換（リプレース）工程（Ｓ１５４）の際に、バリアメタル膜および導電性材料を埋め込む前に、後述する置換用開口部を介して、ブロック絶縁膜２８を形成しても良い。
次に、チャネル膜形成工程（Ｓ１２２）として、例えば、ＡＬＤ法、ＡＬＣＶＤ法、或いはＣＶＤ法を用いて、各メモリホール１５４内のトンネル絶縁膜２４の内側壁面に沿って柱状にチャネルボディ２１となるチャネル膜を形成する。チャネル膜の材料として、半導体材料が用いられる。例えば不純物がドーピングされたシリコン（Ｓｉ）を用いると好適である。これにより、トンネル絶縁膜２４の内側壁面全周に沿って柱状にチャネルチャネルボディ２１が形成できる。
図８は、第１の実施形態における半導体装置の製造方法の工程の一部を示す断面図である。図８では、図３の階段領域形成工程（Ｓ１２４）を示している。それ以降の工程は後述する。
図８において、階段領域形成工程（Ｓ１２４）として、積層膜を階段形状に加工する。犠牲膜層３０と絶縁層１２とが交互に積層された積層膜上にレジスト膜を形成する。階段領域の最下層のテラスとなる領域を露出させるパターニングを行う。そして、例えば、レジスト膜をマスクとしたＲＩＥ等の異方性エッチング処理とレジスト膜の体積を減少させるアッシング等のスリミング処理とを、交互に繰り返す。異方性エッチング処理により、２層分の絶縁層１２と２層分の犠牲膜層３０とが選択的に除去される。そしてスリミング処理により、レジスト膜の側面を後退させ、積層体における新たなテラスとなる領域を露出させる。異方性エッチング処理とスリミング処理を交互に繰り返すことにより、図８に示すように、積層体に階段状の各テラスを形成する。なお、図８の例では、犠牲膜層３０と絶縁層１２との組が例えば２層ずつで構成されるテラスで階段形状となるように加工される場合を示しているが、図８の紙面に向かって奥側に、犠牲膜層３０と絶縁層１２との組がさらに１層ずつ下層側が突き出た階段形状となるように加工される。かかる加工もパターニングと異方性エッチング処理とにより行えばよい。
ここで、階段形状の各テラスを形成していく場合には、犠牲膜層３０と絶縁層１２とのうち、絶縁層１２が露出面になるように形成すると好適である。これにより、犠牲膜層３０の犠牲膜の膜質にリソグラフィ加工等によるダメージを与えないようにできる。その結果、後述する置換（リプレース）工程（Ｓ１５４）での置換が不完全になることを抑制できる。
図９は、第１の実施形態における半導体装置の製造方法の工程の一部を示す断面図である。図９では、図３の犠牲膜（１）形成工程（Ｓ１４０）を示している。それ以降の工程は後述する。
図９において、犠牲膜（１）形成工程（Ｓ１４０）として、例えば、ＡＬＤ法、ＡＬＣＶＤ法、或いはＣＶＤ法を用いて、露出した階段形状の絶縁層１２上に、犠牲膜１８を形成する。図９の例では、犠牲膜１８を犠牲膜層３０の犠牲膜よりも厚く形成する。犠牲膜１８の材料として、犠牲膜層３０と同じ材料を用いる。ここでは、ＳｉＮを用いると好適である。
図１０は、第１の実施形態における半導体装置の製造方法の工程の一部を示す断面図である。図１０では、図３の犠牲膜（２）形成工程（Ｓ１４２）を示している。それ以降の工程は後述する。
図１０において、犠牲膜（２）形成工程（Ｓ１４２）として、例えば、ＡＬＤ法、ＡＬＣＶＤ法、或いはＣＶＤ法を用いて、犠牲膜１８上に、エッチング耐性が異なる材料を用いた犠牲膜１９を形成する。犠牲膜１９として、カーボン膜をカバレッジの悪い条件で形成すると好適である。
図１１は、第１の実施形態における半導体装置の製造方法の工程の一部を示す断面図である。図１２は、第１の実施形態における半導体装置の製造方法の工程の一部を示す断面図である。図１１では、図３の側壁除去工程（Ｓ１４４）と、エッチング工程（Ｓ１４６）と、を示している。図１２は、図３のエッチング工程（Ｓ１４６）後の状態を示している。それ以降の工程は後述する。
図１１（ａ）において、側壁除去工程（Ｓ１４４）として、犠牲膜１８の側壁に成膜された犠牲膜１９をエッチングにより除去し、犠牲膜１８上の犠牲膜１９を残した状態で、犠牲膜１８の側壁を露出させる。その際、犠牲膜１８の側壁の膜厚も薄くできる。
図１１（ｂ）及び図１２において、エッチング工程（Ｓ１４６）として、等方エッチング処理により、犠牲膜１８上の犠牲膜１９を除去しながら、犠牲膜１８の側壁を除去する。その際、犠牲膜１８の側壁下部が下層側に等方的にエッチングされるため、犠牲膜１８における階段形状のテラス根元に露出面側から溝１７を合わせて形成できる。また、かかる工程により、各支柱１４上に配置される階段形状のテラス部分に位置する犠牲膜１８の膜厚が、積層体内部の犠牲膜層３０の膜厚よりも厚く形成される。
図１３は、第１の実施形態における半導体装置の製造方法の工程の一部を示す断面図である。図１３では、図３の絶縁膜形成及び平坦化工程（Ｓ１５０）を示している。それ以降の工程は後述する。
図１３において、絶縁膜形成及び平坦化工程（Ｓ１５０）として、例えば、ＡＬＤ法、ＡＬＣＶＤ法、或いはＣＶＤ法を用いて、階段領域及びメモリセル領域に絶縁膜１３を形成し、その後、平坦化する。絶縁膜１３として、例えば、ＳｉＯ２を用いると好適である。
図１４は、第１の実施形態における半導体装置の製造方法の工程の一部を示す上面図である。図１４では、図３の置換用開口部形成工程（Ｓ１５２）を示している。それ以降の工程は後述する。
図１４において、置換用開口部形成工程（Ｓ１５２）として、例えば、メモリセル領域から階段領域にかけて、絶縁膜１３上から、犠牲膜層３０と絶縁層１２との積層体を貫通する開口部（溝１５１）を形成する。かかる溝１５１は、メモリ膜２０と重ならない位置、かつ支柱１４と重ならない位置に形成される。また、溝１５１の開口位置はメモリセル領域だけであっても良いし、階段領域だけであっても良い。なお、ここでは溝１５１を形成する場合を示しているが、これに限るものではない。絶縁膜１３上から、犠牲膜層３０と絶縁層１２との積層体を貫通する円形等のホールを形成しても良い。また、ホールの開口位置はメモリセル領域であっても良いし、階段領域であっても良い。
図１５は、第１の実施形態における半導体装置の製造方法の工程の一部を示す断面図である。図１５では、図３の置換（リプレース）工程（Ｓ１５４）の一部を示している。それ以降の工程は後述する。
図１５において、置換（リプレース）工程（Ｓ１５４）の一部として、ウェットエッチング法（例えばホットリン酸処理）により、置換用溝１５１を介して、各層の犠牲膜層３０及び犠牲膜１８をエッチングにより除去する。これにより、図１５に示すように、各層の絶縁層１２間に空間１５０が形成される。また、犠牲膜１８が有った階段領域のテラス部分も空間１５０の一部になる。階段領域では、各層の絶縁層１２と直交する方法に延びる支柱１４が支持部材（ピラー）となって、崩れないように各層の絶縁層１２を支持することができる。メモリセル領域では、各層の絶縁層１２と直交する方法に延びるメモリ膜２０とチャネルボディ２１とが支持部材（ピラー）となって、崩れないように各層の絶縁層１２を支持することができる。
図１６は、第１の実施形態における半導体装置の製造方法の工程の一部を示す断面図である。図１６では、図３の置換（リプレース）工程（Ｓ１５４）の残部を示している。それ以降の工程は後述する。
図１６において、置換（リプレース）工程（Ｓ１５４）の残部として、ＡＬＤ法、ＡＬＣＶＤ法、或いはＣＶＤ法を用いて、置換用溝１５１を介して、各層の絶縁層１２間及び絶縁層１２，１３間の空間１５０の上下壁面及び側壁に、まずは図７に示したバリアメタル膜１１を形成する。その後、ＡＬＤ法、ＡＬＣＶＤ法、或いはＣＶＤ法を用いて、かかる各層の絶縁層１２間及び絶縁層１２，１３間の空間１５０内にワード線となる導電性材料を埋め込み、導電層１０を形成する。バリアメタル膜１１として、例えば、窒化チタン（ＴｉＮ）を用いると好適である。また、導電層１０の導電性材料として、タングステン（Ｗ）を用いると好適である。
かかる工程により、図７に示すように、ブロック絶縁膜２８の材料として、例えば、Ａｌ２Ｏ３を用いる場合、メタル（Ｍ）−酸化アルミニウム（Ａ）−窒化膜（Ｎ）−酸化膜（Ｏ）−シリコン（Ｓ）によるＭＡＮＯＳ構造のメモリセルを形成できる。
或いは、ブロック絶縁膜２８として、ＳｉＯ２膜を用いる場合、メタル（Ｍ）−酸化膜（Ｏ）−窒化膜（Ｎ）−酸化膜（Ｏ）−シリコン（Ｓ）によるＭＯＮＯＳ構造のメモリセルを形成できる。
図１７は、第１の実施形態における半導体装置の製造方法の工程の一部を示す断面図である。図１７では、図３のコンタクトホール形成工程（Ｓ１５６）を示している。それ以降の工程は後述する。
図１７において、コンタクトホール形成工程（Ｓ１５６）として、リソグラフィ技術及びＲＩＥ法を用いて、階段領域において、絶縁膜１３上から、階段領域の各テラスに位置するそれぞれの導電層１０まで達するコンタクトホール１５５を形成する。各コンタクトホール１５５は、対応する導電層１０下の支柱１４の径方向内側の領域内に位置するように開口する。言い換えれば、各コンタクトホール１５５は、対応する導電層１０下の支柱１４の径方向内側の領域から外れない位置に開口する。また、各コンタクトホール１５５は、導電層１０上面或いは下面の高さ位置において、支柱１４の径サイズＤ２よりも小さい径サイズＤ１で形成される。
そして、コンタクト形成工程（Ｓ１５８）として、コンタクトホール１５５内に導電性材料を埋め込む。例えば、Ｗを埋め込む。これにより、図１に示したように、支柱１４よりも細いサイズの各コンタクト１６が、それぞれ対応する支柱１４の径方向内側の領域位置で、導電層１０に接続する。
その他、メモリセル領域では、図示しないビット線コンタクト等が各チャネルボディ２１に接続される。以上により、図１に示す半導体装置を形成できる。
以上のように、第１の実施形態によれば、各コンタクト１６の形成位置の下層側にコンタクト１６よりも太いサイズの絶縁材料の支柱１４が配置されるので、接続対象となる導電層１０をコンタクト１６が突き抜けてしまった場合でも下層側の導電層１０との接触を防ぐことができる。また、接続対象となる導電層１０の膜厚が厚くなっているので、コンタクト１６が突き抜けにくくなり、プロセスマージンを高めることができる。このように、第１の実施形態によれば、３次元ＮＡＮＤ型フラッシュメモリ装置のワード線のコンタクト接続における下層側の導電層１０との接続を回避できる。
（第２の実施形態）
図１８は、第２の実施形態における半導体装置の断面構成の一例と階段領域のコンタクト及び支柱の配置構成の一例とを示す図である。図１９は、第２の実施形態の比較例における半導体装置の断面構成の一例と階段領域のコンタクト及び支柱の配置構成の一例とを示す図である。図１８（ａ）及び図１９（ａ）において、第２の実施形態及び比較例における半導体装置では、共に、半導体基板２００（基板）上に、半導体記憶装置におけるワード線（ＷＬ）となる複数層の導電層１０の各層の導電層１０と、隣接する層の導電層１０同士間を絶縁する複数層の絶縁層１２の各層の絶縁層１２とが交互に積層されている。そして、第１の実施形態と同様、各層の導電層１０は、階段領域（ワード線コンタクト領域）（第１の領域）とメモリセル領域（第２の領域）とに跨がるように、半導体基板２００面と平行に延びる板状の層である。図１８（ａ）及び図１９（ａ）の例では、半導体基板２００上に、まず絶縁層１２が配置され、最上層の導電層１０上にも絶縁層１２が配置される。図１８（ａ）及び図１９（ａ）において、複数層の導電層１０と複数層の絶縁層１２との積層体は、階段領域において、下層側が突き出た階段形状となるように形成される。図１８（ａ）及び図１９（ａ）の例では、導電層１０と絶縁層１２との組が例えば１層ずつで構成されるテラスで階段形状となるように形成される。なお、階段形状の各テラスを構成する導電層１０と絶縁層１２との組の層数は１層ずつに限るものではない。２層以上ずつであっても構わない。図１８（ａ）及び図１９（ａ）の例では、例えば、１層目の板状の導電層１０ａ（第１の導電層の一例）が半導体基板２００上に設けられ、階段領域とメモリセル領域とに跨がるように、半導体基板２００面と平行に延びる。そして、２層目の板状の導電層１０ｂ（第２の導電層の一例）が導電層１０ａの端部が突き出た階段形状となるように導電層１０ａ上に離間して配置され、階段領域とメモリセル領域とに跨がるように、導電層１０ａと平行に延びる。そして、３層目の板状の導電層１０ｃが導電層１０ｂの端部が突き出た階段形状となるように導電層１０ｂ上に離間して配置され、階段領域とメモリセル領域とに跨がるように、導電層１０ｂと平行に延びる。階段領域における各テラス上は、絶縁膜１３で覆われる。
図１８（ａ）及び図１９（ａ）の例に示すように、第２の実施形態及び比較例では、共に、導電層１０と絶縁層１２との積層体を階段形状に構成することで、各導電層１０が上層側からのコンタクト１６と接続しやすい構造にしている。ここで、図１９（ｂ）に示す比較例では、図２（ａ）で説明したように、階段形状の各テラスの例えば中央において上方からコンタクト１６が対応する導電層１０に接続され、各テラスの下層側では、コンタクト１６から離れたテラスの例えば４隅に１本ずつ計４本の支柱１５が配置される。よって、コンタクト１６が接続対象となる導電層１０を突き抜けて下層側の導電層１０まで達し、下層側の導電層１０との間で電気的な接合が成されてしまう場合が起こり得る。さらに、１本のワード線（導電層１０）のテラスに対して、４つの支柱１５とコンタクト１６とのすべてを配置することが可能なテラス面積が必要となる。３次元ＮＡＮＤ型フラッシュメモリ装置のさらなる高集積化のためには、かかるテラスの面積を小さくすることが望ましい。そこで、図１８（ｂ）に示す第２の実施形態では、図２（ｂ）で説明したように、コンタクト１６よりも径サイズが太い絶縁材料の支柱１４を用いる。
図１８（ａ）に示すように、支柱１４ａ（第１の支柱の一例）は、階段領域（第１の領域）における導電層１０ｂ（第２の導電層の一例）と重ならない位置で、導電層１０ａ（第１の導電層の一例）の下面若しくは側面に接続され基板へと延びる。支柱１４ｂ（第２の支柱の一例）は、階段領域内で、導電層１０ａを貫通するように、導電層１０ｂの下面若しくは側面に接続され基板へと延びる。支柱１４ｃ（第２の支柱の他の一例）は、階段領域内で、導電層１０ａ，１０ｂを貫通するように、導電層１０ｃの下面若しくは側面に接続され基板へと延びる。
ここで、第２の実施形態では、各支柱１４上に、同じ径サイズ若しくは実質的に同じ径サイズ（略同じ径サイズ）で金属膜４０が配置される。図１８（ａ）の例では、金属膜４０ａ（第１の導体膜の一例）が、階段領域における導電層１０ｂと重ならない位置で、導電層１０ａ内にその一部分が含まれるように配置され、導電層１０ａの側面に接続される。金属膜４０ｂ（第２の導体膜の一例、第１の導体膜の他の一例）が、階段領域における導電層１０ｂ内にその一部分が含まれるように配置され、導電層１０ｂの側面に接続される。金属膜４０ｃ（第２の導体膜の他の一例）が、階段領域における導電層１０ｃ内にその一部分が含まれるように配置され、導電層１０ｃの側面に接続される。そして、支柱１４ａは、上述したように金属膜４０ａと略同じ径サイズで配置され、金属膜４０ａの下面に接続され半導体基板２００へと延びる。支柱１４ｂは、上述したように金属膜４０ｂと略同じ径サイズで配置され、導電層１０ａを貫通するように、金属膜４０ｂの下面に接続され半導体基板２００へと延びる。支柱１４ｃは、上述したように金属膜４０ｃと略同じ径サイズで配置され、導電層１０ａ，１０ｂを貫通するように、金属膜４０ｃの下面に接続され半導体基板２００へと延びる。各金属膜４０は、対応する導電層１０よりも膜厚が厚く形成される。すなわち、金属膜４０ａは、導電層１０ａよりも膜厚が厚い。金属膜４０ｂは、導電層１０ｂよりも膜厚が厚い。金属膜４０ｃは、導電層１０ｃよりも膜厚が厚い。
図２０は、第２の実施形態と比較例とにおける導電層とコンタクトとの接続部分の一例を拡大した断面図である。比較例では、図２０（ｂ）に示すように、導電層１０の膜厚ｈ４及び絶縁層１２の膜厚ｈ５が、コンタクト１６との接続部分とその他の領域部分とで共に一定に形成されるので、コンタクト１６が接続対象となる導電層１０を突き抜けてしまう場合があると共に、突き抜けた場合には、下層側の導電層１０までの距離が短い。そのため、プロセスマージンが少なく、コンタクト１６が接続対象となる導電層１０を突き抜けて下層側の導電層１０まで達し、下層側の導電層１０との間で電気的な接合が成されてしまう場合が起こり得る。
これに対して、第２の実施形態では、図２０（ａ）に示すように、金属膜４０の膜厚ｈ２が導電層１０の膜厚ｈ４よりも厚く形成される。なお、図１８（ａ）及び図２０（ａ）の例では、金属膜４０の膜厚が上方側に厚くなる場合を示している。そして、各コンタクト１６は、階段領域における対応する支柱１４の径方向内側の領域位置で、支柱１４の径サイズよりも小さい径サイズで対応する金属膜４０に接続する。図１８（ａ）の例では、コンタクト１６ａは、支柱１４ａの径方向内側の領域位置で、支柱１４ａの径サイズよりも小さい径サイズで金属膜４０ａに接続することで、導電層１０ａに接続する。コンタクト１６ｂは、支柱１４ｂの径方向内側の領域位置で、支柱１４ｂの径サイズよりも小さい径サイズで金属膜４０ｂに接続することで、導電層１０ｂに接続する。コンタクト１６ｃは、支柱１４ｃの径方向内側の領域位置で、支柱１４ｃの径サイズよりも小さい径サイズで金属膜４０ｃに接続することで、導電層１０ｃに接続する。このように、金属膜４０の膜厚を厚くすることにより、コンタクト１６が金属膜４０を突き抜けにくく、コンタクト１６と導電層１０との接触面積を大きく確保することができ、コンタクト形成時のプロセスマージンを高めることができる。
また、第２の実施形態の各支柱１４は、上部膜４２と下部膜となる支柱下地膜４４との２層構造に形成される。上部膜４２は、支柱下地膜４４よりも絶縁性が高い絶縁材料で構成される。また、上部膜４２は、支柱下地膜４４の側壁部分を覆っている。そして、上部膜４２は、隣接する導電層１０間（例えば、導電層１０ｂと導電層１０ｃとの間）の膜厚方向寸法よりも厚い膜厚を有する。具体的には、上部膜４２の膜厚ｈ３は、絶縁層１２の膜厚ｈ５よりも厚く形成される。よって、各コンタクト１６が、対応する金属膜４０を突き抜けても、下層側の支柱１４内の上部膜４２に刺さるだけで、下層側の導電層１０に接触しないようにできる。かかる点からもコンタクト形成時のプロセスマージンを高めることができる。
ここで、各テラスの最上面の金属膜４０の膜厚が厚くなると、１層上層側の導電層１０との距離が短くなる。そのため、上層側の導電層１０との接触が問題となる可能性がある。第２の実施形態では、図１８（ａ）に示すように、金属膜４０が支柱１４上に略同じ径サイズで形成されるので、テラスの根元には、同じテラスを形成する対となる絶縁層１２を上層側の導電層１０との間に残すことができる。さらに、第２の実施形態では、各テラスの端部側壁に絶縁材料のスペーサ膜４６を配置する。よって、上層側の導電層１０の端部側壁に絶縁材料のスペーサ膜４６が配置されることになる。そのため、金属膜４０と上層側の導電層１０との間には、かかるスペーサ膜４６を挟むことになる。これらの構成により、膜厚が厚い金属膜４０を配置する場合でも、上層側の導電層１０との接触を回避でき、絶縁性を高めることができる。
なお、金属膜４０と導電層１０とを例えば同じ材料で形成し、一体として導電層１０と捉える場合、各コンタクト１６が、接続対象となる導電層１０を突き抜けても、下層側の支柱１４内の上部膜４２に刺さるだけで、下層側の導電層１０に接触しないようにできる。さらに、各支柱１４（例えば、支柱１４ａ）の径方向内側の領域位置での導電層１０（例えば、導電層１０ａ）の膜厚が、階段領域の上層側の異なるテラスの導電層１０（例えば、導電層１０ｂ）と重なる領域部分での当該導電層１０（例えば、導電層１０ａ）の膜厚よりも厚く形成されることになる。図１８（ａ）の例では、金属膜４０の膜厚を厚くしているため、各導電層１０の支柱１４上の部分の膜厚が、かかる導電層１０のその他の部分の膜厚よりも厚く形成される。言い換えれば、導電層１０ａの支柱１４ａ上の部分の膜厚が、かかる導電層１０ａのその他の部分の膜厚よりも厚く形成される。同様に、導電層１０ｂの支柱１４ｂ上の部分の膜厚が、かかる導電層１０ｂのその他の部分の膜厚よりも厚く形成される。同様に、導電層１０ｃの支柱１４ｃ上の部分の膜厚が、かかる導電層１０ｃのその他の部分の膜厚よりも厚く形成される。よって、各コンタクト１６が、導電層１０を突き抜けにくく、コンタクト１６と導電層１０との接触面積を大きく確保することもでき、コンタクト形成時のプロセスマージンを高めることができる。
また、第２の実施形態では、図１８（ｂ）に示すように、各層のテラスに対して、１本の支柱１４が配置されるだけなので、テラス面積を図１９（ｂ）に示す比較例に比べて小さくできる。
なお、第２の実施形態では、図１８（ａ）に示すように、メモリセル領域内で、複数層の導電層１０と複数層の絶縁層１２との積層体を積層面と直交する積層方向に貫通する柱状のチャネルボディ２１が配置される。チャネルボディ２１の材料として、半導体材料が用いられる。そして、メモリセル領域内で、各導電層１０と、チャネルボディ２１の間に、電荷蓄積膜を含むメモリ膜２０が配置される。メモリ膜２０は、チャネルボディ２１側面全体を取り囲むように、複数層の導電層１０と複数層の絶縁層１２との積層体を積層方向に貫通する筒状に配置される。ワード線となる導電層１０と、メモリ膜２０と、メモリ膜２０に囲まれるチャネルボディ２１と、の組合せによって、１つのメモリセルを構成する。同じチャネルボディ２１とメモリ膜２０が貫通する各層の導電層１０におけるメモリセルを繋げた複数のメモリセルにより１つのＮＡＮＤストリングを構成する。また、チャネルボディ２１の一端は、例えば、積層体より上層で、図示しないビット線コンタクトに接続される。チャネルボディ２１の他端は、例えば、積層体より下層で、図示しない共通のソース線に接続される。なお、柱状の各チャネルボディ２１は、半導体材料を用いて底部を有する筒状の構造が形成され、その内部に絶縁材料を用いたコア部が配置されたものであっても良い。
図２１は、第２の実施形態における半導体装置の製造方法の要部工程を示すフローチャート図である。図２１において、第２の実施形態における半導体装置の製造方法では、積層膜形成工程（Ｓ１０２）と、ホール形成工程（Ｓ１０４）と、絶縁膜形成工程（Ｓ１０６）と、犠牲膜形成工程（Ｓ１０８）と、メモリ膜形成工程（Ｓ１２０）と、チャネル膜形成工程（Ｓ１２２）と、階段領域形成工程（Ｓ１２４）と、側壁絶縁膜形成工程（Ｓ１２６）と、犠牲膜除去工程（Ｓ１２８）と、支柱下地膜埋込工程（Ｓ１３０）と、支柱下地膜リセス工程（Ｓ１３２）と、絶縁膜エッチング工程（Ｓ１３４）と、酸化処理工程（Ｓ１３６）と、金属膜埋込工程（Ｓ１３８）と、絶縁膜形成及び平坦化工程（Ｓ１５０）と、置換用開口部形成工程（Ｓ１５２）と、置換（リプレース）工程（Ｓ１５４）と、コンタクトホール形成工程（Ｓ１５６）と、コンタクト形成工程（Ｓ１５８）と、いう一連の工程を実施する。以下、階段領域を図示しながら各工程を説明する。メモリセル領域の図示は第１の実施形態と同様であるため省略する。
図２２は、第２の実施形態における半導体装置の製造方法の工程の一部を示す断面図である。図２２では、図２１の積層膜形成工程（Ｓ１０２）から犠牲膜形成工程（Ｓ１０８）までを示している。それ以降の工程は後述する。
図２２（ａ）において、積層膜形成工程（Ｓ１０２）として、半導体基板２００上に、例えば、ＡＬＤ、ＡＬＣＶＤ、若しくはＣＶＤ法を用いて、犠牲膜層３０と絶縁層１２とを交互に積層する。積層膜形成工程（Ｓ１０２）の内容は第１の実施形態と同様である。
図２２（ｂ）において、ホール形成工程（Ｓ１０４）として、後に階段領域となる領域に、犠牲膜層３０と絶縁層１２との積層膜の最上層の絶縁層１２上から積層膜を貫通する例えば円形の開口部（ホール１５２）を形成する。ホール形成工程（Ｓ１０４）の内容は第１の実施形態と同様である。また、図示しないメモリセル領域には、同時に複数のメモリホールを形成すると好適である点も第１の実施形態と同様である。
図２２（ｃ）において、絶縁膜形成工程（Ｓ１０６）として、例えば、ＡＬＤ、ＡＬＣＶＤ、若しくはＣＶＤ法を用いて、支柱形成用のホール１５２の側壁に絶縁膜５０を形成する。絶縁膜５０として、例えば、ＳｉＯ２膜を用いると好適である。
次に、犠牲膜形成工程（Ｓ１０８）として、例えば、ＡＬＤ、ＡＬＣＶＤ、若しくはＣＶＤ法を用いて、絶縁膜５０が側壁に形成されたホール１５２内に犠牲膜５２を形成する（埋め込む）。犠牲膜５２として、例えば、ＳｉＮ膜を用いると好適である。
次に、図示しないメモリセル領域において、メモリ膜形成工程（Ｓ１２０）と、チャネル膜形成工程（Ｓ１２２）と、を実施する。メモリ膜形成工程（Ｓ１２０）と、チャネル膜形成工程（Ｓ１２２）との内容は、第１の実施形態と同様である。かかる工程により、図７に示したように、メモリ膜２０とメモリ膜２０の内側壁面に沿って柱状にチャネルボディ２１とが形成される。メモリ膜２０は、図７に示したように、ブロック絶縁膜２８と、電荷蓄積膜２６と、トンネル絶縁膜２４と、を有する。
図２３は、第２の実施形態における半導体装置の製造方法の工程の一部を示す断面図である。図２３では、図２１の階段領域形成工程（Ｓ１２４）から犠牲膜除去工程（Ｓ１２８）までを示している。それ以降の工程は後述する。
図２３（ａ）において、階段領域形成工程（Ｓ１２４）として、犠牲膜層３０と絶縁層１２との積層膜に階段形状を形成する。階段領域形成工程（Ｓ１２４）の内容は第１の実施形態と同様である。なお、図２３（ａ）の例では、犠牲膜層３０と絶縁層１２との組が例えば１層ずつで構成されるテラスで階段形状となるように形成される場合を示している。
ここで、階段形状の各テラスを形成していく場合には、第１の実施形態と同様、犠牲膜層３０と絶縁層１２とのうち、絶縁層１２が露出面になるように形成すると好適である。これにより、犠牲膜層３０の犠牲膜の膜質にリソグラフィ工程等によるダメージを与えないようにできる。その結果、後述する置換（リプレース）工程（Ｓ１５４）での置換が不完全になることを抑制できる。
図２３（ｂ）において、側壁絶縁膜形成工程（Ｓ１２６）として、階段形状のテラスの端部側壁にスペーサ膜４６を形成する。スペーサ膜４６として、例えば、ＳｉＯ２膜を用いると好適である。例えば、ＡＬＤ、ＡＬＣＶＤ、若しくはＣＶＤ法を用いて、例えばＳｉＯ２膜を階段領域の階段形状に沿って成膜し、エッチバックすることで、階段形状のテラスの端部側壁を残しつつ、残りのＳｉＯ２膜を除去してスペーサ膜４６を形成する。具体的には、犠牲膜５２の上面が露出するまでエッチバックすればよい。
図２３（ｃ）において、犠牲膜除去工程（Ｓ１２８）として、具体的には、ウェットエッチング法（例えばホットリン酸処理）により、ホール１５２内の犠牲膜５２をエッチングにより除去し、ホール１５２内を開口する。犠牲膜５２と犠牲膜層３０との間には、絶縁膜５０が配置されるので積層膜中の犠牲膜層３０が露出せず、犠牲膜層３０を除去することなく、ホール１５２内の犠牲膜５２を除去できる。
図２４は、第２の実施形態における半導体装置の製造方法の工程の一部を示す断面図である。図２４では、図２１の支柱下地膜埋込工程（Ｓ１３０）から絶縁膜エッチング工程（Ｓ１３４）までを示している。それ以降の工程は後述する。
図２４（ａ）において、支柱下地膜埋込工程（Ｓ１３０）として、例えば、ＡＬＤ、ＡＬＣＶＤ、若しくはＣＶＤ法を用いて、側壁に絶縁膜５０が配置されたホール１５２内に支柱下地膜４４を埋め込む。支柱下地膜４４として、例えば、アモルファスシリコン（α−Ｓｉ）膜、或いはポリシリコン（ｐ−Ｓｉ）膜を用いると好適である。ホール１５２の外側に成膜された余分な膜はエッチバックにより除去すればよい。
図２４（ｂ）において、支柱下地膜リセス工程（Ｓ１３２）として、例えば、ウェットエッチング法（例えばフッ酸処理）により、ホール１５２内の支柱下地膜４４の一部を除去してリセス形状を形成する。ここでは、階段形状の１層分のテラスを構成する絶縁層１２と犠牲膜層３０の組のうち、犠牲膜層３０の上面より低く、犠牲膜層３０の下面より高い高さ位置まで支柱下地膜４４表面の高さ位置を後退させる。
図２４（ｃ）において、絶縁膜エッチング工程（Ｓ１３４）として、ＲＩＥ法により、絶縁膜５０をエッチングして、絶縁膜５０表面の高さ位置を支柱下地膜４４表面の高さ位置に合わせる。
図２５は、第２の実施形態における半導体装置の製造方法の工程の一部を示す断面図である。図２５では、図２１の酸化処理工程（Ｓ１３６）から絶縁膜形成及び平坦化工程（Ｓ１５０）までを示している。それ以降の工程は後述する。
図２５（ａ）において、酸化処理工程（Ｓ１３６）として、熱酸化処理により、支柱下地膜４４の上部を酸化させる。かかる熱酸化処理により、支柱下地膜４４の材料よりも絶縁性の高いＳｉＯ２膜による上部膜４２が形成される。上部膜４２は、酸化されずに残った支柱下地膜４４の側壁の絶縁膜５０と一体となり、支柱下地膜４４の上部と側壁に絶縁層を形成する。熱酸化処理の温度と時間とを適宜制御することで、所望の膜厚の上部膜４２を形成できる。ここでは、絶縁層１２よりも厚い膜厚になるように上部膜４２が形成される。かかる工程により、上部膜４２と支柱下地膜４４との２層構造の支柱１４が形成できる。
図２５（ｂ）において、金属膜埋込工程（Ｓ１３８）として、例えば、ＡＬＤ法、ＡＬＣＶＤ法、若しくはＣＶＤ法を用いて、ホール１５２内の上部膜４２上に、金属膜４０を形成し、ホール１５２内を金属膜４０で埋め込む。金属膜４０として、例えば、Ｗ膜が好適である。かかる工程により、支柱１４上に支柱１４と同じ径サイズの金属膜４０を形成できる。ホール１５２の外側に成膜された余分な膜はエッチングにより除去すればよい。かかる工程により、後に導電層１０に置換される犠牲膜層３０の膜厚よりも厚い膜厚の金属膜４０が形成できる。階段領域の各テラスに形成される金属膜４０表面の高さ位置は、絶縁層１２表面と同じ位置となる。
図２５（ｃ）において、絶縁膜形成及び平坦化工程（Ｓ１５０）として、例えば、ＡＬＤ法、ＡＬＣＶＤ法、或いはＣＶＤ法を用いて、階段領域上及びメモリセル領域上に絶縁膜１３を形成し、その後、平坦化する。絶縁膜形成及び平坦化工程（Ｓ１５０）の内容は第１の実施形態と同様である。
図２６は、第２の実施形態における半導体装置の製造方法の工程の一部を示す断面図である。図２６では、図２１の置換用開口部形成工程（Ｓ１５２）からコンタクトホール形成工程（Ｓ１５６）までを示している。それ以降の工程は後述する。
図２６（ａ）において、まず、置換用開口部形成工程（Ｓ１５２）を実施し、図１４と同様、溝１５１を形成する。置換用開口部形成工程（Ｓ１５２）の内容は第１の実施形態と同様である。
次に、置換（リプレース）工程（Ｓ１５４）の一部として、ウェットエッチング法（例えばホットリン酸処理）により、置換用溝１５１を介して、各層の犠牲膜層３０をエッチングにより除去する。かかる工程により、金属膜４０を残して、犠牲膜層３０に空間１５０が形成される。階段領域では、各層の絶縁層１２と直交する方法に延びる支柱１４及びその上の金属膜４０が支持部材（ピラー）となって、崩れないように各層の絶縁層１２を支持することができる。メモリセル領域では、各層の絶縁層１２と直交する方法に延びるメモリ膜２０とチャネルボディ２１とが支持部材（ピラー）となって、崩れないように各層の絶縁層１２を支持することができる。
図２６（ｂ）において、置換（リプレース）工程（Ｓ１５４）の残部として、ＡＬＤ法、ＡＬＣＶＤ法、或いはＣＶＤ法を用いて、置換用溝１５１を介して、各層の絶縁層１２間の空間１５０の上下壁面及び側壁に、まずは図７に示したバリアメタル膜１１を形成する。その後、ＡＬＤ法、ＡＬＣＶＤ法、或いはＣＶＤ法を用いて、かかる各層の絶縁層１２間の空間１５０内にワード線となる導電性材料を埋め込み、導電層１０を形成する。置換（リプレース）工程（Ｓ１５４）の内容は第１の実施形態と同様である。
かかる工程により、図７に示すように、ブロック絶縁膜２８の材料として、例えば、Ａｌ２Ｏ３を用いる場合、メタル（Ｍ）−酸化アルミニウム（Ａ）−窒化膜（Ｎ）−酸化膜（Ｏ）−シリコン（Ｓ）によるＭＡＮＯＳ構造のメモリセルを形成できる。
或いは、ブロック絶縁膜２８として、ＳｉＯ２膜を用いる場合、メタル（Ｍ）−酸化膜（Ｏ）−窒化膜（Ｎ）−酸化膜（Ｏ）−シリコン（Ｓ）によるＭＯＮＯＳ構造のメモリセルを形成できる。
図２６（ｃ）において、コンタクトホール形成工程（Ｓ１５６）として、リソグラフィ技術及びＲＩＥ法を用いて、階段領域において、絶縁膜１３上から、階段領域の各テラスに位置するそれぞれの金属膜４０まで達するコンタクトホール１５５を形成する。各コンタクトホール１５５は、対応する金属膜４０下の支柱１４の径方向内側の領域内に位置するように開口する。言い換えれば、各コンタクトホール１５５は、対応する金属膜４０下の支柱１４の径方向内側の領域から外れない位置に開口する。また、各コンタクトホール１５５は、金属膜４０上面或いは下面の高さ位置において、支柱１４の径サイズよりも小さいサイズで形成される。
そして、コンタクト形成工程（Ｓ１５８）として、コンタクトホール１５５内に導電性材料を埋め込む。例えば、Ｗを埋め込む。これにより、図１８（ａ）に示したように、支柱１４よりも細いサイズの各コンタクト１６が、それぞれ対応する支柱１４の径方向内側の領域位置で、金属膜４０を介して導電層１０に接続する。
その他、メモリセル領域では、図示しないビット線コンタクト等が各チャネルボディ２１に接続される。以上により、図１８（ａ）に示す半導体装置を形成できる。
図２７は、第２の実施形態における半導体装置の効果を説明するための図である。金属膜埋込工程（Ｓ１３８）において、図２７に示すように、例えば、ホール１５２の外側に成膜された余分な金属膜４１が除去しきれていない場合でも、各テラスの金属膜４０よりも端部側（Ａ部）に絶縁層１２が露出できていれば、隣接する層の導電層１０同士間の接続を回避できる。
図２８は、第２の実施形態における半導体装置の他の効果を説明するための図である。置換（リプレース）工程（Ｓ１５４）の一部において、図２８に示すように、例えば、金属膜４０表面が同じテラスの絶縁層１２表面と同じ高さ位置まで形成されずに少し削れている場合（Ｂ部）でも、積層膜の犠牲膜層３０が有った空間１５０の上部高さ位置まで金属膜４０が配置されていれば、絶縁層１２を支えるピラーとして機能できる。
以上のように、第２の実施形態によれば、各コンタクト１６の形成位置の下層側にコンタクト１６よりも太いサイズの絶縁材料の支柱１４が配置されるので、各コンタクト１６が金属膜４０を突き抜けてしまった場合でも下層側の導電層１０との接触を防ぐことができる。また、階段領域の各テラスに位置する金属膜４０の膜厚が厚くなっているので、各コンタクト１６が金属膜４０を突き抜けにくくなり、プロセスマージンを高めることができる。さらに、金属膜４０の径サイズが支柱１４の径サイズと略同じサイズに形成されるので、他の導電層１０との間に距離が確保でき、導電層間のショートを防ぐことができる。さらに、金属膜４０と他の導電層１０との間に絶縁性の高い上部膜４２及びスペーサ膜４６が配置されるので、導電層間の絶縁耐圧を大きくすることができる。このように、第２の実施形態によれば、３次元ＮＡＮＤ型フラッシュメモリ装置のワード線のコンタクト接続における下層側の導電層１０との接続を回避できる。
以上、具体例を参照しつつ実施形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。例えば、上述した例では、メモリ膜形成工程（Ｓ１２０）と、チャネル膜形成工程（Ｓ１２２）とが、階段領域形成工程（Ｓ１２４）よりも前に実施される場合を示しているがこれに限るものではない。置換（リプレース）工程（Ｓ１５４）時の支持部材（ピラー）としてメモリ膜２０とチャネルボディ２１を使用できればよい。よって、メモリ膜形成工程（Ｓ１２０）とチャネル膜形成工程（Ｓ１２２）が実施されるのは、積層膜形成工程（Ｓ１０２）よりも後であって、置換（リプレース）工程（Ｓ１５４）よりも前であれば構わない。
また、各膜の膜厚や、開口部のサイズ、形状、数などについても、半導体集積回路や各種の半導体素子において必要とされるものを適宜選択して用いることができる。
その他、本発明の要素を具備し、当業者が適宜設計変更しうる全ての半導体装置は、本発明の範囲に包含される。
また、説明の簡便化のために、半導体産業で通常用いられる手法、例えば、フォトリソグラフィプロセス、処理前後のクリーニング等は省略しているが、それらの手法が含まれ得ることは言うまでもない。
１０ 導電層、１２ 絶縁層、１４ 支柱、１６ コンタクト、２０ メモリ膜、２１ チャネルボディ、２４ トンネル絶縁膜、２６ 電荷蓄積膜、２８ ブロック絶縁膜、４０ 金属膜、４２ 上部膜、４４ 支柱下地膜

Claims (5)

  1. 基板と、
    前記基板上に設けられ、第１と第２の領域に跨がるように、基板面と平行に延びる板状の第１の導電層と、
    前記第１の導電層の端部が突き出た階段形状となるように前記第１の導電層上に離間して配置され、前記第１と第２の領域に跨がるように、前記第１の導電層と平行に延びる板状の第２の導電層と、
    前記第１の領域における前記第２の導電層と重ならない位置で、前記第１の導電層の下面若しくは側面に接続され前記基板へと延びる第１の支柱と、
    前記第１の領域内で、前記第１の導電層を貫通するように、前記第２の導電層の下面若しくは側面に接続され前記基板へと延びる第２の支柱と、
    前記第１の領域における前記第１の支柱の径方向内側の領域位置で、前記第１の支柱の径サイズよりも小さい径サイズで前記第１の導電層に電気的に接続する、前記第１の導電層に対して前記基板とは反対側に延びる第１のコンタクトと、
    前記第１の領域における前記第２の支柱の径方向内側の領域位置で、前記第１の導電層を貫通する位置における前記第２の支柱の径サイズよりも小さい径サイズで前記第２の導電層に電気的に接続する、前記第２の導電層に対して前記基板とは反対側に延びる第２のコンタクトと、
    前記第２の領域内で、前記第１及び第２の導電層を貫通する半導体材料を用いたチャネルボディと、
    前記第２の領域内で、前記第１及び第２の導電層と、前記チャネルボディの間に設けられた、電荷蓄積膜を含むメモリ膜と、
    を備えたことを特徴とする半導体装置。
  2. 前記第１の支柱の径方向内側の前記領域位置を含む前記階段形状の突き出た前記第１の導電層の端部の膜厚が、前記第２の導電層と重なる領域部分での前記第１の導電層の膜厚よりも厚いことを特徴とする請求項１記載の半導体装置。
  3. 前記第１及び第２の導電層は、複数の導電層と複数の絶縁層とが交互に積層された積層体内に配置され、
    前記第２の支柱は、下部膜と前記下部膜よりも絶縁性が高い絶縁材料の上部膜とを有し、前記上部膜は、前記第１の導電層と前記第２の導電層との間に少なくとも１層配置されている絶縁層の膜厚よりも厚い膜厚を有することを特徴とする請求項１記載の半導体装置。
  4. 前記第２の導電層の前記第２の支柱上の部分の膜厚が、前記第２の導電層のその他の部分の膜厚よりも厚いことを特徴とする請求項１又は３記載の半導体装置。
  5. 基板と、
    前記基板上に設けられ、第１と第２の領域に跨がるように、基板面と平行に延びる板状の第１の導電層と、
    前記第１の導電層の端部が突き出た階段形状となるように前記第１の導電層上に離間して配置され、前記第１と第２の領域に跨がるように、前記第１の導電層と平行に延びる板状の第２の導電層と、
    前記第１の領域における前記第２の導電層と重ならない位置で、前記第１の導電層内にその一部分が含まれるように配置され、前記第１の導電層の側面に接続された、前記第１の導電層よりも膜厚が厚い第１の導体膜と、
    前記第１の領域における前記第２の導電層内にその一部分が含まれるように配置され、前記第２の導電層の側面に接続された、前記第２の導電層よりも膜厚が厚い第２の導体膜と、
    前記第１の導体膜と略同じ径サイズで配置され、前記第１の導体膜の下面に接続され前記基板へと延びる第１の支柱と、
    前記第２の導体膜と略同じ径サイズで配置され、前記第１の導電層を貫通するように、前記第２の導体膜の下面に接続され前記基板へと延びる第２の支柱と、
    前記第１の領域における前記第１の支柱の径方向内側の領域位置で、前記第１の支柱の径サイズよりも小さい径サイズで前記第１の導体膜に接続する第１のコンタクトと、
    前記第１の領域における前記第２の支柱の径方向内側の領域位置で、前記第２の支柱の径サイズよりも小さい径サイズで前記第２の導体膜に接続する第２のコンタクトと、
    前記第２の領域内で、前記第１及び第２の導電層を貫通する半導体材料を用いたチャネルボディと、
    前記第２の領域内で、前記第１及び第２の導電層と、前記チャネルボディの間に設けられた、電荷蓄積膜を含むメモリ膜と、
    を備えたことを特徴とする半導体装置。
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