TW201926615A - 半導體元件的製作方法 - Google Patents

Abstract

一種半導體元件的製作方法包括以下步驟。提供基底，其中基底具有記憶體區與電容區。於記憶體區的基底上形成多條字元線結構。於電容區的基底上形成電容結構。字元線結構與電容結構各自包括位於基底上的第一介電層、位於第一介電層上的第一導體層、位於第一導體層上的第二介電層以及位於第二介電層上的第二導體層。移除字元線結構的鄰近記憶體區的邊緣的第二導體層，且同時移除電容結構的部分第二導體層，以於電容結構的第二導體層中形成暴露部分第二介電層的溝槽。

Description

半導體元件的製作方法

本發明是有關於一種半導體元件的製作方法。

隨著製程的演進到了奈米時代，線寬越來越小。當線寬尺寸開始小於曝光源的波長時，曝光源的光通過光罩便會產生光學鄰近效應（optical proximity effect，OPE），使圖案化的光阻與光罩上的圖案產生誤差。在半導體製程中，當藉由圖案化的光阻來定義出字元線結構時，光學鄰近效應會造成在每一字元線結構中，鄰近記憶體區的邊緣的部分的寬度大於其餘部分的寬度。

鄰近記憶體區的邊緣的字元線結構的寬度較大，所以容易造成相鄰的字元線結構彼此接近或甚至連接，導致字元線結構互相干擾，或者甚至產生字元線結構橋接，進而產生短路的問題。傳統的製程中，在製作其他元件之前或之後，例如在製作電容結構之前，會使用額外的一道光罩對鄰近記憶體區的邊緣的字元線結構進行圖案化製程，以移除字元線結構的寬度較大的部分。然而，上述額外進行的蝕刻製程會增加製造成本與製程步驟。

本發明提供一種半導體元件的製作方法，能避免相鄰的字元線結構互相干擾以及短路的問題，且可以達到節省製造成本與減少製程步驟的效果。

本發明的一種半導體元件的製作方法包括以下步驟。提供基底，其中基底具有記憶體區與電容區。於記憶體區的基底上形成多條字元線結構。於電容區的基底上形成電容結構。字元線結構與電容結構各自包括位於基底上的第一介電層、位於第一介電層上的第一導體層、位於第一導體層上的第二介電層以及位於第二介電層上的第二導體層。移除字元線結構的鄰近記憶體區的邊緣的第二導體層，且同時移除電容結構的部分第二導體層，以於電容結構的第二導體層中形成暴露部分第二介電層的溝槽。

本發明的一種半導體元件的製作方法包括以下步驟。提供基底，其具有記憶體區與電容區。於基底中形成隔離結構，以定義出主動區。於主動區中的基底上形成第一介電層。於第一介電層上形成第一導體層。於基底上形成第二介電層。於第二介電層上形成第二導體層。進行圖案化製程，移除記憶體區與電容區中的部分第一介電層、部分第一導體層、部分第二介電層以及部分第二導體層，以於記憶體區中形成多條字元線結構，且於電容區中形成電容結構。字元線結構的延伸方向與所述隔離結構的延伸方向交錯。移除字元線結構的鄰近記憶體區的邊緣的第二導體層，且同時移除電容結構的部分第二導體層，以於電容結構的第二導體層中形成暴露部分第二介電層的溝槽。

在本發明的一實施例中，上述的第一介電層例如是氧化物層。

在本發明的一實施例中，上述的第一導體層例如是多晶矽層。

在本發明的一實施例中，上述的第二介電層例如是由依序堆疊的氧化物層、氮化物層與氧化物層所構成的複合層。

在本發明的一實施例中，上述的第二導體層例如是多晶矽層。

在本發明的一實施例中，上述的鄰近記憶體區的邊緣的字元線結構的第二導體層與電容結構的部分第二導體層是在同一個蝕刻製程中被移除。

在本發明的一實施例中，在上述的每一字元線結構中，鄰近記憶體區的邊緣的部分的寬度大於其餘部分的寬度。

在本發明的一實施例中，在上述的相鄰的字元線結構中，鄰近記憶體區的邊緣的部分中的第二導體層互相連接。

基於上述，本發明的半導體元件的製作方法能夠避免相鄰的字元線結構彼此過於接近甚至產生橋接，進而避免相鄰的字元線結構互相干擾甚至短路的問題。此外，將用於移除鄰近記憶體區的邊緣的第二導體層的光罩與用於形成電容結構的溝槽的光罩整合在同一個光罩上，藉此節省製造成本與製程步驟。

為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

圖1A至圖1D為依照本發明的一實施例所繪示的半導體元件之製作方法的上視示意圖。圖2A至圖2D分別為沿圖1A至圖1D之A-A’線的剖面示意圖。圖3A至圖3D分別為沿圖1A至圖1D之B-B’線的剖面示意圖。

請同時參照圖1A、圖2A、圖3A，提供基底100，其中基底100例如是矽基底。此外，基底100具有記憶體區100a與電容區100b。然後，於基底100中形成隔離結構102，以定義出主動區AA。隔離結構102例如是淺溝渠隔離結構（STI）。接著，於主動區AA中的基底100上形成第一介電層104。第一介電層104例如為氧化物層，其形成方法例如是熱氧化法。

之後，於第一介電層104上形成第一導體層106。第一導體層106例如是多晶矽層，其形成方法例如是先在基底100上以化學氣相沉積法形成覆蓋隔離結構102的導體材料層（未繪示），然後對導體材料層進行平坦化製程，直到暴露出隔離結構102的頂面。

接著，請同時參照圖1B、圖2B、圖3B，選擇性地對隔離結構102進行回蝕刻製程，移除部分隔離結構102，使隔離結構102的頂面低於第一導體層106的頂面。然後，於所述基底100上共形地形成第二介電層108。在本實施例中，第二介電層108的形成方法例如是以化學氣相沈積法依序於基底100上形成氧化物層、氮化物層與氧化物層。此外，在另一實施例中，第二介電層108可以是單一層的氧化物層。然後，於第二介電層108上形成第二導體層110。第二導體層110例如是多晶矽層，其形成方法例如是使用化學氣相沉積法。

接著，請同時參照圖1C、圖2C、圖3C，進行圖案化製程，移除記憶體區100a與電容區100b中的部分第一介電層104、部分第一導體層106、部分第二介電層108以及部分第二導體層110，以於記憶體區100a中形成多條字元線結構112，且於電容區100b中形成電容結構114，其中字元線結構112的延伸方向與隔離結構102的延伸方向交錯。

此外，由於光學鄰近效應，在進行圖案化製程之後造成在每一字元線結構112中，鄰近記憶體區100a的邊緣的部分（末端）的寬度大於其餘部分的寬度。在本實施例中，在圖案化製程後，在相鄰的字元線結構112中，鄰近記憶體區100a的邊緣的部分（末端）之間存在一間隙G，其中間隙G暴露出部分隔離結構102。當間隙G的寬度（相鄰的字元線結構112中鄰近記憶體區100a的邊緣的部分之間的距離）過小時，會導致相鄰的字元線結構112互相干擾。特別是，當間隙G的寬度等於零時，亦即在相鄰的字元線結構112中鄰近記憶體區100a的邊緣的部分互相連接，更會產生短路的問題，如圖4所示。

接著，請同時參照圖1D、圖2D、圖3D，對部分字元線結構112及部分電容結構114進行蝕刻製程，移除字元線結構112的鄰近記憶體區100a的邊緣的第二導體層110，且同時移除電容結構114的部分所述第二導體層110，以於電容結構114的第二導體層110中形成暴露部分第二介電層108的溝槽T。詳細地說，蝕刻製程會移除鄰近記憶體區100a的邊緣的第二導體層110，直到暴露第二介電層108，且在蝕刻製程後，鄰近記憶體區100a的邊緣的隔離結構102上的第二導體層110的頂面會與第二介電層108的頂面共平面，造成在字元線結構112中，鄰近記憶體區100a的邊緣的隔離結構102上的第二導體層110與字元線結構112的其他部分的第二導體層110電性隔離，所以即使間隙G的寬度過小，相鄰的字元線結構112也不會互相干擾或甚至造成短路。

此外，在對部分字元線結構112進行蝕刻製程時，會同時蝕刻部分電容結構114，以在電容結構114中形成暴露部分第二介電層108的溝槽T，因此不需使用不同的光罩來分別製作溝槽T及移除字元線結構112的末端，進而節省製造成本與製程步驟。另外，在電容結構114中形成暴露部分第二介電層108溝槽T能夠使電容結構114具有儲存電荷的功能。在本實施例中，對字元線結構112以及電容結構114進行蝕刻製程後，即完成本發明的半導體元件。

在另一實施例中，進行上述蝕刻製程時，可適度地延長蝕刻時間，以移除字元線結構112中鄰近記憶體區100a的邊緣的全部的第二導體層110。由於在圖1C所述的步驟中互相接近或甚至連接的鄰近記憶體區100a的邊緣的第二導體層110已經被全部移除，因此使得相鄰的字元線結構112不會互相干擾或產生橋接。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。

100‧‧‧基底

100a‧‧‧記憶體區

100b‧‧‧電容區

102‧‧‧隔離結構

104‧‧‧第一介電層

106‧‧‧第一導體層

108‧‧‧第二介電層

110‧‧‧第二導體層

112‧‧‧字元線結構

114‧‧‧電容結構

AA‧‧‧主動區

G‧‧‧間隙

T‧‧‧溝槽

圖1A至圖1D為依照本發明的一實施例所繪示的半導體元件之製作方法的上視示意圖。 圖2A至圖2D分別為沿圖1A至圖1D之A-A’線的剖面示意圖。 圖3A至圖3D分別為沿圖1A至圖1D之B-B’線的剖面示意圖。 圖4為依照本發明的另一實施例所繪示的半導體元件之製作方法的上視示意圖。

Claims (10)

1. 一種半導體元件的製作方法，包括： 提供基底，所述基底具有記憶體區與電容區； 於所述記憶體區的所述基底上形成多條字元線結構，以及於所述電容區的所述基底上形成電容結構，其中所述字元線結構與所述電容結構各自包括： 第一介電層，位於所述基底上； 第一導體層，位於所述第一介電層上； 第二介電層，位於所述第一導體層上；以及 第二導體層，位於所述第二介電層上；以及 移除所述字元線結構的鄰近所述記憶體區的邊緣的所述第二導體層，且同時移除所述電容結構的部分所述第二導體層，以於所述電容結構的所述第二導體層中形成暴露部分所述第二介電層的溝槽。
2. 如申請專利範圍第1項所述的半導體元件的製作方法，其中所述第一介電層包括氧化物層。
3. 如申請專利範圍第1項所述的半導體元件的製作方法，其中所述第一導體層包括多晶矽層。
4. 如申請專利範圍第1項所述的半導體元件的製作方法，其中所述第二介電層包括由依序堆疊的氧化物層、氮化物層與氧化物層所構成的複合層。
5. 如申請專利範圍第1項所述的半導體元件的製作方法，其中所述第二導體層包括多晶矽層。
6. 如申請專利範圍第1項所述的半導體元件的製作方法，其中鄰近所述記憶體區的邊緣的所述字元線結構的所述第二導體層與所述電容結構的部分所述第二導體層是在同一個蝕刻製程中被移除。
7. 如申請專利範圍第1項所述的半導體元件的製作方法，在每一所述字元線結構中，鄰近所述記憶體區的邊緣的部分的寬度大於其餘部分的寬度。
8. 如申請專利範圍第7項所述的半導體元件的製作方法，其中在相鄰的所述字元線結構中，鄰近所述記憶體區的邊緣的所述部分中的所述第二導體層互相連接。
9. 一種半導體元件的製作方法，包括： 提供基底，所述基底具有記憶體區與電容區； 於基底中形成隔離結構，以定義出主動區； 於所述主動區中的所述基底上形成第一介電層； 於所述第一介電層上形成第一導體層； 於所述基底上形成第二介電層； 於所述第二介電層上形成第二導體層； 進行圖案化製程，移除所述記憶體區與電容區中的部分所述第一介電層、部分所述第一導體層、部分所述第二介電層以及部分所述第二導體層，以於所述記憶體區中形成多條字元線結構，且於所述電容區中形成電容結構，其中所述字元線結構的延伸方向與所述隔離結構的延伸方向交錯；以及 移除所述字元線結構的鄰近所述記憶體區的邊緣的所述第二導體層，且同時移除所述電容結構的部分所述第二導體層，以於所述電容結構的所述第二導體層中形成暴露部分所述第二介電層的溝槽。
10. 如申請專利範圍第9項所述的半導體元件的製作方法，其中鄰近所述記憶體區的邊緣的所述字元線結構的所述第二導體層與所述電容結構的部分所述第二導體層是在同一個蝕刻製程中被移除。