JP4936659B2 - 半導体装置の製造方法 - Google Patents
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Description
先ず、本発明に係る第1実施形態を図1を参照しつつ説明する。図1は、本実施形態に係る半導体装置を示す平面図である。
次に、本発明に係る第2実施形態を図2〜図4を参照しつつ説明する。図2〜図4は、それぞれ本実施形態に係る半導体装置の製造方法を示す平面図である。なお、前述した第1実施形態と同一部分には同一符号を付して、その詳しい説明を省略する。
次に、本発明に係る第3実施形態を図5〜図11を参照しつつ説明する。図5および図6は、本実施形態に対する第1の比較例を示す平面図である。図7は、本実施形態に対する第2の比較例を示す平面図。図8〜図11は、本実施形態に係る半導体装置の製造方法を示す平面図である。なお、前述した第1および第2の各実施形態と同一部分には同一符号を付して、その詳しい説明を省略する。
次に、本発明に係る第4実施形態を図12〜図22を参照しつつ説明する。図12〜図22は、本実施形態に係る半導体装置の製造方法を示す平面図および工程断面図である。なお、前述した第1〜第3の各実施形態と同一部分には同一符号を付して、その詳しい説明を省略する。
次に、本発明に係る第5実施形態を図23〜図26を参照しつつ説明する。図23〜図25は、本実施形態に係る半導体装置の製造方法を示す平面図および工程断面図である。図26は、本実施形態に係る半導体装置の製造方法を示す平面図である。なお、前述した第1〜第4の各実施形態と同一部分には同一符号を付して、その詳しい説明を省略する。
次に、本発明に係る第6実施形態を図27を参照しつつ説明する。図27は、本実施形態に係る半導体装置の製造方法を示す平面図である。なお、前述した第1〜第5の各実施形態と同一部分には同一符号を付して、その詳しい説明を省略する。
次に、本発明に係る第7実施形態を図28を参照しつつ説明する。図28は、本実施形態に係る半導体装置の製造方法を示す平面図である。なお、前述した第1〜第6の各実施形態と同一部分には同一符号を付して、その詳しい説明を省略する。
次に、本発明に係る第8実施形態を図29および図30を参照しつつ説明する。図29は、本実施形態に係る半導体装置の製造方法を模式的に示す平面図および工程断面図である。図30は、本実施形態に係る半導体装置の回路構成を簡略化して模式的に示す図である。なお、前述した第1〜第7の各実施形態と同一部分には同一符号を付して、その詳しい説明を省略する。
Claims (1)
- 被処理基板上に設けられた第1の膜の表面上に、第2の膜からなる複数本の線形状パターンを互いに離間させつつ並べて設ける工程と、
前記各線形状パターンのそれぞれの側部を覆って前記第1の膜の表面上に複数の側壁膜を個別に設ける工程と、
前記第1の膜の表面上から前記各第2の膜を除去して前記第1の膜の表面上に前記各側壁膜を互いに離間させつつ並べて残す工程と、
前記第1の膜の表面上で前記各側壁膜を覆うレジスト膜を、このレジスト膜により覆われる前記各側壁膜の表面上の領域が、前記各側壁膜が並べられている方向に沿って一方の側から他方の側へ向かうに連れて大きくなるか、あるいは小さくなるかのいずれかであるとともに、前記各側壁膜の前記レジスト膜により覆われる領域と前記レジスト膜から露出する領域との境界部を、前記各側壁膜が並べられている方向と直交する方向において隣接する前記各側壁膜同士の間で互いにずらして、前記各側壁膜の一部を露出しつつ前記第1の膜の表面上に設ける工程と、
前記レジスト膜をマスクとして前記レジスト膜から露出している前記各側壁膜の一部を前記第1の膜の表面上から除去した後、前記レジスト膜を前記第1の膜の表面上から除去する工程と、
前記第1の膜の表面上に残された前記各側壁膜をマスクとして前記各側壁膜から露出している前記第1の膜を除去して所定のパターンからなる複数本の第1の配線を形成する工程と、
前記複数本の第1の配線の各端部にコンタクトプラグを形成する工程と、
を備えることを特徴とする半導体装置の製造方法。
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