JP5881569B2 - パターン形成方法 - Google Patents

パターン形成方法 Download PDF

Info

Publication number
JP5881569B2
JP5881569B2 JP2012204662A JP2012204662A JP5881569B2 JP 5881569 B2 JP5881569 B2 JP 5881569B2 JP 2012204662 A JP2012204662 A JP 2012204662A JP 2012204662 A JP2012204662 A JP 2012204662A JP 5881569 B2 JP5881569 B2 JP 5881569B2
Authority
JP
Japan
Prior art keywords
film
pattern
patterns
line
forming
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2012204662A
Other languages
English (en)
Other versions
JP2014049739A (ja
Inventor
小林　祐二
祐二 小林
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Publication of JP2014049739A publication Critical patent/JP2014049739A/ja
Application granted granted Critical
Publication of JP5881569B2 publication Critical patent/JP5881569B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0338—Process specially adapted to improve the resolution of the mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Photosensitive Polymer And Photoresist Processing (AREA)
  • Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
  • Drying Of Semiconductors (AREA)
  • Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)

Description

本発明の実施形態は、パターン形成方法に関する。
半導体デバイスの微細化は、従来の光リソグラフィ技術を軸としたダブルパターニング技術によって、限界を迎えつつあった光リソグラフィ技術のみに頼る微細化から新たなステージへと移り変わってきた。これまで種々のダブルパターニング技術が開発・発表されてきたが、現在主流となっている技術として側壁プロセスがある。
側壁プロセスは光リソグラフィ技術で２倍のピッチのラインアンドスペース（Ｌ／Ｓ）パターンを形成し、パターンをスリミングして芯材とし、その側壁に側壁膜を形成する。その後芯材を除去し、残った側壁膜或いは側壁膜で加工された下地膜をハードマスクとして所望する被加工膜をエッチングすることで所望のピッチパターンを形成するプロセスである。上記のように側壁プロセスは、通常の一重露光プロセスと比較してプロセスフローが長く複雑であるが、リソグラフィによるパターンは所望のピッチの倍を形成すればよく、また、スリミングや側壁成膜などの付加される工程自体は従来技術の転用であるため投資を抑えつつ微細化を進めやすいというメリットがある。
側壁プロセスによるパターン形成の大きな特徴はライン幅の制御を側壁膜の膜厚制御で行うことである。単純なラインアンドスペースのみのパターンを形成するような工程であれば、芯材の幅と側壁膜の膜厚を制御することでパターンを形成できる。しかし、実際の半導体装置の配線パターンには上下層の配線層とホールパターンを介して接続し半導体回路を構成するため、幅広の配線パターンをパターンレイアウトの所々に配置する必要がある。前述のように側壁プロセスで形成できる配線幅は側壁膜の膜厚によって決まってしまうため、このような幅広パターンは側壁プロセスを経た後に別途追加するのが一般的である。
しかしながら、この幅広パターンを追加する事で従来の光リソグラフィで様様なパターンバリエーションを形成してきたときには考えられなかった問題が生じている。例えば、光リソグラフィを用いて側壁パターンに位置合わせを行ったうえで幅広パターンを露光現像し、その後、幅広パターンと側壁パターンとにより構成される膜パターンをマスクとして、下層の膜をエッチングすることが考えられる。しかし、かかる手法では、側壁パターン部は幅広パターンの現像によって露出させる必要がある。例えば、ポジ型レジストなら側壁パターン部に埋没したレジストを感光させ現像で除去しなければいけない。しかしながら、側壁パターンが露光の解像限界未満の微細寸法で形成されているため、露光光が側壁パターン下部付近のレジストまで届かず、現像処理にて除去できずレジスト残りが生じてしまう。その結果、その後の側壁パターンの下層膜への転写時にもレジスト残りが生じたまま転写され、側壁パターンがショートする問題が発生する。
かかる問題はポジ型レジストではなくネガ型レジストを使用すれば側壁パターン部に光をあてる必要がなく現像時間の調整のみで側壁パターン部を露出させることができるが、今度は、現像後のリンス乾燥工程において水の表面張力によって側壁パターンが倒壊してしまうといった問題が発生する。
ここで、側壁パターン形成後、塗布型有機膜をウェハ上に成膜し、側壁パターンによる段差を平坦化してから幅広パターンの光リソグラフィ工程を行い、レジストをマスクに塗布型有機膜をエッチングすることで、側壁パターンと幅広パターンとを併存させることが考えられる。しかし、かかる手法では、塗布型有機膜を塗布する際の側壁パターン間への埋め込み不良によって生じるランダムな空隙が側壁パターンを倒壊させるといった問題が生じる。また、塗布型有機膜をエッチングする際、側壁パターンとの選択比がとれず下層膜を加工するのに必要な側壁パターンの膜厚（膜高さ）を確保することが困難であるといった問題が生じる。
特開２０１０−８０９４２号公報
本発明の実施形態は、上述した問題点を克服し、幅広パターンを形成しながら、露光の解像限界未満の寸法のラインアンドスペースパターンを形成する手法を提供することを目的とする。
実施形態のパターン形成方法では、基板上に被加工膜を形成し、前記被加工膜上に、幅寸法が広い第１の膜パターンを形成し、前記被加工膜上に、前記第１の膜パターンの一部を覆う第２の膜パターンと、前記第２の膜パターンに連結し、前記第１の膜パターンよりも幅寸法が狭く、第１のラインアンドスペースパターンのうちのラインパターンとなる第３の膜パターンと、を一緒に形成し、前記第１の膜パターンの残部と、前記第２の膜パターンと、前記第３の膜パターンと、を接して覆うように第４の膜をコンフォーマルに形成し、前記第１の膜パターンの残部表面と、前記第２の膜パターン表面と、前記第３の膜パターン表面とが露出するまで、前記第４の膜をエッチングすることによって、前記第１の膜パターンの側面に前記第４の膜による膜パターンを形成すると共に、前記第３の膜パターンの両側面にラインアンドスペースパターンのうちのラインパターンとなる前記第４の膜による複数の膜パターンを形成し、前記第２の膜パターンと前記第３の膜パターンとを除去し、前記第２の膜パターンと前記第３の膜パターンを除去することによって形成された、前記第３の膜パターンの両側面に形成されていた、第２のラインアンドスペースパターンのうちのラインパターンとなる前記第４の膜による複数の膜パターンと、前記第１の膜パターン及び前記第１の膜パターンの残部側の側面に接して形成された前記第４の膜による膜パターンの組み合わせにより形成される幅広パターンと、をマスクとして、前記被加工膜をエッチングする。
実施形態のパターン形成方法では、導電性膜が形成された基板上の第１の領域に、幅寸法が広い対となる２つの第１の凸パターンを並べて形成し、前記２つの第１の凸パターンのそれぞれ外側の側面に前記２つの第１の凸パターンと上面が同一面となる第２の凸パターンを形成すると共に、前記基板上の第２の領域に、それぞれ前記２つの第１の凸パターンの外側側面における前記第２の凸パターンの一方ずつと連結し、ラインアンドスペースパターンのうちの隣り合う２つのラインパターンとなる２つの第３の凸パターンを、前記第２の凸パターンと略同じ幅であって前記第１の凸パターンよりも幅寸法が狭い線幅で形成し、前記第１、第２、第３の凸パターンが転写されるように前記導電性膜をエッチングすることを特徴とする。
第１の実施形態における半導体装置の製造方法の要部工程を示すフローチャート図である。 第１の実施形態における半導体装置の製造方法の工程上面図および工程断面図である。 第１の実施形態における半導体装置の製造方法の工程上面図および工程断面図である。 第１の実施形態における半導体装置の製造方法の工程上面図および工程断面図である。 第１の実施形態における半導体装置の製造方法の工程上面図および工程断面図である。 第１の実施形態における半導体装置の製造方法の工程上面図および工程断面図である。 第１の実施形態における半導体装置の製造方法の工程上面図および工程断面図である。 第１の実施形態における半導体装置の製造方法の工程上面図および工程断面図である。 第１の実施形態における半導体装置の製造方法の工程上面図および工程断面図である。 第１の実施形態における半導体装置の製造方法の工程上面図および工程断面図である。 第１の実施形態における半導体装置の製造方法の工程上面図および工程断面図である。 第１の実施形態における半導体装置の製造方法で形成された配線の一例を示す上面図である。 第１の実施形態の比較例における配線引き出し部の状況を説明するための概念図である。 第１の実施形態における配線引き出し部の状況を説明するための概念図である。 第１の実施形態の比較例における側壁パターンのレジスト残りを説明するための概念図である。
（第１の実施形態）
以下、第１の実施形態について、以下、図面を用いて説明する。
図１は、第１の実施形態における半導体装置の製造方法の要部工程を示すフローチャート図である。図１において、第１の実施形態における半導体装置の製造方法は、導電性材料膜形成工程（Ｓ１０２）と、窒化シリコン（ＳｉＮ）膜形成工程（Ｓ１０４）と、幅広パターン形成工程（Ｓ１０６）と、有機膜塗布工程（Ｓ１０８）と、スピンオングラス（ＳＯＧ）膜形成工程（Ｓ１１０）と、レジストパターン形成工程（Ｓ１１２）と、エッチング工程（Ｓ１１４）と、スリミング工程（Ｓ１１６）と、側壁材膜形成工程（Ｓ１１８）と、エッチバック工程（Ｓ１２０）と、芯材除去工程（Ｓ１２２）と、ＳｉＮ膜エッチング工程（Ｓ１２４）と、導電性材料膜エッチング工程（Ｓ１２６）という一連の工程を実施する。
図２に、第１の実施形態における半導体装置の製造方法の工程上面図および工程断面図が示されている。図２では、図１の導電性材料膜形成工程（Ｓ１０２）から幅広パターン形成工程（Ｓ１０６）までを示している。それ以降の工程は後述する。
図２（ａ）では、上面図を示している。図２（ｂ）では、図２（ａ）のＡ−Ａ’断面に相当する、基板上に形成されるチップの配線引き出し領域（第１の領域）の工程断面図を示している。図２（ｃ）では、図２（ａ）のＢ−Ｂ’断面に相当する、基板上に形成されるチップの配線領域（第２の領域）の工程断面図を示している。
まず、導電性材料膜形成工程（Ｓ１０２）として、半導体基板２００（基板の一例）上に、化学気相成長（ＣＶＤ）法等を用いて、導電性材料膜２１０を例えば５０ｎｍの膜厚で形成する。導電性材料膜２１０（導電性膜）の材料として、ポリシリコン膜を用いると好適である。導電性材料膜２１０の材料として、ポリシリコンの他にも、エッチングが可能な導電性材料を用いると好適である。また、半導体基板２００として、例えば、直径３００ミリのシリコンウェハを用いる。そして、半導体基板２００上には、デバイス部分を形成するためのゲート絶縁膜やインターポリ絶縁膜等が形成されていてもよい。或いは、デバイス部分やコンタクトプラグ層やその他の金属配線等、図示しない各種の半導体素子あるいは構造を有する層が形成されていても構わない。或いは、その他の層が形成されていても構わない。
そして、ＳｉＮ膜形成工程（Ｓ１０４）として、導電性材料膜２１０上に、ＣＶＤ法等を用いて、窒化シリコン（ＳｉＮ）膜２１２を例えば５０ｎｍの膜厚で形成する。ＳｉＮ膜２１２は、導電性材料膜２１０をエッチング加工する際のハードマスク材として用いられる。また、第１の実施形態におけるパターン形成方法においては、ＳｉＮ膜２１２は、ハードマスクのパターンを形成するための被加工膜の一例となる。
次に、幅広パターン形成工程（Ｓ１０６）として、ＳｉＮ膜２１２上に、幅寸法が配線領域における配線を形成するためのパターンよりも広い線幅とピッチで複数の膜パターン２２０，２２２（第１の膜パターン、或いは第１の凸パターン）を形成する。ここでは、例えば、まず、ＳｉＮ膜２１２上に、ＣＶＤ法等を用いて、アモルファスシリコン（ａ−Ｓｉ）膜を形成する。そして、リソグラフィ技術を用いて、図２（ａ）及び図２（ｂ）に示すように、配線領域に形成されるラインアンドスペースパターンの線幅に比べて十分広い線幅とピッチでａ−Ｓｉ膜の膜パターン２２０，２２２（幅広パターン）を配線の引き出し領域に形成する。この段階では、図２（ｃ）に示すように、配線領域に配線を形成するためのパターンは形成されていない。第１の実施形態では、側壁プロセスを用いて配線領域の配線を形成するためのパターンを形成する前に、配線幅よりも広い膜パターン（第１の膜パターン）を形成する。
図３に、第１の実施形態における半導体装置の製造方法の工程上面図および工程断面図が示されている。図３では、図１の有機膜塗布工程（Ｓ１０８）を示している。それ以降の工程は後述する。
図３（ａ）では、上面図を示している。図３（ｂ）では、図３（ａ）のＡ−Ａ’断面に相当する、基板上に形成されるチップの配線引き出し領域の工程断面図を示している。図３（ｃ）では、図３（ａ）のＢ−Ｂ’断面に相当する、基板上に形成されるチップの配線領域の工程断面図を示している。
図３において、有機膜塗布工程（Ｓ１０８）として、第１の膜パターンを形成後、ａ−Ｓｉ膜の膜パターン２２０，２２２を覆うように基板２００全体に有機膜２３０（塗布有機膜）を塗布し、有機膜２３０を形成する。有機膜２３０を塗布することで、基板２００表面を平坦化できる。塗布後は、例えば、３００℃でベーク処理することで架橋反応を起こさせればよい。
図４に、第１の実施形態における半導体装置の製造方法の工程上面図および工程断面図が示されている。図４では、図１のＳＯＧ膜形成工程（Ｓ１１０）からレジストパターン形成工程（Ｓ１１２）を示している。それ以降の工程は後述する。
図４（ａ）では、上面図を示している。図４（ｂ）では、図４（ａ）のＡ−Ａ’断面に相当する、基板上に形成されるチップの配線引き出し領域の工程断面図を示している。図４（ｃ）では、図４（ａ）のＢ−Ｂ’断面に相当する、基板上に形成されるチップの配線領域の工程断面図を示している。
図４において、まず、ＳＯＧ膜形成工程（Ｓ１１０）として、有機膜２３０上に、塗布法を用いて、Ｓｐｉｎ ｏｎ Ｇｌａｓｓ（ＳＯＧ）膜２３２を例えば３０ｎｍの膜厚で形成する。
次に、レジストパターン形成工程（Ｓ１１２）として、まず、基板２００全面にレジストを塗布する。そして、リソグラフィ技術を用いて、配線引き出し領域では、２つのａ−Ｓｉ膜の膜パターン２２０，２２２を跨ぐように幅広パターンを露光する。配線領域では、１：１のラインアンドスペースパターンを露光する。そして、現像処理することで、配線引き出し領域では、２つのａ−Ｓｉ膜の膜パターン２２０，２２２を跨ぐレジストパターン２４０を形成し、配線領域では、１：１のラインアンドスペースパターンとなるレジストパターン２４２を形成する。その際、図４（ａ）および図４（ｂ）に示すように、レジストパターン２４０は、ａ−Ｓｉ膜の膜パターン２２０における、ａ−Ｓｉ膜の膜パターン２２２の配置方向とは反対側の側面を覆わないように形成される。同様に、ａ−Ｓｉ膜の膜パターン２２２における、ａ−Ｓｉ膜の膜パターン２２０の配置方向とは反対側の側面を覆わないように形成される。ここで、レジストパターン２４０は、レジストパターン２４２の線幅の１／２よりも大きい幅でａ−Ｓｉ膜の膜パターン２２０，２２２にそれぞれ重なるように形成される。図４（ａ）および図４（ｃ）に示すレジストパターン２４２は、その線幅の１／２が露光の解像限界未満となる線幅で形成されると好適である。また、図４（ａ）に示すように、配線領域に形成されるレジストパターン２４２を構成する凸状のラインパターンのうち、少なくとも１つが、配線引き出し領域に形成されるレジストパターン２４０に連結されるように形成される。図４（ａ）の例では、中央のラインパターンがレジストパターン２４０に連結される。なお、中央のラインパターン以外についても、レジストパターン２４２を構成する凸状のラインパターンは、例えばそれぞれ、レジストパターン２４０の手前で９０度向きを変え、図示していないそれぞれが対応する幅広のレジストパターンに連結される。有機膜塗布工程（Ｓ１０８）において基板表面が平坦化されているので、高精度にレジストパターン２４０，２４２を形成できる。
図５に、第１の実施形態における半導体装置の製造方法の工程上面図および工程断面図が示されている。図５では、図１のエッチング工程（Ｓ１１４）を示している。それ以降の工程は後述する。
図５（ａ）では、上面図を示している。図５（ｂ）では、図５（ａ）のＡ−Ａ’断面に相当する、基板上に形成されるチップの配線引き出し領域の工程断面図を示している。図５（ｃ）では、図５（ａ）のＢ−Ｂ’断面に相当する、基板上に形成されるチップの配線領域の工程断面図を示している。
図５において、エッチング工程（Ｓ１１４）として、レジストパターン２４０，２４２をマスクとして、まず、ＳＯＧ膜２３２をエッチングする。次に、エッチングされたＳＯＧ膜２３２をマスクとして、有機膜２３０をエッチングする。エッチングにより、ＳｉＮ膜２１２（被加工膜）上に、図５（ｂ）に示すように、ａ−Ｓｉ膜の膜パターン２２０，２２２の一部を覆う有機膜２３０の膜パターン２３４が形成される。また、図５（ａ）および図５（ｃ）に示すように、ＳｉＮ膜２１２（被加工膜）上に、有機膜２３０の膜パターン２３４に連結し、ａ−Ｓｉ膜の膜パターン２２０，２２２よりも幅寸法が狭く、ラインアンドスペースパターンのうちのラインパターンとなる、有機膜２３０の膜パターン２３６が形成される。なお、複数並んで配置された有機膜２３０の各膜パターン２３６は、それぞれ、中央の有機膜２３０の膜パターン２３４の手前で外側に９０度向きを変え、図示しない有機膜の対応する幅広の膜パターンに連結される。このように、一対のａ−Ｓｉ膜の膜パターン２２０，２２２に跨る有機膜２３０の膜パターン２３４と、有機膜２３０の膜パターン２３４に連結する、ラインパターンとなる、有機膜２３０の膜パターン２３６の組をそれぞれ形成する。かかる組を形成することで、後述する側壁加工プロセスにより、それぞれの組から、配線引き出し部の幅広パターンと配線となるラインパターンによる組み合わせを２組ずつ形成できる。また、有機膜２３０の膜パターン２３４は、ラインパターンである膜パターン２３６の線幅の１／２よりも大きい幅でａ−Ｓｉ膜の膜パターン２２０，２２２にそれぞれ重なるように形成される。
図６に、第１の実施形態における半導体装置の製造方法の工程上面図および工程断面図が示されている。図６では、図１のスリミング工程（Ｓ１１６）を示している。それ以降の工程は後述する。
図６（ａ）では、上面図を示している。図６（ｂ）では、図６（ａ）のＡ−Ａ’断面に相当する、基板上に形成されるチップの配線引き出し領域の工程断面図を示している。図６（ｃ）では、図６（ａ）のＢ−Ｂ’断面に相当する、基板上に形成されるチップの配線領域の工程断面図を示している。
図６において、スリミング工程（Ｓ１１６）として、エッチバック処理により、有機膜２３０の膜パターン２３４と有機膜２３０の複数の膜パターン２３６とをスリミング処理する。ラインアンドスペースパターンのラインパターンとなる有機膜２３０の複数の膜パターン２３６の線幅寸法が例えば１／２のサイズになるように加工する。その際、膜パターン２３６の線幅寸法の１／２と同様の幅分だけ有機膜２３０の膜パターン２３４についても線幅が細くなる。かかるスリミング処理により、図６（ａ）および図６（ｃ）に示すように、配線領域に１：３のラインアンドスペースパターンとなる有機膜２３０の複数の膜パターン２３７（第３の膜パターン）を形成できる。また、かかるスリミング処理により、図６（ａ）および図６（ｂ）に示すように、配線引き出し領域には、ａ−Ｓｉ膜の膜パターン２２０，２２２に跨った有機膜２３０の膜パターン２３５（第２の膜パターン）を形成できる。ここで、スリミング処理を行う前の有機膜２３０の膜パターン２３４は、複数の膜パターン２３６の線幅の１／２よりも大きい幅でａ−Ｓｉ膜の膜パターン２２０，２２２にそれぞれ重なるように形成されるので、スリミング処理後も、対となる２つのａ−Ｓｉ膜の膜パターン２２０，２２２間に、隙間を開けることを防止できる。言い換えれば、対となる２つのａ−Ｓｉ膜の膜パターン２２０，２２２間に、ＳｉＮ膜２１２を露出させないように形成できる。
図７に、第１の実施形態における半導体装置の製造方法の工程上面図および工程断面図が示されている。図７では、図１の側壁材膜形成工程（Ｓ１１８）を示している。それ以降の工程は後述する。
図７（ａ）では、基板上に形成されるチップの配線引き出し領域の工程断面図を示している。図７（ｂ）では、基板上に形成されるチップの配線領域の工程断面図を示している。
図７において、側壁材膜形成工程（Ｓ１１８）として、スリミング処理後に、有機膜２３０の膜パターン２３５で覆われていないａ−Ｓｉ膜の膜パターン２２０，２２２の残部と、有機膜２３０の膜パターン２３５と、有機膜２３０の複数の膜パターン２３７と、を覆うように基板上に側壁材膜２５０（第４の膜）をコンフォーマルに形成する。側壁材膜２５０として、シリコン酸化膜（ＳｉＯ２膜）を用いると好適である。形成方法は、プラズマＣＶＤ法を用いると常温或いは常温に近い低温で形成できるため、有機膜２３０が融解することを防止でき好適である。
図８に、第１の実施形態における半導体装置の製造方法の工程上面図および工程断面図が示されている。図８では、図１のエッチバック工程（Ｓ１２０）を示している。それ以降の工程は後述する。
図８（ａ）では、上面図を示している。図８（ｂ）では、図８（ａ）のＡ−Ａ’断面に相当する、基板上に形成されるチップの配線引き出し領域の工程断面図を示している。図８（ｃ）では、図８（ａ）のＢ−Ｂ’断面に相当する、基板上に形成されるチップの配線領域の工程断面図を示している。
図８において、エッチバック工程（Ｓ１２０）として、有機膜２３０の膜パターン２３５で覆われていないａ−Ｓｉ膜の膜パターン２２０，２２２の残部表面と、有機膜２３０の膜パターン２３５の表面と、有機膜２３０の複数の膜パターン２３７の表面とが露出するまで、側壁材膜２５０をエッチングする。これにより、図８（ａ）および図８（ｂ）に示すように、ａ−Ｓｉ膜の膜パターン２２０の両側面のうち有機膜２３０の膜パターン２３５で覆われていなかった側壁（外側側壁）に側壁材膜２５０による膜パターン２５４（第４の膜の膜パターン）が形成される。同時に、ａ−Ｓｉ膜の膜パターン２２２の両側面のうち有機膜２３０の膜パターン２３５で覆われていなかった側壁（外側側壁）に側壁材膜２５０による膜パターン２５２（第４の膜の膜パターン）が形成される。同時に、有機膜２３０の膜パターン２３５の両側壁に側壁材膜２５０による膜パターン２５１，２５３が形成される。さらに、図８（ａ）および図８（ｃ）に示すように、有機膜２３０の複数の膜パターン２３７の両側面に、露光の解像限界未満の線幅となる側壁材膜２５０による複数の膜パターン２５６（第４の膜の膜パターン）が形成される。側壁材膜２５０による膜パターン２５６は、有機膜２３０の複数の膜パターン２３７の両側壁にそれぞれ形成される。有機膜２３０の膜パターン２３５と連結する有機膜２３０の膜パターン２３７では、図８（ａ）に示すように、膜パターン２３５と膜パターン２３７との側面周囲を取り囲むように側壁材膜２５０による膜パターン２５１，２５３，２５６が形成される。
図９に、第１の実施形態における半導体装置の製造方法の工程上面図および工程断面図が示されている。図９では、図１の芯材除去工程（Ｓ１２２）を示している。それ以降の工程は後述する。
図９（ａ）では、上面図を示している。図９（ｂ）では、図９（ａ）のＡ−Ａ’断面に相当する、基板上に形成されるチップの配線引き出し領域の工程断面図を示している。図９（ｃ）では、図９（ａ）のＢ−Ｂ’断面に相当する、基板上に形成されるチップの配線領域の工程断面図を示している。
図９において、芯材除去工程（Ｓ１２２）として、ドライアッシング法を用いて、芯材となる有機膜２３０の膜パターン２３５と有機膜２３０の複数の膜パターン２３７とを除去する。これにより、図９（ａ）および図９（ｂ）に示すように、ａ−Ｓｉ膜の膜パターン２２０とａ−Ｓｉ膜の膜パターン２２０の一方の側壁（外側側壁）に接触して側壁材膜２５０による膜パターン２５４を残すことができる。同時に、ａ−Ｓｉ膜の膜パターン２２２とａ−Ｓｉ膜の膜パターン２２２の一方の側壁（外側側壁）に接触して側壁材膜２５０による膜パターン２５２を残すことができる。かかる手法により、ａ−Ｓｉ膜の膜パターン２２０よりも幅が広い、ａ−Ｓｉ膜の膜パターン２２０と側壁材膜２５０による膜パターン２５４との組み合わせによる幅広パターン（第１の幅広パターン）を形成できる。同様に、ａ−Ｓｉ膜の膜パターン２２２よりも幅が広い、ａ−Ｓｉ膜の膜パターン２２２と側壁材膜２５０による膜パターン２５２との組み合わせによる幅広パターン（第２の幅広パターン）を形成できる。一方、配線領域では、図９（ａ）および図９（ｃ）に示すように、下層膜を加工するのに十分な膜厚（膜高さ）を確保した、１：１のラインアンドスペースパターンのラインパターンとなる側壁材膜２５０による複数の膜パターン２５６を形成できる。
以上により、第１の実施形態によれば、基板上の配線引き出し部の位置（配線引き出し領域）に、幅寸法が広い対となる２つのａ−Ｓｉ膜の膜パターン２２０，２２２（第１の凸パターン）を並べて形成できる。そして、２つのａ−Ｓｉ膜の膜パターン２２０，２２２のそれぞれ外側の側面に側壁材膜２５０による膜パターン２５２，２５４（第２の凸パターン）を形成できる。これにより、配線引き出し領域に、ａ−Ｓｉ膜の膜パターン２２０とａ−Ｓｉ膜の膜パターン２２０の側壁に形成された側壁材膜２５０による膜パターン２５４との組み合わせによる幅広パターン（第１の幅広パターン）を形成できる。同様に、ａ−Ｓｉ膜の膜パターン２２２とａ−Ｓｉ膜の膜パターン２２２の側壁に形成された側壁材膜２５０による膜パターン２５２との組み合わせによる幅広パターン（第２の幅広パターン）を形成できる。同時に、基板上の配線位置（配線領域）に、ａ−Ｓｉ膜の膜パターン２２０と側壁材膜２５０による膜パターン２５４との組み合わせによる幅広パターンに連結するとともに、ラインアンドスペースパターンのラインパターンとなる側壁材膜２５０による膜パターン２５６（第３の凸パターン）を形成できる。同様に、ａ−Ｓｉ膜の膜パターン２２２と側壁材膜２５０による膜パターン２５２との組み合わせによる幅広パターンに連結するとともに、ラインアンドスペースパターンのラインパターンとなる側壁材膜２５０による膜パターン２５６（第３の凸パターン）を形成できる。このように、対となる２つの幅広パターンには、それぞれ、ラインアンドスペースパターンのうちの隣り合う２つのラインパターンの対応する一方が連結されることになる。
また、図９（ａ）に示すように、側壁材膜２５０による２つの膜パターン２５２，２５４とこれらのそれぞれ対応する一方とそれぞれ連結する、ラインアンドスペースパターンのうちの隣り合う２つのラインパターンとなる側壁材膜２５０による２つの膜パターン２５６を、共に露光の解像限界未満の略同じ線幅で形成できる。
以上のように、第１の実施形態では、対となる２つの並んだａ−Ｓｉ膜の膜パターン２２０，２２２の間に、２つの並んだａ−Ｓｉ膜の膜パターン２２０，２２２に跨るように有機膜２３０の膜パターン２３５を形成する。そして、有機膜２３０の膜パターン２３５に連結するラインアンドスペースパターンのうちの１つのラインパターンとなる、有機膜２３０の膜パターン２３７を形成する。そして、有機膜２３０を芯材として用いて側壁加工を実施することにより、隣り合う一対の幅広パターンと、それぞれ対応する一方に連結するラインアンドスペースパターンのうちの隣り合う一対のラインパターンとを形成できる。このように、第１の実施形態では、隣り合う一対のラインパターン毎に、連結される幅広パターンの組を形成する。
図１０に、第１の実施形態における半導体装置の製造方法の工程上面図および工程断面図が示されている。図１０では、図１のＳｉＮ膜エッチング工程（Ｓ１２４）を示している。それ以降の工程は後述する。
図１０（ａ）では、上面図を示している。図１０（ｂ）では、図１０（ａ）のＡ−Ａ’断面に相当する、基板上に形成されるチップの配線引き出し領域の工程断面図を示している。図１０（ｃ）では、図１０（ａ）のＢ−Ｂ’断面に相当する、基板上に形成されるチップの配線領域の工程断面図を示している。
図１０において、ＳｉＮ膜エッチング工程（Ｓ１２４）として、側壁材膜２５０をエッチングすることによって形成されるラインパターンとなる側壁材膜２５０による複数の膜パターン２５６（第３の凸パターン）と、側壁材膜２５０による膜パターン２５４（第２の凸パターン）とａ−Ｓｉ膜の膜パターン２２０との組み合わせによる幅広パターンと、側壁材膜２５０による膜パターン２５２（第２の凸パターン）とａ−Ｓｉ膜の膜パターン２２２との組み合わせによる幅広パターンと、をマスクとして、ＳｉＮ膜２１２をエッチングする。これにより、配線引き出し領域では、図１０（ａ）および図１０（ｂ）に示すように、ａ−Ｓｉ膜の膜パターン２２０，２２２と側壁材膜２５０による膜パターン２５４，２５２との組み合わせによる１対の幅広パターンと略同じ幅寸法を持った１対の幅広のＳｉＮ膜２１２の膜パターン２１４を形成できる。同時に、配線領域では、図１０（ａ）および図１０（ｃ）に示すように、１：１のラインアンドスペースパターンのラインパターンとなるＳｉＮ膜２１２による複数の膜パターン２１６を形成できる。
以上のように、第１の実施形態によれば、１対の幅広パターンを形成しながら、露光の解像限界未満の寸法の１：１のラインアンドスペースパターンを同時に形成できる。
図１１に、第１の実施形態における半導体装置の製造方法の工程上面図および工程断面図が示されている。図１１では、図１の導電性材料膜エッチング工程（Ｓ１２６）を示している。
図１１（ａ）では、上面図を示している。図１１（ｂ）では、図１１（ａ）のＡ−Ａ’断面に相当する、基板上に形成されるチップの配線引き出し領域の工程断面図を示している。図１１（ｃ）では、図１１（ａ）のＢ−Ｂ’断面に相当する、基板上に形成されるチップの配線領域の工程断面図を示している。
図１１において、導電性材料膜エッチング工程（Ｓ１２６）として、ＳｉＮ膜２１２をエッチングした後、残ったＳｉＮ膜２１２の膜パターン２１４をマスクとして、導電性材料膜２１０をエッチングする。これにより、配線引き出し領域では１対の幅広パターンが導電性材料膜２１０に転写されて、図１１（ａ）および図１１（ｂ）に示すように、幅広の導電性材料膜２１０の膜パターン２１１を形成できる。同時に、配線領域では側壁加工による側壁パターンが導電性材料膜２１０に転写されて、図１１（ａ）および図１１（ｃ）に示すように、１：１のラインアンドスペースパターンのラインパターンとなる導電性材料膜２１０による複数の膜パターン２１３を形成できる。
図１２は、第１の実施形態における半導体装置の製造方法で形成された配線の一例を示す上面図である。図１２に示すように、最終的に、隣り同士で繋がった導電性材料膜２１０による複数の膜パターン２１３の端部をエッチング等で切り離すことで、１：１のラインアンドスペースパターンのラインパターンとなる導電性材料膜２１０による複数の膜パターン２１３を配線として形成できる。また、幅広の導電性材料膜２１０の対となる２つの膜パターン２１１へはそれぞれ１つの膜パターン２１３を接続させることができる。そして、ａ−Ｓｉ膜の膜パターン２２０，２２２の側面に形成された側壁材膜２５０による膜パターン２５２，２５４とａ−Ｓｉ膜の膜パターン２２０，２２２の膜パターンとをマスクとしてエッチングされて残ったＳｉＮ膜２１２を次のマスクとしてエッチングされて残った幅広の導電性材料膜２１０の膜パターン２１１は、配線の引き出し部として用いられる。
図１３は、第１の実施形態の比較例における配線引き出し部の状況を説明するための概念図である。図１３（ａ）では、基板１２上の層間絶縁膜３０内に、配線引き出し部１０の幅広パターンをＬ１：Ｓ１（Ｌ１＞Ｓ１）のラインアンドスペースパターンとして形成する場合を示している。そして、配線引き出し部１０にはコンタクト２０が接続されている。また、４つの配線引き出し部１０を寸法Ａ１で形成している場合を示している。図１３（ａ）に示す寸法構成では、スペースパターンになるＳ１幅が狭くなり、リソグラフィでパターン形成した際に、ショートしてしまうといった問題が発生し得る。また、かかる問題を回避すべく、図１３（ｂ）に示すように、配線引き出し部１０の幅広パターンをＬ１：Ｓ２（Ｓ２＞Ｓ１）のラインアンドスペースパターンとして形成する場合、今度は、スペースパターンサイズが大きくなった分、チップサイズがＡ１からＡ２へと大きくなってしまうといった問題が発生する。逆に、チップサイズをＡ１に維持すべく、図１３（ｃ）に示すように、配線引き出し部１０の幅広パターンをＬ２：Ｓ２（Ｌ２＝Ｓ２）のラインアンドスペースパターンとして形成する場合、コンタクト２０との位置ずれが発生してしまうといった問題が発生し得る。
図１４は、第１の実施形態における配線引き出し部の状況を説明するための概念図である。図１４（ａ）では、上述した比較例を示す図１３（ａ）と同様、基板１２上の層間絶縁膜３０内に、配線引き出し部１０の幅広パターンをＬ１：Ｓ１（Ｌ１＞Ｓ１）のラインアンドスペースパターンとして形成する場合を示している。そして、配線引き出し部１０にはコンタクト２０が接続されている。また、４つの配線引き出し部１０を寸法Ａ１で形成している場合を示している。これに対し第１の実施形態によれば、配線引き出し部１０の一方の側壁に側壁パターン１４を追加できるので、チップサイズをＡ１に維持すべく、図１４（ｂ）に示すように、配線引き出し部１０の幅広パターンをＬ２：Ｓ２（Ｌ２＝Ｓ２）のラインアンドスペースパターンとして形成しても、配線引き出し部１０と側壁パターン１４とを合わせた幅広パターン１６に形成できる。よって、チップサイズをＡ１に維持しながら、コンタクト２０との位置ずれを回避できる。
図１５は、第１の実施形態の比較例における側壁パターンのレジスト残りを説明するための概念図である。比較例では、解像限界未満の幅の側壁パターン５０を形成後、側壁パターン５０上にレジストを塗布し、例えば、配線領域から外れた領域に幅広パターンをリソグラフィ技術で形成した場合を示している。かかる場合、上述したように、露光光が側壁パターン５０下部付近のレジストまで届かず、現像処理にて除去できずレジスト残り５２が生じてしまう。しかし、第１の実施形態によれば、解像限界未満の幅の側壁パターンを形成する前に幅広パターンを既に形成しているため、かかる側壁パターン間のレジスト残りといった問題は生じない。また、第１の実施形態によれば、現像後のリンス乾燥工程での水の表面張力によって側壁パターンが倒壊するといった従来の問題も回避できる。また、側壁パターンを形成した後に塗布型有機膜を塗布することで生じる側壁パターン間への埋め込み不良によって生じるランダムな空隙の発生を回避できる。さらに、上述したように、下層膜を加工するのに必要な側壁パターンの膜厚（膜高さ）を確保することができる。
以上、具体例を参照しつつ実施形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。例えば、図１に示すフローチャートでは、スリミング工程（Ｓ１１６）をエッチング工程（Ｓ１１４）の後に行うようにしたが、レジストパターン形成工程（Ｓ１１２）の後に、図４に示したレジストパターン２４０，２４２、或いはエッチング工程（Ｓ１１４）の際にレジストパターン２４０，２４２が転写されたＳＯＧ膜２３２に対してスリミング処理を行ってもよい。また、図６に示した有機膜２３０の膜パターン２３４，２３６に対するスリミング処理とレジストパターン２４０，２４２或いはＳＯＧ膜２３２に対するスリミング処理を組み合わせてもよい。
その他、本発明の要素を具備し、当業者が適宜設計変更しうる全てのパターン形成方法、半導体装置および半導体装置の製造方法は、本発明の範囲に包含される。
また、説明の簡便化のために、半導体産業で通常用いられる手法、例えば、処理前後のクリーニング等は省略しているが、それらの手法が含まれ得ることは言うまでもない。
１０ 配線引き出し部、２１０ 導電性材料膜、２１２ ＳｉＮ膜、２１１，２１３，２１４，２２０，２２２，２３４，２３５，２３６，２３７，２５１，２５２，２５３，２５４，２５６ 膜パターン、２５０ 側壁材膜

Claims (5)

  1. 基板上に、導電性膜を下層に有する被加工膜を形成し、
    前記被加工膜上に、幅寸法が広い第１の膜パターンを形成し、
    前記被加工膜上に、前記第１の膜パターンの一部を覆う第２の膜パターンと、前記第２の膜パターンに連結し、前記第１の膜パターンよりも幅寸法が狭く、第１のラインアンドスペースパターンのうちのラインパターンとなる第３の膜パターンと、を一緒に形成し、
    前記第１の膜パターンの残部と、前記第２の膜パターンと、前記第３の膜パターンと、を接して覆うように第４の膜をコンフォーマルに形成し、
    前記第１の膜パターンの残部表面と、前記第２の膜パターン表面と、前記第３の膜パターン表面とが露出するまで、前記第４の膜をエッチングすることによって、前記第１の膜パターンの側面に前記第４の膜による膜パターンを形成すると共に、前記第３の膜パターンの両側面に前記第４の膜による複数の膜パターンを形成し、
    前記第２の膜パターンと前記第３の膜パターンとを除去し、
    前記第２の膜パターンと前記第３の膜パターンを除去することによって形成された、前記第３の膜パターンの両側面に形成されていた、第２のラインアンドスペースパターンのうちのラインパターンとなる前記第４の膜による複数の膜パターンと、前記第１の膜パターン及び前記第１の膜パターンの残部側の側面に接して形成された前記第４の膜による膜パターンの組み合わせにより形成される幅広パターンと、をマスクとして、前記被加工膜をエッチングし、
    前記被加工膜をエッチングした後、残った前記被加工膜をマスクとして、前記導電性膜をエッチングするパターン形成方法であって、
    前記第１の膜パターンの側面に形成された前記第４の膜による膜パターンと前記第１の膜パターンとをマスクとしてエッチングされて残った前記被加工膜を次のマスクとしてエッチングされて残った前記導電性膜は、配線の引き出し部として用いられることを特徴とするパターン形成方法。
  2. 基板上に被加工膜を形成し、
    前記被加工膜上に、幅寸法が広い第１の膜パターンを形成し、
    前記被加工膜上に、前記第１の膜パターンの一部を覆う第２の膜パターンと、前記第２の膜パターンに連結し、前記第１の膜パターンよりも幅寸法が狭く、第１のラインアンドスペースパターンのうちのラインパターンとなる第３の膜パターンと、を一緒に形成し、
    前記第１の膜パターンの残部と、前記第２の膜パターンと、前記第３の膜パターンと、を接して覆うように第４の膜をコンフォーマルに形成し、
    前記第１の膜パターンの残部表面と、前記第２の膜パターン表面と、前記第３の膜パターン表面とが露出するまで、前記第４の膜をエッチングすることによって、前記第１の膜パターンの側面に前記第４の膜による膜パターンを形成すると共に、前記第３の膜パターンの両側面に前記第４の膜による複数の膜パターンを形成し、
    前記第２の膜パターンと前記第３の膜パターンとを除去し、
    前記第２の膜パターンと前記第３の膜パターンを除去することによって形成された、前記第３の膜パターンの両側面に形成されていた、第２のラインアンドスペースパターンのうちのラインパターンとなる前記第４の膜による複数の膜パターンと、前記第１の膜パターン及び前記第１の膜パターンの残部側の側面に接して形成された前記第４の膜による膜パターンの組み合わせにより形成される幅広パターンと、をマスクとして、前記被加工膜をエッチングすることを特徴とするパターン形成方法。
  3. 前記被加工膜の下層に導電性膜を形成し、
    前記被加工膜をエッチングした後、残った前記被加工膜をマスクとして、前記導電性膜をエッチングすることを特徴とする請求項２記載のパターン形成方法。
  4. 前記第１の膜パターンを形成する際、対となる２つの第１の膜パターンを並べて形成し、
    前記第２の膜パターンは、前記２つの第１の膜パターンのそれぞれ一部を覆うように形成され、
    前記２つの第１の膜パターンのうちの一方と前記第１の膜パターンのうちの一方の側面に形成された前記第４の膜による膜パターンの組み合わせによる第１の幅広パターンと、前記２つの第１の膜パターンのうちの他方と前記第１の膜パターンのうちの他方の側面に形成された前記第４の膜による膜パターンの組み合わせによる第２の幅広パターンと、が形成され、
    前記第４の膜による前記複数の膜パターンのうちの前記第３の膜パターンの一方の側面に形成される膜パターンは、前記２つの第１の膜パターンのうちの一方を用いた前記第１の幅広パターンと連結し、
    前記第４の膜による前記複数の膜パターンのうちの前記第３の膜パターンの他方の側面に形成される膜パターンは、前記２つの第１の膜パターンのうちの他方を用いた前記第２の幅広パターンと連結することを特徴とする請求項１乃至３のいずれか記載のパターン形成方法。
  5. 導電性膜が形成された基板上の第１の領域に、幅寸法が広い対となる２つの第１の凸パターンを並べて形成し、
    前記２つの第１の凸パターンのそれぞれ外側の側面に前記２つの第１の凸パターンと上面が同一面となる第２の凸パターンを形成すると共に、前記基板上の第２の領域に、それぞれ前記２つの第１の凸パターンの外側側面における前記第２の凸パターンの一方ずつと連結し、ラインアンドスペースパターンのうちの隣り合う２つのラインパターンとなる２つの第３の凸パターンを、前記第２の凸パターンと略同じ幅であって前記第１の凸パターンよりも幅寸法が狭い線幅で形成し、
    前記第１、第２、第３の凸パターンが転写されるように前記導電性膜をエッチングすることを特徴とするパターン形成方法。
JP2012204662A 2012-08-29 2012-09-18 パターン形成方法 Expired - Fee Related JP5881569B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US201261694602P 2012-08-29 2012-08-29
US61/694,602 2012-08-29

Publications (2)

Publication Number Publication Date
JP2014049739A JP2014049739A (ja) 2014-03-17
JP5881569B2 true JP5881569B2 (ja) 2016-03-09

Family

ID=50188142

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2012204662A Expired - Fee Related JP5881569B2 (ja) 2012-08-29 2012-09-18 パターン形成方法

Country Status (2)

Country Link
US (1) US8709947B2 (ja)
JP (1) JP5881569B2 (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9240321B2 (en) * 2013-08-05 2016-01-19 Kabushiki Kaisha Toshiba Mask having separated line patterns connected by a connecting pattern
US9524878B2 (en) * 2014-10-02 2016-12-20 Macronix International Co., Ltd. Line layout and method of spacer self-aligned quadruple patterning for the same

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3326709B2 (ja) * 1994-05-10 2002-09-24 ソニー株式会社 パターン形成方法
US20070210449A1 (en) * 2006-03-07 2007-09-13 Dirk Caspary Memory device and an array of conductive lines and methods of making the same
US7666578B2 (en) * 2006-09-14 2010-02-23 Micron Technology, Inc. Efficient pitch multiplication process
US7807578B2 (en) * 2007-06-01 2010-10-05 Applied Materials, Inc. Frequency doubling using spacer mask
JP2009010156A (ja) 2007-06-28 2009-01-15 Toshiba Corp パターン形成方法
KR101468028B1 (ko) * 2008-06-17 2014-12-02 삼성전자주식회사 반도체 소자의 미세 패턴 형성 방법
JP2010080942A (ja) 2008-08-25 2010-04-08 Elpida Memory Inc 半導体装置の製造方法
KR101565796B1 (ko) * 2008-12-24 2015-11-06 삼성전자주식회사 반도체 소자 및 반도체 소자의 패턴 형성 방법
JP5361406B2 (ja) 2009-01-20 2013-12-04 株式会社東芝 半導体装置の製造方法
KR101087835B1 (ko) * 2009-11-26 2011-11-30 주식회사 하이닉스반도체 반도체 소자의 미세 패턴 형성방법
KR20120001339A (ko) * 2010-06-29 2012-01-04 삼성전자주식회사 반도체 소자의 미세 패턴 형성 방법

Also Published As

Publication number Publication date
US20140065822A1 (en) 2014-03-06
US8709947B2 (en) 2014-04-29
JP2014049739A (ja) 2014-03-17

Similar Documents

Publication Publication Date Title
KR102474947B1 (ko) 반도체 디바이스의 패터닝 방법 및 그 결과의 구조물
CN106373880B (zh) 半导体元件及其形成方法
KR102400320B1 (ko) 포토마스크 레이아웃, 미세 패턴 형성 방법 및 반도체 장치의 제조 방법
TWI571915B (zh) 電容器下電極之製造方法及半導體裝置
US7235442B2 (en) Method for fabricating conductive line
KR100574999B1 (ko) 반도체소자의 패턴 형성방법
KR100901054B1 (ko) 반도체 소자 및 반도체 소자의 제조 방법
KR100924611B1 (ko) 반도체 소자의 미세 패턴 형성방법
JP5881569B2 (ja) パターン形成方法
US9824916B2 (en) Wiring structure and method of forming a wiring structure
KR102327667B1 (ko) 반도체 소자의 제조 방법
KR100568452B1 (ko) 얼라인먼트 키를 갖는 반도체 소자의 제조방법 및 그에의하여 제조된 반도체 소자.
JP2006245198A (ja) 半導体装置の製造方法
TWI567785B (zh) 半導體裝置圖案化結構之製作方法
TWI744933B (zh) 導線結構及其製造方法
KR20070113604A (ko) 반도체 소자의 미세패턴 형성방법
US20090162794A1 (en) Method for fabricating semiconductor device
TWI749911B (zh) 導線結構的製造方法
US10290543B1 (en) Method for manufacturing semiconductor device
TWI641100B (zh) 半導體元件的製作方法
CN109920761B (zh) 半导体元件的制作方法
US8114724B2 (en) Method for fabricating semiconductor device
JP2012204531A (ja) 不揮発性半導体記憶装置およびその製造方法
JP2011009625A (ja) 半導体装置の製造方法
JP2009295785A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20140827

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20150527

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20150602

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20150724

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20160105

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20160202

R151 Written notification of patent or utility model registration

Ref document number: 5881569

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151

LAPS Cancellation because of no payment of annual fees