KR20100042925A - 다마신 공정을 이용한 반도체 장치의 제조방법 - Google Patents

다마신 공정을 이용한 반도체 장치의 제조방법 Download PDF

Info

Publication number
KR20100042925A
KR20100042925A KR1020080102144A KR20080102144A KR20100042925A KR 20100042925 A KR20100042925 A KR 20100042925A KR 1020080102144 A KR1020080102144 A KR 1020080102144A KR 20080102144 A KR20080102144 A KR 20080102144A KR 20100042925 A KR20100042925 A KR 20100042925A
Authority
KR
South Korea
Prior art keywords
mask patterns
forming
mask
insulating layer
patterns
Prior art date
Application number
KR1020080102144A
Other languages
English (en)
Inventor
조병규
나영섭
강희수
이충호
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020080102144A priority Critical patent/KR20100042925A/ko
Publication of KR20100042925A publication Critical patent/KR20100042925A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

다마신 공정을 이용한 반도체 장치의 제조방법을 개시한다. 반도체 장치의 제조방법은 반도체 기판상에 제1식각 정지막을 형성하고, 상기 제1식각 정지막상에 제1절연막을 형성한다. 상기 제1절연막상에 일정 피치로 배열되는 더블 패터닝된 마스크 패턴들을 형성하며, 상기 마스크 패턴들사이에 상기 제2절연막이 배열된다. 상기 마스크 패턴들사이의 상기 제1 및 제2절연막의 일부분을 식각하여 상기 기판의 일부분들을 노출시켜 주는 콘택홀들을 형성한다. 상기 콘택홀들내에 상기 기판의 상기 노출된 부분들과 콘택되는 도전성 플러그들을 형성한다. 상기 도전성 플러그들의 측면들과 상기 마스크 패턴들의 측면들이 노출되도록, 상기 제1 및 제2마스크 패턴들사이의 상기 제2절연막을 제거하여 상기 마스크 패턴들의 길이방향을 따라 확장되는 트렌치를 형성한다. 상기 도전성 플러그들의 상기 노출된 측면들 및 상기 마스크 패턴들의 상기 노출된 측면들과 콘택되는 배선라인들을 상기 트렌치들내에 형성한다. 상기 마스크 패턴들을 제거하여, 상기 이웃하는 배선라인들을 전기적으로 분리시켜 준다.

Description

다마신 공정을 이용한 반도체 장치의 제조방법{Method of fabricating semiconductor device using damascene process}
본 발명은 반도체 장치의 제조방법에 관한 것으로서, 보다 구체적으로는 다마신 공정을 이용한 반도체 장치의 배선라인과 콘택플러그를 일체형으로 형성하는 방법에 관한 것이다.
반도체 소자의 집적도가 증가하면서 소자들간의 간격이 좁아지고, 각 소자가 형성될 영역도 좁아지고 있다. 이에 따라 콘택 영역의 사이즈가 축소되어 포토리소그라피 공정에서의 정렬 여유도(alignment margin)가 감소하여 콘택 불량이 발생하게 된다. 따라서, 디자인 룰이 급격히 감소함에 따라 포토리소그라피공정을 이용하여 원하는 패턴을 형성하는 것은 한계가 있다. 따라서, 배선라인과 콘택홀을 형성하는데 있어서 포토리소그라피공정의 한계 극복 및 오정렬 마진의 확보가 중요하다.
종래에는 배선라인을 형성하기 전에 상기 배선라인과 도전 패턴, 예를 들어 반도체 기판에 형성된 불순물 영역을 연결시켜 주는 콘택 플러그를 먼저 형성하고, 상기 콘택 플러그에 연결되는 비트라인을 형성하였다.
상기 콘택 플러그와 상기 비트라인간에는 플러그와 상기 비트라인간에는 최소한의 오정렬 마진을 확보하여야 한다. 그러나, 디자인 룰의 감소 및 사이즈 축소에 따라 비트라인간의 피치가 감소하여 인접한 비트라인간의 오정렬 마진을 확보하기가 어렵다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 다마신 공정을 이용하여 배선라인과 콘택홀을 형성하는 반도체 장치의 제조방법을 제공하는 것이다.
본 발명의 일 견지에 따르면, 반도체 장치의 제조방법을 제공한다. 먼저, 반도체 기판상에 제1식각 정지막을 형성하고, 상기 제1식각 정지막상에 제1절연막을 형성한다. 상기 제1절연막상에 일정 피치로 배열되는 더블 패터닝된 마스크 패턴들을 형성하며, 상기 마스크 패턴들사이에 상기 제2절연막이 배열된다. 상기 마스크 패턴들사이의 상기 제1 및 제2절연막의 일부분을 식각하여 상기 기판의 일부분들을 노출시켜 주는 콘택홀들을 형성한다. 상기 콘택홀들내에 상기 기판의 상기 노출된 부분들과 콘택되는 도전성 플러그들을 형성한다. 상기 도전성 플러그들의 측면들과 상기 마스크 패턴들의 측면들이 노출되도록, 상기 제1 및 제2마스크 패턴들사이의 상기 제2절연막을 제거하여 상기 마스크 패턴들의 길이방향을 따라 확장되는 트렌치를 형성한다. 상기 도전성 플러그들의 상기 노출된 측면들 및 상기 마스크 패턴들의 상기 노출된 측면들과 콘택되는 배선라인들을 상기 트렌치들내에 형성한다. 상기 마스크 패턴들을 제거하여, 상기 이웃하는 배선라인들을 전기적으로 분리시켜 준다.
마스크 패턴들을 형성하는 것은 먼저, 상기 제1절연막상에 제1마스크 패턴들을 형성할 수 있다. 상기 제1마스크 패턴들을 이용하여 노출된 기판의 일부분을 일정두께만큼 식각하여 돌출부들을 형성할 수 있다. 상기 제1마스크 패턴 및 상기 돌출부들과 상기 제1절연막상에 상기 제2절연막을 형성할 수 있다. 상기 제1마스크 패턴들사이의 상기 제2절연막상에 제2마스크 물질을 형성할 수 있다. 상기 제2절연막과 상기 제2마스크 물질을 상기 제1마스크 물질이 노출될 때까지 식각하여 제1마스크 패턴사이에 제2마스크 패턴을 형성할 수 있다. 상기 제2마스크 패턴들은 상기 이웃하는 제1마스크 패턴들사이에 배열되고, 상기 제1 및 제2마스크 패턴들사이에는 상기 제2절연막이 개재될 수 있다. 상기 마스크 패턴들은 폴리실리콘막들을 포함할 수 있다.
상기 제1절연막상에 제2식각 정지막을 형성하는 것을 더 포함할 수있다. 마스크 패턴을 형성하는 것은 먼저, 상기 제2식각 정지막상에 제1마스크 패턴들을 형성할 수 있다. 상기 제1마스크 패턴들과 상기 제1절연막상에 제2절연막을 형성할 수 있다. 상기 제1마스크 패턴들사이의 상기 제2절연막상에 제2마스크 물질을 형성할 수 있다. 상기 제2절연막과 상기 제2마스크 물질을 상기 제1마스크 패턴들이 노출될 때까지 식각하여 제2마스크 패턴들을 형성할 수 있다. 상기 제2마스크 패턴들은 상기 이웃하는 제1마스크 패턴들사이에 배열되되, 상기 제1 및 제2마스크 패턴들사이에는 상기 제2절연막이 개재될 수 있다. 상기 마스크 패턴들은 폴리실리콘막들을 포함할 수 있다.
제1 및 제2식각 정지막은 실리콘 질화막을 포함할 수 있다. 상기 제1 및 제2마스크 패턴들은 폴리실리콘막을 포함할 수 있다. 성가 도전성 플러그는 텅스텐막을 포함할 수 있다. 상기 배선라인들은 다마신 공정을 통해 형성된 구리 배선라인을 포함할 수 있다. 상기 배선라인은 상기 도전성 플러그와 동일 폭을 지며, 상기 배선라인의 상면은 상기 도전성 플러그의 상면과 코플라나할 수 있다.
본 발명의 반도체 장치의 제조방법은 더블 패터닝공정을 이용하여 폴리실리콘막으로 된 마스크 패턴들을 형성하고, 상기 마스크 패턴들을 이용하여 절연막을 식각하여 콘택홀들을 형성하며, 상기 콘택홀들내에 도전성 플러그들을 형성하고, 다마신 공정을 통해 상기 도전성 플러그들과 일체형으로 배선라인들을 형성할 수 있으므로, 도전성 플러그와 배선라인간의 정확한 얼라인을 제공할 수 있다.
이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 설명하도록 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 따라서, 도면에서의 요소의 형상 등은 보다 명확한 설명을 강조하기 위해서 과장되어진 것이며, 도면상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다.
도 1a 내지 도 10a는 본 발명의 다른 실시예에 따른 반도체 장치의 제조방법 을 설명하기 위한 사시도이다. 도 1b 내지 도 10b는 본 발명의 일 실시예에 따른 반도체 장치의 제조방법을 설명하기 위한 단면도로서, 도 1a 내지 도 10a의 B-B 선에 따른 단면도이다. 도 5c 내지 도 9c는 본 발명의 일 실시예에 따른 반도체 장치의 제조방법을 설명하기 위한 단면도로서, 도 5a 내지 도 9a의 C-C 선에 따른 단면도이다.
도 1a 및 도 1b를 참조하면, 반도체 기판(100)상에 식각 정지막(110), 예를 들어 실리콘 질화막을 형성한다. 상기 식각 정지막(110)상에 층간 절연막(120)을 형성한다. 상기 층간 절연막(120)은 PEOX 막을 포함할 수 있다. 상기 층간 절연막(120)상에 제1마스크 물질을 증착한다. 상기 제1마스크 물질은 폴리실리콘막을 포함할 수 있다. 상기 제1마스크 물질을 패터닝하여 제1마스크 패턴(130)을 형성한다. 상기 제1마스크 패턴들(130)을 이용하여 상기 층간 절연막(120)의 노출된 부분들을 일정 두께만큼 식각한다. 상기 층간 절연막(120)의 돌출부(125)와 상기 제1마스크 패턴(130)의 두께는 후속공정에서 형성될 배선라인의 두께에 상응할 수 있다.
도 2a 및 도 2b를 참조하면, 상기 제1마스크 패턴들(130)을 덮도록 상기 층간 절연막(120)상에 절연막(140)을 형성한다. 상기 절연막(140)은 산화막을 포함할 수 있다. 상기 절연막(140)의 두께는 상기 층간 절연막(140)의 상기 돌출부(125)의 높이에 상응하는 두께를 가질 수 있다.
도 3a 및 도 3b를 참조하면, 상기 제1마스크패턴들(130)사이의 공간이 워지도록 상기 절연막(140)상에 제2마스크 물질을 증착한다. 상기 제2마스크 물질은 상기 제1마스크 물질에 상응하는 두께로 형성될 수 있다. 상기 제2마스크 물질은 폴 리실리콘막을 포함할 수 있다. 상기 제2마스크 물질을 CMP 공정 또는 에치백공정을 이용하여 식각하여 이웃하는 1마스크 패턴들(130)사이에 제2마스크 패턴들(150)을 형성한다. 상기 제2마스크 패턴들(150)은 상기 절연막(130)의 상면이 노출될 때까지 식각될 수 있다.
도 4a 및 도 4b를 참조하면, 상기 제2마스크 패턴들(150)과 상기 절연막(140)을 추가로 식각하여 상기 제1마스크 패턴들(130)의 상면들을 노출시켜 준다. 도 5a, 도 5b 및 도 5c를 참조하면, 상기 제1 및 제2마스크 패턴들(130, 150)과 상기 절연막(140)상에 감광막 패턴(160)을 형성한다. 상기 감광막 패턴(160)은 상기 제1 및 제2마스크 패턴들(130, 150)사이의 상기 절연막(140)의 적어도 일부분이 노출되도록 형성될 수 있다.
도 6a, 6b, 6c를 참조하면, 상기 감광막 패턴(160) 및 상기 상기 제1 및 제2마스크 패턴들(130, 150)을 마스크로 하여, 상기 식각 정지막(120)이 노출될 때까지 상기 노출된 절연막(140) 및 상기 층간 절연막(120)을 식각한다. 이어서, 노출된 상기 식각 정지막(110)을 식각하여 상기 기판(100)의 일부분들을 노출시켜 주는 콘택홀들(170)을 형성한다. 이어서, 상기 감광막 패턴(160)을 제거한다.
도 7a, 도 7b 및 도 7c를 참조하면, 상기 콘택홀들(170)이 채워지도록 상기 제1 및 제2마스크 패턴들(130, 150)과 상기 제2절연막(140)상에 도전막을 형성한다. 상기 도전막은 금속막, 예를 들어 텅스텐막을 포함할 수 있다. 상기 도전막을 CMP 공정 또는 에치백 공정을 통해 식각하여 상기 콘택홀들(170)내에 도전성 플러그들(180)을 형성한다. 상기 도전성 플러그들(180)은 상기 기판(100)의 노출된 일 부분들과 콘택되어진다. 상기 도전성 플러그(180)와 콘택되는 상기 기판(100)의 일부분들에는 소정 도전형의 불순물 영역들이 형성될 수도 있다.
도 8a, 도 8b 및 도 8c를 참조하면, 상기 제1 및 제2마스크 패턴들(130, 150)사이의 노출된 절연막(140)을 제거하여 상기 제1 및 제2마스크 패턴(130, 150)을 따라 확장되는 트렌치들(190)를 형성한다. 상기 트렌치(190)의 형성에 따라, 상기 층간 절연막(120)의 상면 및 상기 도전성 플러그들(180)의 측면들을 노출시켜 준다.
도 9a, 도 9b 및 도 9c를 참조하면, 다마신 공정을 통해 상기 트렌치들(190)내에 상기 도전성 플러그들(180)의 상기 노출된 측면들과 콘택되는 배선 라인들(195)을 형성한다. 상기 배선 라인(195)은 구리를 포함할 수 있다. 상기 배선라인(195)은 비트라인을 포함할 수 있다. 상기 배선라인(195)들은 상기 도전성 플러그들(180)을 통해 상기 기판(100)과 전기적으로 연결될 수 있다. 상기 배선 라인(195)과 상기 도전성 플러그(180)는 실제로 동일한 폭을 가질 수 있으며, 상기 배선라인(195)의 상면은 상기 도전성 플러그(180)의 상면과 코플라나할 수 있다.
도 10a 및 도 10b를 참조하면, 상기 배선라인들(195)사이의 상기 제1 및 제2마스크 패턴들(130, 150)을 제거하여 상기 배선라인들(195)을 전기적으로 분리시켜 준다.
도 11a 내지 도 15a는 본 발명의 일 실시예에 따른 반도체 장치의 제조방법을 설명하기 위한 사시도들이다. 도 11b 내지 도 14b는 본 발명의 일 실시예에 따른 반도체 장치의 제조방법을 설명하기 위한 단면도들로서, 도 11a 내지 도 15a의 B-B 선에 따른 단면도들이다. 도 13c 내지 도 14c는 본 발명의 일 실시예에 따른 반도체 장치의 제조방법을 설명하기 위한 단면도들로서, 도 13a 내지 도 14a의 C-C 선에 따른 단면도들이다.
도 11a 및 도 11b를 참조하면, 반도체 기판(100)상에 제1식각 정지막(110을 형성한다. 상기 제1식각 정지막(110)상에 층간 절연막(120)을 형성한다. 상기 층간 절연막(120)상에 제2식각 정지막(115)을 형성한다. 상기 제2식각 정지막(115)은 실리콘 질화막을 포함할 수 있다. 상기 제2식각 정지막(115)상에 제1마스크 물질을 증착한 다음 패터닝하여 제1마스크 패턴들(130)을 형성한다. 상기 제1마스크 패턴들(130)의 두께는 후속공정에서 형성될 배선라인의 두께에 상응할 수 있다.
도 12a 및 도 12b를 참조하면, 상기 제1마스크 패턴(130)을 덮도록 상기 제2식각 정지막(115)상에 절연막(140)을 형성한다. 상기 제1마스크 패턴들(130)사이의 상기 절연막(140)상에 제2마스크 패턴들(150)을 형성한 다음, 상기 제1마스크 패턴들(130)의 상면이 노출될 때까지 상기 제2마스크 패턴(150)과 상기 절연막(140)을 CMP 또는 에치백한다.
도 13a, 도 13b 및 도 13c를 참조하면, 상기 제1 및 제2마스크 패턴들(130, 150)과 상기 절연막(140)상에 감광막 패턴(도 5a의 160)을 형성한다. 상기 감광막 패턴(160) 및 상기 상기 제1 및 제2마스크 패턴들(130, 150)을 마스크로 하여, 상기 제2식각 정지막(115)이 노출될 때까지 상기 제1 및 제2마스크 패턴들(130, 150)사이의 노출된 상기 절연막(140)을 식각한다. 이어서, 상기 제1식각 정지막(110)이 노출될 때까지 상기 층간 절연막(120)을 식각한 다음 노출된 상기 제1식각 정지 막(110)을 식각하여 상기 기판(100)의 일부분들을 노출시켜 주는 콘택홀들(170)을 형성한다. 상기 감광막 패턴(160)을 제거한다.
도 14a, 도 14b 및 도 14c를 참조하면, 상기 콘택홀들(170)내에 도전성 플러그들(180)를 형성한 다음, 상기 노출된 절연막(140)을 제거하는 트렌치(190)를 형성한다. 상기 절연막(140)은 상기 제2식각정지막(115)이 노출될 때까지 식각되어, 상기 제1 및 제2도전막 패턴들(130, 150)의 측벽들을 노출시켜 준다.
도 15a, 도 15b 및 도 15c를 참조하면, 다마신 공정을 통해 상기 트렌치들(180)내에 배선라인들(195)을 형성한다. 상기 배선라인들(195)사이의 상기 제1 및 제2마스크 패턴들(130, 150)을 제거하여 상기 제2식각 정지막(115)을 노출시켜 주고, 상기 배선라인들(195)을 전기적으로 분리시켜 준다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형이 가능하다.
도 1a 내지 도 10a는 본 발명의 일 실시예에 따른 다마신 공정을 이용한 반도체 장치의 제조방법을 설명하기 위한 사시도들이다.
도 1b 내지 도 10b는 도 1a 내지 도 10a의 B-B 선에 따른 단면도들이다.
도 5c 내지 도 9c는 도 5a 내지 도 9a의 C-C 선에 따른 단면도들이다.
도 11a 내지 도 15a는 본 발명의 다른 실시예에 따른 다마신 공정을 이용한 반도체 장치의 제조방법을 설명하기 위한 사시도들이다.
도 11b 내지 도 15b는 도 11a 내지 도 15a의 B-B 선에 따른 단면도들이다.
도 13c 내지 도 14c는 도 13a 내지 도 14a의 C-C 선에 따른 단면도들이다.

Claims (10)

  1. 반도체 기판상에 제1식각 정지막을 형성하고;
    상기 제1식각 정지막상에 제1절연막을 형성하며;
    상기 제1절연막상에 일정 피치로 배열되는 더블 패터닝된 마스크 패턴들을 형성하되, 상기 마스크 패턴들사이에 제2절연막이 배열되고;
    상기 마스크 패턴들사이의 상기 제1 및 제2절연막의 일부분들을 식각하여 상기 기판의 일부분들을 노출시켜 주는 콘택홀들을 형성하며;
    상기 콘택홀들내에 상기 기판의 상기 노출된 부분들과 콘택되는 도전성 플러그들을 형성하고;
    상기 도전성 플러그들의 측면과 상기 마스크 패턴들의 측면들이 노출되도록, 상기 마스크 패턴들사이에 배열되는 제2절연막을 제거하여 상기 마스크 패턴들의 길이방향을 따라 확장되는 트렌치를 형성하며;
    상기 도전성 플러그들의 상기 노출된 측면들 및 상기 마스크 패턴들의 상기 노출된 측면들과 콘택되는 배선라인들을 상기 트렌치들내에 형성하고; 및
    상기 마스크 패턴들을 제거하는 것을 포함하는 반도체 장치의 제조방법.
  2. 제 1 항에 있어서, 상기 마스크 패턴들은 폴리실리콘막들을 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  3. 제 1 항에 있어서, 마스크 패턴들을 형성하는 것은
    상기 제1절연막상에 제1마스크 패턴들을 형성하고;
    상기 제1마스크 패턴들을 이용하여 상기 노출된 기판의 일부분을 일정두께만큼 식각하여 돌출부들을 형성하며;
    상기 제1마스크 패턴 및 상기 돌출부들과 상기 제1절연막상에 제2절연막을 형성하고;
    상기 제1마스크 패턴들사이의 상기 제2절연막상에 제2마스크 물질을형성하며; 및
    상기 제2절연막과 상기 제2마스크 물질을 상기 제1마스크 물질이 노출될 때까지 식각하여 제1마스크 패턴들사이에 제2마스크 패턴들을 형성하되, 상기 제2마스크 패턴들은 상기 이웃하는 제1마스크 패턴들사이에 배열되고, 상기 제1 및 제2마스크 패턴들사이에는 제2절연막이 개재되는 것을 특징으로 하는 반도체 장치의 제조방법.
  4. 제 1 항에 있어서, 상기 제1절연막상에 제2식각 정지막을 형성하는 것을 더 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  5. 제 1 항에 있어서, 마스크 패턴들을 형성하는 것은
    상기 제2식각 정지막상에 제1마스크 패턴들을 형성하고;
    상기 제1마스크 패턴들과 상기 제1절연막상에 제2절연막을 형성하고;
    상기 제1마스크 패턴들사이의 상기 제2절연막상에 제2마스크 물질을 형성하며; 및
    상기 제2절연막과 상기 제2마스크 물질을 상기 제1마스크 패턴들이노출될 때까지 식각하여 제2마스크 패턴들을 형성하되,
    상기 제2마스크 패턴들은 상기 이웃하는 제1마스크 패턴들사이에 서로 배열되되, 상기 제1 및 제2마스크 패턴들사이에는 상기 제2절연막이 재개되는 것을 특징으로 하는 반도체 장치의 제조방법.
  6. 제 5 항에 있어서, 제1 및 제2식각 정지막은 실리콘 질화막들을 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  7. 제 5 항에 있어서, 상기 제1 및 제2마스크 패턴들은 폴리실리콘막들을 함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  8. 제 1 항에 있어서, 상기 도전성 플러그들은 텅스텐막들을 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  9. 제 8 항에 있어서, 상기 배선라인들은 다마신 공정을 통해 형성된 구리 배선라인들을 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  10. 제 1 항에 있어서, 상기 배선라인들은 상기 도전성 플러그들과 동일 폭들을 가지며, 상기 배선라인들의 상면들은 상기 도전성 플러그들의 상면들과 코플라나하는 것을 특징으로 하는 반도체 장치의 제조방법.
KR1020080102144A 2008-10-17 2008-10-17 다마신 공정을 이용한 반도체 장치의 제조방법 KR20100042925A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020080102144A KR20100042925A (ko) 2008-10-17 2008-10-17 다마신 공정을 이용한 반도체 장치의 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020080102144A KR20100042925A (ko) 2008-10-17 2008-10-17 다마신 공정을 이용한 반도체 장치의 제조방법

Publications (1)

Publication Number Publication Date
KR20100042925A true KR20100042925A (ko) 2010-04-27

Family

ID=42218159

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080102144A KR20100042925A (ko) 2008-10-17 2008-10-17 다마신 공정을 이용한 반도체 장치의 제조방법

Country Status (1)

Country Link
KR (1) KR20100042925A (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8652897B2 (en) 2010-12-30 2014-02-18 Samsung Electronics Co., Ltd. Semiconductor memory devices and methods of fabricating the same
US9799551B2 (en) 2015-05-27 2017-10-24 Samsung Electronics Co., Ltd. Method of manufacturing semiconductor device

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8652897B2 (en) 2010-12-30 2014-02-18 Samsung Electronics Co., Ltd. Semiconductor memory devices and methods of fabricating the same
US9799551B2 (en) 2015-05-27 2017-10-24 Samsung Electronics Co., Ltd. Method of manufacturing semiconductor device

Similar Documents

Publication Publication Date Title
KR100939775B1 (ko) 반도체 소자 및 그 제조방법
JP4901898B2 (ja) 半導体装置の製造方法
KR20080038963A (ko) 콘택을 갖는 반도체소자의 제조방법
KR920004541B1 (ko) 반도체 소자에서 식각베리어층을 사용한 콘택홀 형성방법
US9418887B2 (en) Method of manufacturing semiconductor device
KR100827509B1 (ko) 반도체 소자의 형성 방법
KR20130004680A (ko) 디램 소자의 제조 방법
KR20100042925A (ko) 다마신 공정을 이용한 반도체 장치의 제조방법
JP2006294979A (ja) 半導体装置およびその製造方法
KR100995142B1 (ko) 반도체소자의 컨택홀 형성방법
US9349813B2 (en) Method for fabricating semiconductor device
CN109920761B (zh) 半导体元件的制作方法
KR20110077380A (ko) 반도체 소자의 제조 방법
KR100825814B1 (ko) 콘택 배리어를 구비한 반도체 소자 및 그 제조 방법
KR100976663B1 (ko) 반도체 소자의 패턴 형성 방법
TWI641100B (zh) 半導體元件的製作方法
KR100744659B1 (ko) 반도체 소자의 비트라인패턴 제조방법
JP2006114550A (ja) 半導体装置およびその製造方法
KR100360152B1 (ko) 배선 형성 방법
KR101001633B1 (ko) 반도체 소자의 콘택홀 형성방법
KR100339418B1 (ko) 반도체 소자의 제조 방법
KR100399934B1 (ko) 반도체장치의콘택형성방법
KR100924014B1 (ko) 반도체 소자의 제조방법
KR20080062011A (ko) 반도체 소자의 제조방법
KR20170098623A (ko) 반도체 소자의 제조 방법

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination