TW201907564A - 具有改善的傳導性和高反向偏壓效能的垂直功率電晶體 - Google Patents

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Abstract

本發明提供一種具有至少一個磊晶層(103、203)之垂直功率電晶體(100、200)，該至少一個磊晶層包含摻雜有第一電荷載子之一第一半導體材料及複數個溝槽(107、207)，該等溝槽(107、207)自該磊晶層(103、203)之一表面延伸至該磊晶層(103、203)之內部中，其中每一溝槽(107、207)具有自溝槽基部延伸達至某一高度之一區域(108、208)，該區域(108、208)至少部分地經摻雜有第二電荷載子之一第二半導體材料(109、209)填充，且該區域(108、208)電性連接至一源極區域(105、205)，該等第一電荷載子與該等第二電荷載子不同。

Description

具有改善的傳導性和高反向偏壓效能的垂直功率電晶體
本發明係關於一種具有溝槽結構之垂直功率電晶體，其中二極體接面及/或異質接面兩者形成於溝槽與至少一個磊晶層之間。
就垂直功率電晶體而言，在反向偏壓操作中以及在短路之情況下，當在汲極與源極之間存在高正電壓時，自高場強度屏蔽閘極氧化物皆存在問題。此外，難以限制短路電流。
自現有技術已知屏蔽閘極氧化物之各種可能性。一種可能性為將p型摻雜區域***或掩埋於功率電晶體之溝槽結構下方的磊晶層中。此等p型摻雜區域電性連接至功率電晶體之源極區域。藉由其在MOS頂部下方之位置，其使MOS頂部保持自高場強度經屏蔽且決定性地促進限制短路電流。
此處的不足之處為需要額外磊晶步驟以產生經掩埋p型區域。此造成高成本及其他過程風險。
另一可能性為藉由植入至MOS頂部之側來產生深度延伸p+區域。在此種情況下，此等區域之植入比MOS頂部之植入更深，且因此MOS頂部自高場強度經屏蔽。
此處的不足之處為必須消耗較大能量以用於深度植入，且因此 導致高成本。
本發明之目標為改善垂直功率電晶體之效能。
垂直功率電晶體具有至少一個磊晶層，該磊晶層包含摻雜有第一電荷載子之第一半導體材料及複數個溝槽。溝槽自磊晶層之表面延伸至磊晶層之內部中。換言之，溝槽基部經配置於磊晶層中或由磊晶層包封。根據本發明，每一溝槽具有自溝槽基部延伸達至某一高度之區域。該區域至少部分地經摻雜有第二電荷載子之第二半導體材料填充。該區域電性連接至源極區域。第一電荷載子不同於第二電荷載子。
此處的優勢為直接p/n接面或n/p接面在每一溝槽與磊晶層之間產生，且因此在反向偏壓的情況下MOS頂部自高場強度經屏蔽。
在開發中，第一半導體材料與第二半導體材料不同。特別是，相較於第二半導體材料，第一半導體材料具有較大帶隙。
此處有利的為，除p/n接面或n/p接面以外，異質接面形成，從而在電晶體之反向操作中降低傳導損耗，此係因為其降低積體續流二極體之順向電壓。術語反向操作理解為意指電晶體之操作模式為續流二極體，亦即電晶體之電流相對於電流之正常方向反向。換言之，反向傳導性增大。另外，異質接面可直接配置於MOS頂部下方，而無另一磊晶層。因此，可用相對較少之生產努力產生對MOS頂部之良好屏蔽。
在進一步改進中，在區域之溝槽表面與磊晶層之間配置有包含摻雜有第二電荷載子之第三半導體材料的層，該溝槽表面包含各別溝槽之溝槽基部及側壁。換言之，該層形成位於溝槽表面與磊晶層之間的一種井。
此處的優勢為p/n接面定位於第三半導體材料與第一半導體材料 之間，且因此電晶體可暴露於高場強度。因此，可向電晶體施加較高反向偏壓電壓或可使用相同反向偏壓電壓達成較佳傳導性，此係因為該接面定位於具有較高帶隙或較高臨界場強度之材料中。
在開發中，相較於在各別溝槽之側壁與磊晶層之間，該層在各別溝槽之溝槽基部下方具有較大厚度。
此處有利的為，MOS頂部可以甚至更大程度經屏蔽。
在進一步改進中，區域之高度包含各別溝槽之深度的百分之十至百分之九十。
在開發中，第一電荷載子為n型傳導且第二電荷載子為p型傳導。
此處有利的為，由於較大電子遷移率，垂直功率電晶體具有較低傳導損耗。
在進一步改進中，第一半導體材料包含SiC且第二半導體材料包含多晶矽。
在開發中，第三半導體材料包含SiC。
在進一步改進中，磊晶層經配置於包含SiC之半導體基板上。
在開發中，垂直功率電晶體為MOSFET。
此處的優勢為低傳導損耗在恆定反向偏壓電阻的情況下發生，例如與諸如IGBT之雙極解決方案相比。
其他優勢自例示性具體實例之以下描述及自從屬專利申請專利範圍而顯現。
100‧‧‧垂直功率電晶體
101‧‧‧半導體基板
103‧‧‧磊晶層
104‧‧‧通道層
105‧‧‧源極區域
106‧‧‧區域
107‧‧‧溝槽
108‧‧‧區域
109‧‧‧第二半導體材料
110‧‧‧閘極介電質
111‧‧‧閘極電極
112‧‧‧結構化絕緣層
113‧‧‧金屬層
114‧‧‧汲極金屬化物
200‧‧‧垂直功率電晶體
201‧‧‧半導體基板
203‧‧‧磊晶層
204‧‧‧通道層
205‧‧‧源極區域
206‧‧‧區域
207‧‧‧溝槽
208‧‧‧區域
209‧‧‧第二半導體材料
210‧‧‧閘極介電質
211‧‧‧閘極電極
212‧‧‧結構化絕緣層
213‧‧‧金屬層
214‧‧‧汲極金屬化物
215‧‧‧層
300‧‧‧方法
310‧‧‧步驟
320‧‧‧步驟
330‧‧‧步驟
340‧‧‧步驟
350‧‧‧步驟
360‧‧‧步驟
362‧‧‧步驟
370‧‧‧步驟
380‧‧‧步驟
400‧‧‧替代方法
410‧‧‧步驟
420‧‧‧步驟
430‧‧‧步驟
440‧‧‧步驟
452‧‧‧步驟
454‧‧‧步驟
456‧‧‧步驟
458‧‧‧步驟
470‧‧‧步驟
480‧‧‧步驟
本發明基於較佳具體實例及隨附圖式在下文加以解釋。在圖式 中：圖1展示垂直功率電晶體之一實施例。圖2展示垂直功率電晶體之另一實施例，圖3展示一種用於產生根據圖2之垂直功率電晶體的方法，以及圖4展示一種用於產生根據圖2之垂直功率電晶體的替代方法。
圖1展示垂直功率電晶體100之一實施例。垂直功率電晶體100包含半導體基板101，在該半導體基板之前側上沈積或配置有至少一個磊晶層103。磊晶層103包含摻雜有第一電荷載子之第一半導體材料。磊晶層103較佳地包含n型摻雜SiC。在磊晶層103之上部區域中，植入p型摻雜離子，例如Al。因此，在磊晶層103之上部區域中，此處形成充當通道區域之通道層104。可替代地，在磊晶層103上可配置有形成通道區域之p型摻雜磊晶層。在通道層104上配置有包含n+摻雜之源極區域105及p+摻雜之區域106的另一半導體層。垂直功率電晶體100具有溝槽結構，亦即複數個或大量溝槽。每一溝槽107具有自溝槽基部延伸達至溝槽之某一高度的區域108。此區域108完全經第二半導體材料109填充。第二半導體材料109以導電方式連接至至少一個源極區域105。在溝槽結構內之第一區域108上方配置有閘極介電質110及閘極電極111。在每一溝槽107上(亦即在溝槽結構上方)配置有使閘極電極111與源極區域105電絕緣之結構化絕緣層112。在結構化絕緣層112上配置有金屬層113。在半導體基板101之背側上配置有汲極金屬化物114。
溝槽結構具有為例如0.5μm至10μm深之溝槽。不考慮產生公差，溝槽107在此情況下具有相同深度。溝槽107之間的距離實質上為相同大小且處於0.1μm與10μm之間的範圍內，下限由過程規定且上限由MOS錯合物之 其他方面的不充分屏蔽規定。側向位於區域108之間的區域或區域108之間的水平區域(亦即磊晶層103之部分)可具有不同於磊晶層103之其餘部分的摻雜。因此，區域108之間的傳導性可增大，且因此電流較快速地流動。
視情況，另一磊晶層可經配置於至少一個磊晶層103與MOS頂部或MOS錯合物之間。
第一半導體材料與第二半導體材料不同。
在一例示性具體實例中，半導體基板101及磊晶層103包含SiC。第二半導體材料包含多晶矽(polycrystalline silicon)，下文中亦稱作多晶矽(poly silicon)或多晶Si。閘極介電質110包含SiO2且閘極電極111包含多晶矽。
在另一例示性具體實例中，半導體基板101及磊晶層103包含GaN。
圖2展示垂直功率電晶體200之另一實施例。垂直功率電晶體200包含垂直功率電晶體100之結構，附圖標號之相同最末數字與圖1中之相同組件相對應。另外，垂直功率電晶體200具有配置於區域208之溝槽表面與磊晶層203之間的層215。層215包含摻雜有第二電荷載子之第三半導體材料。特別是，第三半導體材料為p型摻雜，例如藉由離子植入。有效摻雜劑量通常超過1E13cm^-3。高效摻雜劑量具有改善對MOS頂部之屏蔽的效應。第三半導體材料包含例如SiC。層215之厚度處於0.01μm與4μm之間的範圍內。
垂直功率電晶體100及200較佳地為MOSFET。然而，其亦可經設計或實施為FIEMT。垂直功率電晶體100及200可用於例如車輛逆變器、光伏打逆變器、牽引驅動器或高壓整流器中。
圖3描述一種用於產生根據圖2之垂直功率電晶體之方法300。方法300開始於步驟310，其中至少一個磊晶層經沈積於半導體基板上。磊晶層具有第一電荷載子。在後繼步驟320中，產生垂直功率電晶體之功能層，此係因 為源極區域、p型通道區域及p+區域憑藉各種罩幕及植入產生。在後繼步驟330中，溝槽結構藉助於乾式蝕刻產生。在後繼步驟340中，藉由高溫或犧牲性氧化來執行溝槽側壁之後續處理(例如圓化)以改善表面。在後續步驟350中，藉助於溝槽表面與磊晶層之間的離子植入來產生層，該溝槽表面包含各別溝槽之溝槽基部及側壁部分。各別溝槽之溝槽基部及側壁部分為例如高度p型摻雜。在後續步驟360中，每一溝槽經第二半導體材料填充達至某一高度。第二半導體材料包含例如p型摻雜多晶矽。在後續步驟370中，絕緣層經配置於各別溝槽之經填充區域上，以便使第二半導體材料與MOS頂部絕緣。在後續步驟380中，產生根據現有技術之MOS頂部、結構化絕緣層、金屬層及背側金屬化物。
圖4描述一種用於產生根據圖2之垂直功率電晶體的替代方法400。步驟410至430以及步驟470及480與來自圖3之步驟310至330以及步驟370及380相對應。在步驟430之後的步驟440中，藉助於溝槽表面與磊晶層之間的離子植入來產生層，該溝槽表面包含各別溝槽之溝槽基部及整個側壁。在後續步驟452中，每一溝槽用蝕刻罩幕或硬式罩幕(例如SiO2)填充達至某一高度。在後續步驟454中，藉助於乾式蝕刻過程以移除在剩餘未經填充之溝槽之側壁上於步驟440中所產生的層之方式擴寬每一溝槽。在後續步驟456中，硬式罩幕經移除。在後續步驟458中，藉由高溫或犧牲性氧化來執行溝槽側壁之後續處理(例如圓化)以改善表面。在後續步驟362中，溝槽用第二半導體材料填充達至某一高度，例如藉助於沈積方法與乾式蝕刻步驟相組合。第二半導體材料為例如多晶Si。

Claims (10)

  1. 一種具有至少一個磊晶層(103、203)之垂直功率電晶體(100、200)，該至少一個磊晶層包含摻雜有第一電荷載子之第一半導體材料及複數個溝槽(107、207)，該溝槽(107、207)自該磊晶層(103、203)之表面延伸至該磊晶層(103、203)之內部中，其中每一溝槽(107、207)具有自溝槽基部延伸達至某一高度之區域(108、208)，該區域(108、208)至少部分地經摻雜有第二電荷載子之第二半導體材料(109、209)填充，且該區域(108、208)電性連接至源極區域(105、205)，該第一電荷載子與該第二電荷載子不同。
  2. 如請求項1所述之垂直功率電晶體(100、200)，其中該第一半導體材料與該第二半導體材料不同，特別是，相較於該第二半導體材料(109、209)，該第一半導體材料具有較大帶隙。
  3. 如請求項1或2之垂直功率電晶體(100、200)，其中在該區域(108、208)之溝槽表面與該磊晶層(103、203)之間配置有包含摻雜有該第二電荷載子之第三半導體材料的層(215)，且該區域(108、208)之該溝槽表面包含該各別溝槽(107、207)之該溝槽基部及該各別溝槽(107、207)之側壁。
  4. 如請求項3所述之垂直功率電晶體(100、200)，其中相較於在該各別溝槽(107、207)之該側壁與該磊晶層(103、203)之間，該層(215)在該各別溝槽(107、207)之該溝槽基部下方具有較大厚度。
  5. 如請求項1或2所述之垂直功率電晶體(100、200)，其中該某一高度包含該各別溝槽(107、207)之深度的百分之十至百分之九十。
  6. 如請求項1或2所述之垂直功率電晶體(100、200)，其中該第一電荷載子為n型傳導且該第二電荷載子為p型傳導。
  7. 如請求項1或2之垂直功率電晶體(100、200)，其中該第一半導體材料包含SiC且該第二半導體材料(109、209)包含多晶Si。
  8. 如請求項3所述之垂直功率電晶體(100、200)，其中該第三半導體材料包含SiC。
  9. 如請求項1或2所述之垂直功率電晶體(100、200)，其中該磊晶層(103、203)經配置於包含SiC之半導體基板(101、201)上。
  10. 如請求項1或2所述之垂直功率電晶體(100、200)，其中該垂直功率電晶體(100、200)為MOSFET。
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