TWI576963B - 靜態隨機存取記憶體單元 - Google Patents

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TWI576963B
TWI576963B TW104124012A TW104124012A TWI576963B TW I576963 B TWI576963 B TW I576963B TW 104124012 A TW104124012 A TW 104124012A TW 104124012 A TW104124012 A TW 104124012A TW I576963 B TWI576963 B TW I576963B
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廖忠志
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台灣積體電路製造股份有限公司
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Description

靜態隨機存取記憶體單元
本發明係有關於靜態隨機存取記憶體電路，特別係有關於雙埠靜態隨機存取記憶體電路。
在深次微米積體電路技術中，嵌入式靜態隨機存取記憶體裝置已廣為應用於高速通訊、影像處理以及系統單晶片產品(SOC)之儲存單元。舉例而言，雙埠靜態隨機存取記憶體裝置允許並行操作，例如在一個週期中的1R(讀)1W(寫)或2R(讀)，也因此擁有高於單一埠靜態隨機存取記憶體的頻寬。在降低特徵尺寸(feature size)及增加封裝密度的先進製程中，低負載且高速的單元結構係嵌入式記憶體以及系統單晶片產品的重要要素。具備短位元線(short bit line)之薄型(thin style)靜態隨機存取記憶體單元結構可針對位元線的電阻電容延遲(RC delay)有較佳的表現。然而，薄型單元結構亦具備一些問題，例如資料節點漏電、拉降(pull-down)裝置/通過閘(pass-gate)裝置的匹配以及電流擁塞效應(current crowding)等。雙埠靜態隨機存取記憶體之特殊操作模式(如並行操作)需要較多的拉降驅動能力以執行雙埠的啟動操作模式。上述特殊操作模式更需要針對靜態雜訊邊限(static noise margin)而使用雙倍貝他比率設定(double beta ratio setting)。因此，雙埠單元之拉降裝置的寬度將大約是單埠單元的兩倍。上述特徵將體現於拉降裝置之 汲極節點的L型或T型佈局，因此，雙埠單元可能需要承受上述所提之各種問題。此外，靜態隨機存取記憶體單元在微影(lithography)製程期間亦可能會遭遇眾多的困難。所以需要一種新的結構以解決上述問題。
本發明提供一種靜態隨機存取記憶體單元，包括一第一反相器，包括一第一拉升裝置、一第一拉降裝置、以及一第二拉降裝置；一第二反相器，用以交叉耦接該第一反相器，該第二反相器包括一第二拉升裝置、一第三拉降裝置以及一第四拉降裝置；一第一通過閘裝置以及一第二通過閘裝置，耦接至該第一反相器以形成一第一埠；以及一第三通過閘裝置以及一第四通過閘裝置，耦接至該第二反相器以形成一第二埠。其中，該第一與該第二通過閘裝置、該第一反相器之該第一拉降裝置以及該第二反相器之第三拉降裝置係配置於一第一主動區。其中，該第三與該第四通過閘裝置、該第一反相器之該第二拉降裝置以及該第二反相器之第四拉降裝置係配置於一第二主動區。其中，該第一拉升裝置與該第二拉升裝置係配置於一第三主動區。
本發明另提供一種靜態隨機存取記憶體單元，包括一第一反相器，交叉耦接至一第二反相器；一第一通過閘裝置與一第二通過閘裝置，耦接至該第一反相器以形成一第一埠；一第三通過閘裝置與一第四通過閘裝置，耦接至該第二反相器以形成一第二埠；以及一第一組金屬線，建構於一第一金屬層，並耦接至該第一反相器、該第二反相器、該第一通過閘 裝置、該第二通過閘裝置、該第三通過閘裝置以及該第四通過閘裝置。其中該第一組金屬線彼此互相平行設置且沿著一第一方向排列，同時依照一次序以設置，該次序依序為一第一字元定位線；一第一局部互連線；一第一位元線；一第一互補電源線；一第一反位元線；一第一電源線；一第二位元線；一第二互補電源線；一第二反位元線；一第二局部互連線；以及一第二字元定位線。
本發明亦提供一種靜態隨機存取記憶體單元，包括一第一拉升裝置、一第一拉降裝置以及一第二拉降裝置以形成一第一連續部件，且沿著一第一方向擴展；一第二拉升裝置、一第三拉降裝置以及一第四拉降裝置以形成一第二連續部件，且沿著該第一方向擴展；一第一通過閘裝置與一第二通過閘裝置，耦接至該第一拉升裝置、該第一拉降裝置以及該第二拉降裝置以形成一第一埠；以及一第三通過閘裝置與一第四通過閘裝置，耦接至該第二拉升裝置、該第三拉降裝置以及該第四拉降裝置以形成一第二埠。其中該靜態隨機存取記憶體單元之沿著一第二方向的一長度實質上與四個閘極所佔之間隔相等，且該第二方向實質上與該第一方向垂直。其中至少該第一拉升裝置或該第二拉升裝置之一具備一偽閘極(dummy gate)。
100‧‧‧雙埠靜態隨機存取記憶體單元
110‧‧‧第一反相器
120‧‧‧第二反相器
PG-1、PG-2、PG-3、PG-4‧‧‧通過閘
PU-1、PU-2‧‧‧拉升裝置
PD1-1、PD1-2、PD2-1、PD2-2‧‧‧拉降裝置
WL-A、Port-A WL‧‧‧第一字元線
WL-B、Port-B WL‧‧‧第二字元線
BL-A‧‧‧第一位元線
BL-B‧‧‧第二位元線
BL-A bar‧‧‧第一反位元線
BL-B bar‧‧‧第二反位元線
1stNode‧‧‧第一節點
2stNode‧‧‧第二節點
1stLI‧‧‧第一局部互連
2stLI‧‧‧第二局部互連
Vcc‧‧‧電源線
1stVss‧‧‧第一互補電源線
2stVss‧‧‧第二互補電源線
M1‧‧‧第一金屬層
M2‧‧‧第二金屬層
M3‧‧‧第三金屬層
200‧‧‧金屬路線安排結構
201‧‧‧邊界
202‧‧‧第一字元定位線
204‧‧‧第一局部互連
206‧‧‧第一位元線
208‧‧‧第一互補電源線
210‧‧‧第一反位元線
212‧‧‧第一電源線
214‧‧‧第二位元線
216‧‧‧第二互補電源線
218‧‧‧第二反位元線
220‧‧‧第二局部互連
222‧‧‧第二字元定位線
230‧‧‧第一導孔
232‧‧‧第二導孔
234‧‧‧第三導孔
236‧‧‧第四導孔
238‧‧‧第五導孔
240‧‧‧第六導孔
242‧‧‧第七導孔
250‧‧‧第三互補電源線
252‧‧‧第一字元線
254‧‧‧第二電源線
256‧‧‧第二字元線
258‧‧‧第四互補電源線
270‧‧‧金屬路線安排結構
292‧‧‧第二維度
294‧‧‧第一維度
300‧‧‧金屬路線安排結構
301‧‧‧邊界
310‧‧‧第二電源線
312‧‧‧第一字元線
314‧‧‧第三互補電源線
316‧‧‧第二字元線
318‧‧‧第三電源線
330‧‧‧第一導孔
332‧‧‧第二導孔
334‧‧‧第三導孔
336‧‧‧第四導孔
338‧‧‧第五導孔
340‧‧‧第六導孔
400‧‧‧雙埠靜態隨機存取記憶體單元
401‧‧‧邊界
402‧‧‧N型井區
404、406‧‧‧P型井區
412‧‧‧第一主動區
414‧‧‧第二主動區
416‧‧‧第三主動區
420、424、430、434‧‧‧閘極
422、432‧‧‧偽閘極
426、428‧‧‧長閘極
440、442、444、446、448、450、452‧‧‧接點
454、456‧‧‧長接點
462、464、466、468、470、472‧‧‧閘極接點部件
473、474、475、476、477、478、479、480、481、482、483、484、485、486、487‧‧‧導孔
492‧‧‧第一維度
494‧‧‧第二維度
500‧‧‧雙埠靜態隨機存取記憶體單元
501‧‧‧邊界
502‧‧‧N型井區
504‧‧‧P型井區
512‧‧‧第一主動區
514‧‧‧第二主動區
516‧‧‧第三主動區
520、524、530、534‧‧‧閘極
524‧‧‧閘極
526‧‧‧長閘極
528、540、542、544、546、548、550‧‧‧長閘極
554、556‧‧‧長接點
562、564、566、568、570、572‧‧‧閘極接點部件
592‧‧‧第一維度
594‧‧‧第二維度
600‧‧‧金屬路線安排結構
602‧‧‧第一字元線
604‧‧‧第二字元線
612、614、616、618、620、622、624、626、630、632、 634‧‧‧短金屬線
641‧‧‧第一字元定位線
642‧‧‧第一局部互連
644‧‧‧第一位元線
646‧‧‧第一互補電源線
648‧‧‧第一反位元線
650‧‧‧第一電源線
652‧‧‧第二位元線
654‧‧‧第二互補電源線
656‧‧‧第二反位元線
658‧‧‧第二局部互連
659‧‧‧第二字元定位線
660、661、662、663、664、665、666、667、668、669、670‧‧‧第一導孔
680、681、682、683、684、685、686、687、688、689、690‧‧‧第二導孔
692‧‧‧第一維度
694‧‧‧第二維度
700‧‧‧雙埠靜態隨機存取記憶體單元
701‧‧‧邊界
792‧‧‧第一維度
794‧‧‧第二維度
800‧‧‧金屬路線安排結構
802‧‧‧第一字元線
804‧‧‧第二字元線
810、812、813、814、815、816、817、818、819、820、821、822、823、824、825‧‧‧第二導孔
830、832‧‧‧第三導孔
900‧‧‧雙埠靜態隨機存取記憶體單元
901‧‧‧邊界
992‧‧‧第一維度
994‧‧‧第二維度
STI‧‧‧淺溝槽隔離
本發明各方面所揭露之內容，可透過閱讀下文並搭配附圖的詳細描述而得到最佳的理解。應該注意的是，根據業界的標準做法，各種特徵並無按照比例繪製。事實上，為了能夠明確的討論，各種特徵的尺寸可能被任意的放大或縮小。
第1~2圖係依據本發明一些實施例所述之雙埠靜態隨機存取記憶體裝置的示意圖。
第3A圖係依據本發明一些實施例所述之雙埠靜態隨機存取記憶體單元之金屬路線安排結構的俯視圖。
第3B~3C圖係依據本發明一些實施例所述之雙埠靜態隨機存取記憶體單元，並包含金屬路線安排結構之一個或多個金屬層的俯視圖。
第4A~4C圖係依據本發明一些實施例所述之雙埠靜態隨機存取記憶體單元的俯視圖。
第5A~5C圖係依據本發明一些實施例所述之雙埠靜態隨機存取記憶體單元的俯視圖。
第6A~6B圖係依據本發明一些實施例所述之部分雙埠靜態隨機存取記憶體單元的俯視圖。
第7A~7B圖係依據本發明一些實施例所述之部分雙埠靜態隨機存取記憶體裝置的俯視圖。
第8圖係依據本發明一些實施例所述之包括多個金屬層的雙埠靜態隨機存取記憶體裝置的部分剖視圖。
以下所揭露之內容提供了許多不同的實施例或範例，用於實現本發明的不同特徵。下文將描述各元件與安排的具體實施例以使本發明所揭露之內容更為清晰易懂。此處所列舉之實施例應當僅為範例，並不用於對本發明進行限制。舉例而言，一第一特徵通過或在一第二特徵上之構造的描述，可能包含第一與第二特徵係透過直接接觸所形成的實施例，也可能 包含可在第一與第二特徵之間形成之額外特徵的實施例，在此狀況下之第一與第二特徵可能不是透過直接接觸來形成。此外，本發明所揭露之參考數字及/或字母可能在不同的實施例中重複的出現，此重複記載之目的為使本發明之描述更為明確且精簡，並非用以指示所討論的各實施例及/或構造之間的關聯性。
進一步而言，空間相對術語如「在…之下」、「以下」、「較低的」、「以上」、「上方」等，上述詞彙可能會在本說明書中用以簡單描述元件或特徵相對於其他元件或特徵之間的關係。除了圖式中有所描繪的方向之外，使用或操作中裝置之不同方向會以空間相對術語來描述。裝置可被另做定位(旋轉90度或往其他方位)，而說明書中所使用的空間相對描述同樣可以相對應地進行解釋。
第1~2圖係依據本發明一些實施例所述之雙埠靜態隨機存取記憶體單元100的示意圖。雙埠靜態隨機存取記憶體單元100包括一第一反相器110以及一第二反相器120，且該等反相器相互交叉耦接。第一反相器110包括由P型金屬氧化物半導體場效電晶體(PMOSFET)構成之一拉升(pull-up)裝置PU-1。第一反相器110亦包括由N型金屬氧化物半導體場效電晶體(NMOSFET)構成之複數個拉降裝置PD1-1、PD1-2，並且以並聯方式配置。第二反相器120包括由P型金屬氧化物半導體場效電晶體(PMOSFET)構成之一拉升裝置PU-2。第二反相器120亦包括由N型金屬氧化物半導體場效電晶體(NMOSFET)構成之複數個拉降裝置PD2-1、PD2-2，並且以並聯方式配置。
參考第1~2圖，拉升裝置PU-1、拉降裝置PD1-1以及拉降裝置PD1-2之汲極彼此電性連接，並且以此定義一第一節點1stNode。拉升裝置PU-2、拉降裝置PD2-1以及拉降裝置PD2-2之汲極彼此電性連接，並且以此定義一第二節點2stNode。拉升裝置PU-1、拉降裝置PD1-1以及拉降裝置PD1-2之閘極彼此電性連接並且耦接至第二節點2stNode。拉升裝置PU-2、拉降裝置PD2-1以及拉降裝置PD2-2之閘極彼此電性連接並且耦接至第一節點1stNode。拉升裝置PU-1與拉升裝置PU-2之源極皆電性連接至電源線Vcc。拉降裝置PD1-1、拉降裝置PD1-2、拉降裝置PD2-1以及拉降裝置PD2-2之源極皆電性連接至互補電源線Vss。在一些實施例中，如第2圖所示，拉降裝置PD1-1與拉降裝置PD1-2之源極皆電性連接至一第一互補電源線1stVss，而拉降裝置PD2-1與拉降裝置PD2-2之源極皆電性連接至一第二互補電源線2stVss。
如第2圖所示，雙埠靜態隨機存取記憶體單元100更包括一第一埠Port-A以及一第二埠Port-B。在一些實施例中，第一埠Port-A至少包括兩個通過閘裝置，註記為通過閘PG-1與通過閘PG-2，而第二埠Port-B至少包括兩個通過閘裝置，註記為通過閘PG-3與通過閘PG-4。每個通過閘裝置可包括一N型金屬氧化物半導體場效電晶體。在一些實施例中，通過閘PG-1的汲極電性連接至一第一位元線(bit line)BL-A，而通過閘PG-1的源極電性連接至第一節點1stNode，且通過閘PG-1的閘極電性連接至一第一字元線(word line)Port-A WL。通過閘PG-2的汲極電性連接至一第一反位元線(bit line bar)BL-A bar，而通過閘PG-2的源極電性連接至第二節點2stNode，且通過閘PG-2的閘極電性連接至第一字元線Port-A WL。通過閘PG-3的汲極電性連接至一第二位元線BL-B，而通過閘PG-3的源極電性連接至第一節點1stNode，且通過閘PG-3的閘極電性連接至一第二字元線Port-B WL。通過閘PG-4的汲極電性連接至一第二反位元線BL-B bar，而通過閘PG-4的源極電性連接至第二節點2stNode，且通過閘PG-4的閘極電性連接至第二字元線Port-B WL。上述字元線與位元線可提供讀取及/或寫入的功能。
各種N型金屬氧化物半導體場效電晶體以及P型金屬氧化物半導體場效電晶體可透過任何適當之技術以實現。在一些實施例中，上述N型金屬氧化物半導體場效電晶體以及P型金屬氧化物半導體場效電晶體可為習知金屬氧化物半導體場效電晶體。各種N型金屬氧化物半導體場效電晶體以及P型金屬氧化物半導體場效電晶體亦可透過高介電質金屬閘極(high-k/metal gate)技術來實現。在另外一些實施例中，各種N型金屬氧化物半導體場效電晶體以及P型金屬氧化物半導體場效電晶體可包括鰭式場效電晶體(Fin-like field effect transistors(FinFETs))。鰭式場效電晶體可經由以下過程來實現，包括沉積(depositing)一介電質材料層於半導體基底上；蝕刻(etching)該介電質材料層以形成開口；選擇性磊晶(selective epitaxy)在該半導體基底上以及該開口中產生半導體材料(例如矽)，進而形成鰭式主動區(fin active region)以及淺溝槽隔離(STI)部件。各種鰭式場效電晶體亦包括應變部件(strained feature)以增強移動率與裝置效能。舉例而言，P型鰭式場效電 晶體可包括產生在一矽基底上之矽鍺磊晶。在一些實施例中，雙埠靜態隨機存取記憶體單元100可包括額外的裝置，例如額外之拉降裝置以及拉升裝置。
第3A圖係依據本發明一些實施例所述之金屬路線安排結構200的俯視圖，在一些實施例中，金屬路線安排結構200係由雙埠靜態隨機存取記憶體單元100之一金屬層(例如第一金屬層M1)來構成。參考第3A圖，複數金屬線202~222可由第一金屬層M1來構成，且實質上對齊一第一維度294。
如第3A圖所示，在一些實施立中，雙埠靜態隨機存取記憶體單元100之第一金屬層M1包括一第一字元定位線(word line landing line)202、一第一局部互連(local interconnect)204、一第一位元線206、一第一互補電源線208、一第一反位元線210、一第一電源線212、一第二位元線214、一第二互補電源線216、一第二反位元線218、一第二局部互連220以及一第二字元定位線222。在一些實施例中，上述各金屬線202~222係依照第3A圖所示之次序以設置於第一金屬層M1中。第3A圖之金屬路線安排結構200可應用於雙埠靜態隨機存取記憶體單元，該雙埠靜態隨機存取記憶體單元具備源自同一個反相器之多個拉降裝置，且該等拉降裝置分散設置於不同主動區。如本發明後續將介紹之實施例，一第一反相器之第一拉降裝置可設置於一第一主動區，而該第一反相器之第二拉降裝置可設置於一第二主動區。金屬路線安排結構200之第一金屬層M1的各金屬線皆為直線，因此可有助於微影構圖(lithography patterning)，藉此提供密度均勻且單一維度之路線 安排的製圖。
在一些實施例中，第一字元定位線202與第二字元定位線222可電性連接在第一金屬層M1下方之閘極結構與一個或多個在第二金屬層M2且跨越第一金屬層M1之字元線。第一字元定位線202與第二字元定位線222可設置在邊界201上，如第3A圖所示。第一電源線212實質上可設置在雙埠靜態隨機存取記憶體單元100的中央部分，並且建構於第一金屬層M1。在一些實施例中，第一金屬層M1之金屬線202~222實質上皆對齊第一維度294。在本實施例中，至少一條電源線以及互補電源線被配置於相鄰兩條位元線之間，且皆建構於第一金屬層M1，藉此產生雜訊屏蔽。舉例而言，第一互補電源線208設置於第一位元線206與第一反位元線210之間；第一電源線212設置於第一反位元線210與第二位元線214之間；第二互補電源線216設置於第二位元線214與第二反位元線218之間。
第3B~3C圖係依據本發明一些實施例所述之雙埠靜態隨機存取記憶體單元，並且包含金屬路線安排結構之一個或多個金屬層的俯視圖，其中該金屬路線安排結構係形成於第一金屬層M1。在一些實施例中，如第3B圖所示，雙埠靜態隨機存取記憶體單元100至少包括兩互相連接的層，亦即第一金屬層M1以及在第一金屬層M1之上方形成的第二金屬層M2。金屬路線安排結構270可包括複數金屬線250~258，上述金屬線建構於第一金屬層M1上方的第二金屬層M2。金屬線250~258實質上對齊一第二維度292。第二維度292實質上與第一維度294互為垂直關係，如第3B~3C圖所示。
在一些實施例中，如第3B圖所示，雙埠靜態隨機存取記憶體單元100之第二金屬層M2包括一第三互補電源線250、一第一字元線252、一第二電源線254、一第二字元線256以及一第四互補電源線258。第三互補電源線250與第四互補電源線258可設置在邊界201上。第二電源線254實質上可設置在雙埠靜態隨機存取記憶體單元100的中央部分，並且建構於第二金屬層M2。在一些實施例中，第二金屬層M2之金屬線250~258實質上皆對齊第二維度292，而第二維度292與第一維度294互為垂直關係。在一些實施例中，上述各金屬線250~258係依照第3B圖所示之次序以設置於第二金屬層M2中。在本實施例中，至少一條電源線以及互補電源線被配置於相鄰兩條字元線之間，且皆建構於第二金屬層M2。舉例而言，第二電源線254設置於第一字元線252與第二字元線256之間。上述互補電源線與電源線可做為電力線(power line)以提供並安排電力至雙埠靜態隨機存取記憶體單元。在不同的實施例中，在第一金屬層M1及/或第二金屬層M2的金屬線可以有不同的配置。
依據第3B圖所示，各種用以耦接第一金屬層M1至第二金屬層M2之導孔(via)皆被適當的配置且形成於第一金屬層M1上。在一些實施例中，第一金屬層M1上之導孔包括設置於第一互補電源線208之一第一導孔230，用以耦接第三互補電源線250至第一互補電源線208；以及設置於第二互補電源線216之一第二導孔232，用以耦接第三互補電源線250至第二互補電源線216。一第三導孔234可設置於第一字元定位線202，用以耦接第一字元線252至第一字元定位線202。一第四導孔 236可設置於第一電源線212，用以耦接第一電源線212至第二電源線254。一第五導孔238可設置於第二字元定位線222，用以耦接第二字元線256至第二字元定位線222。一第六導孔240可設置於第一互補電源線208，用以耦接第四互補電源線258至第一互補電源線208。一第七導孔242可設置於第二互補電源線216，用以耦接第四互補電源線258至第二互補電源線216。上述金屬線可依據拉升裝置、拉降裝置與通過閘裝置的不同配置，而被以不同的配置及/或安排加以實現。在此應注意，導孔230~242係設置於第一金屬層M1與第二金屬層M2之間，藉此做為連接通道。因此，上述導孔皆設置於第一金屬層M1之上且第二金屬層M2之下。
第3C圖係依據本發明一些實施例所述之雙埠靜態隨機存取記憶體單元100中，建構於一層或多層金屬層(例如第一金屬層M1)之金屬路線安排結構300的俯視圖。在一些實施例中，如第3C圖所示，雙埠靜態隨機存取記憶體單元100至少包括兩互相連接的層，亦即第一金屬層M1以及在第一金屬層M1之上方形成的第二金屬層M2。金屬路線安排結構300可包括複數金屬線310~318，上述金屬線建構於第一金屬層M1上方的第二金屬層M2。金屬線310~318實質上對齊第二維度292。第二維度292實質上與第一維度294互為垂直關係，如第3B~3C圖所示。
如第3C圖之實施例所示，雙埠靜態隨機存取記憶體單元100之第二金屬層M2包括一第二電源線310、一第一字元線312、一第三互補電源線314、一第二字元線316以及一第 三電源線318。第二電源線310與第三電源線318可設置在邊界301上，如第3C圖所示。第三互補電源線314實質上可設置在雙埠靜態隨機存取記憶體單元100的中央部分，並且建構於第二金屬層M2。在一些實施例中，第二金屬層M2之金屬線310~318實質上皆對齊第二維度292，而第二維度292與第一維度294互為垂直關係。在一些實施例中，上述各金屬線310~318係依照第3C圖所示之次序以設置於第二金屬層M2中。在不同的實施例中，在第一金屬層M1及/或第二金屬層M2的金屬線可以有不同的配置。在本實施例中，至少一條電源線以及互補電源線被配置於相鄰兩條字元線之間，且皆建構於第二金屬層M2。舉例而言，第三互補電源線314設置於第一字元線312與第二字元線316之間。
依據第3C圖所示，各種用以耦接第一金屬層M1至第二金屬層M2之導孔皆被適當的配置且形成於第一金屬層M1上。在一些實施例中，第一金屬層M1上之導孔包括設置於第一電源線212之一第一導孔330，用以耦接設置於第二金屬層M2之第二電源線310至設置於第一金屬層M1之第一電源線212；設置於第一字元定位線202之一第二導孔332，用以耦接設置於第二金屬層M2之第一字元線312至第一字元定位線202；設置於第一互補電源線208之一第三導孔334，用以耦接設置於第二金屬層M2之第三互補電源線314至第一互補電源線208；設置於第二互補電源線216之一第四導孔336，用以耦接設置於第二金屬層M2之第三互補電源線314至第二互補電源線216；設置於第二字元定位線222之一第五導孔338，用以 耦接第二字元線316至第二字元定位線222；設置於第一電源線212之一第六導孔340，用以耦接第三電源線318至第一電源線212。在此應注意，導孔330~340係設置於第一金屬層M1與第二金屬層M2之間，藉此做為連接通道。因此，上述導孔皆設置於第一金屬層M1之上且第二金屬層M2之下。
第4A圖係雙埠靜態隨機存取記憶體單元400的俯視圖，雙埠靜態隨機存取記憶體單元400包含本發明各種實施例所設計之各種裝置。在一實施例中，雙埠靜態隨機存取記憶體單元400可為第2圖之雙埠靜態隨機存取記憶體單元100的一部分。雙埠靜態隨機存取記憶體單元400包括一雙埠靜態隨機存取記憶體單元，且該雙埠靜態隨機存取記憶體單元係建構於一半導體基底上。該半導體基底可包括矽。另外，該半導體基底可包括鍺、矽鍺或其他適當的半導體材料。該半導體基底可包括其他適當之特徵與結構。在一實施例中，於一配套的基板晶圓(supporting bulk wafer)上，該半導體基底採用形成於一絕緣層上之一半導體材料層以進行隔離。上述之技術與結構被稱為隔離層覆半導體(semiconductor on isolation(SOI))。隔離層覆半導體結構可透過不同的技術以實現，例如氧離子植入隔離法(separation by implanted oxygen(SIMOX))、貼合與蝕刻SOI(bonding and etching back(BESOI))以及區段融化再結晶(zone melting and recrystallization(ZMR))。
根據第4A圖所示，雙埠靜態隨機存取記憶體單元400係形成於一單位晶格(unit cell)區，且由一邊界401來定義。在一實施例中，該單位晶格區被定義為一矩形，該矩形包含沿 著一第一方向之一第一維度492，以及沿著一第二方向之第二維度494，其中該第二方向係垂直於該第一方向。在一些實施例中，該矩形在第一維度492之長度可以比在第二維度494之長度還長。在第一維度492之長度可註記為一長間距(long pitch)而在第二維度494之長度可註記為一短間距(short pitch)。雙埠靜態隨機存取記憶體單元400包括設置於雙埠靜態隨機存取記憶體單元400中央部分之一N型井(N-well)區402。雙埠靜態隨機存取記憶體單元400更包括設置於N型井區402兩側之P型井(P-well)區404與406。在一些實施例中，N型井區402以及P型井區404與406可被擴展至超出邊界401的多個單元。舉例而言，N型井區402與P型井區404於該第二方向中可擴展至一個以上的單元。
各個主動區係透過隔離部件(isolation feature)以在基底中定義，並且透過隔離部件來互相隔離。隔離部件係透過適當之技術以形成於半導體基底中。在一實施例中，隔離部件係透過淺溝槽隔離(shallow trench isolation(STI))技術來實現。在另一實施例中，隔離部件則是由矽局部氧化(local oxidation of silicon(LOCOS))技術來實現。在又一實施例中，形成淺溝槽隔離部件(STI feature)的方式包括在一基底中蝕刻一溝槽，並且用一個或多個絕緣材料填補該溝槽，其中上述絕緣材料可以為氧化矽(silicon oxide)、氮化矽(silicon nitride)或氮氧化矽(silicon oxynitride)。已填補之溝槽可具備一多層結構，例如由氮化矽填補該溝槽之一熱氧化襯層(thermal oxide liner layer)。主動區係根據隔離部件的組成以在半導體基底中 定義。
在一些實施例中，雙埠靜態隨機存取記憶體單元400包括鰭式主動區(亦稱鰭式主動部件(fin active feature))以形成鰭式電晶體，例如鰭式場效電晶體。鰭式主動區係形成於半導體基底且定義於雙埠靜態隨機存取記憶體單元400中。鰭式主動區係透過適當的技術以形成，並且可透過共同形成淺溝槽隔離部件與鰭式主動區的製程來實現。在一實施例中，鰭式主動區係透過一製程以實現，該製程包括蝕刻一半導體以形成溝槽，且填補該溝槽之一部份以形成淺溝槽隔離部件。在本實施例中，一磊晶半導體層被選擇性地形成在鰭式主動區。在另一實施例中，鰭式主動區係透過一製程以實現，該製程包括沉積一介電質材料層於一半導體基底上；蝕刻該介電質材料層以形成開口；選擇性磊晶產生一半導體材料(例如矽)在該半導體基底上以及該開口中，藉以形成鰭式主動區以及淺溝槽隔離部件。在又一實施例中，各種鰭式場效電晶體亦包括應變部件以增強移動率與裝置效能。舉例而言，P型鰭式場效電晶體可包括產生在一矽基底上之矽鍺磊晶；P型鰭式場效電晶體包括產生在一矽基底上之碳化矽(silicon carbide)磊晶。
依據第4A圖所示，雙埠靜態隨機存取記憶體單元400包括一第一主動區412，形成於P型井區404；一第二主動區414，形成於P型井區406；以及一第三主動區416，形成於N型井區402並且配置於第一主動區412與第二主動區414之間。在一些實施例中，第一主動區412、第二主動區414以及第三主動區416皆沿著第二維度494的方向擴展。在一些實施例中，第一 主動區412、第二主動區414以及第三主動區416或上述各主動區的一子集合可擴展至多個單元，例如四個或多個在第二維度494中的單元。
在一些實施例中，如第4A圖所示，第一主動區412與第二主動區414包括一個或多個鰭式主動部件並且配置以形成各個鰭式場效電晶體。第一主動區412之該一個或多個鰭式主動部件、第二主動區414之該一個或多個鰭式主動部件以及第三主動區416之鰭式主動部件可在雙埠靜態隨機存取記憶體單元400中沿著第二維度494以擴展。
根據第4A圖所示，在一些實施例中，各種閘極部件(gate feature)係形成於雙埠靜態隨機存取記憶體單元400中的主動區以形成各個N型鰭式場效電晶體以及P型鰭式場效電晶體。一閘極部件可包括一閘極介電層(gate dielectric layer)(例如氧化矽)以及設置於該閘極介電層上之一閘極電極(gate electrode)(例如已摻雜之多晶矽(polysilicon))。在其他實施例中，閘極部件亦包括其他合適之材料，用以增進電路效能以及製造整合。舉例而言，閘極介電層可包括一高介電質材料層(high-k dielectric material layer)。而閘極電極可包括金屬，例如鋁、銅、鎢或其他適合導電之材料。
如第4A圖所示，各個閘極係沿著第一維度492以形成及擴展，並且搭配主動區之配置以形成拉升裝置、拉降裝置以及通過閘裝置。在本實施例中，一閘極420配置於第一主動區412之一個或多個鰭式主動區上方以形成通過閘PG-1。一閘極424配置於第二主動區414之一個或多個鰭式主動區上方以 形成通過閘PG-3。一閘極430配置於第一主動區412之一個或多個鰭式主動區上方以形成通過閘PG-2。相同地，一閘極434配置於第二主動區414之一個或多個鰭式主動區上方以形成通過閘PG-4。一長閘極426擴展至第一主動區412、第三主動區416以及第二主動區414以形成拉升裝置PU-1以及複數拉降裝置PD1-1、PD1-2。相同地，一長閘極428擴展至第一主動區412、第三主動區416以及第二主動區414以形成拉升裝置PU-2以及複數拉降裝置PD2-1、PD2-2。在一些實施例中，如第4A圖所示，閘極420、424、430、434的長度實質上會比長閘極426、428還短。如第4A圖所示，通過閘PG-1、拉降裝置PD1-1、拉降裝置PD2-1以及通過閘PG-2皆形成於第一主動區412，而通過閘PG-3、拉降裝置PD1-2、拉降裝置PD2-2以及通過閘PG-4皆形成於第二主動區414，另外，拉升裝置PU-1與拉升裝置PU-2皆形成於第三主動區416並且設置於第一主動區412與第二主動區414之間。在一些實施例中，一個或多個拉升裝置具備一偽閘極(dummy gate)(例如汲極側之偽閘極422、432)，用以改進穩定度。
依據第4A圖所示，透過利用各種連接結構以耦接N型鰭式場效電晶體與P型鰭式場效電晶體，藉此形成雙埠靜態隨機存取記憶體單元的功能。在一些實施例中，通過閘PG-1之汲極可電性且實體連接至拉降裝置PD1-1的汲極，上述連接可透過共用一摻雜區以形成，該摻雜區係由第一主動區412中一個或多個鰭式主動部件所定義，且該摻雜區係設置於通過閘PG-1與拉降裝置PD1-1之間。通過閘PG-2之汲極可電性且實體 連接至拉降裝置PD2-1的汲極，上述連接可透過共用一摻雜區以形成，該摻雜區係由第一主動區412中一個或多個鰭式主動部件所定義，且該摻雜區係設置於通過閘PG-2與拉降裝置PD2-1之間。拉降裝置PD1-1與拉降裝置PD2-1之源極可形成一共用摻雜源極區，該共用摻雜源極區係由第一主動區412中一個或多個鰭式主動部件所定義，且該共用摻雜源極區係設置於拉降裝置PD1-1與拉降裝置PD2-1之間。
相同地，在一些實施例中，如第4A圖所示，通過閘PG-3之汲極可電性且實體連接至拉降裝置PD1-2的汲極，上述連接可透過共用一摻雜區以形成，該摻雜區係由第二主動區414中一個或多個鰭式主動部件所定義，且該摻雜區係設置於通過閘PG-3與拉降裝置PD1-2之間。通過閘PG-4之汲極可電性且實體連接至拉降裝置PD2-2的汲極，上述連接可透過共用一摻雜區以形成，該摻雜區係由第二主動區414中一個或多個鰭式主動部件所定義，且該摻雜區係設置於通過閘PG-4與拉降裝置PD2-2之間。拉降裝置PD1-2與拉降裝置PD2-2之源極可形成一共用摻雜源極區，該共用摻雜源極區係由第二主動區414中一個或多個鰭式主動部件所定義，且該共用摻雜源極區係設置於拉降裝置PD1-2與拉降裝置PD2-2之間。
第4B係雙埠靜態隨機存取記憶體單元400的俯視圖，並且包含本發明各種實施例所設計之各種裝置與接點部件(contact feature)。如第4B圖所示，雙埠靜態隨機存取記憶體單元400更包括各種接點(contact)，並設置於閘極、源極區及/或汲極區。接點部件之配置係用以安排路線，包括電性連接摻雜 區或閘極至一金屬層。此外，接點部件係設計成具有各種幾何形狀以產生一局部連接。在一些實施例中，一金屬矽化物部件(silicide feature)(未示於圖式中)可被用以形成接點，並應用於閘極、源極區及/或汲極區。金屬矽化物部件可由一習知製程以實現，例如自我對準金屬矽化合物(self-aligned silicide(salicide))，且金屬矽化物部件可與其他金屬矽化物接點在一相同處理程序中實現。
在一些實施例中，一個或多個接點部件係形成於相對應之主動區以及摻雜區，藉以電性連接上述拉升裝置、拉降裝置及/或通過閘裝置之摻雜區。舉例而言，接點440可做為一源極接點，用以安排通過閘PG-1之摻雜源極區的路線至第一金屬層M1之第一位元線206，以上動作將在下文中搭配第4B圖做進一步地描述。接點442可做為一源極接點，用以安排通過閘PG-2之摻雜源極區的路線至第一金屬層M1之第一反位元線210。接點444可做為一源極接點，用以安排通過閘PG-3之摻雜源極區的路線至第一金屬層M1之第二位元線214。接點446可做為一源極接點，用以安排通過閘PG-4之摻雜源極區的路線至第一金屬層M1之第二反位元線218。接點448可做為一源極接點以電性連接拉降裝置PD1-1與拉降裝置PD2-1，且接點448可用以安排摻雜源極區的路線至第一金屬層M1之第一互補電源線208。接點450可做為一源極接點以電性連接拉升裝置PU-1與拉升裝置PU-2，且接點450可用以安排摻雜源極區的路線至第一金屬層M1之第一電源線212。接點452可做為一源極接點以電性連接拉降裝置PD1-2與拉降裝置PD2-2，且接點452可用 以安排摻雜源極區的路線至第一金屬層M1之第二互補電源線216。
在一些實施例中，一個或多個接點部件可以被設計成沿著第一方向之第一維度492之長方形的長接點，實質上該長方型在第一維度492之長度會比沿著第二方向之第二維度494的長度還長。長接點可做為一汲極接點以電性連接拉降裝置之汲極至相對應的拉升裝置之汲極，上述拉升裝置與拉降裝置係設置於同一個反相器電路中。長接點可擴展至第一主動區412、第三主動區416以及第二主動區414。舉例而言，一長接點454可電性連接拉降裝置PD1-1、拉升裝置PU-1以及拉降裝置PD1-2的汲極。長接點454可定義一第一資料節點。一長接點456可電性連接拉降裝置PD2-1、拉升裝置PU-2以及拉降裝置PD2-2的汲極。長接點454可定義一第二資料節點。在一些實施例中，沿著第一方向之第一維度492的長接點(例如長接點454及/或456)實質上會比沿著第一方向之第一維度492的其他接點還長(例如接點440、442、444、446、448、450及/或452)。
依據第4B圖所示，在一些實施例中，雙埠靜態隨機存取記憶體單元400之一個或多個接點部件係設計成方形以做為一般接點使用。例如閘極接點部件462、464、466、468、470以及472。在一些實施例中，閘極接點部件462、464、466、468、470以及472將閘極部件的路線安排至第一金屬層M1或第二金屬層M2之相對應的金屬線。舉例而言，閘極接點部件462與466將閘極420與424之路線安排至第一金屬層M1之第一字元定位線202。閘極接點部件468與472將閘極424與434之路線 安排至第一金屬層M1之第二字元定位線222。閘極接點部件464將長閘極426之路線安排至第一局部互連204，且閘極接點部件470將長閘極428之路線安排至第二局部互連220。
第4C圖係依據本發明之各種實施例之雙埠靜態隨機存取記憶體單元400的俯視圖，並且包含本發明各種實施例之各種裝置、接點部件以及金屬路線安排結構。在一實施例中，雙埠靜態隨機存取記憶體單元400包括第一金屬層M1，第一金屬層M1包括金屬路線安排結構，如同第3A~3B圖所描述之內容。在一些實施例中，一個或多個導孔473~487可形成於第一金屬層M1以電性連接第一金屬層M1與第二金屬層M2。
在一些實施例中，長接點456可經由第一局部互連204以連接至長閘極426。舉例而言，閘極接點部件464可用以將長閘極426之路線安排至第一金屬層M1之第一局部互連204，而第一局部互連204可電性連接至長接點456。相同地，長接點454可經由第二局部互連220以連接至長閘極428。舉例而言，閘極接點部件470可用以將長閘極428之路線安排至第一金屬層M1之第二局部互連220，而第二局部互連220可電性連接至長接點454。第一金屬層M1之第一局部互連204與第二局部互連220可有助於形成密度均勻以及單一維度之路線安排的製圖，而上述製圖係透過微影構圖來實現。
如第4C圖所示，一個或多個閘極部件以及一個或多個接點部件係沿著第一方向之第一維度492以形成及擴展。圖式中之一個或多個鰭式主動線以及金屬層中之一個或多個金屬線係沿著第二方向之第二維度494以形成及擴展，其中第 二維度494實質上係垂直於第一維度492。
第5A~5C圖係依據本發明一些實施例所述之雙埠靜態隨機存取記憶體單元500的俯視圖。雙埠靜態隨機存取記憶體單元500可包括半導體部件(semiconductor feature)與裝置，且上述半導體部件與裝置實質上係與雙埠靜態隨機存取記憶體單元400相似。不同於雙埠靜態隨機存取記憶體單元400(如第4A~4C所述之內容)，雙埠靜態隨機存取記憶體單元500包括一N型井區502，且N型井區502係設置於雙埠靜態隨機存取記憶體單元500之一側。N型井區502與P型井區504可超越單位晶格邊界501並擴展至多個單元。舉例而言，N型井區502與P型井區504於可沿著第二維度594以擴展至一個以上的單元。
依據第5A圖所示，雙埠靜態隨機存取記憶體單元500可包括形成於P型井區504之一第一主動區512與一第二主動區514；以及形成於N型井區502之一第三主動區516，且設置於雙埠靜態隨機存取記憶體單元500之一側。第一主動區512與第二主動區514可包括一個或多個鰭式主動部件以形成各個鰭式場效電晶體。第一主動區512之該一個或多個鰭式主動部件、第二主動區514之該一個或多個鰭式主動部件以及第三主動區516之鰭式主動部件可在雙埠靜態隨機存取記憶體單元500中沿著第二維度594以擴展。
如第5A圖所示，各個閘極皆以朝第一維度592的方向以形成，並且搭配主動區配置以形成拉升裝置、拉降裝置以及通過閘裝置。在本實施例中，一閘極520配置於第一主動區 512之一個或多個鰭式主動區上方以形成通過閘PG-1。一閘極524配置於第二主動區514之一個或多個鰭式主動區上方以形成通過閘PG-3。一閘極530配置於第一主動區512之一個或多個鰭式主動區上方以形成通過閘PG-2，以及一閘極534配置於第二主動區514之一個或多個鰭式主動區上方以形成通過閘PG-4。一長閘極526擴展至第三主動區516、第一主動區512以及第二主動區514以形成拉升裝置PU-1以及複數拉降裝置PD1-1、PD1-2，其中上述拉升裝置與拉降裝置係設置於第一反相器。相同地，一長閘極528擴展至第三主動區516、第一主動區512以及第二主動區514以形成拉升裝置PU-2以及複數拉降裝置PD2-1、PD2-2，其中上述拉升裝置與拉降裝置係設置於第二反相器。在一些實施例中，如第5A圖所示，閘極520、524、530、534的長度實質上會比長閘極526、528還短。如第5A~5C圖所示，拉升裝置PU-1與拉升裝置PU-2皆形成於第三主動區516，而通過閘PG-1、拉降裝置PD1-1、拉降裝置PD2-1以及通過閘PG-2皆形成於第一主動區512，且通過閘PG-3、拉降裝置PD1-2、拉降裝置PD2-2以及通過閘PG-4皆形成於第二主動區514。
依據第5A圖所示，透過利用各種連接結構以耦接N型鰭式場效電晶體與P型鰭式場效電晶體，藉此形成雙埠靜態隨機存取記憶體單元的功能。在一些實施例中，通過閘PG-1之汲極可電性且實體連接至拉降裝置PD1-1的汲極，上述連接可透過共用一摻雜區以形成，該摻雜區係由第一主動區512中一個或多個鰭式主動部件所定義，且該摻雜區係設置於通過閘 PG-1與拉降裝置PD1-1之間。通過閘PG-2之汲極可電性且實體連接至拉降裝置PD2-1的汲極，上述連接可透過共用一摻雜區以形成，該摻雜區係由第一主動區512中一個或多個鰭式主動部件所定義，且該摻雜區係設置於通過閘PG-2與拉降裝置PD2-1之間。拉降裝置PD1-1與拉降裝置PD2-1之源極可形成一共用摻雜源極區，該共用摻雜源極區係由第一主動區512中一個或多個鰭式主動部件所定義，且該共用摻雜源極區係設置於拉降裝置PD1-1與拉降裝置PD2-1之間。
相同地，在一些實施例中，通過閘PG-3之汲極可電性連接至拉降裝置PD1-2的汲極，上述連接可透過共用一摻雜區以形成，該摻雜區係由第二主動區514中一個或多個鰭式主動部件所定義，且該摻雜區係設置於通過閘PG-3與拉降裝置PD1-2之間。通過閘PG-4之汲極可電性連接至拉降裝置PD2-2的汲極，上述連接可透過共用一摻雜區以形成，該摻雜區係由第二主動區514中一個或多個鰭式主動部件所定義，且該摻雜區係設置於通過閘PG-4與拉降裝置PD2-2之間。拉降裝置PD1-2與拉降裝置PD2-2之源極可形成一共用摻雜源極區，該共用摻雜源極區係由第二主動區514中一個或多個鰭式主動部件所定義，且該共用摻雜源極區係設置於拉降裝置PD1-2與拉降裝置PD2-2之間。
依據第5B圖所示，雙埠靜態隨機存取記憶體單元500更包括各種接點，並設置於閘極、源極區及/或汲極區。在一些實施例中，一個或多個接點部件係設計成矩形並朝向第一維度592之方向以做為源極接點，且用以電性連接摻雜區至一 條或多條金屬線。舉例而言，接點540可做為一源極接點，用以安排通過閘PG-1之摻雜源極區的路線至第一金屬層M1之第一位元線。接點542可做為一源極接點，用以安排通過閘PG-2之摻雜源極區的路線至第一金屬層M1之第一反位元線。接點544可做為一源極接點，用以安排通過閘PG-3之摻雜源極區的路線至第一金屬層M1之第二位元線。接點546可做為一源極接點，用以安排通過閘PG-4之摻雜源極區的路線至第一金屬層M1之第二反位元線。接點548可做為一源極接點，用以安排拉升裝置PU-1與拉升裝置PU-2之摻雜源極區的路線至第一電源線。接點550可用以電性連接拉降裝置PD1-1、拉降裝置PD2-1、拉降裝置PD1-2以及拉降裝置PD2-2之摻雜源極區，且將該等摻雜源極區的路線安排至第一金屬層M1之第一互補電源線以及第二互補電源線。接點550可擴展至第一主動區512與第二主動區514。且接點550的長度可比接點540~546還長。
在一些實施例中，一個或多個長接點可被設計成沿著第一維度592並擴展至第三主動區516、第一主動區512以及第二主動區514。該等長接點可做為汲極接點以電性連接拉降裝置及/或拉升裝置之汲極，其中上述拉降裝置與拉升裝置係設置於同一反相器中。舉例而言，一長接點554可電性連接拉降裝置PD1-1、拉升裝置PU-1以及拉降裝置PD1-2的汲極，且可定義一第一資料節點。一長接點556可電性連接拉降裝置PD2-1、拉升裝置PU-2以及拉降裝置PD2-2的汲極，且可定義一第二資料節點。
在一些實施例中，一個或多個方形閘極接點亦可 被形成以安排閘極部件的路線至相對應的金屬線，其中上述金屬線係設置於第一金屬層M1或第二金屬層M2。舉例而言，閘極接點部件562與566將閘極520與530之路線安排至第一字元定位線。閘極接點部件568與572將閘極524與534之路線安排至第二字元線。閘極接點部件564將長閘極526之路線安排至第一局部互連，且閘極接點部件570將長閘極528之路線安排至第二局部互連。
第5C圖係依據本發明之各種實施例之雙埠靜態隨機存取記憶體單元500的俯視圖，並包括如第5A~5B圖之裝置佈局，以及包括本發明各實施例之金屬路線安排結構的一金屬層。在一些實施例中，一個或多個導孔可形成於第一金屬層M1的上方以電性連接第一金屬層M1與第二金屬層M2。
在一些實施例中，如第5C圖所示，由於N型井區與P型井區的佈局與第4C圖不同，因此雙埠靜態隨機存取記憶體單元500之第一金屬層M1中的金屬線將具備不同於第4C圖的佈局次序。在一些實施例中，在第一金屬層M1之金屬線路安排可包括第一字元定位線202、第一局部互連204、第一電源線212、第一位元線206、第一反位元線210、第一互補電源線208、第二位元線214、第二反位元線218、第二局部互連220以及第二字元定位線222，其中第一字元定位線202以及第二字元定位線222可設置於雙埠靜態隨機存取記憶體單元500之邊界501，如第5C圖所示。第一電源線212可設置於雙埠靜態隨機存取記憶體單元500之N型井區502。在一些實施例中，第一互補電源線208可設置於第一埠(通過閘PG-1、PG-2)與第二埠(通過閘 PG-3、PG-4)之間以避免上述兩埠之交叉串音(cross talk)。在一些實施例中，上述各金屬線依照第5C圖所示之次序以設置於第一金屬層M1中。
在一些實施例中，如第4A~4C圖與第5A~5C圖所示，在各單位晶格中，實質上具備三組沿著第一維度492或第一維度592(X方向的間距)排列的鰭式主動區，以及四列沿著第二維度494或第二維度594(Y方向的間距)排列的閘極。因此，上述晶格沿著第二維度(Y方向)之高度實質上與四個閘極所佔之間距相等。
如第5C圖所示，一個或多個閘極部件以及一個或多個接點部件係沿著第一維度592以形成及擴展。圖式中之一個或多個鰭式主動線以及金屬層中之一個或多個金屬線係沿著第二維度594以形成及擴展，其中第二維度594實質上係垂直於第一維度592。
第6A~6B圖係依據本發明一些實施例之部分雙埠靜態隨機存取記憶體單元的俯視圖。如第6A圖所示，雙埠靜態隨機存取記憶體單元之金屬路線安排結構600包括一個以上的金屬層，例如第一金屬層M1以及第二金屬層M2，上述金屬層具備用以安排字元線之路線的金屬線。如第6A圖所示，第一金屬層M1之金屬線實質上對齊一第一維度692，且第一金屬層M1之金屬線實質上彼此互相平行。第一金屬層M1之金屬線可包括一第一字元線602以及第二字元線604。一或多條短金屬線612~634亦可由第一金屬層M1來構成。該一或多條短金屬線612~634、第一字元線602以及第二字元線604可電性連接至第 二金屬層M2，上述電性連接可透過形成於第一金屬層M1上之一或多個第一導孔660~670來完成。
在一些實施例中，如第6A圖所示，第二金屬層M2可形成於第一金屬層M1上方。第二金屬層M2之金屬線實質上對齊一第二維度694，且第二維度694實質上垂直於第一維度692。第二金屬層M2之金屬線實質上彼此互相平行。在一些實施例中，第二金屬層M2之金屬線佈局可依序為第一局部互連642；第一位元線644；第一互補電源線646；第一反位元線648；第一電源線650；第二位元線652；第二互補電源線654；第二反位元線656；以及第二局部互連658。一或多個第二導孔680~690可形成於第二金屬層M2上，用以電性連接第二金屬層M2與第二金屬層M2之上的金屬層。
依據第6B圖所示，雙埠靜態隨機存取記憶體單元700包括一或多個閘極部件，上述閘極部件沿著相同於第一金屬層M1之金屬線的方向以形成。在一些實施例中，通過閘裝置、拉升裝置、拉降裝置以及一或多個接點之組成，實質上與第4A~4B圖中之相對應的裝置以及接點相似。
如第6B圖所示，上述一或多個閘極部件、一或多個接點部件以及第一金屬層M1之金屬線皆沿著第一維度792建構與擴展。一或多個鰭式主動線以及一或多條第二金屬層M2之金屬線皆沿著第二維度794建構與擴展，其中第二維度794實質上垂直於第一維度792。
第7A~7B圖係依據本發明一些實施例之部分雙埠靜態隨機存取記憶體單元的俯視圖。依據第7A圖所示，雙埠靜 態隨機存取記憶體單元之金屬路線安排結構800包括一個以上的金屬層，上述金屬層具備用以安排字元線之路線的金屬線。如第7A圖所示，第一金屬層M1之金屬線實質上對齊一第一維度892。第一金屬層M1之金屬線實質上彼此互相平行。第一金屬層M1之金屬線可包括一或多條短金屬線以電性連接至第二金屬層M2，上述電性連接可透過形成於第一金屬層M1上之一或多個第一導孔來完成。上述第一金屬層M1之一或多條短金屬線以及一或多個第一導孔661~669實質上與第6A圖中之短金屬線以及第一導孔相似。
在一些實施例中，如第7A圖所示，第二金屬層M2可形成於第一金屬層M1上方。第二金屬層M2之金屬線實質上對齊一第二維度894，且第二維度894實質上垂直於第一維度892。第二金屬層M2之金屬線實質上彼此互相平行。在一些實施例中，第二金屬層M2之金屬線佈局可依序為第一字元定位線641；第一局部互連642；第一位元線644；第一互補電源線646；第一反位元線648；第一電源線650；第二位元線652；第二互補電源線654；第二反位元線656；第二局部互連658；以及第二字元定位線659。一或多個第二導孔810~825可形成於第二金屬層M2上，用以電性連接第二金屬層M2與第二金屬層M2之上的金屬層。上述第二金屬層M2以及第二金屬層M2之金屬線實質上與第6A圖所描述之內容相似。
依據第7A圖所示，第三金屬層M3形成於第二金屬層M2上方。在一些實施例中，第三金屬層M3可包括第一埠之一第一字元線802，以及第二埠之一第二字元線804。第一字元 線802與第二字元線804可沿著第一維度892以形成，因此實質上與第一金屬層M1之金屬線平行，且實質上與第二金屬層M2之金屬線垂直。一或多個第三導孔830以及832可形成於第三金屬層M3之上。
依據第7B圖所示，雙埠靜態隨機存取記憶體單元900包括一或多個閘極部件，上述閘極部件沿著第一維度992以形成，亦即相同於第一金屬層M1之金屬線的方向以及第三金屬層M3之第一字元線802與第二字元線804的方向。在一些實施例中，通過閘裝置、拉升裝置、拉降裝置以及一或多個接點之組成，實質上與第4A~4B圖中之相對應的裝置以及接點相似。
如第7B圖所示，一或多個閘極部件、一或多個接點部件、第一金屬層M1之金屬線以及第三金屬層M3之第一、第二字元線皆沿著第一維度992建構與擴展。一或多個鰭式主動線以及一或多條第二金屬層M2之金屬線皆沿著第二維度994建構與擴展，其中第二維度994實質上垂直於第一維度992。
第8圖係包括多個金屬層之部分雙埠靜態隨機存取記憶體單元的剖面示意圖，例如，第一金屬層M1、第二金屬層M2以及第三金屬層M3。一或多個導孔以及接點亦可透過第8圖所示之剖面圖來加以說明。
本發明提供各種雙埠靜態隨機存取記憶體單元之結構與佈局的實施例。一或多個優點亦透過本說明書之各種實施例而加以呈現。在一些實施例中，所有的鰭式主動區、閘極電極、長接點以及在各金屬層之金屬線的路徑皆以直線方式實 現，並沿著一第一方向或沿著垂直於該第一方向的一第二方向。上述特徵將易於實行微影技術且可以合乎微影製程的間隔要求。而金屬路線的佈局亦不需寬島型設計(wide island)或彎曲(bent)金屬線。在一些實施例中，雙埠靜態隨機存取記憶體單包括一完整對稱裝置佈局以提供單元之穩定度改善。在一些實施例中，本發明之佈局技術可應用於邏輯電路以及雙埠單元。本發明之各種實施例可支援未來單一方向金屬路線安排的需求。本發明之金屬路線安排結構將有助於微影構圖，藉此提供密度均勻且單一維度之路線安排的製圖。
本發明提供一靜態隨機存取記憶體單元。該靜態隨機存取記憶體單元包括一第一反相器，該第一反相器包含一第一拉升裝置、第一拉降裝置以及第二拉降裝置；一第二反相器，交叉耦接該第一反相器，而該第二反相器包括一第二拉升裝置、依第三拉降裝置以及第四拉降裝置；第一與第二通過閘裝置，耦接至該第一反相器以形成一第一埠；第三與第四通過閘裝置，耦接至該第二反相器以行成一第二埠。該第一與第二通過閘裝置、該第一反相器之第一拉降裝置以及第二反相器之第三拉降裝置皆被配置於一第一主動區。該第三與第四通過閘裝置、該第一反相器之第二拉降裝置以及第二反相器之第四拉降裝置皆被配置於一第二主動區。該第一拉升裝置與第二拉升裝置皆配置於一第三主動區。
本發明提供一靜態隨機存取記憶體單元。該靜態隨機存取記憶體單元包括交叉耦接至一第二反相器的一第一反相器；第一與第二通過閘裝置，耦接至該第一反相器以形成 第一埠；第三與第四通過閘裝置，耦接至該第二反相器以形成第二埠；建構於第一金屬層之第一組金屬線，耦接至該第一反相器、該第二反相器、該第一通過閘裝置、該第二通過閘裝置、該第三通過閘裝置以及該第四通過閘裝置。該第一組金屬線彼此互相平行且沿著一第一方向以形成，同時依照一次序以實現，該次序為一第一字元定位線、一第一局部互連線、一第一位元線、一第一互補電源線、一第一反位元線、一第一電源線、一第二位元線、一第二互補電源線、一第二反位元線、一第二局部互連線以及一第二字元定位線。
本發明提供一靜態隨機存取記憶體單元。該靜態隨機存取記憶體單元包括一第一拉升裝置、一第一拉降裝置以及一第二拉降裝置以形成一第一連續部件，且沿著一第一方向擴展；一第二拉升裝置、一第三拉降裝置以及一第四拉降裝置以形成一第二連續部件，且沿著該第一方向擴展；一第一通過閘裝置與一第二通過閘裝置，耦接至該第一拉升裝置、第一拉降裝置以及第二拉降裝置以形成一第一埠；以及一第三通過閘裝置與一第四通過閘裝置，耦接至該第二拉升裝置、第三拉降裝置以及第四拉降裝置以形成一第二埠。本發明之靜態隨機存取記憶體單元之沿著一第二方向的一長度實質上與四個閘極所佔之間隔相等，且該第二方向實質上與該第一方向垂直。
上述各實施例所描述之特徵，可使熟知此技術領域者對於本發明的各個方面有更佳的了解。應當理解的是，熟知此技術領域者可輕易的以本發明做為基礎，針對其他製程或結構進行設計或修改，而得到與上述實施例相同之目的且/或 達成上述實施例相同之優勢。熟知此技術領域者亦須了解，上述的等效結構並無偏離本發明之精神與範圍，而熟知此技術領域者亦可在不偏離本發明之精神與範圍下，執行各種不同的變化、刪減與置換。
400‧‧‧雙埠靜態隨機存取記憶體單元
401‧‧‧邊界
402‧‧‧N型井區
404、406‧‧‧P型井區
412‧‧‧第一主動區
414‧‧‧第二主動區
416‧‧‧第三主動區
420、424、430、434‧‧‧閘極
422、432‧‧‧偽閘極
426、428‧‧‧長閘極
492‧‧‧第一維度
494‧‧‧第二維度
PG-1、PG-2、PG-3、PG-4‧‧‧通過閘
PU-1、PU-2‧‧‧拉升裝置
PD1-1、PD1-2、PD2-1、PD2-2‧‧‧拉降裝置

Claims (20)

  1. 一種靜態隨機存取記憶體單元，包括：一第一反相器，包括一第一拉升(pull-up)裝置、一第一拉降裝置(pull-down)、以及一第二拉降裝置；一第二反相器，用以交叉耦接該第一反相器，該第二反相器包括一第二拉升裝置、一第三拉降裝置以及一第四拉降裝置；一第一通過閘(pass gate)裝置以及一第二通過閘裝置，耦接至該第一反相器以形成一第一埠；以及一第三通過閘裝置以及一第四通過閘裝置，耦接至該第二反相器以形成一第二埠；其中，該第一與該第二通過閘裝置、該第一反相器之該第一拉降裝置以及該第二反相器之第三拉降裝置係配置於一第一主動區；其中，該第三與該第四通過閘裝置、該第一反相器之該第二拉降裝置以及該第二反相器之第四拉降裝置係配置於一第二主動區；其中，該第一拉升裝置與該第二拉升裝置係配置於一第三主動區。
  2. 如申請專利範圍第1項所述之靜態隨機存取記憶體單元，其中該第一主動區、該第二主動區以及該第三主動區皆沿著一第一方向排列且彼此互相平行的設置；其中一第一P型井區(P-well)係配置於該第一主動區；一第二P型井區係配置於該第二主動區；以及一N型井區(N-well) 係配置於該第三主動區；其中該第三主動區係設置於該第一主動區與該第二主動區之間。
  3. 如申請專利範圍第2項所述之靜態隨機存取記憶體單元，其中一第一長接點(long contact)係用以電性連接該第一通過閘裝置、該第一拉降裝置、該第一拉升裝置、該第二拉降裝置以及該第三通過閘裝置之汲極；其中該第一長接點具有沿著該第一方向擴展之一第一長度，並且擴展至該第一P型井區、該N型井區以及該第二P型井區；以及沿著一第二方向擴展之一第二長度，而該第二方向實質上垂直於該第一方向；其中該第一長度的值係大於該第二長度的值。
  4. 如申請專利範圍第3項所述之靜態隨機存取記憶體單元，其中一第二長接點係用以電性連接該第二通過閘裝置、該第三拉降裝置、該第二拉升裝置、該第四拉降裝置以及該第四通過閘裝置之汲極；其中該第二長接點具有沿著該第一方向擴展之一第三長度，並且擴展至該第一P型井區、該N型井區以及該第二P型井區；以及沿著該第二方向擴展之一第四長度；其中該第三長度的值係大於該第四長度的值。
  5. 如申請專利範圍第1項所述之靜態隨機存取記憶體單元，其中該第一拉升裝置、該第二拉升裝置、該第一拉降裝置、該第二拉降裝置、該第三拉降裝置、該第四拉降裝置、該第一通過閘裝置、該第二通過閘裝置、該第三通過閘裝置 以及該第四通過閘裝置包括一鰭式場效電晶體(fin field-effect transistor(FinFET))。
  6. 如申請專利範圍第5項所述之靜態隨機存取記憶體單元，其中該第一通過閘裝置、該第二通過閘裝置、該第一拉降裝置、該第二拉降裝置、該第三拉降裝置、該第四拉降裝置包括一N型鰭式場效電晶體(n-type FinFET)。
  7. 如申請專利範圍第2項所述之靜態隨機存取記憶體單元，更包括一第一金屬層，形成於該第一反相器以及該第二反相器之上，該第一金屬層包括複數金屬線，而該等金屬線沿著該第一方向排列且彼此互相平行的設置；其中該等金屬線依照一次序以設置，該次序為：一第一字元定位線；一第一局部互連線；一第一位元線；一第一互補電源線；一第一反位元線；一第一電源線；一第二位元線；一第二互補電源線；一第二反位元線；一第二局部互連線；以及一第二字元定位線。
  8. 如申請專利範圍第7項所述之靜態隨機存取記憶體單元，更包括一第二金屬層，形成於該第一金屬層之上，該第二金 屬層包括複數金屬線，而該等金屬線沿著一第二方向排列且彼此互相平行的設置，而該第二方向係垂直於該第一方向；其中該第二金屬層之該等金屬線包括：至少兩條字元線；至少一條互補電源線；以及至少一條電源線。
  9. 如申請專利範圍第1項所述之靜態隨機存取記憶體單元，其中一N型井區係配置於該第三主動區，且一P型井區係配置於該第一主動區以及該第二主動區，而該P型井區係被配置以鄰接該N型井區；其中該靜態隨機存取記憶體單元更包括一第一金屬層，該第一金屬層包括複數金屬線，而該等金屬線彼此互相平行且依照一次序以設置，該次序為：一第一字元定位線；一第一局部互連線；一第一電源線；一第一位元線；一第一反位元線；一第一互補電源線；一第二位元線；一第二反位元線；一第二局部互連線；以及一第二字元定位線。
  10. 一種靜態隨機存取記憶體單元，包括：一第一反相器，交叉耦接至一第二反相器；一第一通過閘裝置與一第二通過閘裝置，耦接至該第一反相器以形成一第一埠；一第三通過閘裝置與一第四通過閘裝置，耦接至該第二反相器以形成一第二埠；以及一第一組金屬線，建構於一第一金屬層，並耦接至該第一反相器、該第二反相器、該第一通過閘裝置、該第二通過閘裝置、該第三通過閘裝置以及該第四通過閘裝置；其中該第一組金屬線彼此互相平行設置且沿著一第一方向排列，同時依照一次序以設置，該次序為：一第一字元定位線；一第一局部互連線；一第一位元線；一第一互補電源線；一第一反位元線；一第一電源線；一第二位元線；一第二互補電源線；一第二反位元線；一第二局部互連線；以及一第二字元定位線。
  11. 如申請專利範圍第10項所述之靜態隨機存取記憶體單元，更包括： 該第一反相器，包括一第一拉升裝置、一第一拉降裝置、以及一第二拉降裝置；以及該第二反相器，交叉耦接該第一反相器，該第二反相器包括一第二拉升裝置、一第三拉降裝置以及一第四拉降裝置；其中，該第一通過閘裝置與該第二通過閘裝置、該第一反相器之該第一拉降裝置以及該第二反相器之第三拉降裝置係配置於一第一主動區；其中，該第三通過閘裝置與該第四通過閘裝置、該第一反相器之該第二拉降裝置以及該第二反相器之第四拉降裝置係配置於一第二主動區；其中，該第一拉升裝置與該第二拉升裝置係配置於一第三主動區。
  12. 如申請專利範圍第11項所述之靜態隨機存取記憶體單元，更包括：一第一長接點，用以電性連接該第一通過閘裝置、該第一拉降裝置、該第一拉升裝置、該第二拉降裝置以及該第三通過閘裝置之汲極；以及一第二長接點，用以電性連接該第二通過閘裝置、該第三拉降裝置、該第二拉升裝置、該第四拉降裝置以及該第四通過閘裝置之汲極；其中該第一長接點以及該第二長接點具有沿著該第一方向擴展之一第一長度，並且擴展至該第一主動區、該第二主動區以及該第三主動區；以及沿著一第二方向擴展之一第二長度，而該第二方向實質上垂直於該第一方向，且該第 一長度的值係大於該第二長度的值；其中該第一局部互連線電性連接至該第二長接點；其中該第二局部互連線電性連接至該第一長接點。
  13. 如申請專利範圍第12項所述之靜態隨機存取記憶體單元，其中該第一拉降裝置之一第一閘極、該第一拉升裝置之一第二閘極以及該第二拉降裝置之一第三閘極係配置於一第一連續部件，該第一連續部件具備沿著該第一方向之一第三長度以及沿著該第二方向之一第四長度，而該第三長度的值實質上係大於該第四長度的值；其中該第三拉降裝置之一第四閘極、該第二拉升裝置之一第五閘極以及該第四拉降裝置之一第六閘極係配置於一第二連續部件，該第二連續部件具備沿著該第一方向之一第五長度以及沿著該第二方向之一第六長度，而該第五長度的值實質上係大於該第六長度的值。
  14. 如申請專利範圍第10項所述之靜態隨機存取記憶體單元，更包括一第二組金屬線，建構於在該第一金屬層之上的一第二金屬層，該第二組金屬線彼此互相平行設置且沿著一第二方向排列，而該第二方向係垂直於該第一方向；其中該第二組金屬線包括：一第三互補電源線；該第一字元線；一第二電源線；該第二字元線；以及一第四互補電源線； 其中該第三互補電源線以及該第四互補電源線係設置於該靜態隨機存取記憶體單元的邊界線並且被一鄰接之靜態隨機存取記憶體單元所共用。
  15. 如申請專利範圍第14項所述之靜態隨機存取記憶體單元，其中該第二金屬層之該第一字元線係藉由該第一金屬層之該第一字元定位線以電性連接至形成於該第一金屬層之下的一第一閘極；其中該第二金屬層之該第二字元線係藉由該第一金屬層之該第二字元定位線以電性連接至形成於該第一金屬層之下的一第二閘極。
  16. 如申請專利範圍第12項所述之靜態隨機存取記憶體單元，其中該第一長接點被配置以做為一資料節點(data node)，另外，該第二長接點被配置以做為一反資料節點(data node bar)；其中該第一拉降裝置與該第三拉降裝置之源極彼此實體且電性連接以形成一第一源極接點，且該第一源極接點連接至該第一互補電源線；其中該第二拉降裝置與該第四拉降裝置之源極彼此實體且電性連接以形成一第二源極接點，且該第二源極接點連接至該第二互補電源線；其中該第一拉升裝置與該第二拉升裝置之源極彼此實體且電性連接以形成一第三源極接點，且該第三源極接點連接至該第一電源線。
  17. 如申請專利範圍第10項所述之靜態隨機存取記憶體單元， 更包括一第二組金屬線，建構於在該第一金屬層之上的一第二金屬層，該第二組金屬線彼此互相平行且設置沿著一第二方向排列，而該第二方向係垂直於該第一方向；其中該第二組金屬線包括：一第二電源線；該第一字元線；一第三互補電源線；該第二字元線；以及一第三電源線；其中該第二電源線以及該第三電源線係設置於該靜態隨機存取記憶體單元的邊界線並且被一鄰接之靜態隨機存取記憶體單元所共用。
  18. 如申請專利範圍第10項所述之靜態隨機存取記憶體單元，更包括：一第二金屬層，形成於該第一金屬層之下；以及一第三金屬層，形成於該第一金屬層之上；其中該第一金屬層包括複數短金屬線，該等短金屬線沿著一第二方向排列，而該第二方向實質上垂直於該第一方向，該等短金屬線沿著該第一方向擴展且包括至少一互補電源線以及至少一電源線；其中該第三金屬層包括一第一字元線以及一第二字元線且沿著該第二方向排列，並且沿著該第一方向擴展。
  19. 一種靜態隨機存取記憶體單元，包括：一第一拉升裝置、一第一拉降裝置以及一第二拉降裝置以 形成一第一連續部件，且沿著一第一方向擴展；一第二拉升裝置、一第三拉降裝置以及一第四拉降裝置以形成一第二連續部件，且沿著該第一方向擴展；一第一通過閘裝置與一第二通過閘裝置，耦接至該第一拉升裝置、該第一拉降裝置以及該第二拉降裝置以形成一第一埠；以及一第三通過閘裝置與一第四通過閘裝置，耦接至該第二拉升裝置、該第三拉降裝置以及該第四拉降裝置以形成一第二埠；其中該靜態隨機存取記憶體單元之沿著一第二方向的一長度實質上與四個閘極所佔之間隔相等，且該第二方向實質上與該第一方向垂直；其中至少該第一拉升裝置或該第二拉升裝置之一具備一偽閘極(dummy gate)。
  20. 如申請專利範圍第19項所述之靜態隨機存取記憶體單元，其中該第一通過閘裝置包括設置於一主動區之主動部件上之一閘極；以及該第二通過閘裝置包括設置於該主動區之主動部件上之一閘極。
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