TW201635539A - 半導體裝置 - Google Patents

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Tatsuo Fukuda
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Toshiba Kk
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Abstract

實施形態之半導體裝置具有第1導電型之第1半導體區域、第1導電型之第2半導體區域、第2導電型之第3半導體區域、絕緣部、及半導體部。第2半導體區域設置於第1半導體區域之一部分上。第2半導體區域之第2導電型之載子濃度較第1半導體區域之第1導電型之載子濃度低。第3半導體區域係設置於第2半導體區域上。絕緣部與第3半導體區域相接。絕緣部係設置於第2半導體區域及第1半導體區域之周圍。半導體部係設置於絕緣部之周圍。半導體部不與第1半導體區域相接。

Description

半導體裝置 相關申請案
本案享受以日本專利申請案2015-51580號(申請日：2015年3月16日)為基礎申請案之優先權。本案藉由參照此基礎申請案而包含基礎申請案之全部內容。
本發明之實施形態係關於一種半導體裝置。
二極體、MOSFET(Metal Oxide Semiconductor Field Effect Transistor，金屬氧化物半導體場效應電晶體)、及IGBT(Insulated Gate Bipolar Transistor，絕緣閘雙極性電晶體)等半導體裝置一直用於電力轉換電路等。該等半導體裝置之耐電壓理想為較高。
本發明之實施形態提供一種耐電壓較高之半導體裝置。
實施形態之半導體裝置具有第1導電型之第1半導體區域、第1導電型之第2半導體區域、第2導電型之第3半導體區域、絕緣部、及半導體部。
第2半導體區域設置於第1半導體區域之一部分上。
第2半導體區域之第2導電型之載子濃度較第1半導體區域之第1導電型之載子濃度低。
第3半導體區域設置於第2半導體區域上。
絕緣部與第3半導體區域相接。絕緣部設置於第2半導體區域及第 1半導體區域之周圍。
半導體部設置於絕緣部之周圍。半導體部不與第1半導體區域相接。
1‧‧‧n+型汲極區域
2‧‧‧n-型半導體區域
2a‧‧‧n-型半導體層
3‧‧‧p型基極區域
3a‧‧‧p型半導體層
4‧‧‧p+型半導體區域
5‧‧‧n+型源極區域
6‧‧‧閘極絕緣層
7‧‧‧閘極電極
10‧‧‧絕緣部
11‧‧‧絕緣層
12‧‧‧絕緣區域
18‧‧‧半導體部
21‧‧‧汲極電極
21a‧‧‧陰極電極
22‧‧‧陽極電極
31‧‧‧絕緣層
31a‧‧‧絕緣層
32‧‧‧絕緣層
100‧‧‧半導體裝置
181‧‧‧第1端部
182‧‧‧第2端部
200‧‧‧半導體裝置
OP1‧‧‧開口
OP2‧‧‧開口
S‧‧‧基板
SP‧‧‧間隔
圖1係第1實施形態之半導體裝置之俯視圖。
圖2係圖1之A-A'剖視圖。
圖3係將圖2之一部分放大之剖視圖。
圖4係例示第1實施形態之半導體裝置之特性之圖表。
圖5係表示第1實施形態之半導體裝置之製造步驟之步驟剖視圖。
圖6係表示第1實施形態之半導體裝置之製造步驟之步驟俯視圖。
圖7係圖6之A-A'剖視圖。
圖8係表示第1實施形態之半導體裝置之製造步驟之步驟剖視圖。
圖9係表示第1實施形態之半導體裝置之製造步驟之步驟剖視圖。
圖10係表示第1實施形態之半導體裝置之製造步驟之步驟俯視圖。
圖11係圖10之A-A'剖視圖。
圖12係表示第1實施形態之半導體裝置之製造步驟之步驟剖視圖。
圖13係例示第1實施形態之半導體裝置之特性之放大剖視圖。
圖14係第2實施形態之半導體裝置之剖視圖。
以下，針對本發明之各實施形態，一面參照圖式一面進行說明。
圖式係模式性或概念性之圖，各部分之厚度與寬度之關係、部分之間之大小之比率等不一定與實物相同。即便在表示相同部分時，亦存在根據圖式不同而相互之尺寸或比率不同地表示之情形。
於本案之說明書及各圖中，對於與已說明過之相同之要素附相同 之符號，適當進行省略詳細之說明。
於各實施形態之說明中，使用XYZ正交座標系。例如，相對於製作各實施形態之半導體裝置時所使用之基板之主面平行之方向上，將相互正交之2個方向設為X方向及Y方向。而且，將相對於上述X方向及Y方向雙方正交之方向設為Z方向(第1方向)。
於各實施形態之說明中，n+、n-及p+、p之記法表示各導電型中之雜質濃度之相對高低。即，n+表示n型之雜質濃度相對地較n-高。p+表示p型之雜質濃度相對地較p高。
關於以下要進行說明之各實施形態，可使各半導體區域之p型與n型反轉來實施各實施形態。
(第1實施形態)
圖1係第1實施形態之半導體裝置100之俯視圖。
圖2係圖1之A-A'剖視圖。
圖1中省略了絕緣部10之一部分、陽極電極22、及絕緣層31。
圖1之B-B'剖視圖之半導體裝置100之結構例如與圖2所示之圖1之A-A'剖視圖之半導體裝置100之結構相同。
半導體裝置100例如為二極體。
半導體裝置100具有n+型(第1導電型)半導體區域1(第1半導體區域)、n-型半導體區域2(第2半導體區域)、p型(第2導電型)半導體區域3(第3半導體區域)、p+型半導體區域4、絕緣層11、絕緣區域12、陰極電極21、陽極電極22、及絕緣層31。
如圖1所示，p+型半導體區域4沿X-Y面被p型半導體區域3包圍。於p型半導體區域3之周圍設置有絕緣部10，於絕緣部10之周圍設置有半導體部18。
半導體裝置100之外緣(n+型半導體區域1之外緣)之形狀任意，例如為圖1所示之四邊形。
如圖2所示，陰極電極21設置於n+型半導體區域1下，與n+型半導體區域1電性連接。
n-型半導體區域2設置於n+型半導體區域1之一部分上。p型半導體區域3設置於n-型半導體區域2上，p+型半導體區域4選擇性地設置於p型半導體區域3上。
於p+型半導體區域4上設置有陽極電極22。於Z方向上，於陽極電極22之一部分與p型半導體區域3之一部分之間設置有絕緣層31。
n+型半導體區域1之另一部分上設置有絕緣部10。絕緣部10沿X-Y面設置於n-型半導體區域2及p型半導體區域3之周圍。
絕緣部10之-Z方向之端部與n+型半導體區域1相接。其中，也可在絕緣部10之-Z方向之端部與n+型半導體區域1之間設置n-型半導體區域2之一部分。
半導體部18於絕緣部10之周圍沿X-Y面而設置。半導體部18不與n+型半導體區域1相接，與n+型半導體區域1相隔而設置。即，於自n-型半導體區域2朝向p型半導體區域3之方向(Z方向)中，於n+型半導體區域1與半導體部18之間設置有間隔SP。因此，半導體部18與設置於陰極電極21與陽極電極22之間之各半導體區域電性分離，具有浮動電位。半導體部18可於絕緣部10之周圍分斷為複數個而設置。
其次，使用圖3對絕緣部10及半導體部18之結構更具體地進行說明。
圖3係將圖2之一部分放大之剖視圖。
如圖2及圖3所示，絕緣部10具有絕緣層11、及絕緣區域12。
絕緣層11與n+型半導體區域1、n-型半導體區域2、及p型半導體區域3相接。絕緣層11沿X-Y面設置於n+型半導體區域1之一部分、n-型半導體區域2、及p型半導體區域3之周圍。
絕緣區域12沿X-Y面設置於絕緣層11之一部分之周圍。進而，絕 緣層11之另一部分沿X-Y面設置於絕緣區域12之周圍。即，絕緣區域12之上表面以外被絕緣層11包圍。
半導體部18沿X-Y面設置於絕緣層11及絕緣區域12之周圍。半導體部18於X方向及Y方向上隔著絕緣層11及絕緣區域12與n-型半導體區域2面對面。半導體部18可進而與p型半導體區域3及p+型半導體區域4面對面。
半導體部18具有作為Z方向上之端部之第1端部181及第2端部182。第2端部182於Z方向上位於第1端部181與n+型半導體區域1之間。
此處，將第1端部181與n+型半導體區域1之間之Z方向上之距離設為D1，將第2端部182與n+型半導體區域1之間之Z方向上之距離設為D2。
將p型半導體區域3之上表面(p+型半導體區域4之上表面)與n+型半導體區域1之間之Z方向上之距離設為D3，將半導體部18之Z方向上之長度設為L1。
圖4係例示第1實施形態之半導體裝置100之特性之圖表。具體而言，係表示當使D2/D1及L1/D3變化時，半導體裝置100之耐電壓之變化之模擬結果。
於圖4中，橫軸表示D2/D1，縱軸表示半導體裝置之耐電壓。圖表中之各個點表示針對L1/D3為以下各個值時之耐電壓。即，正方形表示為0.69時之耐電壓，菱形表示為0.65時之耐電壓，三角表示為0.55時之耐電壓，星號表示為0.45時之耐電壓，圓圈表示為0.35時之耐電壓。
由圖4可知，於D2/D1為約0.4以下之範圍內，D2/D1越大，半導體裝置之耐電壓越高。可知，若D2/D1為約0.3以下之範圍，如圖4中之單點鏈線所示，隨著D2/D1增加，耐電壓會大致線性地增加。此單點鏈線係將D2/D1為0.059且耐電壓為695.4V之點與D1為0.319且耐電壓為871.5V之點連結而成之直線。
另一方面，針對未設置半導體部18且除半導體部18以外具有與半導體裝置100相同之結構之比較例之半導體裝置進行模擬，結果耐電壓為740V。
此處，圖4所示之單點鏈線用以下式(1)表示。
V=677×(D2/D1)+655…(1)
V表示半導體裝置之耐電壓。小數點後之數值省略。
若於式(1)中代入比較例之半導體裝置之耐電壓即740V，作為D2/D1之值，算出為約0.125。根據此結果可知，只要D2/D1為0.125以上，便可獲得具有耐電壓大於比較例之半導體裝置之耐電壓之半導體裝置。
其次，參照圖5~圖12，對半導體裝置100之製造方法之一個例子進行說明。
圖6及圖10係表示本實施形態之半導體裝置100之製造步驟之步驟俯視圖。圖5、圖7~圖9、圖11及圖12係表示本實施形態之半導體裝置100之製造步驟之步驟剖視圖。
圖7表示圖6之A-A'剖面。圖11表示圖10之A-A'剖面。圖5、圖8、圖9及圖11係與圖6及圖10之附A-A'線之位置對應之位置之剖視圖。
首先，準備n+型之半導體基板S(以下稱為基板S)。基板S之主成分係矽(Si)。基板S之主成分亦可為砷化鎵、碳化矽、或氮化鎵等。
以下之說明係針對基板S之主成分為Si之情形進行說明。
於基板S上，藉由一面添加磷或砷等n型雜質一面使Si磊晶成長，形成n-型半導體層2a。然後，於n-型半導體層2a上，藉由一面添加硼等p型雜質一面使Si磊晶成長，形成p型半導體層3a。藉由於p型半導體層3a上形成絕緣層，並將此絕緣層圖案化，形成絕緣層31a及絕緣層32。將此時之情形示於圖5。
其次，如圖6及圖7所示，於n-型半導體層2a及p型半導體層3a形成 開口OP1。如圖6及圖7所示，開口OP1例如到達基板S。藉由此步驟，使n-型半導體層2a及p型半導體層3a分斷成複數個，如圖1~圖3所示，獲得n-型半導體區域2及p型半導體區域3。
開口OP1係使用光微影法及RIE(Reactive Ion Etching，反應性離子蝕刻)法形成。如圖6所示，開口OP1係以沿X-Y面將n-型半導體層2a之一部分及p型半導體層3a之一部分包圍之方式形成為環狀。
其次，藉由進行熱氧化於開口OP1之內壁作為絕緣層11形成氧化矽膜。藉由此步驟，使露出於開口OP1之內壁之Si之懸鍵終止化。於進行熱氧化之前，可利用CDE(Chemical Dry Etching，化學乾式蝕刻)法或濕式蝕刻法去除利用RIE法產生有損傷之部分。
其次，如圖8所示，於形成有絕緣層11之開口OP1之內部嵌入氧化矽等絕緣材料，而形成絕緣區域12。堆積於絕緣層31a上之多餘絕緣材料能夠使用CMP(Chemical Mechanical Polishing，化學機械研磨)法去除。
其次，以使p型半導體區域3之一部分露出之方式去除絕緣層31a之一部分。與此同時，去除絕緣層32。然後，藉由使用未圖示之掩模於p型半導體區域3部分地離子注入p型雜質，形成p+型半導體區域4。然後，藉由於p+型半導體區域4上形成金屬層，並將此金屬層圖案化，如圖9所示，形成陽極電極22。
其次，形成覆蓋絕緣部10之至少一部分、陽極電極22、及絕緣層31之未圖示之掩模。然後，使用此掩模，利用RIE法，將被複數個開口OP1所劃分之n-型半導體層2a及p型半導體層3a中之n-型半導體區域2及p型半導體區域3以外的部分去除。
此時，一面於絕緣部10之周圍形成半導體部18，一面將n-型半導體層2a之一部分及p型半導體層3a之一部分去除。此種步驟例如使用波希(BOSCH)法而進行。
具體而言，首先，使用未圖示之掩模對p型半導體層3a之一部分進行蝕刻。蝕刻中能夠使用SF6等氟化硫氣體。其次，使用C4F8等氟化碳氣體，於絕緣部10之側壁形成保護膜。然後，將堆積於未被掩模覆蓋之區域之保護膜去除，再次對p型半導體層3a之一部分進行蝕刻。之後，再次於絕緣部10之側壁形成保護膜。藉由重複該等順序將n-型半導體層2a之一部分及p型半導體層3a之一部分去除，而形成開口OP2。
此時，於供半導體部18設置之位置，藉由減小X方向及Y方向之蝕刻速率(即，各向同性蝕刻成分)，使n-型半導體區域2之一部分不被去除而殘留，形成半導體部18。或藉由使形成於供半導體部18設置之位置之保護膜之膜厚較形成於其他位置之保護膜之膜厚更厚，使n-型半導體區域2之一部分不被去除而殘留，形成半導體部18。將形成有開口OP2及半導體部18時之情形示於圖10及圖11。
其次，對基板S之背面進行研磨直到基板S成為特定厚度。然後，如圖12所示，於基板S之背面上形成陰極電極21a。之後，藉由於圖12之虛線所示之位置進行切割，將基板S及陰極電極21a分斷成複數個，而獲得圖1~圖3所示之半導體裝置100。作為切割之方法，可使用利用刀片之機械切割、或雷射切割、使用RIE技術之電漿切割等。
其次，針對本實施形態之作用及效果，一面參照圖13一面進行說明。
圖13係例示第1實施形態之半導體裝置100之特性之放大剖視圖。具體而言，圖13之虛線係模式性地表示，對陽極電極22施加相對於陰極電極21為正之電壓之狀態下之等電位線。
如圖13所示，等電位線沿n-型半導體區域2與p型半導體區域3之pn接面擴展。沿pn接面擴展之等電位線相對於絕緣層11與n-型半導體區域2之接觸面大致垂直地交叉。而且，等電位線之一部分沿p型半導體區域3向陽極電極22側彎曲，等電位線之另一部分以通過半導體部18 之第2端部182與n+型半導體區域1之間之方式向陰極電極21側彎曲。
原因在於，當對陽極電極22施加電壓時，隨著陽極電極22之電位變高，半導體部18之電位亦會變高。
另一方面，當於未設置有半導體部18之比較例之半導體裝置之情形時，更多之等電位線在絕緣部10中沿p型半導體區域3向陽極電極22側彎曲。因此，於n-型半導體區域2與p型半導體區域3之pn接面之中，位於端之部分P1之電場強度變高。
即，根據設置有半導體部18之本實施形態之半導體裝置，可減少沿p型半導體區域3向陽極電極22側彎曲之等電位線，且可減小部分P1處之電場強度。結果，可提高半導體裝置之耐電壓。
此時，如圖4之說明般，理想為D2/D1為0.125以上。更理想為D2/D1為0.25以上。原因在於，如圖4所示，D2/D1若為0.25以上，便能獲得800V以上之更優耐電壓。
(第2實施形態)
圖14係第2實施形態之半導體裝置200之剖視圖。
半導體裝置200例如為MOSFET。
半導體裝置200具有n+型汲極區域1(第1半導體區域)、n-型半導體區域2(第2半導體區域)、p型基極區域3(第3半導體區域)、n+型源極區域5(第4半導體區域)、閘極絕緣層6、閘極電極7、絕緣層11、絕緣區域12、汲極電極21、源極電極22、及絕緣層31。
圖14係半導體裝置200之X-Z剖面之情形，半導體裝置200之Y-Z剖面之結構例如與圖14所示之X-Z剖面之結構相同。
於本實施形態中，關於n+型汲極區域1、n-型半導體區域2、絕緣部10、汲極電極21、及源極電極22之結構，例如可採用與第1實施形態之n+型半導體區域1、n-型半導體區域2、絕緣部10、陰極電極21、及陽極電極22相同之結構。
p型基極區域3選擇性地設置於n-型半導體區域2上。n+型源極區域5選擇性地設置於p型基極區域3上。於X方向上，於閘極電極7、n-型半導體區域2之一部分、p型基極區域3、及n+型源極區域5之一部分之間設置有閘極絕緣層6。
源極電極22設置於p型基極區域3上及n+型源極區域5上，與n+型源極區域5電性連接。於閘極電極7與源極電極22之間設置有絕緣層，閘極電極7與源極電極22電性分離。
絕緣部10沿X-Y面設置於n-型半導體區域2及p型基極區域3之周圍。半導體部18沿X-Y面設置於絕緣部10之周圍。
於對汲極電極21施加相對於源極電極22為正之電壓之狀態下，對閘極電極7施加閾值以上之電壓，藉此MOSFET變為導通狀態。此時，於p型基極區域3之閘極絕緣層6附近之區域形成通道(反轉層)。
根據本實施形態，與第1實施形態同樣地，藉由設置半導體部18，可提高半導體裝置之耐電壓。
於圖14所示之例子中，半導體裝置200係閘極電極7設置於半導體層中之溝槽型MOSFET，亦可為閘極電極7設置於半導體層之表面上之平面型MOSFET。當半導體裝置200係平面型MOSFET時，n-型半導體區域2之一部分、p型基極區域3、及n+型源極區域5之一部分上隔著閘極絕緣層6而設置有閘極電極7。
或者，半導體裝置200亦可為IGBT。當半導體裝置200係IGBT時，半導體裝置200進而具有設置於陰極電極21與n+型半導體區域1之間之p+型半導體區域。
關於以上所說明之各實施形態之各半導體區域之間之雜質濃度之相對高低，例如可使用SCM(scanning capacitance microscope，掃描式電容顯微鏡)進行確認。各半導體區域之載子濃度可看作與各半導體區域中活化之雜質濃度等同。因此，關於各半導體區域之間之載子濃 度之相對高低，亦可使用SCM進行確認。
以上，例示了本發明之若干實施形態，上述實施形態係作為示例而提示者，並不意圖限定發明之範圍。上述新穎之實施形態能以其他各種形態實施，於不脫離發明主旨之範圍內可進行各種省略、置換、變更等。關於實施形態所包含之例如n+型半導體區域、n-型半導體區域、p型半導體區域、p+型半導體區域、p型基極區域、n+型源極區域、陰極電極、及陽極電極等各要素之具體構成，業者可自眾所周知之技術中適當地進行選擇。上述實施形態或其變化例包含與發明之範圍或主旨中，且包含於申請專利範圍所記載之發明及其均等範圍內。又，上述各實施形態可相互組合而實施。
1‧‧‧n+型汲極區域
2‧‧‧n-型半導體區域
3‧‧‧p型基極區域
4‧‧‧p+型半導體區域
10‧‧‧絕緣部
11‧‧‧絕緣層
12‧‧‧絕緣區域
18‧‧‧半導體部
21‧‧‧汲極電極
22‧‧‧陽極電極
31‧‧‧絕緣層
100‧‧‧半導體裝置
SP‧‧‧間隔

Claims (10)

  1. 一種半導體裝置，其具備：第1導電型之第1半導體區域；第1導電型之第2半導體區域，其設置於上述第1半導體區域上，且上述第2半導體區域之第1導電型之載子濃度較上述第1半導體區域之第1導電型之載子濃度低；第2導電型之第3半導體區域，其設置於上述第2半導體區域上；絕緣部，其設置於上述第1半導體區域及上述第2半導體區域周圍，且上述絕緣部與上述第2半導體區域相接；及半導體部，其設置於上述絕緣部之周圍，且上述半導體部不與上述第1半導體區域相接。
  2. 如請求項1之半導體裝置，其中上述第1半導體區域與上述半導體部之間設置有間隔。
  3. 如請求項2之半導體裝置，其中上述半導體部具有自上述第2半導體區域朝向上述第3半導體區域之第1方向之第1端部及第2端部，上述第2端部於上述第1方向上位於上述第1端部與上述第1半導體區域之間，上述第1方向之上述第1端部與上述第1半導體區域之間之距離D1、及上述第1方向之上述第2端部與上述第1半導體區域之間之上述第1方向之距離D2為D2/D1≧0.125。
  4. 如請求項3之半導體裝置，其中D2/D1≧0.25。
  5. 如請求項1之半導體裝置，其進而具備： 第1導電型之第4半導體區域，其選擇性地設置於上述第2半導體區域上；閘極電極；及閘極絕緣層，其設置於上述閘極電極與上述第2半導體區域之間。
  6. 如請求項1之半導體裝置，其中上述半導體部包含半導體材料，且上述絕緣部包含上述半導體材料之氧化物。
  7. 如請求項1之半導體裝置，其中上述半導體部之電位浮動。
  8. 一種半導體裝置，其具備：第1導電型之第1半導體區域；第1導電型之第2半導體區域，其設置於上述第1半導體區域上，且上述第2半導體區域之第1導電型之載子濃度較上述第1半導體區域之第1導電型之載子濃度低；第2導電型之第3半導體區域，其設置於上述第2半導體區域上；絕緣部，其設置於上述第1半導體區域及上述第2半導體區域周圍，且上述絕緣部與上述第2半導體區域相接；及半導體部，其設置於上述絕緣部之周圍，且上述半導體部與上述第1半導體區域電性分離。
  9. 如請求項8之半導體裝置，其中上述半導體部包含半導體材料，且上述絕緣部包含上述半導體材料之氧化物。
  10. 如請求項8之半導體裝置，其中上述半導體部之電位浮動。
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