JP2016171268A - 半導体装置 - Google Patents

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Abstract

【課題】耐圧を向上できる半導体装置を提供する。【解決手段】半導体装置100は、第１導電形の第１半導体領域1と、第１導電形の第２半導体領域2と、第２導電形の第３半導体領域3と、絶縁部10と、半導体部18と、を有する。第２半導体領域は、第１半導体領域の一部の上に設けられている。第２半導体領域の第２導電形のキャリア濃度は、第１半導体領域の第１導電形のキャリア濃度よりも低い。第３半導体領域は、第２半導体領域の上に設けられている。絶縁部は、第３半導体領域に接している。絶縁部は、第２半導体領域及び第１半導体領域の周りに設けられている。半導体部は、絶縁部の周りに設けられている。半導体部は、第１半導体領域と接していない。【選択図】図２

Description

本発明の実施形態は、半導体装置に関する。
ダイオード、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）、およびＩＧＢＴ（Insulated Gate Bipolar Transistor）などの半導体装置は、電力変換回路等に用いられる。これらの半導体装置の耐圧は、高いことが望ましい。
米国特許第７７８１３１０号明細書
本発明が解決しようとする課題は、耐圧を向上できる半導体装置を提供することである。
実施形態に係る半導体装置は、第１導電形の第１半導体領域と、第１導電形の第２半導体領域と、第２導電形の第３半導体領域と、絶縁部と、半導体部と、を有する。
第２半導体領域は、第１半導体領域の一部の上に設けられている。
第２半導体領域の第２導電形のキャリア濃度は、第１半導体領域の第１導電形のキャリア濃度よりも低い。
第３半導体領域は、第２半導体領域の上に設けられている。
絶縁部は、第３半導体領域に接している。絶縁部は、第２半導体領域および第１半導体領域の周りに設けられている。
半導体部は、絶縁部の周りに設けられている。半導体部は、第１半導体領域と接していない。
第１実施形態に係る半導体装置の平面図である。 図１のＡ−Ａ´断面図である。 図２の一部を拡大した断面図である。 第１実施形態に係る半導体装置の特性を例示するグラフである。 第１実施形態に係る半導体装置の製造工程を表す工程断面図である。 第１実施形態に係る半導体装置の製造工程を表す工程平面図である。 図６のＡ−Ａ´断面図である。 第１実施形態に係る半導体装置の製造工程を表す工程断面図である。 第１実施形態に係る半導体装置の製造工程を表す工程断面図である。 第１実施形態に係る半導体装置の製造工程を表す工程平面図である。 図１０のＡ−Ａ´断面図である。 第１実施形態に係る半導体装置の製造工程を表す工程断面図である。 第１実施形態に係る半導体装置の特性を例示する拡大断面図である。 第２実施形態に係る半導体装置の断面図である。
以下に、本発明の各実施形態について図面を参照しつつ説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
また、本願明細書と各図において、既に説明したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
各実施形態の説明には、ＸＹＺ直交座標系を用いる。例えば、各実施形態に係る半導体装置を作製する際に用いられる基板の主面に対して平行な方向であって、相互に直交する２方向をＸ方向及びＹ方向とする。そして、これらＸ方向及びＹ方向の双方に対して直交する方向をＺ方向（第１方向）とする。
各実施形態の説明において、ｎ＋、ｎ−及びｐ＋、ｐの表記は、各導電形における不純物濃度の相対的な高低を表す。すなわち、ｎ＋はｎ−よりもｎ形の不純物濃度が相対的に高いことを示す。また、ｐ＋はｐよりもｐ形の不純物濃度が相対的に高いことを示す。
以下で説明する各実施形態について、各半導体領域のｐ形とｎ形を反転させて各実施形態を実施してもよい。
（第１実施形態）
図１は、第１実施形態に係る半導体装置１００の平面図である。
図２は、図１のＡ−Ａ´断面図である。
なお、図１では、絶縁部１０の一部、アノード電極２２、および絶縁層３１が省略されている。
図１のＢ−Ｂ´断面図における半導体装置１００の構造は、例えば、図２に表される図１のＡ−Ａ´断面図における半導体装置１００の構造と同じである。
半導体装置１００は、例えば、ダイオードである。
半導体装置１００は、ｎ＋形（第１導電形）の半導体領域１（第１半導体領域）と、ｎ−形半導体領域２（第２半導体領域）と、ｐ形（第２導電形）の半導体領域３（第３半導体領域）と、ｐ＋形半導体領域４と、絶縁層１１と、絶縁領域１２と、カソード電極２１と、アノード電極２２と、絶縁層３１と、を有する。
図１に表すように、ｐ＋形半導体領域４は、Ｘ−Ｙ面に沿ってｐ形半導体領域３に囲まれている。ｐ形半導体領域３の周りには絶縁部１０が設けられ、絶縁部１０の周りには半導体部１８が設けられている。
半導体装置１００の外縁（ｎ＋形半導体領域１の外縁）の形状は任意であり、例えば、図１に表すように四角形である。
図２に表すように、カソード電極２１は、ｎ＋形半導体領域１の下に設けられ、ｎ＋形半導体領域１と電気的に接続されている。
ｎ−形半導体領域２は、ｎ＋形半導体領域１の一部の上に設けられている。ｐ形半導体領域３は、ｎ−形半導体領域２の上に設けられ、ｐ＋形半導体領域４は、ｐ形半導体領域３の上に選択的に設けられている。
ｐ＋形半導体領域４の上には、アノード電極２２が設けられている。Ｚ方向において、アノード電極２２の一部と、ｐ形半導体領域３の一部と、の間には、絶縁層３１が設けられている。
ｎ＋形半導体領域１の他の一部の上には、絶縁部１０が設けられている。絶縁部１０は、Ｘ−Ｙ面に沿って、ｎ−形半導体領域２およびｐ形半導体領域３の周りに設けられている。
絶縁部１０の−Ｚ方向の端部は、ｎ＋形半導体領域１に接している。ただし、絶縁部１０の−Ｚ方向の端部と、ｎ＋形半導体領域１と、の間に、ｎ−形半導体領域２の一部が設けられていてもよい。
半導体部１８は、絶縁部１０の周りに、Ｘ−Ｙ面に沿って設けられている。半導体部１８は、ｎ＋形半導体領域１に接しておらず、ｎ＋形半導体領域１と離間して設けられている。すなわち、ｎ−形半導体領域２からｐ形半導体領域３に向かう方向（Ｚ方向）において、ｎ＋形半導体領域１と半導体部１８との間には、スペースＳＰが設けられている。このため、半導体部１８は、カソード電極２１とアノード電極２２との間に設けられた各半導体領域と電気的に分離されており、浮遊電位を有している。なお、半導体部１８は、絶縁部１０の周りにおいて、複数に分断されて設けられていてもよい。
次に、図３を用いて、絶縁部１０および半導体部１８の構造をより具体的に説明する。
図３は、図２の一部を拡大した断面図である。
絶縁部１０は、図２および図３に表すように、絶縁層１１と、絶縁領域１２と、を有する。
絶縁層１１は、ｎ＋形半導体領域１、ｎ−形半導体領域２、およびｐ形半導体領域３と接している。絶縁層１１は、Ｘ−Ｙ面に沿って、ｎ＋形半導体領域１の一部、ｎ−形半導体領域２、およびｐ形半導体領域３の周りに設けられている。
絶縁領域１２は、Ｘ−Ｙ面に沿って、絶縁層１１の一部の周りに設けられている。そして、絶縁層１１の他の一部が、Ｘ−Ｙ面に沿って、絶縁領域１２の周りに設けられている。すなわち、絶縁領域１２の上面以外は絶縁層１１に囲まれている。
半導体部１８は、Ｘ−Ｙ面に沿って、絶縁層１１および絶縁領域１２の周りに設けられている。半導体部１８は、Ｘ方向およびＹ方向において、絶縁層１１および絶縁領域１２を介してｎ−形半導体領域２と対面している。半導体部１８は、さらに、ｐ形半導体領域３およびｐ＋形半導体領域４と対面していてもよい。
半導体部１８は、Ｚ方向における端部である、第１端部１８１および第２端部１８２を有する。第２端部１８２は、Ｚ方向において、第１端部１８１とｎ＋形半導体領域１との間に位置している。
ここで、第１端部１８１とｎ＋形半導体領域１との間のＺ方向における距離をＤ１とし、第２端部１８２とｎ＋形半導体領域１との間のＺ方向における距離をＤ２とする。
また、ｐ形半導体領域３の上面（ｐ＋形半導体領域４の上面）とｎ＋形半導体領域１との間のＺ方向における距離をＤ３とし、半導体部１８のＺ方向における長さをＬ１とする。
図４は、第１実施形態に係る半導体装置１００の特性を例示するグラフである。具体的には、Ｄ２／Ｄ１およびＬ１／Ｄ３を変化させたときの、半導体装置１００の耐圧の変化を表すシミュレーション結果である。
図４において、横軸は、Ｄ２／Ｄ１を表し、縦軸は、半導体装置の耐圧を表している。また、グラフ中のそれぞれの点は、Ｌ１／Ｄ３が以下のそれぞれの値である場合についての耐圧を表している。すなわち、正方形は０．６９、ひし形は０．６５、三角は０．５５、アスタリスクは０．４５、丸は０．３５の場合の耐圧を表している。
図４から、Ｄ２／Ｄ１が約０．４以下の範囲においては、Ｄ２／Ｄ１が大きくなるほど、半導体装置の耐圧が向上していることがわかる。また、Ｄ２／Ｄ１が約０．３以下の範囲では、図４における一点鎖線で表されるように、Ｄ２／Ｄ１が増加するにつれて耐圧がほぼ線形に増加していることがわかる。なお、当該一点鎖線は、Ｄ２／Ｄ１が０．０５９かつ耐圧が６９５．４Ｖの点と、Ｄ２／Ｄ１が０．３１９かつ耐圧が８７１．５Ｖの点と、を結んだ直線である。
一方で、半導体部１８が設けられておらず、半導体部１８以外は半導体装置１００と同様の構造を有する、比較例に係る半導体装置についてシミュレーションを行ったところ、耐圧は７４０Ｖであった。
ここで、図４に表された一点鎖線は、以下の式（１）で表される。
Ｖ＝６７７×（Ｄ２／Ｄ１）＋６５５ ・・・（１）
なお、Ｖは、半導体装置の耐圧を表している。また、小数点以下の数値については、省略されている。
式（１）に、比較例に係る半導体装置の耐圧である７４０Ｖを代入すると、Ｄ２／Ｄ１の値として、約０．１２５が算出される。この結果から、Ｄ２／Ｄ１が０．１２５以上であれば、比較例に係る半導体装置の耐圧よりも大きな耐圧を有する半導体装置が得られることがわかる。
次に、図５〜図１２を参照して、半導体装置１００の製造方法の一例について説明する。
図６および図１０は、本実施形態に係る半導体装置１００の製造工程を表す工程平面図である。図５、図７〜図９、図１１、および図１２は、本実施形態に係る半導体装置１００の製造工程を表す工程断面図である。
なお、図７は、図６のＡ−Ａ´断面を表している。図１１は、図１０のＡ−Ａ´断面を表している。図５、図８、図９、および図１１は、図６および図１０のＡ−Ａ´線が付された位置に対応する位置における断面図である。
まず、ｎ＋形の半導体基板Ｓ（以下、基板Ｓという）を用意する。基板Ｓの主成分は、シリコン（Ｓｉ）である。基板Ｓの主成分は、ガリウムヒ素、炭化シリコン、または窒化ガリウムなどであってもよい。
以下の説明では、基板Ｓの主成分がＳｉである場合について、説明する。
基板Ｓの上に、リンまたはヒ素などのｎ形不純物を添加しながらＳｉをエピタキシャル成長させることで、ｎ−形半導体層２ａを形成する。続いて、ｎ−形半導体層２ａの上に、ボロンなどのｐ形不純物を添加しながらＳｉをエピタキシャル成長させることで、ｐ形半導体層３ａを形成する。ｐ形半導体層３ａの上に、絶縁層を形成し、この絶縁層をパターニングすることで、絶縁層３１ａおよび絶縁層３２が形成される。このときの様子を図５に表す。
次に、図６および図７に表すように、ｎ−形半導体層２ａおよびｐ形半導体層３ａに開口ＯＰ１を形成する。開口ＯＰ１は、例えば、図６および図７に表すように、基板Ｓに達している。この工程により、ｎ−形半導体層２ａおよびｐ形半導体層３ａが複数に分断され、図１〜図３に表す、ｎ−形半導体領域２およびｐ形半導体領域３が得られる。
開口ＯＰ１は、フォトリソグラフィ法およびＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法を用いて形成される。図６に表すように、開口ＯＰ１は、ｎ−形半導体層２ａの一部およびｐ形半導体層３ａの一部を、Ｘ−Ｙ面に沿って囲うように環状に形成される。
次に、熱酸化を行うことで、開口ＯＰ１の内壁に絶縁層１１として酸化シリコン膜を形成する。この工程により、開口ＯＰ１の内壁に露出したＳｉのダングリングボンドが終端化される。熱酸化を行う前に、ＣＤＥ（Ｃｈｅｍｉｃａｌ Ｄｒｙ Ｅｔｃｈｉｎｇ）法またはウェットエッチング法により、ＲＩＥ法によってダメージが生じた部分を除去してもよい。
次に、図８に表すように、絶縁層１１が形成された開口ＯＰ１の内部に酸化シリコンなどの絶縁材料を埋め込み、絶縁領域１２を形成する。絶縁層３１ａの上に堆積した余剰な絶縁材料は、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法を用いて除去することができる。
次に、ｐ形半導体領域３の一部を露出させるように、絶縁層３１ａの一部を除去する。このとき同時に、絶縁層３２を除去する。続いて、不図示のマスクを用いてｐ形半導体領域３に部分的にｐ形不純物をイオン注入することで、ｐ＋形半導体領域４を形成する。続いて、ｐ＋形半導体領域４の上に金属層を形成し、この金属層をパターニングすることで、図９に表すように、アノード電極２２が形成される。
次に、絶縁部１０の少なくとも一部、アノード電極２２、および絶縁層３１を覆う不図示のマスクを形成する。続いて、このマスクを用いて、ＲＩＥ法により、複数の開口ＯＰ１で区画された、ｎ−形半導体層２ａおよびｐ形半導体層３ａのうち、ｎ−形半導体領域２およびｐ形半導体領域３以外の部分を除去する。
このとき、絶縁部１０の周りに半導体部１８を形成しつつ、ｎ−形半導体層２ａの一部およびｐ形半導体層３ａの一部を除去する。このような工程は、例えば、ボッシュ（ＢＯＳＣＨ）プロセスを用いて行われる。
具体的には、まず、不図示のマスクを用いて、ｐ形半導体層３ａの一部をエッチングする。エッチングには、ＳＦ６などのフッ化硫黄ガスを用いることができる。次に、Ｃ４Ｆ８などのフッ化炭素ガスを用いて、絶縁部１０の側壁に保護膜を形成する。続いて、マスクで覆われていない領域に堆積した保護膜を除去し、再度、ｐ形半導体層３ａの一部をエッチングする。この後、再び、絶縁部１０の側壁に保護膜の形成を行う。これらの手順を繰り返し、ｎ−形半導体層２ａの一部およびｐ形半導体層３ａの一部を除去することで、開口ＯＰ２が形成される。
このとき、半導体部１８が設けられる位置において、Ｘ方向およびＹ方向におけるエッチングレート（すなわち、等方性エッチング成分）を小さくすることで、ｎ−形半導体領域２の一部が除去されずに残り、半導体部１８が形成される。または、半導体部１８が設けられる位置に形成される保護膜の膜厚を、他の位置に形成される保護膜の膜厚よりも厚くすることで、ｎ−形半導体領域２の一部が除去されずに残り、半導体部１８が形成される。開口ＯＰ２および半導体部１８が形成されたときの様子を図１０および図１１に表す。
次に、基板Ｓが所定の厚みになるまで、基板Ｓの裏面を研磨する。続いて、図１２に表すように、基板Ｓの裏面上にカソード電極２１ａを形成する。その後、図１２の破線で表す位置でダイシングを行い、基板Ｓおよびカソード電極２１ａを複数に分断することで、図１〜図３に表す半導体装置１００が得られる。ダイシングの方法としては、ブレードを用いたメカニカルダイシングや、レーザーダイシング、ＲＩＥ技術を用いたプラズマダイシングなどを用いることができる。
次に、本実施形態による作用および効果について、図１３を参照しつつ説明する。
図１３は、第１実施形態に係る半導体装置１００の特性を例示する拡大断面図である。具体的には、図１３における破線は、アノード電極２２に、カソード電極２１に対して正の電圧が印加されている状態における等電位線を模式的に表したものである。
図１３に表されるように、等電位線は、ｎ−形半導体領域２とｐ形半導体領域３のｐｎ接合面に沿って広がる。ｐｎ接合面に沿って広がる等電位線は、絶縁層１１とｎ−形半導体領域２の接触面に対してほぼ垂直に交差する。そして、等電位線の一部は、ｐ形半導体領域３に沿ってアノード電極２２側に曲がり、等電位線の他の一部は、半導体部１８の第２端部１８２と、ｎ＋形半導体領域１と、の間を通るように、カソード電極２１側に曲がる。
これは、アノード電極２２に電圧が印加された際、アノード電極２２の電位が高くなるにつれて、半導体部１８の電位も高くなるためである。
一方で、半導体部１８が設けられていない比較例に係る半導体装置の場合、より多くの等電位線が、絶縁部１０において、ｐ形半導体領域３に沿ってアノード電極２２側に曲がる。このため、ｎ−形半導体領域２とｐ形半導体領域３とのｐｎ接合面のうち端に位置する部分Ｐ１における電界強度が高くなる。
すなわち、半導体部１８が設けられた本実施形態に係る半導体装置によれば、ｐ形半導体領域３に沿ってアノード電極２２側に曲がる等電位線を減らし、部分Ｐ１における電界強度を低減させることができる。この結果、半導体装置の耐圧を向上させることが可能となる。
このとき、図４の説明で述べたように、Ｄ２／Ｄ１が０．１２５以上であることが望ましい。より望ましくは、Ｄ２／Ｄ１は０．２５以上である。これは、図４に表されるように、Ｄ２／Ｄ１が０．２５以上において８００Ｖ以上のより好ましい耐圧が得られるためである。
（第２実施形態）
図１４は、第２実施形態に係る半導体装置２００の断面図である。
半導体装置２００は、例えば、ＭＯＳＦＥＴである。
半導体装置２００は、ｎ＋形のドレイン領域１（第１半導体領域）と、ｎ−形半導体領域２（第２半導体領域）と、ｐ形のベース領域３（第３半導体領域）と、ｎ＋形ソース領域５（第４半導体領域）と、ゲート絶縁層６と、ゲート電極７と、絶縁層１１と、絶縁領域１２と、ドレイン電極２１と、ソース電極２２と、絶縁層３１と、を有する。
図１４は、半導体装置２００のＸ−Ｚ断面における様子であり、半導体装置２００のＹ−Ｚ断面における構造は、例えば、図１４に表すＸ−Ｚ断面における構造と同じである。
本実施形態において、ｎ＋形ドレイン領域１、ｎ−形半導体領域２、絶縁部１０、ドレイン電極２１、およびソース電極２２の構造については、例えば、第１実施形態におけるｎ＋形半導体領域１、ｎ−形半導体領域２、絶縁部１０、カソード電極２１、およびアノード電極２２と同様の構造を採用可能である。
ｐ形ベース領域３は、ｎ−形半導体領域２のうちに選択的に設けられている。ｎ＋形ソース領域５は、ｐ形ベース領域３の上に選択的に設けられている。Ｘ方向において、ゲート電極７と、ｎ−形半導体領域２の一部、ｐ形ベース領域３、およびｎ＋形ソース領域５の一部と、の間には、ゲート絶縁層６が設けられている。
ソース電極２２は、ｐ形ベース領域３の上およびｎ＋形ソース領域５の上に設けられ、ｎ＋形ソース領域５と電気的に接続されている。ゲート電極７とソース電極２２との間には絶縁層が設けられ、ゲート電極７は、ソース電極２２と電気的に分離されている。
絶縁部１０は、Ｘ−Ｙ面に沿って、ｎ−形半導体領域２およびｐ形ベース領域３の周りに設けられている。半導体部１８は、Ｘ−Ｙ面に沿って、絶縁部１０の周りに設けられている。
ドレイン電極２１に、ソース電極２２に対して正の電圧が印加された状態で、ゲート電極７に閾値以上の電圧が加えられることで、ＭＯＳＦＥＴがオン状態となる。このとき、ｐ形ベース領域３のゲート絶縁層６近傍の領域にチャネル（反転層）が形成される。
本実施形態によれば、第１実施形態と同様に、半導体部１８が設けられることで、半導体装置の耐圧を向上させることが可能となる。
なお、図１４に表す例において、半導体装置２００は、ゲート電極７が半導体層中に設けられたトレンチ型ＭＯＳＦＥＴであるが、ゲート電極７が半導体層の表面上に設けられたプレーナ型ＭＯＳＦＥＴであってもよい。半導体装置２００がプレーナ型ＭＯＳＦＥＴである場合、ｎ−形半導体領域２の一部、ｐ形ベース領域３、およびｎ＋形ソース領域５の一部の上に、ゲート絶縁層６を介してゲート電極７が設けられる。
または、半導体装置２００は、ＩＧＢＴであってもよい。半導体装置２００がＩＧＢＴである場合、半導体装置２００は、カソード電極２１とｎ＋形半導体領域１との間に設けられたｐ＋形半導体領域をさらに有する。
以上で説明した各実施形態における、各半導体領域の間の不純物濃度の相対的な高低については、例えば、ＳＣＭ（走査型静電容量顕微鏡）を用いて確認することが可能である。なお、各半導体領域におけるキャリア濃度は、各半導体領域において活性化している不純物濃度と等しいものとみなすことができる。従って、各半導体領域の間のキャリア濃度の相対的な高低についても、ＳＣＭを用いて確認することができる。
以上、本発明のいくつかの実施形態を例示したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更などを行うことができる。実施形態に含まれる、例えば、ｎ＋形半導体領域、ｎ−形半導体領域、ｐ形半導体領域、ｐ＋形半導体領域、ｐ形ベース領域、ｎ＋形ソース領域、カソード電極、およびアノード電極などの各要素の具体的な構成に関しては、当業者が公知の技術から適宜選択することで可能である。これら実施形態やその変形例は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。
１００、２００…半導体装置 １…ｎ＋形半導体領域 ２…ｎ−形半導体領域 ３…ｐ形半導体領域 ４…ｐ＋形半導体領域 １０…絶縁部 １１…絶縁層 １２…絶縁領域 １８…半導体部

Claims (5)

  1. 第１導電形の第１半導体領域と、
    前記第１半導体領域の上に設けられ、前記第１半導体領域の第１導電形のキャリア濃度よりも低い第１導電形のキャリア濃度を有する、第１導電形の第２半導体領域と、
    前記第２半導体領域の上に設けられた第２導電形の第３半導体領域と、
    前記第２半導体領域に接し、前記第１半導体領域および前記第２半導体領域の周りに設けられた絶縁部と、
    前記絶縁部の周りに設けられ、前記第１半導体領域と接していない半導体部と、
    を備えた半導体装置。
  2. 前記第１半導体領域と前記半導体部との間にスペースが設けられた請求項１記載の半導体装置。
  3. 前記半導体部は、前記第１方向における第１端部および第２端部を有し、
    前記第２端部は、前記第１方向において、前記第１端部と前記第１半導体領域との間に位置し、
    前記第１方向における前記第１端部と前記第１半導体領域との間の距離をＤ１とし、
    前記第１方向における前記第２端部と前記第１半導体領域との間の前記第１方向における距離をＤ２とした場合、
    Ｄ２／Ｄ１は、０．１２５以上である請求項２記載の半導体装置。
  4. 前記第２半導体領域の上に選択的に設けられた第１導電形の第４半導体領域と、
    ゲート電極と、
    前記ゲート電極と前記第２半導体領域との間に設けられたゲート絶縁層と、
    をさらに備えた請求項１〜３のいずれか１つに記載の半導体装置。
  5. 第１導電形の第１半導体領域と、
    前記第１半導体領域の一部の上に設けられ、前記第１半導体領域の第１導電形のキャリア濃度よりも低い第１導電形のキャリア濃度を有する、第１導電形の第２半導体領域と、
    前記第２半導体領域の上に設けられた第２導電形の第３半導体領域と、
    前記第２半導体領域に接し、前記第１半導体領域および前記第２半導体領域の周りに設けられた絶縁部と、
    前記絶縁部の周りに設けられ、前記第１半導体領域と電気的に分離された半導体部と、
    を備えた半導体装置。
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