JP2010177373A - 半導体装置及び半導体装置の製造方法 - Google Patents

半導体装置及び半導体装置の製造方法 Download PDF

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Abstract

【課題】ボイドが与えるトランジスタ特性への影響を最小限に抑制し、高耐圧であり、ボディダイオードのリカバリ特性に優れる半導体装置を提供する。
【解決手段】第１導電型のピラー領域１２と、半導体基体の主面に対して略平行な方向に周期的に配置され、第１導電型のピラー領域１２と略同一方向の縞状に配置されている第２導電型のピラー領域１３とを備える半導体装置を構成する。半導体装置には、トランジスタが形成される素子領域１０と、トランジスタが形成されない終端領域２０が設けられ、終端領域２０の第２導電型のピラー領域１９内にボイド２５が形成されている。
【選択図】図３

Description

本発明は、電力用スイッチング素子に用いられる半導体装置、特にスーパージャンクション構造を有する半導体装置、及び、その半導体装置の製造方法に係わる。
近年は、液晶テレビ、プラズマテレビ、有機ＥＬ（Electro-Luminescence）テレビなどに代表されるように電子機器の薄型、軽量化への要求が強くなっている。それに伴い、電源機器への小型化、高性能化への要求も強くなっている。このため、パワー半導体素子、特に縦型ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）では、高耐圧化、大電流化、低損失化、高速化、高破壊耐量化などの性能改善が注力されている。
縦型ＭＯＳＦＥＴのオン抵抗と耐圧は、その伝導層である第１導電型、例えばｎ型半導体領域の不純物濃度に大きく依存する。オン抵抗を低くするために伝導層の不純物濃度を高くすることが必要であるが、所望の耐圧を確保するには不純物濃度をある値以上に高くすることが出来ない。つまり、縦型ＭＯＳＦＥＴにおいて、耐圧とオン抵抗はトレードオフの関係である。
これを改善する一つの方法として、耐圧を確保する領域に、第２導電型、例えばｐ型半導体領域と、第１導電型、例えばｎ型半導体領域を交互あるいは島状に配置する、いわゆるスーパージャンクション構造が知られている。このスーパージャンクション構造を有する縦型ＭＯＳＦＥＴでは、オン状態では第１導電型の伝導層に電流が流れる。また、オフ状態では第２導電型の半導体領域と、第１導電型の伝導層Ｎ領域が完全に空乏化する。このようにスーパージャンクション構造が動作することで、縦型ＭＯＳＦＥＴの耐圧を確保することができる。
上述のスーパージャンクション構造の製作方法としては、例えば、下記の３つの方法が知られている。
（１）イオンインプランテーションによりｎ型とｐ型の不純物をそれぞれ別個にＳｉエピタキシャル上に導入し、そのエピタキシャル構造を複数回繰り替えし積層して作製する方法。
（２）厚いエピタキシャル層にトレンチ溝を形成し、この溝側面に不純物を拡散等の方法により設け、絶縁物質または非伝道物質を埋め込む方法。
（３）厚いエピタキシャル層にトレンチ溝を形成し、その溝内を不純物を含んだＳｉエピタキシャルにより埋め込む方法。
上記（３）の方法は、工程数が少なく集積度の高いスーパージャンクションを提供できる可能性がある。例えば、ウエハの結晶面方位やスーパージャンクション構造の形成方法を工夫することにより、スーパージャンクション領域を形成することが提案されている（例えば、特許文献１参照）。
特開２００７−１７３７３４号公報
しかしながら、上記（３）の方法では、トレンチ溝へのエピタキシャル成長の際にボイドを生じさせないための製造条件や、ドーピング不純物量のコントロール等に課題がある。特に、トレンチ溝形成の際に出現する結晶面方位によって、エピタキシャル速度や不純物濃度に差異が生じやすい。このため、これらを精度良くコントロールすると同時に、エピタキシャル成長でのボイドの発生をコントロールし、生産的な条件を求めることが重要となる。
上述した問題の解決のため、本発明においては、ボイドが与えるトランジスタ特性への影響を最小限に抑制し、高耐圧であり、ボディダイオードのリカバリ特性に優れる半導体装置及び半導体装置の製造方法を提供するものである。
本発明の半導体装置は、第１導電型の半導体基体上に第１導電型のピラー領域と、第２導電型のピラー領域とを備える。第１導電型のピラー領域は、第１導電型の半導体基体上の全面を覆い、一体形成されている第１導電型の半導体領域からなる。また、第２導電型のピラー領域は、第１導電型のピラー領域と、半導体基体の主面に対して略平行な方向に周期的に配置され、第１導電型のピラー領域と略同一方向の縞状に配置されている。
また、第１導電型のピラー領域と第２導電型のピラー領域には、トランジスタが形成される素子領域と、トランジスタが形成されない終端領域とが設けられている。
素子領域内に形成されるトランジスタには、第１導電型のピラー領域の表面に、第２導電型のピラー領域を接して第２導電型半導体領域からなるボディ領域が形成されている。また、第１導電型のピラー領域及びボディ領域上にゲート絶縁膜が形成され、ボディ領域上の一部と第１導電型のピラー領域表面の一部にまたがるように、ゲート絶縁膜上にゲート電極が形成されている。ゲート電極端部のボディ領域表面には、第１導電型半導体領域から成るソース領域と、第２導電型不純物拡散層から成るボディ電位取り出し領域とを備える。そして、終端領域の第２導電型のピラー領域内にボイドが形成されている。
また、本発明の半導体装置の製造方法は、第１導電型の半導体基体の主面上に、第１導電型の半導体層をエピタキシャル成長させる工程と、エピタキシャル成長させた第１導電型の半導体層の表面に酸化膜を形成する工程とを有する。そして、酸化膜上にレジスト層を形成する工程と、レジスト層に、半導体基体の主面に対して略平行な方向に周期的に配列させた開口部を有するレジストパターンを形成する工程と、レジストパターンをマスクとして酸化膜を除去する工程とを有する。そして、レジストパターンを除去した後、酸化膜をマスクとしてエピタキシャル成長させた第１導電型の半導体層を除去してトレンチを形成する工程と、トレンチを形成する際にマスクとして使用した酸化膜を除去する工程とを有する。
また、トレンチに第２導電型の半導体層を埋め込み、半導体基体の主面に対して略平行な方向に周期的に配列させている第１導電型のピラー領域、及び、第２導電型のピラー領域を形成する工程を有する。この工程において、第２導電型のピラー領域の終端領域にボイドが形成される。
また、第１導電型のピラー領域及び第２導電型のピラー領域の素子領域の表面にゲート絶縁膜を形成する工程と、ゲート絶縁膜上にゲート電極を形成する工程とを有する。そして、エピタキシャル成長させた第１導電型の半導体層に第２導電型のボディ領域を形成する工程と、ボディ領域に第１導電型ソース領域を形成する工程と、ボディ領域に第２導電型ボディ電位取り出し領域を形成する工程とを有する。
本発明の半導体装置、及び、本発明の半導体装置の製造方法により製造される半導体装置によれば、トランジスタが形成されない終端領域の第２導電型のピラー領域内にボイドが形成される。終端領域の第２導電型のピラー領域内にボイドが形成されることにより、ボディダイオードの逆回復特性を早くすることができる。逆回復時にボイドが再結合中心として機能し、ホール電流（少数キャリア）のライフタイムを短くすることができる。このため、ボディダイオードの逆回復特性が短くなり、また、アバランシェ耐量の改善が可能になる。
本発明よれば、高耐圧であり、ボディダイオードのリカバリ特性に優れる半導体装置を提供することができる。
本発明の第１の実施の形態の半導体装置の構成を説明するための概略構成図である。 図１に示す半導体装置のスーパージャンクション構造を示す図である。 図２に示す半導体装置のスーパージャンクション構造において、素子領域と終端領域と境界近傍を拡大した概略構成図である。 本発明の第２の実施の形態の半導体装置のスーパージャンクション構造を示す図である。 図４に示す半導体装置のスーパージャンクション構造において、素子領域と終端領域と境界近傍を拡大した概略構成図である。 本発明の第３の実施の形態の半導体装置のスーパージャンクション構造を示す図である。 図６に示す半導体装置のスーパージャンクション構造において、素子領域と終端領域と境界近傍を拡大した概略構成図である。 本発明の第４の実施の形態の半導体装置のスーパージャンクション構造を示す図である。 図８に示す半導体装置のスーパージャンクション構造において、素子領域と終端領域と境界近傍を拡大した概略構成図である。 本発明のその他の実施の形態の半導体装置のスーパージャンクション構造を示す図である。 Ａ〜Ｃは、本発明の実施の形態の半導体装置の製造方法を説明するための図である。 Ｄ〜Ｆは、本発明の実施の形態の半導体装置の製造方法を説明するための図である。 Ｇ〜Ｉは、本発明の実施の形態の半導体装置の製造方法を説明するための図である。
以下、本発明を実施するための最良の形態の例を説明するが、本発明は以下の例に限定されるものではない。
なお、説明は以下の順序で行う。
１．半導体装置の第１の実施の形態
２．半導体装置の第２の実施の形態
３．半導体装置の第３の実施の形態
４．半導体装置の第４の実施の形態
５．半導体装置の他の実施の形態
６．実施の形態の半導体装置の製造方法
〈１．半導体装置の実施の形態〉
［縦型ＭＯＳＦＥＴの構成］
図１に、本実施の形態の半導体装置として、縦型ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）の概略構成図を示す。
半導体装置は、不純物濃度の高い第１導電型（ｎ＋型）の半導体層からなる半導体基体１１の主面上に、第１導電型（ｎ型）の半導体領域からなるピラー領域（ｎピラー領域）１２が形成されている。この半導体基体１１は、ＭＯＳＦＥＴのドレイン領域となる。また、ｎピラー領域１２は、ＭＯＳＦＥＴの第１導電型（ｎ型）のドリフト領域となる。
ｎピラー領域１２には、ドレイン領域１１の主面に対して略平行な方向に周期的に配列された第２導電型（ｐ型）の半導体領域からなるピラー領域（ｐピラー領域）１３が形成される。ｎピラー領域１２とｐピラー領域１３とは、いわゆるスーパージャンクション構造を構成している。すなわち、ｎピラー領域１２とｐピラー領域１３は、互いに隣接してｐｎ接合部を形成している。
ｐピラー領域１３の上には、第２導電型（ｐ型）の半導体領域からなるボディ領域１４がｐピラー領域１３に接して形成されている。このボディ領域１４もｐピラー領域１３と同様に、第１導電型のｎピラー領域に隣接してｐｎ接合部を形成している。
また、ｎピラー領域１２及びボディ領域１４上には、ゲート絶縁膜１８及びゲート電極が設けられている。
そして、半導体装置では、ゲート絶縁膜１８及びゲート電極１７は、ボディ領域１４の一部とｎピラー領域１２にまたがるように形成されている。
また、ボディ領域１４の表面には、ゲート電極１７の端部が重なる位置に第１導電型の半導体領域からなるソース領域１５が選択的に形成されている。また、ボディ領域１４の表面には、ソース領域１５に隣接して、ボディ領域１４の電位を取りだすための第２導電型の半導体領域からなる電位取り出し領域（バックゲート）１６が形成されている。
また、ゲート電極１７上には、ゲート電極を覆う絶縁層３２が設けられている。絶縁層３２は、ゲート電極１７上から、ボディ領域１４に形成されているソース領域１５の一部にまたがって形成されている。また、絶縁層３２はバックゲート１６上とソース領域１５の一部を除いて形成されている。
絶縁層３０及びボディ領域１４上には、ソース領域１５及びバックゲート１６と接続する金属配線３０が形成されている。また、金属配線３０上には、パッシベーション層３１が形成されている。
上述の半導体装置では、ゲート電極１７に電圧が印加されると、ゲート電極１７の直下のボディ領域１４であって、ソース領域１５とｎピラー領域１２との間に、チャネル領域が形成され、電子がソース領域１５からｎピラー領域１２に移動する。そして、ｎピラー領域１２に移動した電子が、ｎピラー領域１２から半導体基体１１からなるドレイン領域へ移動し、基板へ電流が流れる。
図１に示す構成の縦型ＭＯＳＦＥＴの構成では、第２導電型のｐピラー領域１３と第１導電型のｎピラー領域１２とで、同じ不純物濃度になるように構成されている。このため、トランジスタがＯＦＦ状態でドレイン、ソース間に逆バイアスが印加された際、ｐピラー領域１３とｎピラー領域１２とが完全空乏化され、電界分布が均一となる。
従って、図１に示す構成の半導体装置の構成では、スーパージャンクション構造を用いない場合に比べて、ｎピラー領域１２の不純物濃度を高くした場合でも高耐圧を確保できる。また、ｎピラー領域の不純物濃度を高くできるため、トランジスタがＯＮ状態での抵抗Ｒｏｎを低くすることが可能となる。すなわち、上述の構成の半導体装置によれば、高い素子耐圧と低い抵抗Ｒｏｎの両立を実現することができる。
［第１の実施形態の半導体装置のピラー構造］
次に、図１に示す縦型ＭＯＳＦＥＴにおいて、スーパージャンクション構造を構成するｎピラー領域１２とｐピラー領域１３とを、半導体装置の上面側から見た場合の透視図を図２に示す。
図２に示すように、縦型ＭＯＳＦＥＴにおいては、第１導電型の半導体領域からなるｎピラー領域１２と、第２導電型の半導体領域からなるｐピラー領域１３とにより、スーパージャンクション構造が形成されている。このように、第１導電型、例えばｎ型の半導体エピタキシャル層からなるｎピラー領域１２と、第２導電型、例えばｐ型の半導体エピタキシャル層からなるｐピラー領域１３とが略同一方方向の縞状に交互に配置されている。
上述のスーパージャンクション構造は、高濃度の第１導電型（ｎ＋型）の半導体基体の全面に、第１導電型の半導体エピタキシャル層を形成し、この第１導電型の半導体エピタキシャル層にトレンチを形成する。このトレンチは、第２導電型（ｐ型）のピラー領域が形成される部分に形成する。そして、形成したトレンチ内に、第２導電型の半導体エピタキシャル層を形成することにより、ｐピラー領域１３が形成される。さらに、表面をＣＭＰ（Chemical Mechanical Polish）等を用いて平坦化することで形成可能である。
なお、実際の縦型ＭＯＳＦＥＴを形成する場合には、図１に示すように、トランジスタを形成する第２導電型のボディ領域や、ゲート酸化膜、ゲート電極、ソース・ドレイン、絶縁膜、及び、配線等が形成される。
図２に示す半導体表面の透視図では、図中破線で示す内側が、上述のボディ領域や、ゲート電極及びソース・ドレイン等からなるトランジスタが形成される素子領域１０である。
また、破線で示す外側が、トランジスタ等の素子が形成されない終端領域２０である。
図２において、素子領域１０内のｐピラー領域１３をｐピラー領域１３Ａと示し、終端領域のｐピラー領域１３をｐピラー領域１９として示す。
上述のように、高耐圧の縦型ＭＯＳＦＥＴでは、素子領域１０の周囲に終端領域２０が設けられている。素子領域１０の周囲に、適切に終端領域２０を設けることにより、終端領域２０に空乏層を広げることができるため、高耐圧を実現することができる。つまり、トランジスタがオフ状態でドレインに電圧が印加された時に、トランジスタ等が形成されている素子領域１０の外側の、終端領域のｎピラー領域１２及びｐピラー領域１３まで空乏層を広げることができ、高耐圧を実現することができる。
例えば、ｎピラー領域１２及びｐピラー領域１３を、２×１０１５〜６×１０１５程度の不純物濃度で形成した半導体装置において、終端領域２０を形成しない場合には素子領域１０内の電界を緩和することができず、５０〜６０Ｖ程度の耐圧しか得られない。しかし、素子領域１０の周囲に、適切に終端領域２０を形成することにより、例えば、６００Ｖ程度までの耐圧を得ることができる。
このように、トランジスタ等が形成される素子領域より外側まで、空乏層を広げることができる構成とすることにより電界を緩和させて、半導体装置の高耐圧を実現することができる。
さらに、本実施の形態の半導体装置では、終端領域２０に形成されるｐピラー領域１９内にボイドが形成されている。
ｐピラー領域１９内にボイドを形成するためには、終端領域２０と素子領域１０とにおいて、終端領域２０のｐピラー領域１９を、素子領域１０のｐピラー領域１３Ａの幅を異ならせる。例えば、終端領域２０のｐピラー領域１９の端部の形状を、素子領域１０のｐピラー領域１３よりも幅を大きく形成する。
上記のように、素子領域１０と終端領域２０とにおいて、ｐピラー領域１３の幅を異ならせることにより、素子領域１０と終端領域２０とでｐピラー領域１３とｎピラー領域１２の体積比が異なる。このとき、ｐピラー領域１３の不純物濃度が、素子領域１０と終端領域２０とで同じである場合には、ｐピラー領域１３とｎピラー領域１２の体積比が異なるため、素子領域１０と終端領域２０で総チャージ量が異なる。このように、素子領域１０と終端領域２０で総チャージ量が異なるため、素子領域１０と終端領域２０において、耐圧が最高になる不純物濃度が異なる。
ｐピラー領域１３とｎピラー領域１２の不純物濃度を、終端領域２０の耐圧が素子領域１０の耐圧よりも大きくなるように調整することにより、素子領域１０の耐圧より終端領域２０の耐圧を大きくすることが可能となる。このような構成とすることにより、半導体装置がブレークダウンする場所を、素子領域内と終端領域内とで任意に選択することができる。このため、ｐピラー領域１３とｎピラー領域１２の不純物濃度を選定することにより、半導体装置においてブレークダウンする場所を、素子領域１０内と終端領域２０内とで任意に選択することができる。そして、ブレークダウンが素子領域１０内のみで発生するように制御することが可能となる。
なお、終端領域のｐピラー領域の端部の幅と素子領域のｐピラー領域の幅との差はわずかであるため、図２及び後述の図３において、終端領域と素子領域のｐピラー領域はほぼ同じ幅で示している。
上述のように、終端領域２０の耐圧を素子領域１０の耐圧よりも大きくすることにより、半導体装置の耐圧が素子領域１０の耐圧に依存して決定される。このため、半導体装置がブレークダウン状態では、金属配線３０が形成されている素子領域１０でブレークダウンが発生する。
終端領域２０でブレークダウンが発生した場合、ブレークダウン電流は、比較的抵抗の高いシリコン等を通り、金属配線３０に流れる。このときのブレークダウン電流がシリコン等を通る際の発熱や、ブレークダウン領域での発熱が高くなり、半導体装置の破壊や信頼性の低下を招く。
これに対し、半導体装置の素子領域１０上には、ソース領域１５に接続する金属配線３０が形成されている。素子領域１０内でブレークダウンが発生すると、ブレークダウン電流が直ちにこの金属配線３０に流れる。このため、素子領域１０で発生するブレークダウンによる発熱は、終端領域２０で発生するブレークダウンによる発熱よりも、低く抑えることができる。従って、半導体装置の信頼性を向上させることができる。
図３に、図２に示すスーパージャンクション構造の縦型ＭＯＳＦＥＴの、素子領域１０と終端領域２０と境界近傍を拡大した概略構成図を示す。
図３に示すように、ｎピラー領域１２中にｐピラー領域１３が埋め込まれている。ここでは図２で示すように、素子領域１０内のｐピラー領域１３をｐピラー領域１３Ａとし、終端領域のｐピラー領域１３をｐピラー領域１９としている。
そして、終端領域２０のｐピラー領域１９内に、ボイド２５が形成されている。
このｐピラー領域１９内に形成されるボイド２５は、再結合中心が通常のバルクシリコンよりも多い。このため、リーク電流がわずかに大きくなるが、キャリアのライフタイムが短くなる特徴を持つ。終端領域２０にボイドを形成することで、ボディダイオードの逆回復特性を早くすることができる。逆回復時にボイドが再結合中心として機能し、ホール電流（少数キャリア）のライフタイムを短くすることができる。このため、ボディダイオードの逆回復特性が短くなる。
また、上述の縦型ＭＯＳＦＥＴでは、ボイド２５を終端領域２０にのみ存在させ、素子領域１０内には存在させない構成とする。通常、ボイドが存在することによりリーク電流がわずかに増加するが、上記の構成とすることにより、スーパージャンクション構造を有する縦型ＭＯＳＦＥＴにおいて、リーク電流を増大させることなく半導体装置を構成することが可能となる。
〈２．半導体装置の第２の実施の形態〉
［第２の実施形態の半導体装置のピラー構造］
次に、半導体装置の第２の実施の形態として、図１に示す縦型ＭＯＳＦＥＴにおいて、図２，３に示す構成と、異なる形態のｎピラー領域１２とｐピラー領域１３とからなるスーパージャンクション構造の上面透視図を図４に示す。
なお、ピラー領域以外の構成は、図１に示した構成と共通の構成とすることができるため、ピラー領域以外の記載を省略する。また、図１〜３と同様の構成には、同じ符号を付して詳細な説明を省略する。
図４に示すように、縦型ＭＯＳＦＥＴにおいては、第１導電型の半導体からなるｎピラー領域１２と、第２導電型からなるｐピラー領域１３とにより、スーパージャンクション構造が形成されている。このように、第１導電型、例えばｎ型の半導体エピタキシャル層からなるｎピラー領域１２と、第２導電型、例えばｐ型の半導体エピタキシャル層からなるｐピラー領域１３とが交互に配置されている。
また、図中破線で示す内側が、トランジスタ等が形成される素子領域１０であり、外側が、トランジスタ等の素子が形成されない終端領域２０である。
図４において、素子領域１０内のｐピラー領域１３をｐピラー領域１３Ａと示し、終端領域のｐピラー領域１３をｐピラー領域２１として示す。
終端領域２０のｐピラー領域２１は、素子領域１０内のｐピラー領域１３Ａとは形状が異なる。図４に示す半導体装置の場合には、終端領域２０のｐピラー領域２１が、素子領域１０内のｐピラー領域１３Ａと接触する部分から、半導体装置の端部に行くに従い、徐々に太くなるように形成されている。つまり、終端領域２０のｐピラー領域２１は、半導体装置の上面から見た場合、ほぼ台形状に形成されている。そして、台形の平行な辺のうち、短い方の辺が素子領域１０内のｐピラー領域１３Ａと接続する形状で形成されている。
また、ｐピラー領域１３は、両端が終端領域２０のｐピラー領域２１にあるが、この両端において上述の台形の形状を有している。
さらに、本実施の形態の半導体装置では、終端領域２０に形成されるｐピラー領域２１内にボイドが形成されている。
図５に、図４に示すスーパージャンクション構造の縦型ＭＯＳＦＥＴの、素子領域１０と終端領域２０との境界近傍を拡大した概略構成図を示す。
図５に示すように、ｎピラー領域１２中にｐピラー領域１３が埋め込まれている。また、終端領域２０のｐピラー領域２１内に、ボイド２５が形成されている。
上述の構成の半導体装置によれば、上述の第１の実施の形態の半導体装置と同様の効果を得ることができる。例えば、ボイド２５を終端領域２０のｐピラー領域２１に存在させることで、ボディダイオードの逆回復特性を早くすることができる。逆回復時にボイド２５が再結合中心として機能し、ホール電流（少数キャリア）のライフタイムを短くすることができる。このため、ボディダイオードの逆回復特性が短くなる。
さらに、終端領域２０のｐピラー領域２１の形状を、上述の台形状とすることにより、ｐピラー領域１３とｎピラー領域１２の体積比が異なる。このとき、ｐピラー領域１３の不純物濃度が、素子領域１０と終端領域２０とで同じである場合には、ｐピラー領域１３とｎピラー領域１２の体積比が異なるため、素子領域１０と終端領域２０で総チャージ量が異なる。このように、素子領域１０と終端領域２０で総チャージ量が異なるため、素子領域１０と終端領域２０において、耐圧が最高になる不純物濃度が異なる。
ｐピラー領域１３とｎピラー領域１２の不純物濃度を、終端領域２０の耐圧が素子領域１０の耐圧よりも大きくなるように調整することにより、素子領域１０の耐圧より終端領域２０の耐圧を大きくすることが可能となる。このような構成とすることにより、半導体装置がブレークダウンする場所を、素子領域内と終端領域内とで任意に選択することができる。このため、ｐピラー領域１３とｎピラー領域１２の不純物濃度を選定することにより、半導体装置においてブレークダウンする場所を、素子領域１０内と終端領域２０内とで任意に選択することができる。そして、ブレークダウンが素子領域１０内のみで発生するように制御することが可能となる。
終端領域２０でブレークダウンが発生した場合、ブレークダウン電流は、比較的抵抗の高いシリコン等を通り、金属配線３０に流れる。このときのブレークダウン電流がシリコン等を通る際の発熱や、ブレークダウン領域での発熱が高くなり、半導体装置の破壊や信頼性の低下を招く。
これに対し、半導体装置の素子領域１０上には、ソース領域１５に接続する金属配線３０が形成されている。素子領域１０内でブレークダウンが発生すると、ブレークダウン電流が直ちにこの金属配線３０に流れる。このため、素子領域１０で発生するブレークダウンによる発熱は、終端領域２０で発生するブレークダウンによる発熱よりも、低く抑えることができる。従って、半導体装置の信頼性を向上させることができる。
〈３．半導体装置の第３の実施の形態〉
［第３の実施形態の半導体装置のピラー構造］
次に、半導体装置の第３の実施の形態として、図１に示す縦型ＭＯＳＦＥＴにおいて、図２，３に示す構成と、異なる形態のｎピラー領域１２とｐピラー領域１３とからなるスーパージャンクション構造の上面透視図を図６に示す。
なお、ピラー領域以外の構成は、図１に示した構成と共通の構成とすることができるため、ピラー領域以外の記載を省略する。また、図１〜３と同様の構成には、同じ符号を付して詳細な説明を省略する。
図６に示すように、縦型ＭＯＳＦＥＴにおいては、第１導電型の半導体からなるｎピラー領域１２と、第２導電型からなるｐピラー領域１３とにより、スーパージャンクション構造が形成されている。このように、第１導電型、例えばｎ型の半導体エピタキシャル層からなるｎピラー領域１２と、第２導電型、例えばｐ型の半導体エピタキシャル層からなるｐピラー領域１３とが交互に配置されている。
また、図中破線で示す内側が、トランジスタが形成される素子領域１０であり、外側が、トランジスタ等の素子が形成されない終端領域２０である。
図６において、素子領域１０内のｐピラー領域１３をｐピラー領域１３Ａと示し、終端領域のｐピラー領域１３をｐピラー領域２２として示す。
終端領域２０のｐピラー領域２２は、素子領域１０内のｐピラー領域１３Ａとは形状が異なる。図６に示す半導体装置の場合には、終端領域２０のｐピラー領域２２が、素子領域１０内のｐピラー領域１３Ａと接触する部分から、半導体装置の端部に行くに従い、徐々に細くなるように形成されている。つまり、終端領域２０のｐピラー領域２２は、半導体装置の上面から見た場合に、ほぼ台形状に形成されている。そして、台形の平行な辺のうち、長い方の辺が素子領域１０内のｐピラー領域１３Ａと接続する形状で形成されている。
また、ｐピラー領域１３は、両端が終端領域２０のｐピラー領域２２にあるが、この両端において上述の台形の形状を有している。
さらに、本実施の形態の半導体装置では、終端領域２０に形成されるｐピラー領域２２内にボイドが形成されている。
図７に、図６に示すスーパージャンクション構造の縦型ＭＯＳＦＥＴの、素子領域１０と終端領域２０との境界近傍を拡大した概略構成図を示す。
図７に示すように、ｎピラー領域１２中にｐピラー領域１３が埋め込まれている。また、終端領域２０のｐピラー領域２２内に、ボイド２５が形成されている。
上述の構成の半導体装置によれば、上述の第１の実施の形態の半導体装置と同様の効果を得ることができる。例えば、ボイド２５を終端領域２０のｐピラー領域２１に存在させることで、ボディダイオードの逆回復特性を早くすることができる。逆回復時にボイド２５が再結合中心として機能し、ホール電流（少数キャリア）のライフタイムを短くすることができる。このため、ボディダイオードの逆回復特性が短くなる。
さらに、上述の第２の実施の形態の半導体装置と同様に、終端領域２０のｐピラー領域２２の形状を、上述の台形状とすることにより、ｐピラー領域１３とｎピラー領域１２の体積比が異なる。このとき、ｐピラー領域１３の不純物濃度が、素子領域１０と終端領域２０とで同じである場合には、ｐピラー領域１３とｎピラー領域１２の体積比が異なるため、素子領域１０と終端領域２０で総チャージ量が異なる。このように、素子領域１０と終端領域２０で総チャージ量が異なるため、素子領域１０と終端領域２０において、耐圧が最高になる不純物濃度が異なる。
ｐピラー領域１３とｎピラー領域１２の不純物濃度を、終端領域２０の耐圧が素子領域１０の耐圧よりも大きくなるように調整することにより、素子領域１０の耐圧より終端領域２０の耐圧を大きくすることが可能となる。このような構成とすることにより、半導体装置がブレークダウンする場所を、素子領域内と終端領域内とで任意に選択することができる。このため、ｐピラー領域１３とｎピラー領域１２の不純物濃度を選定することにより、半導体装置においてブレークダウンする場所を、素子領域１０内と終端領域２０内とで任意に選択することができる。そして、ブレークダウンが素子領域１０内のみで発生するように制御することが可能となる。
終端領域２０でブレークダウンが発生した場合、ブレークダウン電流は、比較的抵抗の高いシリコン等を通り、金属配線３０に流れる。このときのブレークダウン電流がシリコン等を通る際の発熱や、ブレークダウン領域での発熱が高くなり、半導体装置の破壊や信頼性の低下を招く。
これに対し、半導体装置の素子領域１０上には、ソース領域１５に接続する金属配線３０が形成されている。素子領域１０内でブレークダウンが発生すると、ブレークダウン電流が直ちにこの金属配線３０に流れる。このため、素子領域１０で発生するブレークダウンによる発熱は、終端領域２０で発生するブレークダウンによる発熱よりも、低く抑えることができる。従って、半導体装置の信頼性を向上させることができる。
〈４．半導体装置の第４の実施の形態〉
［第４の実施形態の半導体装置のピラー構造］
次に、半導体装置の第４の実施の形態として、図１に示す縦型ＭＯＳＦＥＴにおいて、図２，３に示す構成と、異なる形態のｎピラー領域１２とｐピラー領域１３とからなるスーパージャンクション構造の上面透視図を図８に示す。
なお、ピラー領域以外の構成は、図１に示した構成と共通の構成とすることができるため、ピラー領域以外の記載を省略する。また、図１〜３と同様の構成には、同じ符号を付して詳細な説明を省略する。
図８に示すように、縦型ＭＯＳＦＥＴにおいては、第１導電型の半導体からなるｎピラー領域１２と、第２導電型からなるｐピラー領域１３とにより、スーパージャンクション構造が形成されている。このように、第１導電型、例えばｎ型の半導体エピタキシャル層からなるｎピラー領域１２と、第２導電型、例えばｐ型の半導体エピタキシャル層からなるｐピラー領域１３とが交互に配置されている。
また、図中破線で示す内側が、トランジスタが形成される素子領域１０であり、外側が、トランジスタ等の素子が形成されない終端領域２０である。
終端領域２０のｐピラー領域２３は、素子領域１０内のｐピラー領域１３Ａから、不連続に形成された矩形状である。
図８に示す半導体装置の場合には、素子領域１０にｐピラー領域１３Ａが形成され、さらに、素子領域１０のｐピラー領域１３Ａと離れた位置に、終端領域２０のｐピラー領域２３が形成されている。素子領域１０のｐピラー領域１３Ａと、終端領域２０のｐピラー領域２３との間には、ｎピラー領域１２が介在する。また、終端領域２０のｐピラー領域２３は、素子領域１０のｐピラー領域１３Ａと同じ幅で矩形状に形成されている。
素子領域１０のｐピラー領域１３Ａと、終端領域２０のｐピラー領域２３とが離間している場合にも、トランジスタがオフ状態でドレインに電圧が印加された時に終端領域２０まで空乏層を広げることができる。このため、上述の第１の実施の形態の半導体装置と同様に半導体装置の耐圧を向上させることができる。
図９に、図８に示すスーパージャンクション構造の縦型ＭＯＳＦＥＴの、素子領域１０と終端領域２０との境界近傍を拡大した概略構成図を示す。
図９に示すように、ｎピラー領域１２中にｐピラー領域１３が埋め込まれている。また、終端領域２０のｐピラー領域２３内に、ボイド２５が形成されている。
上述の構成の半導体装置によれば、上述の第１の実施の形態の半導体装置と同様の効果を得ることができる。例えば、ボイド２５を終端領域２０のｐピラー領域２１に存在させることで、ボディダイオードの逆回復特性を早くすることができる。逆回復時にボイド２５が再結合中心として機能し、ホール電流（少数キャリア）のライフタイムを短くすることができる。このため、ボディダイオードの逆回復特性が短くなる。
さらに、素子領域１０と終端領域２０とにおいて、ｐピラー領域１３の形状を異ならせることにより、素子領域１０と終端領域２０とでｐピラー領域１３とｎピラー領域１２の体積比が異なる。このとき、ｐピラー領域１３の不純物濃度が、素子領域１０と終端領域２０とで同じである場合には、ｐピラー領域１３とｎピラー領域１２の体積比が異なるため、素子領域１０と終端領域２０で総チャージ量が異なる。このように、素子領域１０と終端領域２０で総チャージ量が異なるため、素子領域１０と終端領域２０において、耐圧が最高になる不純物濃度が異なる。
ｐピラー領域１３とｎピラー領域１２の不純物濃度を、終端領域２０の耐圧が素子領域１０の耐圧よりも大きくなるように調整することにより、素子領域１０の耐圧より終端領域２０の耐圧を大きくすることが可能となる。このような構成とすることにより、半導体装置がブレークダウンする場所を、素子領域内と終端領域内とで任意に選択することができる。このため、ｐピラー領域１３とｎピラー領域１２の不純物濃度を選定することにより、半導体装置においてブレークダウンする場所を、素子領域１０内と終端領域２０内とで任意に選択することができる。そして、ブレークダウンが素子領域１０内のみで発生するように制御することが可能となる。
上述のように、終端領域２０の耐圧を素子領域１０の耐圧よりも大きくすることにより、半導体装置の耐圧が素子領域１０の耐圧に依存して決定される。このため、半導体装置がブレークダウン状態では、金属配線３０が形成されている素子領域１０でブレークダウンが発生する。
終端領域２０でブレークダウンが発生した場合、ブレークダウン電流は、比較的抵抗の高いシリコン等を通り、金属配線３０に流れる。このときのブレークダウン電流がシリコン等を通る際の発熱や、ブレークダウン領域での発熱が高くなり、半導体装置の破壊や信頼性の低下を招く。
これに対し、半導体装置の素子領域１０上には、ソース領域１５に接続する金属配線３０が形成されている。素子領域１０内でブレークダウンが発生すると、ブレークダウン電流が直ちにこの金属配線３０に流れる。このため、素子領域１０で発生するブレークダウンによる発熱は、終端領域２０で発生するブレークダウンによる発熱よりも、低く抑えることができる。従って、半導体装置の信頼性を向上させることができる。
〈５．半導体装置のその他の実施の形態〉
［他の実施形態の半導体装置のピラー構造］
次に、半導体装置の第４の実施の形態として、図１に示す縦型ＭＯＳＦＥＴにおいて、図２，３に示す構成と、異なる形態のｎピラー領域１２とｐピラー領域１３とからなるスーパージャンクション構造の上面透視図を図１０Ａ〜Ｃに示す。
なお、図１０Ａ〜Ｃには、終端領域２０のｎピラー領域１２とｐピラー領域１３の構成の変形例のみを示す。ピラー領域以外の構成は、図１に示した構成と共通の構成とすることができるため、ピラー領域以外の記載を省略する。また、図１〜３と同様の構成には、同じ符号を付して詳細な説明を省略する。
図１０Ａに示す半導体装置の場合には、終端領域２０のｐピラー領域３３が、素子領域１０内のｐピラー領域１３Ａに対して、ｐピラー領域１３Ａと接触する部分から幅が大きく形成されている。つまり、終端領域２０のｐピラー領域３３は、半導体装置の上面から見た場合に、素子領域１０内のｐピラー領域１３Ａよりも幅の大きい矩形状に形成されている。そして、矩形の短辺の中心部分が素子領域１０内のｐピラー領域１３Ａと接続する形状で形成されている。
また、図１０Ｂに示す半導体装置の場合には、終端領域２０のｐピラー領域３４が、素子領域１０内のｐピラー領域１３Ａと接触する部分において、ｐピラー領域１３Ａよりも幅方向が大きく形成されている。また、終端領域２０のｐピラー領域３４は、半導体装置の端部に行くに従い、徐々に細くなるように形成されている。つまり、終端領域２０のｐピラー領域３４は、半導体装置の上面から見た場合に、ほぼ台形状に形成されている。そして、台形の平行な辺のうち、長い方の辺の中心部分が素子領域１０内のｐピラー領域１３Ａと接続する形状で形成されている。
また、図１０Ｃに示す半導体装置の場合には、終端領域２０のｐピラー領域３５が、素子領域１０内のｐピラー領域１３Ａと接触する部分において、ｐピラー領域１３Ａよりも幅方向が大きく形成されている。また、素子領域１０内のｐピラー領域１３Ａと接触する部分から、半導体装置の端部に行くに従い、側面が波状に形成されている。
さらに、図１０Ａ〜Ｃに示す形態の半導体装置では、終端領域２０に形成されるｐピラー領域３３，３４，３５内にボイドが形成されている。ボイドを終端領域２０のｐピラー領域２１に存在させることで、上述の第２の実施の形態の半導体装置と同様の効果を得ることができる。例えば、ボディダイオードの逆回復特性を早くすることができる。
また、ｐピラー領域１３とｎピラー領域１２の体積比が異ならせることにより、上述の第２の実施の形態の半導体装置と同様に、ブレークダウンが素子領域１０内のみで発生するように制御することが可能となる。従って、半導体装置の信頼性を向上させることができる。
〈６．半導体装置の製造方法〉
［第１の実施の形態の半導体装置の製造方法］
次に、上述の第１の実施の形態の半導体装置の製造方法について説明する。
なお、第２〜４の実施の形態の半導体装置は、第１の実施の形態の半導体装置とｎピラー領域及びｐピラー領域の構造以外は同じ構成である。このため、本製造方法の説明において第１の実施の形態の半導体装置の製造方法と異なる部分についてのみ適宜説明を追記し、第２〜４の実施の形態の半導体装置の製造方法を説明する。
まず、図１１Ａに示すように、不純物濃度が高い第１導電型（ｎ＋型）の半導体基体１１を用意する。この半導体基体１１としては、例えば、ヒ素（Ａｓ）等をドーピングした０．０００１〜０．００３Ωｃｍの低抵抗率高濃度Ｎｓｕｂ基板等を用いる。
そして、第１導電型の半導体基体１１の主面側に、第１導電型の不純物、例えばリン（Ｐ）をドープしながら半導体層をエピタキシャル成長させ、ｎピラー領域となるエピタキシャル層２６を形成する。このときのエピタキシャル層２６は、例えば、２×１０１５ｃｍ−３程度のリン（Ｐ）の不純物濃度で形成する。また、このときエピタキシャル層は、例えば、半導体基体上に４０〜５０μｍ堆積する。
さらに、エピタキシャル層２６の表面に、例えば５μｍ程度の厚さの酸化膜２７を形成する。そして、酸化膜２７上にレジストパターン２８を形成する。
次に、レジストパターン２８により、半導体装置に形成するｎピラー領域上に、半導体基体の主面に対して略平行な方向に周期的に配列させた開口部３６を有するレジストパターンを形成する。例えば、幅方向の長さを５μｍ程度とするストライプ状に形成する。なお、ストライプ状のレジストパターンにおいて、パターンの長手方向の長さや、開口部の形状は、製造する半導体装置の構成に合わせて任意に形成する。
そして、形成したレジストパターン２８に従って、エピタキシャル層２６上に形成した酸化膜２７を、例えば、ＲＩＥ（Reactive Ion Etching）法を用いて除去する。そして、レジストパターン２８を除去した後、図１１Ｂに示すように、酸化膜２７をマスクにして、エピタキシャル層２６を再びＲＩＥ法を用いてエッチングし、トレンチＴを形成する。トレンチＴは、例えば、アスペクト比１０〜１５、深さ３５〜４０μｍ程度で形成する。
次に、図１１Ｃに示すように、レジストパターン及び酸化膜を除去した後、第２導電型の不純物、例えばボロン（Ｂ）をドープしながら半導体層をエピタキシャル成長させ、トレンチＴをｐピラー領域となる第２導電型のエピタキシャル層２９で埋め込む。このときのエピタキシャル層２９は、例えば、２×１０１５〜６×１０１５ｃｍ−３程度のボロン（Ｂ）の不純物濃度で形成する。
ここで、第２導電型のエピタキシャル層２９のうち、終端領域に形成するエピタキシャル層２９にボイドを形成する。このボイドの形成方法は後述する。
そして、第１導電型のエピタキシャル層２６の表面に形成された余剰な第２導電型のエピタキシャル層２９をＣＭＰ（Chemical Mechanical Polish）法を用いて除去する。同時に、第１導電型のエピタキシャル層２６と第２導電型のエピタキシャル層２９の表面を平坦化する。この工程により、図１２Ｄに示すように、半導体基体１１上に、第１導電型の半導体エピタキシャル層からなるｎピラー領域１２と、第２導電型の半導体エピタキシャル層からなるｐピラー領域１３とを形成する。
次に、図１２Ｅに示すように、ｎピラー領域１２の表面に、例えばボロン（Ｂ）をイオン注入し、不純物領域を形成する。そして、イオン注入した第２導電型の不純物を熱拡散することにより、第２導電型のボディ領域１４を形成する。さらに、ｎピラー領域１２、ｐピラー領域１３及びボディ領域１４の表面に熱酸化膜によるゲート絶縁膜１８を形成する。
次に、図１２Ｆに示すように、ゲート絶縁膜１８上にゲート電極１７を形成する。ゲート電極１７は、例えば、ＣＶＤ（Chemical Vapor Deposition）法を用いて、ポリシリコン等により形成する。また、ゲート電極１７の下部以外の熱酸化膜を除去する。
次に、第２導電型のボディ領域１４に第１導電型の不純物、例えばリン（Ｐ）をボディ領域１４の所定の位置にイオン注入し、熱拡散を行う。さらに、ボディ領域１４に、第２導電型の不純物、例えばボロン（Ｂ）をイオン注入し、熱拡散を行う。この工程により、図１３Ｇに示すようにボディ領域１４に第１導電型の半導体領域からなるソース領域１５と、電位を取りだすための第２導電型の半導体領域からなる電位取り出し領域（バックゲート）１６を形成する。さらに、ゲート電極１７、ソース領域１５及びバックゲート１６全体を覆う絶縁層３２を形成する。絶縁層３２は、ゲート電極１７上に１〜２μｍの厚さで形成する。
次に、図１３Ｈに示すように、ゲート電極１７上、及び、ソース領域１５上の一部を残して、絶縁層３２を除去する。この工程により、ゲート電極１７を覆う絶縁層３２を形成する。そして、ゲート電極１７及びバックゲート１６に金属配線を接続するためのコンタクトを形成する。
次に、図１３Ｉに示すように、ゲート電極１７上の絶縁層３２、ソース領域１５及びバックゲート１６全体を覆う金属配線３０を形成する。金属配線３０を形成することにより、ソース領域１５及びバックゲート１６を、金属配線３０と電気的に接続する。金属配線３０は、例えば、Ａｌ−Ｃｕ等により３〜５μｍの厚さで形成する。
さらに、金属配線３１上にパッシベーション層を形成することにより、図１に示す構成の半導体装置を製造することができる。
なお、上述の製造方法において、ボディ領域１４を形成するための第２導電型の不純物をイオン注入する工程では、ゲート電極１７をマスクにして不純物をイオン注入し、自己整合的に形成することもできる。同様に、ソース領域１５を形成するために第１導電型の不純物をイオン注入する工程においても、ゲート電極１７をマスクにして不純物をイオン注入し、自己整合的に形成することができる。
なお、第２〜４の実施の形態の半導体装置は、上述の製造方法において、第１導電型のエピタキシャル層に形成するトレンチＴの形状を変えることで製造することができる。トレンチＴの形状を変えるためには、上述の図１１Ｂに示す工程において、レジストパターン２８の開口部３６の形状を変えることにより行う。また、場合によっては、素子領域のｐピラー領域と、終端領域のｐピラー領域とを、別工程で形成することができる。
［第１の実施の形態の半導体装置の終端領域のｐピラー領域にボイドを形成する方法］
半導体装置の終端領域のｐピラー領域にボイドを形成する方法について説明する。
第１の実施の形態の半導体装置のように、ｐピラー領域の形状が、素子領域と終端領域とで同じ形状である場合には、例えば、終端領域のｐピラー領域の端部の形状を、素子領域のｐピラー領域よりも幅を大きく形成する。このような構成とすることで、終端領域のｐピラー領域にボイドを形成することができる。
終端領域のｐピラー領域の端部をｐピラー領域よりも幅を大きく形成することにより、トレンチを形成するための第１導電型のエピタキシャル層をＲＩＥ法によりエッチングする際、この部分に通常よりも多くのラジカルが入る。このため、終端領域のｐピラー領域の端部が他の部分よりも深くえぐれてトレンチが形成される。
トレンチ内でのエピタキシャル層は、形成されたトレンチの側面側から成長する。このとき、終端領域のｐピラー領域の端部が他の部分よりも深くえぐれていることにより、素子領域内と、終端領域内とで、トレンチがエピタキシャル層により埋め込まれる時間に差が発生する。
このため、素子領域内のトレンチをエピタキシャル層により、ボイドを発生させずに均一に埋め込む条件では、終端領域において均一なエピタキシャル層を形成することが難しくなる。このため、終端領域において、エピタキシャル層にボイドが発生しやすくなる。
終端領域のｐピラー領域に発生するボイドの大きさは、幅０．１μｍ、高さ１０μｍ、長さ１０μｍ以内であることが好ましい。
上述のように、終端領域のｐピラー領域の端部をハンマーヘッド形状とすることにより、素子領域のｐピラー領域にボイドを発生させず、終端領域のｐピラー領域にボイドを形成することができる。
このハンマーヘッド形状の形成は、例えば、以下の方法によりレジストパターンの形状を設計することにより行う。例えば、あらかじめ、トレンチの終端領域のｐピラー領域の端部が、ハンマーヘッド形状となるようにレジストパターンを形成する。あるいは、レジストパターンを形成する際に使用するフォトマスクに、光近接効果補正（ＯＰＣ：optical proximity correction）の補正用のパターンを形成することにより、ハンマーヘッド形状となるようにレジストパターンを形成する。そして、形成したレジストパターンに従って、第１導電型のエピタキシャル層上に形成した酸化膜を、ＲＩＥ法により除去する。さらに、酸化膜をマスクとしてＲＩＥにより１導電型のエピタキシャル層をエッチングして、トレンチを形成する。
なお、図２に示す半導体装置の構成では、素子領域と終端領域において、ｐピラー領域を同じ幅で形成することにより、トレンチを形成しやすく、また、エピタキシャル層で埋め込みやすくしている。
［第２の実施の形態の半導体装置の終端領域のｐピラー領域にボイドを形成する方法］
また、図４及び図５に示す半導体装置のように、終端領域においてｐピラー領域の形状が、素子領域内のｐピラー領域の形状と異なる場合にも、ボイドを形成することができる。図４及び図５に示すに示す半導体装置の場合には、終端領域のｐピラー領域が、素子領域内のｐピラー領域と接触する部分から、半導体装置の端部に行くに従い、徐々に太くなるように形成されている。
このように、終端領域のｐピラー領域のトレンチの幅が、素子領域内のトレンチの幅よりも大きくなっている場合には、素子領域内のトレンチがエピタキシャル層により埋め込まれた時点では、終端領域内のトレンチは完全に埋め込まれていない。例えば、トレンチ内では、トレンチの中央付近よりも上端部分でのエピタキシャル層の成長速度が大きく、トレンチの中央付近は、上端部分よりも成長速度が小さい。このため、トレンチの内部がエピタキシャル層の成長により完全に埋め込まれる前に、トレンチの上端部分がエピタキシャル層により閉じられてしまう。このため、終端領域のエピタキシャル層の内部に、ボイドが発生しやすくなる。
従って、素子領域内のトレンチにボイドを発生させず、エピタキシャル層により均一に埋め込む条件では、終端領域において均一なエピタキシャル層を形成することが難しくなる。そして、素子領域のｐピラー領域にボイドを発生させずに、終端領域のｐピラー領域にボイドを形成することができる。
［第３の実施の形態の半導体装置の終端領域のｐピラー領域にボイドを形成する方法］
また、図６及び図７に示す半導体装置のように、終端領域のｐピラー領域が、素子領域内のｐピラー領域と接触する部分から半導体装置の端部に行くに従い、徐々に細くなる場合にも、終端領域のｐピラー領域にボイドを形成することができる。
このように、終端領域のｐピラー領域のトレンチの幅が、素子領域内のトレンチの幅よりも小さくなっている場合には、トレンチの上端部分がエピタキシャル層の成長により閉じられるのが、素子領域のトレンチよりもはやい。このため、トレンチの中央付近において、エピタキシャル層の成長によりトレンチ内が充分に埋め込まれる前に、上端部分に成長するエピタキシャル層により、トレンチの上部が閉じられてしまう。このため、終端領域のエピタキシャル層の内部に、ボイドが発生しやすくなる。
従って、素子領域内のトレンチにボイドを発生させず、エピタキシャル層により均一に埋め込む条件では、終端領域において均一なエピタキシャル層を形成することが難しくなる。そして、素子領域のｐピラー領域にボイドを発生させずに、終端領域のｐピラー領域にボイドを形成することができる。
上述のように、終端領域においてｐピラー領域の形状を素子領域内と異なる形状にすることにより、素子領域内と終端領域内との間で、トレンチがエピタキシャル層により埋め込まれる時間に差が発生する。このため、終端領域のｐピラー領域内にボイドを形成することができる。
［第４の実施の形態の半導体装置の終端領域のｐピラー領域にボイドを形成する方法］
また、図８及び図９に示す半導体装置のように、素子領域のｐピラー領域と離れた位置に、終端領域のｐピラー領域が形成されている場合にも、終端領域のｐピラー領域にボイドを形成することができる。
素子領域のｐピラー領域と終端領域のｐピラー領域とが離間された構成の場合には、例えば、素子領域のｐピラー領域と、終端領域のｐピラー領域とを別の工程で形成することができる。
第１の実施の形態の半導体装置において、トレンチを形成する工程、及び、エピタキシャル層を形成する工程を、以下のようにすることで、素子領域のｐピラー領域と、終端領域のｐピラー領域とを別の工程で形成することができる。
まず、第１の実施の形態の半導体装置の製造方法と同様に、半導体基体上に第１導電型のエピタキシャル層を形成する。そして、表面に酸化膜を形成し、素子領域にのみｐピラー領域を形成するためのレジストパターンを形成する。そして、ＲＩＥ法を用いて酸化膜及び第１導電型のエピタキシャル層をエッチングし、素子領域にのみｐピラー領域を形成するためのトレンチを形成する。形成したトレンチに、第２導電型のエピタキシャル層を形成し、トレンチ内をエピタキシャル層で埋め込む。そして、ＣＭＰ研磨を行い、素子領域のｐピラー領域を形成する。
同様に、半導体基体上に形成された第１導電型のエピタキシャル層上に、終端領域にのみｐピラー領域を形成するためのレジストパターンを形成する。そして、ＲＩＥを用いて酸化膜及び第１導電型のエピタキシャル層をエッチングし、終端領域にのみｐピラー領域を形成するためのトレンチを形成する。形成したトレンチに、第２導電型のエピタキシャル層を形成し、トレンチ内をエピタキシャル層で埋め込む。そして、ＣＭＰ研磨を行い、終端領域のｐピラー領域を形成する。
上述の製造方法において、トレンチを埋め込む際、素子領域のエピタキシャル層と、終端領域のエピタキシャル層とを、異なる条件により形成することで、終端領域のｐピラー領域にボイドを形成することができる。例えば、素子領域では、エピタキシャル層内にボイドが発生し難い条件でエピタキシャル層を形成する。そして、終端領域では、エピタキシャル層内にボイドが発生しやすい条件でエピタキシャル層を形成する。
このような方法により、素子領域のｐピラー領域と、終端領域のｐピラー領域とを別の工程で形成し、終端領域のｐピラー領域内にボイドを形成することができる。
［その他の形態の半導体装置の終端領域のｐピラー領域にボイドを形成する方法］
また、図１０Ａに示す構成の半導体装置のように、素子領域１０内のｐピラー領域よりも幅の大きい矩形状に終端領域のｐピラー領域が形成されている場合にも、上述の第１の実施の形態と同様に、終端領域のｐピラー領域内にボイドを形成することができる。
終端領域のｐピラー領域の端部をｐピラー領域よりも幅を大きく形成することにより、トレンチをＲＩＥ法に形成する際、終端領域のｐピラー領域部分に通常よりも多くのラジカルが入り、この部分が深くえぐれて形成される。このように、終端領域のｐピラー領域の端部が他の部分よりも深くえぐれていることにより、素子領域内と、終端領域内とで、エピタキシャル層によりトレンチが埋め込まれる時間に差が発生する。そして、素子領域内のトレンチをエピタキシャル層により、ボイドを発生させずに均一に埋め込む条件では、終端領域において均一なエピタキシャル層を形成することが難しくなり、終端領域にボイドが発生しやすくなる。
また、上述の図１０Ａに示す構成の半導体装置の場合と同様に、図１０Ｂに示す構成の半導体装置や、図１０Ｃに示す構成の半導体装置においても、終端領域のｐピラー領域内にボイドを形成することができる。例えば、図１０Ｂに示す構成の半導体装置のように、ほぼ台形状に終端領域のｐピラー領域が形成されている場合には、上述の第２の実施の形態と同様に、終端領域のｐピラー領域内にボイドを形成することができる。また、図１０Ｃに示す構成の半導体装置のように、側面が波状に終端領域のｐピラー領域が形成されている場合にも、上述の第１の実施の形態や第２の実施の形態の半導体装置と同様に、終端領域のｐピラー領域にボイドを形成することができる。
なお、終端領域のｐピラー領域内にボイドを発生させる方法は、上述の方法以外でもよく、好ましい形態としては、素子領域内のエピタキシャル層にボイドが発生せず、終端領域においてボイドが発生する形態である。
また、ボイドが形成される位置は、終端領域のｐピラー領域内であれば、ボイドが表面に露出している場合の除き、どの位置でもよい。
なお、上述の説明では、終端領域のｐピラー領域の形状を台形状、又は、矩形状としたが、上述した以外の任意の形状としたもよい。素子領域内のｐピラー領域と同じ条件でエピタキシャル成長により形成する場合に、終端領域のｐピラー領域内にボイドが発生しやすい形状であることが好ましい。また、半導体装置の特性を考慮し、ボイドの発生量等を制御することが可能な形状とすることが好ましい。
なお、上述の半導体装置の実施の形態では、第１導電型、例えばｎ型のエピタキシャル成長層からなるドリフト領域に、第１導電型、例えばｐ型のボディ領域を形成しているが、ｎ型とｐ型とを逆導電型としてもよい。
なお、本発明は上述の実施形態例において説明した構成に限定されるものではなく、その他本発明構成を逸脱しない範囲において種々の変形、変更が可能である。
１０ 素子領域、１１ 半導体基体、１２ ｎピラー領域、１３ ｐピラー領域、１３Ａ 素子領域のｐピラー領域、１４ ボディ領域、１５ ソース領域、１６ 電位取り出し領域（バックゲート）、１７ ゲート電極、１８ ゲート絶縁膜、１９，２１，２２，２３，３３，３４，３５ 終端領域のｐピラー領域、２０ 終端領域、２５ ボイド、２６ 第１導電型のエピタキシャル層、２７ 酸化膜、２８ レジストパターン、２９ 第２導電型のエピタキシャル層、３０ 金属配線、３１ パッシベーション層、３２ 絶縁層、３６ 開口部、Ｔ トレンチ

Claims (8)

  1. 第１導電型の半導体基体と、
    前記半導体基体上に前記半導体基体全面を覆い一体形成されている第１導電型の半導体領域からなる第１導電型のピラー領域と、
    前記半導体基体の主面に対して略平行な方向に周期的に配置され、前記第１導電型のピラー領域と略同一方向の縞状に配置されている第２導電型の半導体領域からなる第２導電型のピラー領域と、
    前記第１導電型のピラー領域と、前記第２導電型のピラー領域とにおいて、トランジスタが形成される素子領域と、前記トランジスタが形成されない終端領域が設けられ、
    前記素子領域の前記トランジスタが、前記第１導電型のピラー領域の表面に、前記第２導電型のピラー領域を接して形成されている第２導電型半導体領域からなるボディ領域と、
    前記第１導電型のピラー領域及び前記ボディ領域上に形成されたゲート絶縁膜と、
    前記ボディ領域上の一部と前記第１導電型のピラー領域表面の一部にまたがるように、前記ゲート絶縁膜上に形成されているゲート電極と、
    前記ゲート電極端部の前記ボディ領域表面の一部に形成された第１導電型半導体領域から成るソース領域と、
    前記ボディ領域表面に形成された第２導電型不純物拡散層から成るボディ電位取り出し領域と、を備え、
    前記終端領域の前記第２導電型のピラー領域内にボイドが形成されている
    半導体装置。
  2. 前記終端領域の前記第２導電型のピラー領域と、前記素子領域内の前記第２導電型のピラー領域とが、異なる形状で形成されている請求項１に記載の半導体装置。
  3. 前記終端領域の前記第２導電型のピラー領域が、前記素子領域内の前記第２導電型のピラー領域と接触する部分から、前記半導体装置の端部に行くに従い、徐々に太くなるように形成されている請求項２に記載の半導体装置。
  4. 前記終端領域の前記第２導電型のピラー領域が、前記素子領域内の前記第２導電型のピラー領域と接触する部分から、前記半導体装置の端部に行くに従い、徐々に細くなるように形成されている請求項２に記載の半導体装置。
  5. 前記終端領域の前記第２導電型のピラー領域と、前記素子領域内の前記第２導電型のピラー領域とが、分離している請求項１に記載の半導体装置。
  6. 前記終端領域の前記第２導電型のピラー領域の端部が、前記素子領域内の前記第２導電型のピラー領域よりも、幅の大きい矩形状に形成されている請求項２に記載の半導体装置。
  7. 第１導電型の半導体基体の主面上に、第１導電型の半導体層をエピタキシャル成長させる工程と、
    前記エピタキシャル成長させた第１導電型の半導体層の表面に酸化膜を形成する工程と、
    前記酸化膜上に、レジスト層を形成する工程と、
    前記レジスト層に、前記半導体基体の主面に対して略平行な方向に周期的に配列させた開口部を有するレジストパターンを形成する工程と、
    前記レジストパターンをマスクとして前記酸化膜を除去する工程と、
    前記レジスト層を除去する工程と、
    前記酸化膜をマスクとして前記エピタキシャル成長させた第１導電型の半導体層を除去してトレンチを形成する工程と、
    前記トレンチを形成する際にマスクとして使用した前記酸化膜を除去する工程と、
    前記トレンチに第２導電型の半導体層を埋め込み、前記半導体基体の主面に対して略平行な方向に周期的に配列させている第１導電型のピラー領域、及び、第２導電型のピラー領域を形成する工程と、
    前記第１導電型のピラー領域及び前記第２導電型のピラー領域の素子領域の表面にゲート絶縁膜を形成する工程と
    前記ゲート絶縁膜上にゲート電極を形成する工程と、
    前記エピタキシャル成長させた第１導電型の半導体層に第２導電型のボディ領域を形成する工程と、
    前記ボディ領域に第１導電型のソース領域を形成する工程と、
    前記ボディ領域に第２導電型のボディ電位取り出し領域を形成する工程と、を有し、
    前記第２導電型のピラー領域を形成する工程において、前記第２導電型のピラー領域の終端領域にボイドが形成される、
    半導体装置の製造方法。
  8. 前記レジストパターンを形成する工程において、トランジスタが形成される素子領域の前記開口部と、前記トランジスタが形成されない終端領域の前記開口部とを、異なる形状に形成する請求項７に記載の半導体装置の製造方法。
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