TW201635448A - 半導體裝置用基板、半導體裝置用配線構件及其等之製造方法、以及使用半導體裝置用基板之半導體裝置之製造方法 - Google Patents

半導體裝置用基板、半導體裝置用配線構件及其等之製造方法、以及使用半導體裝置用基板之半導體裝置之製造方法 Download PDF

Info

Publication number
TW201635448A
TW201635448A TW104143751A TW104143751A TW201635448A TW 201635448 A TW201635448 A TW 201635448A TW 104143751 A TW104143751 A TW 104143751A TW 104143751 A TW104143751 A TW 104143751A TW 201635448 A TW201635448 A TW 201635448A
Authority
TW
Taiwan
Prior art keywords
plating layer
semiconductor device
metal plating
substrate
metal plate
Prior art date
Application number
TW104143751A
Other languages
English (en)
Other versions
TWI677944B (zh
Inventor
Satoshi Kubota
Original Assignee
Sh Materials Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from JP2014263554A external-priority patent/JP2016122808A/ja
Priority claimed from JP2014263555A external-priority patent/JP2016122809A/ja
Priority claimed from JP2014263553A external-priority patent/JP2016122807A/ja
Priority claimed from JP2014263556A external-priority patent/JP6562493B2/ja
Priority claimed from JP2014265374A external-priority patent/JP6562495B2/ja
Priority claimed from JP2014265373A external-priority patent/JP6562494B2/ja
Application filed by Sh Materials Co Ltd filed Critical Sh Materials Co Ltd
Publication of TW201635448A publication Critical patent/TW201635448A/zh
Application granted granted Critical
Publication of TWI677944B publication Critical patent/TWI677944B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/486—Via connections through the substrate with or without pins
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/563—Encapsulation of active face of flip-chip device, e.g. underfilling or underencapsulation of flip-chip, encapsulation preform on chip or mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/29—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the material, e.g. carbon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H01L23/49558—Insulating layers on lead frames, e.g. bridging members
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49575—Assemblies of semiconductor devices on lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68345—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during the manufacture of self supporting substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05573—Single external layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/1605—Shape
    • H01L2224/16057—Shape in side view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16245—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8138—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/81399—Material
    • H01L2224/814—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/81438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/81444—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8138—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/81399—Material
    • H01L2224/814—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/81463—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/81464—Palladium [Pd] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15313—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a land array, e.g. LGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Lead Frames For Integrated Circuits (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)

Abstract

本發明提供能使搭載半導體元件之內部端子面及與半導體元件電性連接之內部端子部之高度均勻，進一步可省略形成僅外部端子部露出之開口部之步驟，可削減半導體裝置製造時之步驟數，可製造可靠性高之樹脂密封型半導體裝置之半導體裝置用基板、半導體裝置用配線構件及其等之製造方法、以及使用半導體裝置用基板之半導體裝置之製造方法。 在金屬板1上之既定部位形成作為內部端子之第1貴金屬鍍層11；在第1貴金屬鍍層上以與第1貴金屬鍍層相同之形狀形成金屬鍍層12；進一步在金屬鍍層上局部地形成作為外部端子之第2貴金屬鍍層14；第2貴金屬鍍層表面離金屬板面之高度H2比第1貴金屬鍍層表面離金屬板面之高度H1高。

Description

半導體裝置用基板、半導體裝置用配線構件及其等之製造方法、以及使用半導體裝置用基板之半導體裝置之製造方法
本發明係關於一種半導體裝置用基板、半導體裝置用配線構件及其等之製造方法、以及使用半導體裝置用基板之半導體裝置之製造方法。
以往，於半導體裝置用基板中，有一種例如用於具有ELP(Etched Leadless Package)構造之配線之表面構裝型之密封樹脂型半導體裝置等之製造，在基板即金屬板上以金屬鍍敷形成有內部端子、外部端子及配線部之類型。
此外，以往，上述類型之半導體裝置用基板及使用半導體裝置用基板之半導體裝置，例如記載在下述專利文獻1。
專利文獻1記載之半導體裝置用基板，在金屬板上從金屬板側以鍍敷形成具有外部端子部之外部端子面，在其上以相同形狀鍍敷形成中間層，進一步在其上以相同形狀鍍敷形成具有內部端子部之內部端子面。此半導體裝置用基板係以具有與半導體元件電性連接之內部端子部之內部端子面成為最上面之方式形成，從金屬板至最上面之高度整體上形成為大致相同高度。
專利文獻1記載之半導體裝置用基板，在製造半導體裝置 時，在外部端子面與金屬板側之面相接、內部端子面之與金屬板相反側之面露出之狀態下使用。詳細而言，在半導體裝置用基板之內部端子面側搭載半導體元件，將內部端子部與半導體元件之電極連接後，以樹脂將半導體元件搭載部密封。在以樹脂密封後藉由蝕刻之溶解等除去金屬板，成為在密封樹脂背面具有內部端子部、配線部及外部端子部之鍍敷形成部之外部連接面露出之狀態。之後，形成覆蓋露出之外部連接面整體之樹脂，形成僅外部端子部露出之開口部。
然而，從金屬板側形成外部端子面，在最上層藉由鍍敷形成內部端子面時，在實際生產上會產生鍍膜厚度之偏差，例如鍍膜厚度約30μm時產生5~8μm程度之高低差，因此在搭載半導體元件進行與內部端子部之電性連接時，半導體元件有可能在傾斜狀態下搭載，在電性連接上導通不良。又，必須要有形成覆蓋外部連接面整體之樹脂、且形成僅使外部端子部露出之開口部之步驟，因此對應地半導體裝置之產率變差。
專利文獻1：日本特開2009-164594號公報
如上述，在專利文獻1記載之半導體裝置用基板，在最上層搭載半導體元件之內部端子面及與半導體元件電性連接之內部端子部之高度產生生產時之偏差導致之高低差，因搭載之半導體元件傾斜或接合等之連接不良，最終成為導通不良，因此本發明為能使搭載半導體元件之內部端子面及與半導體元件電性連接之內部端子部之高度均勻之半導體元件用基板，藉由進一步做成可省略形成僅外部端子部露出之開口部之步驟之半導體元件用基板，提供可削減半導體裝置製造時之步驟數，製造可靠性高 之樹脂密封型半導體裝置之半導體裝置用基板及其製造方法。
又，本發明為能使搭載半導體元件之內部端子面及與半導體元件電性連接之內部端子部之高度均勻之半導體元件用配線構件，藉由進一步做成在半導體裝置之製程可省略金屬板之蝕刻除去與形成僅外部端子部露出之開口部之步驟之半導體元件用配線構件，提供可削減半導體裝置製造時之步驟數，製造可靠性高之樹脂密封型半導體裝置之半導體裝置用配線構件及其製造方法。
又，本發明之目的在於提供一種可消除與半導體元件電性連接之內部端子部之高度之偏差導致之高低差，防止搭載之半導體元件傾斜，消除因接合等連接不良最終成為導通不良之半導體裝置之製造方法、及可省略形成僅外部端子部露出之開口部之步驟之半導體裝置之製造方法。
為了達成上述目的，本發明之半導體裝置用基板，在既定面上之既定部位形成作為內部端子之鍍層，在該作為內部端子之鍍層上局部地形成作為外部端子之鍍層，該作為外部端子之鍍層表面離該既定面之高度比其他鍍層表面離該既定面之高度高。
又，本發明之半導體裝置用基板中，較佳為，該作為內部端子之鍍層由形成在金屬板上之既定部位之第1貴金屬鍍層構成；在該第1貴金屬鍍層上以與該第1貴金屬鍍層相同之形狀形成金屬鍍層；該作為外部端子之鍍層由局部地形成在該金屬鍍層上之第2貴金屬鍍層構成；該第2貴金屬鍍層表面離該金屬板面之高度比該金屬鍍層表面離該金屬板面之高度高。
又，本發明之半導體裝置用基板中，較佳為，該作為內部端子之鍍層由形成在金屬板上之既定部位之第1貴金屬鍍層構成；在該第1貴金屬鍍層上以與該第1貴金屬鍍層相同之形狀形成金屬鍍層；該作為外部端子之鍍層由局部地形成在該金屬鍍層上之第2貴金屬鍍層構成；進一步在該金屬板及該金屬鍍層之未形成該第2貴金屬鍍層之部位上，以使該第2貴金屬鍍層之上面露出之狀態形成樹脂層。
又，本發明之半導體裝置用基板中，較佳為，該作為內部端子之鍍層由形成在金屬板上之既定部位之第1貴金屬鍍層構成；在該第1貴金屬鍍層上以與該第1貴金屬鍍層相同之形狀形成金屬鍍層；在該金屬板及該金屬鍍層上形成使在該金屬鍍層之既定部位開口之永久光阻；該作為外部端子之鍍層由形成在位於該永久光阻之開口部之該金屬鍍層上之第2貴金屬鍍層構成。
又，本發明之半導體裝置用基板中，較佳為，在該金屬鍍層與該第2貴金屬鍍層之間，以與該第2貴金屬鍍層相同之形狀形成第2金屬鍍層。
又，本發明之半導體裝置用基板中，較佳為，從該金屬板側依序形成作為該第1貴金屬鍍層之Au鍍層、Pd鍍層、作為該金屬鍍層及該第2金屬鍍層之Ni鍍層、作為該第2貴金屬鍍層之Pd鍍層、Au鍍層。
又，本發明之半導體裝置用基板中，較佳為，該永久光阻係以具有用以使該第2貴金屬鍍層之上面露出之開口部之方式形成；該第2貴金屬鍍層之上面位於該永久光阻上面之下側。
又，本發明之半導體裝置用配線構件，係使用上述本發明之 半導體裝置用基板被製造出，其特徵在於：該作為內部端子之鍍層由以下面與樹脂層之一方之面呈面高相同地露出之狀態形成在該樹脂層之一方之面之既定部位之第1貴金屬鍍層構成；在該第1貴金屬鍍層上以與該第1貴金屬鍍層相同之形狀形成金屬鍍層；該作為外部端子之鍍層由以上面從該樹脂層之另一方之面露出之狀態局部地形成在該金屬鍍層上之第2貴金屬鍍層構成。
又，本發明之半導體裝置用配線構件中，較佳為，在該金屬鍍層與該第2貴金屬鍍層之間，以與該第2貴金屬鍍層相同之形狀形成第2金屬鍍層。
又，本發明之半導體裝置用配線構件中，較佳為，從該樹脂層之一方之面側依序形成作為該第1貴金屬鍍層之Au鍍層、Pd鍍層、作為該金屬鍍層及該第2金屬鍍層之Ni鍍層、作為該第2貴金屬鍍層之Pd鍍層、Au鍍層。
又，本發明之半導體裝置用基板之製造方法，具有：在金屬板上形成具有圖案A之開口部之光阻遮罩之步驟；在該圖案A之開口部形成第1貴金屬鍍層之步驟；在該第1貴金屬鍍層上以與該第1貴金屬鍍層相同之形狀形成金屬鍍層之步驟；剝離該光阻遮罩之步驟；在剝離該光阻遮罩後，形成具有該金屬鍍層之一部分露出之圖案B之開口部之第2光阻遮罩之步驟；以及在該圖案B之開口部形成第2貴金屬鍍層或第2金屬鍍層與該第2貴金屬鍍層之步驟。
又，本發明之半導體裝置用基板之製造方法中，較佳為，具有在該圖案B之開口部形成第2貴金屬鍍層或第2金屬鍍層與該第2貴金 屬鍍層後，剝離該第2光阻遮罩之步驟。
又，本發明之半導體裝置用基板之製造方法中，較佳為，具有：在該圖案B之開口部形成第2貴金屬鍍層或第2金屬鍍層與該第2貴金屬鍍層後，剝離該第2光阻遮罩之步驟；以及在剝離該第2光阻遮罩後，在該金屬板及該金屬鍍層之未形成該第2貴金屬鍍層之部位上，以使該第2貴金屬鍍層之上面露出之方式形成樹脂層之步驟。
本發明之半導體裝置用基板之製造方法中，較佳為，該第2光阻遮罩由永久光阻構成。
又，本發明之半導體裝置用基板之製造方法中，較佳為，該第2貴金屬鍍層之上面位於該第2光阻遮罩上面之下側。
又，本發明之半導體裝置用配線構件之製造方法，該半導體裝置用配線構件係使用上述本發明之半導體裝置用基板之製造方法製造，其特徵在於，具有：在該圖案B之開口部形成第2貴金屬鍍層或第2金屬鍍層與該第2貴金屬鍍層後，剝離該第2光阻遮罩之步驟；在剝離該第2光阻遮罩後，在該金屬板及該金屬鍍層之未形成該第2貴金屬鍍層之部位上，以使該第2貴金屬鍍層之上面露出之方式形成樹脂層之步驟；以及在形成該樹脂層後，除去該金屬板之步驟。
又，本發明之半導體裝置之製造方法，該半導體裝置係使用上述本發明之半導體裝置用基板製造，其特徵在於，包含：使用在金屬板上形成該作為內部端子之鍍層，在該鍍層上局部地形成該作為外部端子之鍍層，該作為外部端子之鍍層表面離該金屬板面之高度比其他鍍層離該金屬板面之高度高之該半導體裝置用基板形成該作為外部端子之鍍層表面露 出之樹脂層之步驟；在形成該作為外部端子之鍍層表面露出之樹脂層後，除去該金屬板，製作已形成之鍍層由該樹脂層保持之配線構件之步驟；以及將半導體元件搭載於製作出之該配線構件之步驟。
又，本發明之半導體裝置之製造方法，該半導體裝置係使用上述本發明之半導體裝置用基板製造，其特徵在於，包含：在金屬板上形成該作為內部端子之鍍層，在該鍍層上局部地形成該作為外部端子之鍍層，該作為外部端子之鍍層表面離該金屬板面之高度比其他鍍層離該金屬板面之高度高之該半導體裝置用基板，形成該作為外部端子之鍍層表面露出之樹脂層之步驟；在形成該作為外部端子之鍍層表面露出之樹脂層後，除去該金屬板，製作已形成之鍍層由該樹脂層保持之配線構件之步驟；以及將半導體元件搭載於製作出之該配線構件之該金屬板側即該作為內部端子之鍍層之面側之步驟。
又，本發明之半導體裝置之製造方法，該半導體裝置係使用上述本發明之半導體裝置用基板製造，其特徵在於，包含：在金屬板上形成該作為內部端子之鍍層，在該鍍層上局部地形成該作為外部端子之鍍層，該作為外部端子之鍍層表面離該金屬板面之高度比其他鍍層離該金屬板面之高度高之該半導體裝置用基板，形成該作為外部端子之鍍層表面露出之樹脂層之步驟；在形成該作為外部端子之鍍層表面露出之樹脂層後，除去該金屬板，製作已形成之鍍層由該樹脂層保持之配線構件之步驟；將半導體元件搭載於製作出之該配線構件之該金屬板側即該作為內部端子之鍍層之面側以取得該半導體元件之電極與該內部端子之導通之步驟；以及對半導體元件搭載部分進行樹脂密封之步驟。
又，本發明之半導體裝置之製造方法，該半導體裝置係使用上述本發明之半導體裝置用基板製造，其特徵在於，包含：從在金屬板上以既定厚度形成永久光阻層，在該永久光阻層內面對該金屬板形成該作為內部端子之鍍層，在該作為內部端子之鍍層上局部地形成該作為外部端子之鍍層，僅該作為外部端子之鍍層上面從該永久光阻上面之開口部露出之半導體裝置用基板除去該金屬板，製作鍍層由該永久光阻固定之配線構件之步驟；以及在製作出之該配線構件之該金屬板除去側搭載半導體元件之步驟。
又，本發明之半導體裝置之製造方法，該半導體裝置係使用上述本發明之半導體裝置用基板製造，其特徵在於，包含：從在金屬板上以既定厚度形成永久光阻層，在該永久光阻層內以既定圖案在金屬板側形成該作為內部端子之鍍層，在該作為內部端子之鍍層上局部地形成該作為外部端子之鍍層，僅該作為外部端子之鍍層上面從該永久光阻上面之開口部露出之半導體裝置用基板除去該金屬板，準備鍍層由該永久光阻固定之配線構件之步驟；將半導體元件搭載於已準備之該配線構件之該金屬板除去側，在從該配線構件露出之該作為內部端子之鍍層之部分進行與該半導體元件之電極之連接之步驟；以及對半導體元件搭載側進行樹脂密封之步驟。
又，本發明之半導體裝置之製造方法中，較佳為，該半導體裝置用基板，在該金屬板上以既定圖案形成該作為內部端子之第1貴金屬鍍層，在其上以與該第1貴金屬鍍層相同之形狀形成該金屬鍍層，在該金屬鍍層上以相同形狀局部地形成該作為外部端子之該第2貴金屬鍍層或該 第2金屬鍍層與該作為外部端子之該第2貴金屬鍍層；該永久光阻在該金屬板上形成為較該等鍍層厚，該第2貴金屬鍍層之面從該永久光阻之開口部露出。
又，本發明之半導體裝置之製造方法中，較佳為，在該作為內部端子之鍍層與該作為外部端子之鍍層之間形成其他金屬形成之鍍層。
根據本發明，為能使搭載半導體元件之內部端子面及與半導體元件電性連接之內部端子部之高度均勻之半導體元件用基板，可削減半導體裝置製造時之步驟數以提升產率，獲得可製造可靠性高之樹脂密封型半導體裝置之半導體裝置用基板及其製造方法。
又，根據本發明，為能使搭載半導體元件之內部端子面及與半導體元件電性連接之內部端子部之高度均勻之半導體元件用配線構件，藉由進一步做成在半導體裝置之製程可省略金屬板之蝕刻除去與形成僅外部端子部露出之開口部之步驟之半導體元件用配線構件，可獲得可削減半導體裝置製造時之步驟數，可製造可靠性高之樹脂密封型半導體裝置之半導體裝置用配線構件及其製造方法。
又，根據本發明，可獲得可消除與半導體元件電性連接之內部端子部之高度之偏差導致之高低差，防止搭載之半導體元件傾斜，消除因接合等連接不良最終成為導通不良之半導體裝置之製造方法、及可省略形成僅外部端子部露出之開口部之步驟之半導體裝置之製造方法。
1‧‧‧金屬板
1-1‧‧‧內部端子部
1-2‧‧‧配線部
1-3‧‧‧外部端子部
9‧‧‧光阻
11‧‧‧作為內部端子之鍍層(第1貴金屬鍍層)
11a‧‧‧Au鍍層(第1貴金屬鍍層)
11b‧‧‧Pd鍍層(第1貴金屬鍍層)
12‧‧‧Ni鍍層(金屬鍍層)
13‧‧‧Ni鍍層(第2金屬鍍層)
14‧‧‧作為外部端子之鍍層(第2貴金屬鍍層)
14a‧‧‧Pd鍍層(第2貴金屬鍍層)
14b‧‧‧Au鍍層(第2貴金屬鍍層)
15‧‧‧樹脂層
15a‧‧‧一方之面
15b‧‧‧另一方之面
16‧‧‧永久光阻
20‧‧‧樹脂
30‧‧‧配線構件
40‧‧‧半導體元件
41‧‧‧樹脂
圖1A、圖1B係顯示本發明第1實施形態之半導體裝置用基板之構成 之圖，圖1A係從外部端子側觀察之俯視圖，圖1B係圖1A之A-A剖面圖。
圖2A~圖2I係顯示圖1A、圖1B所示之半導體裝置用基板之製程之說明圖。
圖3A~圖3E係顯示圖2A~圖2I之製程中半導體裝置用基板之狀態變化之俯視圖。
圖4A~圖4G係顯示使用經由圖2A~圖2I所示之製程製造之第1實施形態之半導體裝置用基板之樹脂密封型半導體裝置之製程之一例之說明圖。
圖5A、圖5B係顯示本發明第2實施形態之半導體裝置用基板之構成之圖，圖5A係從外部端子側觀察之俯視圖，圖5B係圖5A之A-A剖面圖。
圖6A~圖6J’係顯示圖5A、圖5B所示之半導體裝置用基板之製程之說明圖。
圖7A~圖7F係顯示使用經由圖6A~圖6J’所示之製程製造之第2實施形態之半導體裝置用基板之樹脂密封型半導體裝置之製程之一例之說明圖。
圖8A、圖8B係顯示本發明第3實施形態之半導體裝置用基板之構成之圖，圖8A係從外部端子側觀察之俯視圖，圖8B係圖8A之A-A剖面圖。
圖9A~圖9J係顯示圖8A、圖8B所示之半導體裝置用基板之製程之說明圖。
圖10A~圖10G係顯示使用經由圖9A~圖9J所示之製程製造之第3實施形態之半導體裝置用基板之樹脂密封型半導體裝置之製程之一例之說明圖。
圖11A、圖11B係顯示本發明第4實施形態之半導體裝置用配線構件 之構成之圖，圖11A係從外部端子側觀察之俯視圖，圖11B係圖11A之A-A剖面圖。
圖12A~圖12K係顯示圖11A、圖11B所示之半導體裝置用配線構件之製程之說明圖。
圖13A~圖13E係顯示使用經由圖12A~圖12K所示之製程製造之第4實施形態之半導體裝置用配線構件之樹脂密封型半導體裝置之製程之一例之說明圖。
圖14A~圖14E係顯示比較例1之習知半導體裝置用基板之製程之說明圖。
圖15A~圖15C係顯示圖14A~圖14E之製程中半導體裝置用基板之狀態變化之俯視圖。
圖16A~圖16L係顯示使用經由圖14A~圖14E所示之製程製造之比較例1之半導體裝置用基板之樹脂密封型半導體裝置之製程之一例之說明圖。
圖17A~圖17D係顯示本發明一實施例之半導體裝置之製造方法之步驟之圖，圖17A,圖17A’係顯示本實施例之半導體裝置之製造使用之半導體裝置用基板之構成之說明圖，圖17B,圖17B’係顯示以外部端子部之面在圖17A,圖17A’所示之半導體裝置用基板露出之方式以樹脂密封之狀態之說明圖，圖17C係顯示從圖17B所示之半導體裝置用基板除去金屬板做成配線構件之狀態之說明圖，圖17D係顯示在成為圖17C所示之配線構件之內部端子之鍍層側搭載半導體元件，將配線構件之內部端子部與半導體元件之電極連接，對搭載半導體元件側進行樹脂密封之狀態之說明圖。
圖18係本發明另一實施例之半導體裝置之製造使用之配線構件之剖面 圖。
圖19係顯示在成為圖18所示之配線構件之內部端子之鍍層側搭載半導體元件，將配線構件之內部端子部與半導體元件之電極連接，對搭載半導體元件側進行樹脂密封之狀態之說明圖。
圖20A~圖20F係顯示圖18之實施例之半導體裝置之製造方法使用之配線構件之製造方法之步驟之一例之說明圖。
在說明實施形態前，說明本發明之作用效果。
本發明之半導體裝置用基板，在既定面上之既定部位形成作為內部端子之鍍層，在作為內部端子之鍍層上局部地形成作為外部端子之鍍層，作為外部端子之鍍層表面離既定面之高度比其他鍍層表面離既定面之高度高。
例如，本發明第1形態之半導體裝置用基板，係在除去金屬板後搭載半導體元件之半導體裝置用基板，在金屬板上之既定部位從金屬板側形成作為內部端子之第1貴金屬鍍層；在第1貴金屬鍍層上以與第1貴金屬鍍層相同之形狀形成金屬鍍層；進一步在金屬鍍層上局部地形成作為外部端子之第2貴金屬鍍層；第2貴金屬鍍層表面離金屬板面之高度比金屬鍍層表面離金屬板面之高度高。
如本發明第1形態之半導體裝置用基板般，若在習知半導體裝置用基板於與半導體裝置之製程設置之樹脂層之開口部相當之部位預先設置與內部端子及配線部不同厚度之外部端子，則能在半導體裝置之製程以樹脂密封內部端子及配線部，容易地僅使外部端子露出。因此，與習知 半導體裝置用基板不同，在半導體裝置之製程不需在與外部構件之連接面設置具有開口部之絕緣層，因此半導體裝置製造時之步驟數對應地減少，產率提升。
又，例如，本發明第2形態之半導體裝置用基板，係在除去金屬板後搭載半導體元件之半導體裝置用基板，在金屬板上之既定部位從金屬板側形成作為內部端子之第1貴金屬鍍層；在第1貴金屬鍍層上以與第1貴金屬鍍層相同之形狀形成金屬鍍層；在金屬鍍層上局部地形成作為外部端子之第2貴金屬鍍層；進一步在金屬板及金屬鍍層之未形成第2貴金屬鍍層之部位上，以使第2貴金屬鍍層之上面露出之狀態形成樹脂層。
如本發明第2形態之半導體裝置用基板般，若在習知半導體裝置用基板於與半導體裝置之製程設置之樹脂層之開口部相當之部位預先設置與內部端子及配線部不同厚度之外部端子，以樹脂密封內部端子及配線部，僅使外部端子露出，則與習知半導體裝置用基板不同，在半導體裝置之製程不需在與外部構件之連接面設置具有開口部之絕緣層，因此半導體裝置製造時之步驟數對應地減少，產率提升。
又，例如，本發明第3形態之半導體裝置用基板，係在除去金屬板後搭載半導體元件之半導體裝置用基板，在金屬板上之既定部位從金屬板側形成作為內部端子之第1貴金屬鍍層；在第1貴金屬鍍層上以與第1貴金屬鍍層相同之形狀形成金屬鍍層；在金屬板及金屬鍍層上形成使在金屬鍍層之既定部位開口之永久光阻；進一步在位於永久光阻之開口部之金屬鍍層上形成作為外部端子之第2貴金屬鍍層。
如本發明第3形態之半導體裝置用基板般，若在習知半導體 裝置用基板將半導體裝置之製程設置之樹脂作為永久光阻預先設置在半導體裝置用基板，且在永久光阻之開口部預先設置與內部端子及配線部不同厚度之外部端子，以永久光阻密封內部端子及配線部，僅使外部端子露出，則與習知半導體裝置用基板不同，在半導體裝置之製程不需在與外部構件之連接面設置具有開口部之絕緣層，因此半導體裝置製造時之步驟數減少，產率提升。
又，本發明之半導體裝置用配線構件，係搭載金屬板已除去之半導體元件之半導體裝置用配線構件，在該樹脂層之一方之面之既定部位以下面與樹脂層之一方之面呈面高相同地露出之狀態形成作為內部端子之第1貴金屬鍍層；在第1貴金屬鍍層上以與第1貴金屬鍍層相同之形狀形成金屬鍍層；進一步在金屬鍍層上以上面從樹脂層之另一方之面露出之狀態局部地形成作為外部端子之第2貴金屬鍍層。
如本發明之半導體裝置用配線構件般，若在習知半導體裝置用基板於與半導體裝置之製程設置之樹脂層之開口部相當之部位預先設置與內部端子及配線部不同厚度之外部端子，以樹脂密封內部端子及配線部，僅使外部端子從樹脂層之另一方之面露出，則與習知半導體裝置用基板不同，在半導體裝置之製程不需在與外部構件之連接面設置具有開口部之絕緣層，因此半導體裝置製造時之步驟數對應地減少，產率提升。
詳細說明此等事項。
本案申請人，在多方嘗試並錯誤後，想到了使製造半導體裝置時使用之半導體裝置用基板之內部端子與外部端子之電性連接面與習知半導體裝置用基板相反。
亦即，在習知半導體裝置用基板，在製造半導體裝置時，在外部端子面在金屬板側之面露出、內部端子面在與金屬板相反側之面露出之狀態使用。
相對於此，本發明第1~第3形態之半導體裝置用基板，在製造半導體裝置時，在外部端子面在與金屬板相反側之面露出、內部端子面在金屬板側之面露出之狀態使用，在此構思下，構成外部端子之鍍層離金屬板之高度較構成內部端子及配線部之鍍層高。
又，本發明第3形態之半導體裝置用基板中，為此，在金屬板及作為內部端子之金屬鍍層上形成使在金屬鍍層之既定部位開口之永久光阻；進一步在位於永久光阻之開口部之金屬鍍層上形成作為外部端子之第2貴金屬鍍層。
又，本發明之半導體裝置用配線構件，在製造半導體裝置時，在外部端子面在與製造半導體裝置用基板時使用之金屬板相反側之面露出、內部端子面在製造半導體裝置用基板時使用之金屬板側之面露出之狀態使用，在此構思下，構成外部端子之鍍層離製造半導體裝置用基板時使用之金屬板之高度較構成內部端子及配線部之鍍層高。
例如，以樹脂密封本發明第1形態之半導體裝置用基板中設有端子之側，在樹脂密封後藉由蝕刻之溶解等除去金屬板時，在金屬板除去後，金屬板除去側之作為內部端子之第1貴金屬鍍層之面以仿效金屬板表面無段差(高低差1μm以下)之狀態露出。
又，例如，藉由蝕刻之溶解等除去本發明第2、第3形態之半導體裝置用基板之金屬板時，在金屬板除去後，金屬板除去側之作為內部端子之第1 貴金屬鍍層之面以仿效金屬板表面無段差(高低差1μm以下)之狀態露出。
又，例如，藉由蝕刻之溶解等除去本發明之半導體裝置用配線構件製造時使用之金屬板時，在金屬板除去後，金屬板除去側之作為內部端子之第1貴金屬鍍層之面以仿效金屬板表面無段差(高低差1μm以下)之狀態露出。此金屬板係引線架等使用之一般壓延材。
此等金屬板係引線架等使用之一般壓延材。
此處，與使用習知半導體裝置用基板之半導體裝置同樣地，雖在第1貴金屬鍍層上搭載半導體元件，但由於第1貴金屬鍍層之面以無段差之狀態露出，因此連接面整體平坦，連接穩定。
此情形，必須使外部端子在與金屬板相反側之面露出。
因此，本案申請人，在金屬板上之作為內部端子、外部端子及配線部之部位施以貴金屬鍍敷、金屬鍍敷後，與習知半導體裝置用基板不同，進一步僅在作為外部端子之部位積層施以貴金屬鍍敷(或金屬鍍敷及貴金屬鍍敷)，藉此想到形成與內部端子、配線部具有高低差之外部端子之本發明第1形態之半導體裝置用基板。
又，本案申請人，想到了對本發明第1形態之半導體裝置用基板進一步在未形成第2貴金屬鍍層之部位上以使該第2貴金屬鍍層之上面露出之狀態形成有樹脂層之本發明第2形態之半導體裝置用基板。
又，本案申請人，為了形成本發明第1形態之半導體裝置用基板，想到了在金屬板及作為內部端子之金屬鍍層上形成使在金屬鍍層之既定部位開口之永久光阻，進一步在位於永久光阻之開口部之金屬鍍層上形成作為外部端子之第2貴金屬鍍層之本發明第3形態之半導體裝置用基 板。
又，本案申請人，想到了對本發明第1形態之半導體裝置用基板進一步在未形成第2貴金屬鍍層之部位上以使第2貴金屬鍍層之上面露出之狀態形成有樹脂層，金屬板被蝕刻除去之本發明之半導體裝置用配線構件。
如本發明第1形態之半導體裝置用基板般，若在外部端子與內部端子及配線部設置高低差，則能在之後之半導體裝置之製程僅以樹脂等密封內部端子及配線部，僅使外部端子露出。因此，與習知半導體裝置用基板不同，在半導體裝置之製程不需在與外部構件之連接面形成開口部，因此步驟數對應地減少，產率提升。
又，如本發明第2形態之半導體裝置用基板般，若在外部端子與內部端子及配線部設置高低差，僅以樹脂密封內部端子及配線部，僅使外部端子露出，則與習知半導體裝置用基板不同，在半導體裝置之製程不需在與外部構件之連接面形成開口部，因此步驟數對應地減少，產率提升。
又，如本發明第3形態之半導體裝置用基板般，若在外部端子與內部端子及配線部設置高低差，僅以永久光阻密封內部端子及配線部，僅使外部端子露出，則與習知半導體裝置用基板不同，在半導體裝置之製程不需在與外部構件之連接面形成開口部，因此步驟數對應地減少，產率提升。
又，如本發明之半導體裝置用配線構件般，若在外部端子與內部端子及配線部設置高低差，僅以樹脂密封內部端子及配線部，將僅使 外部端子露出之面設在樹脂層之另一方之面，則與習知半導體裝置用基板不同，在半導體裝置之製程不需金屬板之蝕刻除去或在與外部構件之連接面形成開口部，因此步驟數對應地減少，產率提升。
又，本發明之半導體裝置之製造方法，該半導體裝置係使用上述本發明之半導體裝置用基板製造，其特徵在於，包含：使用在金屬板上形成作為內部端子之鍍層，在鍍層上局部地形成作為外部端子之鍍層，作為外部端子之鍍層表面離金屬板面之高度比其他鍍層離金屬板面之高度高之半導體裝置用基板形成作為外部端子之鍍層表面露出之樹脂層之步驟；在形成作為外部端子之鍍層表面露出之樹脂層後，除去金屬板，製作已形成之鍍層由樹脂層保持之配線構件之步驟；以及將半導體元件搭載於製作出之配線構件之步驟。
又，本發明之半導體裝置之製造方法，該半導體裝置係使用上述本發明之半導體裝置用基板製造，其特徵在於，包含：在金屬板上形成作為內部端子之鍍層，在鍍層上局部地形成作為外部端子之鍍層，作為外部端子之鍍層表面離金屬板面之高度比其他鍍層離金屬板面之高度高之半導體裝置用基板，形成作為外部端子之鍍層表面露出之樹脂層之步驟；在形成作為外部端子之鍍層表面露出之樹脂層後，除去金屬板，製作已形成之鍍層由樹脂層保持之配線構件之步驟；以及將半導體元件搭載於製作出之配線構件之金屬板側即作為內部端子之鍍層之面側之步驟。
又，本發明之半導體裝置之製造方法，該半導體裝置係使用上述本發明之半導體裝置用基板製造，其特徵在於，包含：在金屬板上形成作為內部端子之鍍層，在鍍層上局部地形成作為外部端子之鍍層，作為 外部端子之鍍層表面離金屬板面之高度比其他鍍層離金屬板面之高度高之半導體裝置用基板，形成作為外部端子之鍍層表面露出之樹脂層之步驟；在形成作為外部端子之鍍層表面露出之樹脂層後，除去金屬板，製作已形成之鍍層由樹脂層保持之配線構件之步驟；將半導體元件搭載於製作出之配線構件之金屬板側即作為內部端子之鍍層之面側以取得半導體元件之電極與內部端子之導通之步驟；以及對半導體元件搭載部分進行樹脂密封之步驟。
本發明之半導體裝置之製造方法使用之半導體裝置用基板，係在除去金屬板後作為搭載半導體元件之配線構件之半導體裝置用基板，例如，在金屬板上之既定部位從金屬板側形成作為內部端子之第1貴金屬鍍層；在第1貴金屬鍍層上以與第1貴金屬鍍層相同之形狀形成金屬鍍層；進一步在金屬鍍層上局部地形成之第2金屬鍍層；以與第2金屬鍍層相同之形狀形成作為外部端子之第2貴金屬鍍層；第2貴金屬鍍層表面離金屬板面之高度比金屬鍍層表面離金屬板面之高度高。
此半導體裝置用基板，由於預先設置與內部端子及配線部不同厚度之外部端子部，因此在半導體裝置之製程以樹脂密封內部端子及配線部，容易地僅使外部端子露出。因此，使用此半導體裝置用基板時，與習知半導體裝置用基板不同，在半導體裝置之製程不需在與外部構件之連接面形成開口部之步驟，因此半導體裝置製造時之步驟數對應地減少，產率提升。
詳細說明此等事項。
如上述，本案申請人，在多方嘗試並錯誤後，想到了使製造半導體裝置時使用之半導體裝置用基板之內部端子與外部端子之電性連接面與習知 半導體裝置用基板相反。
亦即，在習知半導體裝置用基板，在製造半導體裝置時，在外部端子面在金屬板側之面露出、內部端子面在與金屬板相反側之面露出之狀態使用。
相對於此，本發明使用之半導體裝置用基板，在製造半導體裝置時，在外部端子面在與金屬板相反側之面露出、內部端子面在金屬板側之面露出之狀態使用，構成外部端子部之鍍層離金屬板之高度較構成內部端子部及配線部之鍍層高。
例如，以樹脂密封本發明之半導體裝置之製造方法使用之半導體裝置用基板中設有端子之側，在樹脂密封後藉由蝕刻之溶解等除去金屬板時，在金屬板除去後，金屬板除去側之作為內部端子之第1貴金屬鍍層之面以仿效金屬板表面無段差(高低差1μm以下)之狀態露出。此金屬板係引線架等使用之一般壓延材。
此處，與使用習知半導體裝置用基板之半導體裝置同樣地，雖在第1貴金屬鍍層上搭載半導體元件，但由於第1貴金屬鍍層之面以無段差之狀態露出，因此連接面整體平坦，半導體元件不會傾斜，複數個內部端子部高度亦均勻，因此與半導體元件之電極之連接亦穩定。
此外，雖必須使外部端子部在與金屬板側相反側之面露出，但在金屬板上之作為內部端子、外部端子及配線部之部位施以貴金屬鍍敷、金屬鍍敷後，與習知半導體裝置用基板不同，進一步僅在作為外部端子之部位積層施以金屬鍍敷及貴金屬鍍敷，藉此使用形成有與內部端子、配線部具有高低差之外部端子之半導體裝置用基板容易地形成使外部端子部之面露出 之樹脂層，且可省略使外部端子部之面露出之步驟。
又，本發明另一半導體裝置之製造方法，該半導體裝置係使用上述本發明之半導體裝置用基板製造，其特徵在於，包含：從在金屬板上以既定厚度形成永久光阻層，在永久光阻層內面對金屬板形成作為內部端子之鍍層，在作為內部端子之鍍層上局部地形成作為外部端子之鍍層，僅作為外部端子之鍍層上面從永久光阻上面之開口部露出之半導體裝置用基板除去金屬板，製作鍍層由永久光阻固定之配線構件之步驟；以及在製作出之配線構件之金屬板除去側搭載半導體元件之步驟。
又，本發明另一半導體裝置之製造方法，該半導體裝置係使用上述本發明之半導體裝置用基板製造，其特徵在於，包含：從在金屬板上以既定厚度形成永久光阻層，在永久光阻層內以既定圖案在金屬板側形成作為內部端子之鍍層，在作為內部端子之鍍層上局部地形成作為外部端子之鍍層，僅作為外部端子之鍍層上面從永久光阻上面之開口部露出之半導體裝置用基板除去金屬板，準備鍍層由永久光阻固定之配線構件之步驟；將半導體元件搭載於已準備之配線構件之該金屬板除去側，在從配線構件露出之作為內部端子之鍍層之部分進行與半導體元件之電極之連接之步驟；以及對半導體元件搭載側進行樹脂密封之步驟。
本發明之另一半導體裝置之製造方法使用之半導體裝置用基板，係在除去金屬板後作為搭載半導體元件之配線構件之半導體裝置用基板，在金屬板上以既定厚度形成永久光阻層，在永久光阻層內，在金屬板上之既定部位從金屬板側形成作為內部端子之第1貴金屬鍍層；在第1貴金屬鍍層上以與第1貴金屬鍍層相同之形狀形成金屬鍍層；進一步在金 屬鍍層上局部地形成第2貴金屬鍍層或者在第2貴金屬鍍層與金屬鍍層間以與第2貴金屬鍍層相同之形狀形成第2金屬鍍層；僅作為外部端子之鍍層之上面從永久光阻上面之開口部露出。此外，此金屬板係引線架等使用之一般壓延材。
藉由從此半導體裝置用基板除去金屬板，可獲得在永久光阻層內，面對金屬板形成作為內部端子之鍍層，在作為內部端子之鍍層之一部分形成作為外部端子之鍍層，在相反面側僅作為外部端子之鍍層之面從永久光阻之開口部露出之鍍層由永久光阻固定之配線構件。
本發明另一半導體裝置之製造方法係使用上述配線構件將半導體元件搭載組裝於配線構件與金屬板相接側。
此鍍層由永久光阻固定之配線構件，由於在外部端子在與金屬板相反側之面露出，內部端子在金屬板側之面露出之狀態下使用，因此搭載半導體元件之面係以仿效金屬板表面無段差(高低差1μm以下)之狀態形成之面之狀態。
此外，本發明另一半導體裝置之製造方法中，雖在此配線構件之半導體元件搭載面之作為內部端子之鍍層上搭載半導體元件，但由於作為內部端子之鍍層之面以無段差之狀態露出，因此連接面整體平坦，半導體元件不會傾斜，複數個內部端子部高度亦均勻，因此與半導體元件之電極之連接亦穩定。
如上述，本發明另一半導體裝置之製造方法中，藉由在此配線構件之金屬板除去側搭載半導體元件，可防止搭載之半導體元件傾斜，消除因接合等連接不良造成最終導通不良。而且，此配線構件之外部端子側，僅外 部端子之面從永久光阻上面之開口部露出，因此可省略習知半導體裝置之製造方法中形成用以使外部端子部之面露出之開口部之步驟。
以下，使用圖式說明本發明之實施形態。
(第1實施形態)
圖1A、圖1B係顯示本發明第1實施形態之半導體裝置用基板之構成之圖，圖1A係從外部端子側觀察之俯視圖，圖1B係圖1A之A-A剖面圖。圖2A~圖2I係顯示圖1A、圖1B所示之半導體裝置用基板之製程之說明圖。圖3係顯示圖2之製程中半導體裝置用基板之狀態變化之俯視圖。
第1實施形態之半導體裝置用基板，如圖1B所示，在金屬板1上之既定部位形成作為內部端子之第1貴金屬鍍層11；在第1貴金屬鍍層上以與第1貴金屬鍍層11相同之形狀形成金屬鍍層12；進一步在金屬鍍層12上局部地形成第2金屬鍍層13；在第2金屬鍍層13上以與第2金屬鍍層13相同之形狀形成作為外部端子之第2貴金屬鍍層14。
金屬板1例如以銅板構成。
第1貴金屬鍍層11例如以從金屬板1側依序形成之Au鍍層11a、Pd鍍層11b構成。
金屬鍍層12、第2金屬鍍層13例如以Ni鍍層構成。
第2貴金屬鍍層14例如以從金屬板1側依序形成之Pd鍍層14a、Au鍍層14b構成。
此外，第2貴金屬鍍層14表面(亦即，Au鍍層14b表面)離金屬板1面之高度H2比金屬鍍層12表面離金屬板1面之高度H1高。
以上述方式構成之第1實施形態之半導體裝置用基板，例如 能以下述方式製造。此外，在製造之各步驟實施之包含藥液洗淨或水洗淨之前置處理/後續處理等，在方便上省略說明。
首先，如圖2A所示，在作為基板之金屬板兩面層壓光阻遮罩用之乾膜光阻。此時，在金屬板，如圖3A所示，未形成鍍敷層。
接著，如圖2B所示，對表面側之乾膜光阻，使用在既定位置形成有用以形成內部端子、配線部及外部端子之基部之圖案(此處為圖案A)之玻璃遮罩使表面側曝光/顯影，且對背面側之乾膜光阻，使用整面照射之玻璃遮罩使背面側曝光/顯影。接著，如圖2C所示，在表面形成圖案A之光阻遮罩，在背面形成覆蓋整面之光阻遮罩。此外，曝光/顯影以習知公知方法進行。例如，在以玻璃遮罩覆蓋之狀態下照射紫外線，使對通過玻璃遮罩之紫外線照射之乾膜光阻之部位之顯影液之溶解性降低，除去以外之部分，藉此形成光阻遮罩。此外，此處，作為光阻雖使用負型乾膜光阻，但形成光阻遮罩時，亦可使用負型液狀光阻。再者，亦可使用正型乾膜光阻或液狀光阻，使對通過玻璃遮罩之紫外線照射之光阻之部分之顯影液之溶解性增加，除去該部分，藉此形成光阻遮罩。再者，作為用以形成光阻遮罩之光阻，亦可使用耐焊光阻。
接著，對從光阻遮罩露出之金屬板之部位，例如以Au鍍層11a、Pd鍍層11b之順序分別以成為既定厚度之方式施以Au鍍敷、Pd鍍敷以作為第1貴金屬鍍層11。
接著，在Pd鍍層11b上，例如以Ni鍍層形成為與貴金屬鍍層俯視形狀相同之方式施以Ni鍍敷以作為金屬鍍層12。圖2D係顯示此時之狀態。
接著，將兩面之光阻遮罩剝離。圖3B係顯示施加於此時之 半導體裝置用基板之圖案A之鍍層之圖，圖3C係將圖3B中矩形圍繞之一部分區域放大顯示之圖。此外，在剝離後之兩面，如圖2E所示，層壓乾膜光阻。
接著，如圖2F所示，使用形成有用以在之前形成之Ni鍍層之一部分且作為外部端子之部位重疊形成鍍層之圖案(此處為圖案B)之玻璃遮罩使表面側曝光/顯影，且對背面側之乾膜光阻，使用整面照射之玻璃遮罩使背面側曝光/顯影。接著，如圖2G所示，在表面形成圖案B之光阻遮罩，在背面形成覆蓋整面之光阻遮罩。
接著，在從光阻遮罩露出之構成金屬鍍層12之Ni鍍層表面以例如形成Ni鍍層之方式施以Ni鍍敷以作為第2金屬鍍層13。
接著，對第2金屬鍍層13即Ni鍍層表面，例如以Pd鍍層14a、Au鍍層14b之順序分別以成為既定厚度之方式施以Pd鍍敷、Au鍍敷以作為第2貴金屬鍍層14。圖2H係顯示此時之狀態。此外，亦可不設置第2金屬鍍層13，例如以Pd鍍層14a、Au鍍層14b之順序分別以成為既定厚度之方式施以Pd鍍敷、Au鍍敷以作為第2貴金屬鍍層14。
接著，如圖2I所示，藉由剝離兩面之光阻遮罩完成本實施形態之半導體裝置用基板。圖3D係顯示施加於此時之半導體裝置用基板之圖案B之鍍層之圖，圖3E係將圖3D中矩形圍繞之一部分區域放大顯示之圖。
使用以上述方式製造之第1實施形態之半導體裝置用基板之半導體裝置之製造方法係以下述方式進行。圖4A~圖4G係顯示使用經由圖2A~圖2I所示之製程製造之第1實施形態之半導體裝置用基板之樹脂密封型半導體裝置之製程之一例之說明圖。
首先，在圖4A所示之半導體裝置用基板之金屬板上，在與內部端子、配線部、外部端子對應之各鍍層突出之側，如圖4B所示，以作為外部端子之貴金屬鍍層14表面露出之方式以樹脂密封其他部位。圖4B係顯示使用在構成金屬鍍層12表面之Ni鍍層表面不設置第2金屬鍍層13而設置第2貴金屬鍍層即貴金屬鍍層14之半導體裝置用基板時之樹脂密封狀態。使用在構成金屬鍍層12之Ni鍍層表面設置第2金屬鍍層13、在第2金屬鍍層13表面設置第2貴金屬鍍層即貴金屬鍍層14之半導體裝置用基板時，如圖4B’所示，成為貴金屬鍍層14在樹脂密封時從樹脂面突出之狀態。此外，以下說明，方便上，設為使用不設置第2金屬鍍層13而設置第2貴金屬鍍層即貴金屬鍍層14之半導體裝置用基板。此外，使用不設置第2金屬鍍層13而設置第2貴金屬鍍層即貴金屬鍍層14之半導體裝置用基板時，在樹脂密封時，會有樹脂因端子圖案之鍍敷造成之端子高度不均繞入外部端子面之情形。在此情形，研磨密封之樹脂表面使外部端子面露出。
接著，對半導體裝置用基板之金屬板施以蝕刻，藉由溶解等除去金屬板。藉此，內部端子、配線部、外部端子之表面從樹脂面高度相同地露出。圖4C係顯示此時之狀態。
接著，將半導體元件搭載於除去金屬板而呈現之內部端子面側，使半導體元件之電極與從樹脂面高度相同地露出之內部端子連接。此時，在覆晶方式，如圖4D所示，使半導體元件之電極與內部端子連接。又，在引線方式，如圖4E所示，以引線連結半導體元件之電極與內部端子。此外，由於使用第1實施形態之半導體裝置用基板經過圖4A~圖4C所示之半導體裝置之製程露出之內部端子表面與樹脂面面高相同，因此能以穩定狀態搭載 半導體元件。此外，此處，方便上，關於固定半導體元件之晶粒接合，省略說明。
接著，如圖4F所示，以樹脂密封搭載半導體元件之面。藉此，完成半導體裝置。此外，圖4A~圖4F未改變半導體裝置用基板之上下方向而圖示。
將完成之半導體裝置與圖4F所示之方向在上下方向反轉搭載於外部構件。此時，僅外部端子從樹脂露出，因此能與設在外部構件之連接用端子容易地連接。圖4G係顯示此時之狀態。
(第2實施形態)
圖5A、圖5B係顯示本發明第2實施形態之半導體裝置用基板之構成之圖，圖5A係從外部端子側觀察之局部俯視圖，圖5B係圖5A之A-A剖面圖。圖6A~圖6J’係顯示圖5A、圖5B所示之半導體裝置用基板之製程之說明圖。
第2實施形態之半導體裝置用基板，如圖5B所示，除了與第1實施形態之半導體裝置用基板大致相同之構成外，進一步在金屬板1及金屬鍍層12之未形成第2貴金屬鍍層14之部位上，以使第2貴金屬鍍層14之上面露出之狀態形成樹脂層15。
以上述方式構成之第2實施形態之半導體裝置用基板，例如能以下述方式製造。此外，在製造之各步驟實施之包含藥液洗淨或水洗淨之前置處理/後續處理等，在方便上省略說明。
從對作為基板之金屬板兩面之光阻遮罩用之乾膜光阻之層壓(圖6A)至兩面之光阻遮罩用之剝離(圖6I)之步驟，與圖2A~圖2I所示之第1實施形態之半導體裝置用基板之製程大致相同。
接著，如圖6J所示，在金屬板上之與內部端子、配線部、外部端子對應之各鍍層突出之側，以作為外部端子之貴金屬鍍層14表面露出之方式以樹脂密封其他部位。圖6J係顯示使用在構成金屬鍍層12表面之Ni鍍層表面不設置第2金屬鍍層13而設置第2貴金屬鍍層即貴金屬鍍層14之半導體裝置用基板時之樹脂密封狀態。使用在構成金屬鍍層12之Ni鍍層表面設置第2金屬鍍層13、在第2金屬鍍層13表面設置第2貴金屬鍍層即貴金屬鍍層14之半導體裝置用基板時，如圖6J’所示，成為貴金屬鍍層14在樹脂密封時從樹脂面突出之狀態。此外，此處，方便上，設為使用不設置第2金屬鍍層13而設置第2貴金屬鍍層即貴金屬鍍層14之半導體裝置用基板。此外，使用不設置第2金屬鍍層13而設置第2貴金屬鍍層即貴金屬鍍層14之半導體裝置用基板時，在樹脂密封時，會有樹脂因端子圖案之鍍敷造成之端子高度不均繞入外部端子面之情形。在此情形，研磨密封之樹脂表面使外部端子面露出。藉此，完成本實施形態之半導體裝置用基板。
使用以上述方式製造之第2實施形態之半導體裝置用基板之半導體裝置之製造方法係以下述方式進行。圖7A~圖7F係顯示使用經由圖6A~圖6J’所示之製程製造之第2實施形態之半導體裝置用基板之樹脂密封型半導體裝置之製程之一例之說明圖。圖7A係顯示在構成金屬鍍層12之Ni鍍層表面不設置第2金屬鍍層13而設置第2貴金屬鍍層即貴金屬鍍層14並對既定部位進行樹脂密封之半導體裝置用基板。使用在構成金屬鍍層12之Ni鍍層表面設置第2金屬鍍層13、在第2金屬鍍層13表面設置第2貴金屬鍍層即貴金屬鍍層14並對既定部位進行樹脂密封之半導體裝置用基板之情形，如圖7A’所示，成為貴金屬鍍層14從樹脂面突出之狀態。此外， 以下說明中，方便上，設為使用不設置第2金屬鍍層13而設置第2貴金屬鍍層即貴金屬鍍層14並對既定部位進行樹脂密封之半導體裝置用基板。
首先，對圖7A所示之半導體裝置用基板之金屬板施以蝕刻，藉由溶解等除去金屬板。藉此，內部端子、配線部、外部端子之表面從樹脂面高度相同地露出。圖7B係顯示此時之狀態。
以下，半導體元件搭載至內部元件面側(圖7C、圖7D)、搭載半導體元件之面之樹脂密封(圖7E)、完成之半導體裝置搭載至外部構件(圖7F)之各步驟，與圖4D~圖4G所示之使用第1實施形態之半導體裝置用基板之半導體裝置之製程大致相同。
(第3實施形態)
圖8A、圖8B係顯示本發明第3實施形態之半導體裝置用基板之構成之圖，圖8A係從外部端子側觀察之局部俯視圖，圖8B係圖8A之A-A剖面圖。圖9A~圖9J係顯示圖8A、圖8B所示之半導體裝置用基板之製程之說明圖。
第3實施形態之半導體裝置用基板，如圖8B所示，在金屬板1及金屬鍍層11上形成使在金屬鍍層11之既定部位開口之永久光阻16，在位於永久鍍層16之開口部之金屬鍍層11上形成第2金屬鍍層13。其他構成與第1實施形態之半導體裝置用基板大致相同。
以上述方式構成之第3實施形態之半導體裝置用基板，例如能以下述方式製造。此外，在製造之各步驟實施之包含藥液洗淨或水洗淨之前置處理/後續處理等，在方便上省略說明。
從對作為基板之金屬板兩面之光阻遮罩用之乾膜光阻之層壓(圖9A)至 第1貴金屬鍍層11、金屬鍍層12之形成(圖9D)之步驟，與圖2A~圖2D所示之第1實施形態之半導體裝置用基板之製程大致相同。
接著，將兩面之光阻遮罩剝離。接著，如圖9E所示，在形成有鍍層之表面側層壓膜類型之永久光阻，在背面側層壓與圖9A使用者相同之乾膜光阻。
接著，如圖9F所示，使用形成有用以在之前形成之Ni鍍層之一部分且作為外部端子之部位重疊形成鍍層之圖案(此處為圖案B)之玻璃遮罩使表面側曝光/顯影，且對背面側之乾膜光阻，使用整面照射之玻璃遮罩使背面側曝光/顯影。接著，如圖9G所示，在表面形成由圖案B之永久光阻構成之光阻遮罩(圖8A、圖8B所示之永久光阻16)，在背面形成覆蓋整面之光阻遮罩。
接著，在從光阻遮罩露出之構成金屬鍍層12之Ni鍍層表面以例如形成Ni鍍層之方式施以Ni鍍敷以作為第2金屬鍍層13。
接著，對第2金屬鍍層13即Ni鍍層表面，例如以Pd鍍層14a、Au鍍層14b之順序分別以成為既定厚度之方式施以Pd鍍敷、Au鍍敷以作為第2貴金屬鍍層14。圖9H係顯示此時之狀態。此外，亦可不設置第2金屬鍍層13，例如以Pd鍍層14a、Au鍍層14b之順序分別以成為既定厚度之方式施以Pd鍍敷、Au鍍敷以作為第2貴金屬鍍層14。圖9I係顯示此時之狀態。
接著，如圖9J所示，藉由剝離背面之光阻遮罩完成本實施形態之半導體裝置用基板。
使用以上述方式製造之第3實施形態之半導體裝置用基板之半導體裝置之製造方法係以下述方式進行。圖10A~圖10G係顯示使用經 由圖9A~圖9J所示之製程製造之第3實施形態之半導體裝置用基板之樹脂密封型半導體裝置之製程之一例之說明圖。
首先，對圖10A所示之半導體裝置用基板之金屬板施以蝕刻，藉由溶解等除去金屬板。藉此，內部端子、配線部、外部端子之表面從永久光阻面高度相同地露出。圖10B係顯示此時之狀態。
接著，將半導體元件搭載於除去金屬板而呈現之內部端子面側，使半導體元件之電極與從永久光阻面高度相同地露出之內部端子連接。此時，在覆晶方式，如圖10C所示，使半導體元件之電極與內部端子連接。又，在引線方式，如圖10D所示，以引線連結半導體元件之電極與內部端子。此外，由於使用第3實施形態之半導體裝置用基板經過圖10A、圖10B所示之半導體裝置之製程露出之內部端子表面與永久光阻面面高相同，因此能以穩定狀態搭載半導體元件。此外，此處，方便上，關於固定半導體元件之晶粒接合，省略說明。
接著，如圖10E所示，以樹脂密封搭載半導體元件之面。藉此，完成半導體裝置。此外，圖10A~圖10E未改變半導體裝置用基板之上下方向而圖示。
將完成之半導體裝置與圖10E所示之方向在上下方向反轉搭載於外部構件。此時，僅外部端子從永久光阻露出，因此能與設在外部構件之連接用端子容易地連接。圖10F係顯示此時之狀態。
(第4實施形態)
圖11A、圖11B係顯示本發明第4實施形態之半導體裝置用配線構件之構成之圖，圖11A係從外部端子側觀察之局部俯視圖，圖11B係圖11A 之A-A剖面圖。圖12A~圖12K係顯示圖11A、圖11B所示之半導體裝置用配線構件之製程之說明圖。
第4實施形態之半導體裝置用配線構件，如圖11B所示，在樹脂層15之一方之面15a之既定部位以下面與樹脂層15之一方之面15a呈面高相同地露出之狀態形成作為內部端子之第1貴金屬鍍層11；在第1貴金屬鍍層11上以與第1貴金屬鍍層11相同之形狀形成金屬鍍層12；在金屬鍍層12上局部地形成第2金屬鍍層13；在第2金屬鍍層13上以上面從樹脂層15之另一方之面15b露出之狀態以與第2金屬鍍層12相同之形狀形成作為外部端子之第2貴金屬鍍層14。
第1貴金屬鍍層11例如以從樹脂層15之一方之面15a側依序形成之Au鍍層11a、Pd鍍層11b構成。
金屬鍍層12、第2金屬鍍層13例如以Ni鍍層構成。
第2貴金屬鍍層14例如以從樹脂層15之一方之面15a側依序形成之Pd鍍層14a、Au鍍層14b構成。
此外，第2貴金屬鍍層14表面(亦即，Au鍍層14b表面)離樹脂層15之一方之面15a之高度H2比金屬鍍層12表面離樹脂層15之一方之面15a之高度H1高。
以上述方式構成之第4實施形態之半導體裝置用配線構件，例如能以下述方式製造。此外，在製造之各步驟實施之包含藥液洗淨或水洗淨之前置處理/後續處理等，在方便上省略說明。
從對作為基板之金屬板兩面之光阻遮罩用之乾膜光阻之層壓(圖12A)至兩面之光阻遮罩用之剝離(圖12I)之步驟，與圖2A~圖2I所示之第1實施形 態之半導體裝置用基板之製程大致相同。
接著，如圖12J所示，在金屬板上，在與內部端子、配線部、外部端子對應之各鍍層突出之側，以作為外部端子之貴金屬鍍層14表面露出之方式以樹脂密封其他部位。圖12J係顯示使用在構成金屬鍍層12表面之Ni鍍層表面不設置第2金屬鍍層13而設置第2貴金屬鍍層即貴金屬鍍層14之金屬板時之樹脂密封狀態。使用在構成金屬鍍層12之Ni鍍層表面設置第2金屬鍍層13、在第2金屬鍍層13表面設置第2貴金屬鍍層即貴金屬鍍層14之金屬板時，如圖12J’所示，成為貴金屬鍍層14在樹脂密封時從樹脂面突出之狀態。此外，以下說明，方便上，設為使用不設置第2金屬鍍層13而設置第2貴金屬鍍層即貴金屬鍍層14之金屬板。此外，使用不設置第2金屬鍍層13而設置第2貴金屬鍍層即貴金屬鍍層14之金屬板時，在樹脂密封時，會有樹脂因端子圖案之鍍敷造成之端子高度不均繞入外部端子面之情形。在此情形，研磨密封之樹脂表面使外部端子面露出。
接著，對半導體裝置用基板之金屬板施以蝕刻，藉由溶解等除去金屬板，如圖12K所示，內部端子、配線部、外部端子之表面從樹脂面高度相同地露出。藉此，完成本實施形態之半導體裝置用配線構件。
使用以上述方式製造之第4實施形態之半導體裝置用配線構件之半導體裝置之製造方法係以下述方式進行。圖13A~圖13E係顯示使用經由圖12A~圖12K所示之製程製造之第4實施形態之半導體裝置用配線構件之樹脂密封型半導體裝置之製程之一例之說明圖。圖13A係顯示在構成金屬鍍層12之Ni鍍層表面不設置第2金屬鍍層13而設置第2貴金屬鍍層即貴金屬鍍層14並對既定部位進行樹脂密封，金屬板溶解除去後之半導 體裝置用基板。使用在構成金屬鍍層12之Ni鍍層表面設置第2金屬鍍層13、在第2金屬鍍層13表面設置第2貴金屬鍍層即貴金屬鍍層14並對既定部位進行樹脂密封，金屬板溶解除去後之半導體裝置用基板之情形，如圖13A’所示，成為貴金屬鍍層14從樹脂面突出之狀態。此外，以下說明中，方便上，設為使用不設置第2金屬鍍層13而設置第2貴金屬鍍層即貴金屬鍍層14並對既定部位進行樹脂密封，金屬板溶解除去後之半導體裝置用基板。
首先，將半導體元件搭載於圖13A所示之半導體裝置用配線構件之內部端子面側，使半導體元件之電極與從永久光阻面高度相同地露出之內部端子連接。此時，在覆晶方式，如圖13B所示，使半導體元件之電極與內部端子連接。又，在引線方式，如圖13C所示，以引線連結半導體元件之電極與內部端子。此外，第4實施形態之半導體裝置用配線構件中，由於露出之內部端子表面與樹脂面面高相同，因此能以穩定狀態搭載半導體元件。此外，此處，方便上，關於固定半導體元件之晶粒接合，省略說明。
接著，如圖13D所示，以樹脂密封搭載半導體元件之面。藉此，完成半導體裝置。此外，圖13A~圖13D未改變半導體裝置用基板之上下方向而圖示。
將完成之半導體裝置與圖13D所示之方向在上下方向反轉搭載於外部構件。此時，僅外部端子從樹脂露出，因此能與設在外部構件之連接用端子容易地連接。圖13E係顯示此時之狀態。
(比較例1)
接著，作為上述各實施形態之半導體裝置用基板、半導體裝置用配線 構件之比較例，說明習知半導體裝置用基板之構成。圖14A~圖14E係顯示比較例1之習知半導體裝置用基板之製程之說明圖。圖15A~圖15C係顯示圖14A~圖14E之製程中半導體裝置用基板之狀態變化之俯視圖。
比較例1之半導體裝置用基板，如圖14D所示，形成在金屬板上之內部端子、配線部、外部端子之表面形成為離金屬板之面大致相同高度。
以上述方式構成之比較例1之半導體裝置用基板，例如，係以下述方式製造。
如圖14A~圖14D所示，對做為半導體裝置用基板之金屬板兩面之光阻遮罩用乾膜光阻之層壓、在表面側及背面側之使用玻璃遮罩之曝光/顯影形成之圖案A及整面之光阻遮罩之形成、對從光阻遮罩露出之金屬板之部位之鍍敷，與圖2A~圖2D所示之第1實施形態之半導體裝置用基板之製程大致相同。
比較例1之半導體裝置用基板，藉由從圖14D之狀態剝離兩面之光阻遮罩而完成，不經過圖2E~圖2I所示之步驟之點與第1實施形態之半導體裝置用基板之製程不同。又，比較例1之半導體裝置用基板，不經過圖6E~圖6J所示之步驟之點與第2實施形態之半導體裝置用基板之製程不同。又，比較例1之半導體裝置用基板，不經過圖9E~圖9J所示之步驟之點與第3實施形態之半導體裝置用基板之製程不同。又，比較例1之半導體裝置用基板，不經過圖12E~圖12K所示之步驟之點與第4實施形態之半導體裝置用配線構件之製程不同。
使用以上述方式製造之比較例1之半導體裝置用基板之半 導體裝置之組裝係以下述方式進行。圖16A~圖16L係顯示使用經由圖14A~圖14E所示之製程製造之比較例1之半導體裝置用基板之樹脂密封型半導體裝置之製程之說明圖。
首先，將半導體元件搭載於圖16A、圖16B所示之半導體裝置用基板之金屬板之內部端子、配線部、外部端子之鍍層突出側，使半導體元件之電極與內部端子連接。此時，在覆晶方式，如圖16A所示，使半導體元件之電極與內部端子連接。又，在引線方式，如圖16B所示，以引線連結半導體元件之電極與內部端子。此外，搭載半導體元件之面因鍍敷加工形成之厚度之偏差而具有高低差，因此不易在穩定狀態搭載。因此，在搭載半導體元件之金屬板與半導體元件之間隙設置使用膜狀或糊狀之接著材料之接著層，以搭載半導體元件時半導體元件與內部端子之一部分接觸而使半導體元件傾斜之情形不會發生之方式，透過接著層將半導體元件固定在金屬板。
接著，如圖16C所示，以樹脂密封搭載半導體元件之面。
接著，對半導體裝置用基板之金屬板施以蝕刻，將金屬板溶解除去。藉此，在半導體裝置之背面側，內部端子、配線部、外部端子之表面從樹脂面面高相同地露出。圖16D係顯示此時之狀態。
接著，如圖16E所示，以樹脂覆蓋半導體裝置背面側，以外部端子之一部分表面露出之方式，對樹脂加工開口部以形成外部絕緣層。藉此，完成半導體裝置。
此外，外部絕緣層之形成係以下述方式進行。
例如，在圖16F所示之內部端子、配線部、外部端子之表面從樹脂面 面高相同地露出之側，如圖16G所示，塗布光阻遮罩用之液狀耐焊光阻，以稍微低於玻璃轉換溫度之溫度加熱，進行預硬化(預備硬化)(圖16H)。
接著，如圖16I所示，使用形成有用以在作為外部端子之部位形成開口部之圖案之玻璃遮罩使預備硬化之耐焊光阻曝光/顯影。接著，如圖16J所示，形成用以在作為外部端子之部位形成開口部之圖案之光阻遮罩。之後，為了獲得最後強度，對光阻遮罩進行進一步加熱之主硬化(圖16K)。
藉此，完成圖16L所示之半導體裝置。
將完成之半導體裝置搭載於外部構件。此情形，外部端子從光阻遮罩之開口面在內側露出。因此，藉由在開口部埋設焊球與外部構件之端子電性連接。圖16L係顯示此時之狀態。
(第1實施形態與比較例1之半導體裝置之比較)
如上述，在比較例1之半導體裝置用基板，由於構成外部端子與內部端子及配線部之鍍層之厚度形成為大致相同，因此在之後之半導體裝置之製程，形成用以埋設鍍層之絕緣層，必須在該絕緣層加工用以與外部端子連接之開口部，半導體裝置之組裝步驟增加，其結果，導致製造延遲等，產率惡化。
相對於此，根據第1實施形態之半導體裝置用基板，由於在外部端子與內部端子及配線部設有高低差，因此在之後之半導體裝置之製程，能僅以樹脂等密封內部端子及配線部，僅使外部端子露出。因此，與比較例1之半導體裝置用基板不同，在半導體裝置之製程不需在與外部構件之連接面加工開口部，因此步驟數對應地減少，產率提升。
又，在比較例1之半導體裝置用基板，複數個內部端子上面 之高度係以具有數μm(例如5~8μm)之高低差之具有偏差之鍍層形成，因此在搭載半導體元件進行與內部端子部之電性連接時，半導體元件係以傾斜狀態搭載，在電性連接上產生導通不良。
相對於此，根據第1實施形態之半導體裝置用基板，在之後之半導體裝置之製程，由於搭載半導體元件之內部端子面及與半導體元件進行電性連接之內部端子部之高度均勻，因此半導體元件與內部端子部之電性連接之可靠性提升。
(第2實施形態與比較例1之半導體裝置之比較)
又，根據第2實施形態之半導體裝置用基板，由於在外部端子與內部端子及配線部設有高低差，僅以樹脂密封內部端子及配線部，僅使外部端子露出，因此，與比較例1之半導體裝置用基板不同，在半導體裝置之製程不需在與外部構件之連接面加工開口部，因此步驟數對應地減少，產率提升。
又，根據第2實施形態之半導體裝置用基板，與第1實施形態之半導體裝置用基板同樣地，在之後之半導體裝置之製程，由於搭載半導體元件之內部端子面及與半導體元件進行電性連接之內部端子部之高度均勻，因此半導體元件與內部端子部之電性連接之可靠性提升。
(第3實施形態與比較例1之半導體裝置之比較)
又，根據第3實施形態之半導體裝置用基板，由於在外部端子與內部端子及配線部設有高低差，僅以永久光阻等密封內部端子及配線部，僅使外部端子露出，因此，與比較例1之半導體裝置用基板不同，在半導體裝置之製程不需在與外部構件之連接面設置具有開口部之絕緣層，因此步驟 數對應地減少，產率提升。再者，根據第3實施形態之半導體裝置用基板，亦可作為金屬板除去之配線構件出貨。如此，亦不需要用以在製造半導體裝置時除去金屬板之蝕刻步驟，產率進一步提升。
又，根據第3實施形態之半導體裝置用基板，與第1實施形態之半導體裝置用基板同樣地，在之後之半導體裝置之製程，由於搭載半導體元件之內部端子面及與半導體元件進行電性連接之內部端子部之高度均勻，因此半導體元件與內部端子部之電性連接之可靠性提升。
(第4實施形態與比較例1之半導體裝置之比較)
又，根據第4實施形態之半導體裝置用配線構件，由於在外部端子與內部端子及配線部設有高低差，僅以樹脂密封內部端子及配線部，僅使外部端子從樹脂層之另一方之面露出，因此，與比較例1之半導體裝置用基板不同，在半導體裝置之製程不需金屬板之蝕刻除去或在與外部構件之連接面加工開口部，因此步驟數對應地減少，產率提升。
又，根據第4實施形態之半導體裝置用配線構件，與第1實施形態之半導體裝置用基板同樣地，在之後之半導體裝置之製程，由於搭載半導體元件之內部端子面及與半導體元件進行電性連接之內部端子部之高度均勻，因此半導體元件與內部端子部之電性連接之可靠性提升。
(實施例1)
接著，說明與本發明第1實施形態對應之半導體裝置用基板及其製造方法之實施例。
此外，在各步驟，雖實施包含藥液洗淨或水洗淨之前置處理/後續處理，但僅為一般性處理，因此省略記載。
首先，作為金屬板，準備亦使用為引線架之板厚0.15mm之銅材。
在光阻遮罩形成步驟，在金屬板之兩面層壓厚度25μm之乾膜光阻(旭化成製：AQ-2558)(參照圖2A)。
接著，使用在表面側形成有用以在既定位置形成鍍敷之圖案A之玻璃遮罩對表面側之乾膜光阻進行曝光/顯影，形成鍍敷形成部分開口之光阻遮罩(參照圖2B、圖2C)。對背面側之乾膜光阻形成覆蓋金屬板背面整體之光阻遮罩。此曝光/顯影與習知方法同樣地，藉由使曝光用玻璃遮罩密合於乾膜光阻，照射紫外線，藉此使圖案A曝光於乾膜光阻，藉由碳酸鈉進行顯影。
在下一個鍍敷步驟，對從形成之光阻遮罩露出之金屬板進行一般之鍍敷前置處理後，依序以Au為0.003μm以上、Pd為0.01μm以上、Ni為6μm以上之方式施以鍍敷(參照圖2D)。
接著，剝離兩面之光阻遮罩，在兩面層壓相同之乾膜光阻(參照圖2E)。此時，雖必須對應形成之第2金屬鍍層之厚度選定光阻之厚度，但本實施例中，為了使第2金屬鍍層形成為15~40μm，使用表面側厚度50μm之光阻，使用背面側厚度25μm之光阻。
接著，使用形成有用以在之前形成之鍍層之一部分且作為外部端子之部分重疊形成鍍層之圖案B之玻璃遮罩進行曝光/顯影以形成光阻遮罩(參照圖2F、圖2G)。此外，背面側，與前一次之光阻遮罩形成步驟相同，形成覆蓋整體之光阻遮罩。
在下一個鍍敷步驟，對從形成之光阻遮罩露出之Ni鍍面依序以Ni為40μm以上、Pd為0.01μm以上、Au為0.003μm以上之方式施以鍍敷(參 照圖2H)，接著，除去兩面之光阻遮罩，製作半導體裝置用基板(參照圖2I)。
在與完成之半導體裝置用基板之金屬板之內部端子、配線部、外部端子對應之鍍層突出之側，以作為外部端子之貴金屬鍍層表面露出之方式，以樹脂密封其他部位(參照圖4B)，接著，蝕刻除去金屬板(銅材)(參照圖4C)，以樹脂固定之鍍層作為配線，在與金屬板相接之面側搭載半導體元件以與內部端子取得導通(參照圖4D)，藉由對半導體元件搭載部進行樹脂密封獲得外部端子表面從樹脂面露出之狀態之半導體裝置(參照圖4F)。
(實施例2)
接著，說明與本發明第2實施形態對應之半導體裝置用基板及其製造方法之實施例。
此外，在各步驟，雖實施包含藥液洗淨或水洗淨之前置處理/後續處理，但僅為一般性處理，因此省略記載。
與實施例1大致同樣地，進行金屬板之準備、從乾膜光阻之層壓(圖6A)至兩面之光阻遮罩之剝離(圖6I)為止之各步驟。
接著，在與金屬板之內部端子、配線部、外部端子對應之鍍層突出之側，以作為外部端子之貴金屬鍍層表面露出之方式，以樹脂密封其他部位(參照圖6J)，以製作半導體裝置用基板。
蝕刻除去完成之半導體裝置用基板之金屬板(銅材)(參照圖7B)，以樹脂固定之鍍層作為配線，在與金屬板相接之面側搭載半導體元件以與內部端子取得導通(參照圖7C)，藉由對半導體元件搭載部進行樹脂密封獲得外部端子表面從樹脂面露出之狀態之半導體裝置(參照圖7E)。
(實施例3)
接著，說明與本發明第3實施形態對應之半導體裝置用基板及其製造方法之實施例。
此外，在各步驟，雖實施包含藥液洗淨或水洗淨之前置處理/後續處理，但僅為一般性處理，因此省略記載。
與實施例1大致同樣地，進行金屬板之準備、從乾膜光阻之層壓(圖6A)至Au、Pd、Ni之依序鍍敷(圖9D)為止之各步驟。
接著，剝離兩面之光阻遮罩，在之前形成有鍍層之表面側層壓膜類型之永久光阻(日立化成製：KI-1000T4F)，在背面側層壓與上述相同之乾膜光阻(參照圖9E)。此時，雖必須依據形成之第2金屬鍍層之厚度選定永久光阻之厚度，但在本實施例，為了將第2金屬鍍層形成為15~40μm，使用50μm之永久光阻。又，背面側係使用厚度25μm之光阻。
接著，使用形成有用以在之前形成之鍍層之一部分且作為外部端子之部分重疊形成鍍層之圖案B之玻璃遮罩進行曝光/顯影以形成光阻遮罩(參照圖9G、圖9F)。此外，背面側，與前一次之光阻遮罩形成步驟相同，形成覆蓋整體之光阻遮罩。
在下一個鍍敷步驟，製作對從形成之光阻遮罩露出之Ni鍍面依序以Pd為0.01μm以上、Au為0.003μm以上之方式施以鍍敷之基板、及依序以Ni為15μm以上、Pd為0.01μm以上、Au為0.003μm以上之方式施以鍍敷之基板之施以二種鍍敷之基板(參照圖9H、圖9I)，接著，除去各基板背面之光阻遮罩，製作二種半導體裝置用基板(參照圖9J)。
蝕刻除去完成之半導體裝置用基板之金屬板(銅材)(參照圖10B)，以永久光阻固定之鍍層作為配線，在與金屬板相接之面側搭載半導體元件以與 內部端子取得導通(參照圖10C)，藉由進行樹脂密封獲得外部端子表面從永久光阻面大致面高相同地露出之狀態(參照圖10E)、及從永久光阻面凹陷之狀態(如圖10G所示，藉由在開口部埋設焊球能與外部構件之連接用端子電性連接之狀態)之二種半導體裝置。
(實施例4)
接著，說明與本發明第4實施形態對應之半導體裝置用配線構件及其製造方法之實施例。
此外，在各步驟，雖實施包含藥液洗淨或水洗淨之前置處理/後續處理，但僅為一般性處理，因此省略記載。
與實施例1大致同樣地，進行金屬板之準備、從乾膜光阻之層壓(圖12A)至兩面之光阻遮罩之剝離(圖12I)為止之各步驟。
接著，在與金屬板之內部端子、配線部、外部端子對應之鍍層突出之側，以作為外部端子之貴金屬鍍層表面露出之方式，以樹脂密封其他部位(參照圖12J)。
接著，蝕刻除去金屬板(銅材)，製作半導體裝置用配線構件(參照圖12K)。
以完成之半導體裝置用配線構件之樹脂固定之鍍層作為配線，在與金屬板相接之面側搭載半導體元件以與內部端子取得導通(參照圖13C)，藉由對半導體元件搭載部進行樹脂密封獲得外部端子表面從樹脂面露出之狀態之半導體裝置(參照圖13E)。
(第5實施形態)
本實施形態之半導體裝置之製造方法，準備半導體裝置用基板，該半 導體裝置用基板，在金屬板上形成作為內部端子之鍍層，在其上以相同形狀形成不同之金屬鍍層，進一步在其上局部地形成鍍層，在局部地形成之鍍層上以相同形狀形成作為外部端子之鍍層，作為外部端子之鍍層表面離金屬板面之高度比其他鍍層離金屬板面之高度高。
接著，使用此半導體裝置用基板，在半導體裝置用基板之金屬板上與內部端子部、配線部、外部端子部對應之鍍層突出之側，以外部端子部之表面露出之方式，以樹脂密封其他部位。
接著，除去半導體裝置用基板之金屬板，獲得鍍層面在與金屬板相接之面側從樹脂面面高相同地露出之配線構件。
接著，在金屬板除去而呈現之鍍層側搭載半導體元件，使半導體元件之電極與從樹脂面面高相同地露出之鍍層之內部端子部連接。
接著，以樹脂密封搭載半導體元件之面側。
藉由上述步驟，可將半導體元件搭載於仿效金屬板表面無段差狀態之面，由於為外部連接部已從樹脂露出之構件，因此可省略使外部連接部露出之習知加工步驟。
(實施例5)
圖17A~圖17D係顯示對應本發明第5實施形態之實施例之半導體裝置之製造方法之步驟之圖，圖17A,圖17A’係顯示本實施例之半導體裝置之製造使用之半導體裝置用基板之構成之說明圖，圖17B,圖17B’係顯示以外部端子部之面在圖17A,圖17A’所示之半導體裝置用基板露出之方式以樹脂密封之狀態之說明圖，圖17C係顯示從圖17B所示之半導體裝置用基板除去金屬板做成配線構件之狀態之說明圖，圖17D係顯示在成為圖17C 所示之配線構件之內部端子之鍍層側搭載半導體元件，將配線構件之內部端子部與半導體元件之電極連接，對搭載半導體元件側進行樹脂密封之狀態之說明圖。
如圖17A所示，為了製造本實施例之半導體裝置準備之半導體裝置用基板，在金屬板1上之既定部位形成作為內部端子之第1貴金屬鍍層11；在第1貴金屬鍍層上以與第1貴金屬鍍層相同之形狀形成金屬鍍層12；進一步在金屬鍍層12上局部地形成第2金屬鍍層13，在第2金屬鍍層13上以與第2金屬鍍層13相同之形狀形成作為外部端子之第2貴金屬鍍層14。此外，作為外部端子之第2貴金屬鍍層14表面離金屬板1表面之高度比其他鍍層離金屬板1表面之高度高。
金屬板1例如以銅板構成。
第1貴金屬鍍層11例如以從金屬板1側依序形成之Au鍍層與Pd鍍層構成。
金屬鍍層12、第2金屬鍍層13例如以Ni鍍層構成。
第2貴金屬鍍層14例如以從金屬板1側依序形成之Pd鍍層與Au鍍層構成。
此外，將第2貴金屬鍍層14表面(亦即，Au鍍層表面)離金屬板1面之高度約40μm且金屬鍍層12表面離金屬板1面之高度約6μm之半導體裝置用基板使用在本實施例之半導體裝置之製造。
此外，作為本實施例之變形例，如圖17A’所示，亦可將在金屬鍍層12上未形成第2金屬鍍層13但在金屬鍍層12上局部地形成作為外部端子之第2貴金屬鍍層14之半導體裝置用基板使用在半導體裝置之製造。
在製造本實施例之半導體裝置時，首先，使用圖17A所示之半導體裝置用基板，如圖17B所示，在半導體裝置用基板之金屬板上與內部端子部1-1、配線部1-2、外部端子部1-3對應之鍍層突出之側，以作為外部端子之第2貴金屬鍍層14表面露出之方式，以樹脂20密封其他部位。此外，作為變形例，圖17B’係顯示使用圖17A’所示之半導體裝置用基板時在半導體裝置用基板之金屬板上與內部端子部1-1、配線部1-2、外部端子部1-3對應之鍍層突出之側，以作為外部端子之第2貴金屬鍍層14表面露出之方式，以樹脂20密封其他部位之狀態。使用圖17A’所示之半導體裝置用基板時，在樹脂密封時，會有樹脂因端子圖案之鍍敷造成之端子之高度不均繞入外部端子面之情形。在此情形，研磨密封之樹脂表面以使外部端子面露出。此外，在以下說明，方便上，使用圖17所示之半導體裝置用基板。
接著，對半導體裝置用基板之金屬板1施以蝕刻，藉由溶解等除去金屬板1。藉此，獲得內部端子部1-1、配線部1-2、外部端子部1-3之面在與金屬板1相接之面側從樹脂面面高均勻地露出之配線構件30。圖17C係顯示此時之狀態。
接著，使圖17C所示之配線構件30下側往上側反轉，如圖17D所示，將半導體元件40搭載於金屬板除去而呈現之內部端子面側，使半導體元件40之電極與從樹脂20之面面高相同地露出之內部端子連接。此情形，在覆晶方式，使半導體元件40之電極與內部端子連接，在引線方式，以引線連結半導體元件40之電極與內部端子。此外，由於作為配線構件30露出之內部端子表面與樹脂20之面面高相同，因此能以未傾斜之穩定狀態 搭載半導體元件40。此外，此處，方便上，關於固定半導體元件40之晶粒接合，省略說明。
接著，以樹脂41密封搭載半導體元件40之面側。藉此，完成半導體裝置。此外，將複數個半導體裝置一次密封之情形，進行切斷加工以獲得各半導體裝置。
此時，由於已形成為外部連接端子在半導體裝置背面側從樹脂20露出之狀態，因此不需要習知半導體裝置之製造方法中使被樹脂覆蓋之外部連接部露出之加工。
此外，本發明之半導體裝置之製造方法使用之半導體裝置用基板，例如可藉由實施例1所示之製造方法製造。
(第6實施形態)
本實施形態之半導體裝置之製造方法，製作或準備從在金屬板上以較鍍層厚之既定厚度形成永久光阻層，在永久光阻層內在金屬板上形成作為內部端子之鍍層，在其上以相同形狀重疊形成金屬鍍層，進一步在其上局部地形成作為外部端子之鍍層，或者局部地形成金屬鍍層且在其上形成作為外部端子之鍍層之半導體裝置用基板除去金屬板而得之鍍層由永久光阻固定之配線構件之步驟；將半導體元件搭載於配線構件之與金屬板相接側之步驟；使半導體元件之電極與配線構件之內部端子連接之步驟；以及對半導體元件搭載側進行樹脂密封之步驟。
藉由上述步驟，可將半導體元件搭載於仿效金屬板表面無段差狀態之配線構件之面，由於為外部端子之面已從永久光阻之開口部露出之配線構件，因此可省略樹脂層之形成及使與外部連接之部分露出之習知加工步驟。
(實施例6)
圖18係對應本發明第6實施形態之實施例之半導體裝置之製造方法使用之配線構件之剖面圖。圖19係顯示在成為圖18所示之配線構件之內部端子之鍍層側搭載半導體元件，將配線構件之內部端子部與半導體元件之電極連接，對搭載半導體元件側進行樹脂密封之狀態之說明圖。圖20A~圖20F係顯示圖18之實施例之半導體裝置之製造方法使用之配線構件之製造方法之步驟之一例之說明圖。
如圖18所示，為了製造本實施例之半導體裝置準備之配線構件30，形成有作為內部端子之第1貴金屬鍍層11；以與第1貴金屬鍍層11相同之形狀形成金屬鍍層12；進一步在金屬鍍層12上局部地形成第2金屬鍍層13，以與第2金屬鍍層13相同之形狀形成作為外部端子之第2貴金屬鍍層14。
此外，從圖18之上依序，例如第1貴金屬鍍層11以Au鍍層與Pd鍍層構成，金屬鍍層12以Ni鍍層構成，第2金屬鍍層13亦以Ni鍍層構成，第2貴金屬鍍層14以Pd鍍層與Au鍍層構成，Au鍍層在配線構件之表背面露出。圖18中，1-1為內部端子部，1-2為配線部，1-3為外部端子部，16為永久光阻。
接著，使用此配線構件，如圖19所示，將半導體元件40搭載於作為內部端子之鍍層(第1貴金屬鍍層)11之面側，使半導體元件40之電極與從永久光阻16之面面高相同地露出之內部端子連接。連接，在覆晶方式，使半導體元件40之電極與內部端子連接，在引線方式，以引線連結半導體元件40之電極與內部端子。此外，由於作為配線構件30露出之內部端子表面與永久樹脂16之面面高相同，因此能以未傾斜之穩定狀態搭載半 導體元件40。此外，此處，方便上，關於固定半導體元件40之晶粒接合，省略說明。
接著，以樹脂41密封搭載半導體元件40之面側。藉此，完成半導體裝置。此外，將複數個半導體裝置一次密封之情形，進行切斷加工以獲得各半導體裝置。
此時，由於已形成為外部連接端子在半導體裝置背面側從永久樹脂16之開口部露出之狀態，因此不需要習知半導體裝置之製造方法中必須之以樹脂覆蓋、使被覆蓋之外部連接部露出之加工。
此外，本發明之半導體裝置之製造方法使用之配線構件30，例如，能以下述方式製造(參照圖20A~圖20F)。
首先，作為金屬板1，準備亦使用為引線架之例如板厚0.15mm之銅材。
接著，在金屬板1之兩面層壓力如厚度25μm之乾膜光阻9，接著，使用在表面側形成有用以在既定位置形成鍍敷之圖案A之玻璃遮罩對表面側之乾膜光阻9進行曝光/顯影，形成鍍敷形成部分開口之光阻遮罩。對背面側之乾膜光阻9形成覆蓋金屬板1背面整體之光阻遮罩。此曝光/顯影與習知方法同樣。
在下一個鍍敷步驟，對從形成之光阻遮罩露出之金屬板1進行一般之鍍敷前置處理後，依序作為第1貴金屬鍍層以Au為0.003μm以上、Pd為0.01μm以上，作為金屬鍍層以Ni為6μm以上之方式施以鍍敷(參照圖20A)。
接著，剝離兩面之光阻遮罩(參照圖20B)，在表面側層壓永久光阻20，在背面層壓與上述相同之乾膜光阻9。此時，雖必須對應形成之第2金屬鍍 層之厚度選定永久光阻16之厚度，但為了使第2金屬鍍層形成為15~30μm，使用表面側厚度40μm之永久光阻16，使用背面側厚度25μm之光阻9。
接著，使用形成有用以在之前形成之鍍層之一部分且作為外部端子之部分重疊形成鍍層之圖案B之玻璃遮罩進行曝光/顯影以形成光阻遮罩。背面側，與前一次相同，形成覆蓋整體之光阻遮罩。
接著，對從形成之光阻遮罩露出之金屬鍍層即Ni鍍面依序作為第2金屬鍍層以Ni為30μm以上，作為第2貴金屬鍍層以Pd為0.01μm以上、Au為0.003μm以上之方式施以鍍敷(參照圖20C)後，除去背面之光阻遮罩，殘留永久光阻16(參照圖20D)，除去金屬板，獲得配線構件30(參照圖20E)。
此外，亦可省略第2金屬鍍層，在金屬鍍層即Ni鍍面作為第2貴金屬鍍層以Pd為0.01μm以上、Au為0.003μm以上之方式施以鍍敷。
接著，配線構件30，為了將半導體元件搭載於除去之金屬板1側之面，使配線構件30之下側往上側反轉使用(參照圖20F)。
(比較例2)
接著，作為比較例2，說明習知半導體裝置之製造方法。
習知半導體裝置用基板，與本發明使用之半導體裝置用基板相反地，在金屬板上形成作為外部端子之鍍層，以相同形狀重疊鍍層，在上層形成作為內部端子之鍍層。此等鍍層對應搭載之半導體元件之電極數，作為複數個(條)鍍層形成為大致相同高度。
在此半導體裝置等基板之內部端子上搭載半導體元件，進行半導體元件之電極與內部端子之連接。
然而，藉由鍍敷加工形成複數個30μm、40μm等高度(厚度)時，由於鍍敷生產時之偏差產生5~8μm程度之高低差，因此習知半導體裝置用基板，在金屬板至內部端子上面之高度產生高低差。
因此，在搭載半導體元件時，會有半導體元件產生傾斜，在半導體元件之電極與內部端子之連接產生導通不良之情形。
在搭載半導體元件後，對搭載半導體元件側進行樹脂密封，僅除去半導體裝置用基板之金屬板。
藉由除去金屬板，在樹脂背面側出現與金屬板相接之作為外部端子之鍍層之面。
接著，為了將出現之外部端子面之一部分用作為用以與外部連接之外部端子部，以樹脂覆蓋樹脂之背面側整面，接著，以僅外部端子部露出之方式進行將覆蓋之樹脂之一部分開口之加工，使外部端子部露出完成半導體裝置。在將複數個半導體裝置一次密封之類型，進行切斷加工以完成各半導體裝置。
以上，雖說明了本發明之半導體裝置用基板、半導體裝置用配線構件及其等之製造方法、以及使用半導體裝置用基板之半導體裝置之製造方法之實施形態及實施例，但本發明之半導體裝置用基板、半導體裝置用配線構件並不限於上述實施形態及實施例之構成。
例如，在第1實施形態~第3實施形態之半導體裝置用基板、第4實施形態之半導體裝置用配線構件，雖在第1貴金屬鍍層使用Au、Pd，在金屬鍍層使用Ni，在第2金屬鍍層使用Ni，在第2貴金屬鍍層使用Pd、Au，但本發明之半導體裝置用基板之第1貴金屬鍍層、金屬鍍層(或者金屬鍍層與 第2金屬鍍層)、第2貴金屬鍍層之形成使用之鍍敷之組合並不限於此，作為變形例，亦可將如下述表1所示之施以鍍敷之第1貴金屬鍍層、金屬鍍層(或者金屬鍍層與第2金屬鍍層)、第2貴金屬鍍層組合構成本發明之半導體裝置用基板、半導體裝置用配線構件。此外，在表1，表示鍍敷在各變形例從欄上方依序施加。
本發明之半導體裝置用基板、半導體裝置用配線構件及其等之製造方法、以及使用半導體裝置用基板之半導體裝置之製造方法，可用於必須組裝表面構裝型之密封樹脂型半導體裝置之領域。
1‧‧‧金屬板
11‧‧‧作為內部端子之鍍層(第1貴金屬鍍層)
11a‧‧‧Au鍍層(第1貴金屬鍍層)
11b‧‧‧Pd鍍層(第1貴金屬鍍層)
12‧‧‧Ni鍍層(金屬鍍層)
13‧‧‧Ni鍍層(第2金屬鍍層)
14‧‧‧作為外部端子之鍍層(第2貴金屬鍍層)
14a‧‧‧Pd鍍層(第2貴金屬鍍層)
14b‧‧‧Au鍍層(第2貴金屬鍍層)

Claims (23)

  1. 一種半導體裝置用基板，其在既定面上之既定部位形成作為內部端子之鍍層，在該作為內部端子之鍍層上局部地形成作為外部端子之鍍層，該作為外部端子之鍍層表面離該既定面之高度比其他鍍層表面離該既定面之高度高。
  2. 如申請專利範圍第1項之半導體裝置用基板，其中，該作為內部端子之鍍層由形成在金屬板上之既定部位之第1貴金屬鍍層構成；在該第1貴金屬鍍層上以與該第1貴金屬鍍層相同之形狀形成金屬鍍層；該作為外部端子之鍍層由局部地形成在該金屬鍍層上之第2貴金屬鍍層構成；該第2貴金屬鍍層表面離該金屬板面之高度比該金屬鍍層表面離該金屬板面之高度高。
  3. 如申請專利範圍第1項之半導體裝置用基板，其中，該作為內部端子之鍍層由形成在金屬板上之既定部位之第1貴金屬鍍層構成；在該第1貴金屬鍍層上以與該第1貴金屬鍍層相同之形狀形成金屬鍍層；該作為外部端子之鍍層由局部地形成在該金屬鍍層上之第2貴金屬鍍層構成；進一步在該金屬板及該金屬鍍層之未形成該第2貴金屬鍍層之部位上，以使該第2貴金屬鍍層之上面露出之狀態形成樹脂層。
  4. 如申請專利範圍第1項之半導體裝置用基板，其中，該作為內部端子 之鍍層由形成在金屬板上之既定部位之第1貴金屬鍍層構成；在該第1貴金屬鍍層上以與該第1貴金屬鍍層相同之形狀形成金屬鍍層；在該金屬板及該金屬鍍層上形成使在該金屬鍍層之既定部位開口之永久光阻；該作為外部端子之鍍層由形成在位於該永久光阻之開口部之該金屬鍍層上之第2貴金屬鍍層構成。
  5. 如申請專利範圍第2至4項中任一項之半導體裝置用基板，其中，在該金屬鍍層與該第2貴金屬鍍層之間，以與該第2貴金屬鍍層相同之形狀形成第2金屬鍍層。
  6. 如申請專利範圍第2至4項中任一項之半導體裝置用基板，其中，從該金屬板側依序形成作為該第1貴金屬鍍層之Au鍍層、Pd鍍層、作為該金屬鍍層及該第2金屬鍍層之Ni鍍層、作為該第2貴金屬鍍層之Pd鍍層、Au鍍層。
  7. 如申請專利範圍第4項之半導體裝置用基板，其中，該永久光阻係以具有用以使該第2貴金屬鍍層之上面露出之開口部之方式形成；該第2貴金屬鍍層之上面位於該永久光阻上面之下側。
  8. 一種半導體裝置用配線構件，係使用申請專利範圍第1項之半導體裝置用基板製造出，其特徵在於：該作為內部端子之鍍層，係由下面從樹脂層之一面之既定部位露出而成與該樹脂層之一面同面高之狀態形成之第1貴金屬鍍層構成；在該第1貴金屬鍍層上以與該第1貴金屬鍍層相同之形狀形成金屬鍍 層；該作為外部端子之鍍層，由上面從該樹脂層之另一面露出之狀態局部地形成在該金屬鍍層上之第2貴金屬鍍層構成。
  9. 如申請專利範圍第8項之半導體裝置用配線構件，其中，在該金屬鍍層與該第2貴金屬鍍層之間，以與該第2貴金屬鍍層相同之形狀形成第2金屬鍍層。
  10. 如申請專利範圍第8或9項之半導體裝置用配線構件，其中，從該樹脂層之一面側依序形成作為該第1貴金屬鍍層之Au鍍層、Pd鍍層、作為該金屬鍍層及該第2金屬鍍層之Ni鍍層、作為該第2貴金屬鍍層之Pd鍍層、Au鍍層。
  11. 一種半導體裝置用基板之製造方法，具有：在金屬板上形成具有圖案A之開口部之光阻遮罩之步驟；在該圖案A之開口部形成第1貴金屬鍍層之步驟；在該第1貴金屬鍍層上以與該第1貴金屬鍍層相同之形狀形成金屬鍍層之步驟；剝離該光阻遮罩之步驟；在剝離該光阻遮罩後，形成具有該金屬鍍層之一部分露出之圖案B之開口部之第2光阻遮罩之步驟；以及在該圖案B之開口部形成第2貴金屬鍍層或第2金屬鍍層與該第2貴金屬鍍層之步驟。
  12. 如申請專利範圍第11項之半導體裝置用基板之製造方法，其具有在該圖案B之開口部形成第2貴金屬鍍層或第2金屬鍍層與該第2貴金屬鍍 層後，剝離該第2光阻遮罩之步驟。
  13. 如申請專利範圍第11項之半導體裝置用基板之製造方法，其具有：在該圖案B之開口部形成第2貴金屬鍍層或第2金屬鍍層與該第2貴金屬鍍層後，剝離該第2光阻遮罩之步驟；以及在剝離該第2光阻遮罩後，在該金屬板及該金屬鍍層之未形成該第2貴金屬鍍層之部位上，以使該第2貴金屬鍍層之上面露出之方式形成樹脂層之步驟。
  14. 如申請專利範圍第11項之半導體裝置用基板之製造方法，其中，該第2光阻遮罩由永久光阻構成。
  15. 如申請專利範圍第14項之半導體裝置用基板之製造方法，其中，該第2貴金屬鍍層之上面位於該第2光阻遮罩上面之下側。
  16. 一種半導體裝置用配線構件之製造方法，該半導體裝置用配線構件係使用申請專利範圍第11項之半導體裝置用基板之製造方法製造，其特徵在於，具有：在該圖案B之開口部形成第2貴金屬鍍層或第2金屬鍍層與該第2貴金屬鍍層後，剝離該第2光阻遮罩之步驟；在剝離該第2光阻遮罩後，在該金屬板及該金屬鍍層之未形成該第2貴金屬鍍層之部位上，以使該第2貴金屬鍍層之上面露出之方式形成樹脂層之步驟；以及在形成該樹脂層後，除去該金屬板之步驟。
  17. 一種半導體裝置之製造方法，該半導體裝置係使用申請專利範圍第1項之半導體裝置用基板製造，其特徵在於，包含： 使用該半導體裝置用基板形成該作為外部端子之鍍層表面露出之樹脂層之步驟，該半導體裝置用基板，在金屬板上形成該作為內部端子之鍍層，在該鍍層上局部地形成該作為外部端子之鍍層，該作為外部端子之鍍層表面離該金屬板面之高度比其他鍍層離該金屬板面之高度高；在形成該作為外部端子之鍍層表面露出之樹脂層後，除去該金屬板，製作已形成之鍍層由該樹脂層保持之配線構件之步驟；以及將半導體元件搭載於製作出之該配線構件之步驟。
  18. 一種半導體裝置之製造方法，該半導體裝置係使用申請專利範圍第1項之半導體裝置用基板製造，其特徵在於，包含：在該半導體裝置用基板，形成該作為外部端子之鍍層表面露出之樹脂層之步驟，該半導體裝置用基板，在金屬板上形成該作為內部端子之鍍層，在該鍍層上局部地形成該作為外部端子之鍍層，該作為外部端子之鍍層表面離該金屬板面之高度比其他鍍層離該金屬板面之高度高；在形成該作為外部端子之鍍層表面露出之樹脂層後，除去該金屬板，製作已形成之鍍層由該樹脂層保持之配線構件之步驟；以及將半導體元件搭載於製作出之該配線構件之該金屬板側即該作為內部端子之鍍層之面側之步驟。
  19. 一種半導體裝置之製造方法，該半導體裝置係使用申請專利範圍第1項之半導體裝置用基板製造，其特徵在於，包含：在該半導體裝置用基板，形成該作為外部端子之鍍層表面露出之樹脂層之步驟，該半導體裝置用基板，在金屬板上形成該作為內部端子之鍍層，在該鍍層上局部地形成該作為外部端子之鍍層，該作為外部端子之鍍層表 面離該金屬板面之高度比其他鍍層離該金屬板面之高度高；在形成該作為外部端子之鍍層表面露出之樹脂層後，除去該金屬板，製作已形成之鍍層由該樹脂層保持之配線構件之步驟；將半導體元件搭載於製作出之該配線構件之該金屬板側即該作為內部端子之鍍層之面側以取得該半導體元件之電極與該內部端子之導通之步驟；以及對半導體元件搭載部分進行樹脂密封之步驟。
  20. 一種半導體裝置之製造方法，該半導體裝置係使用申請專利範圍第1項之半導體裝置用基板製造，其特徵在於，包含：從半導體裝置用基板除去該金屬板，製作鍍層由該永久光阻固定之配線構件之步驟，該半導體裝置用基板，在金屬板上以既定厚度形成永久光阻層，在該永久光阻層內面對該金屬板形成該作為內部端子之鍍層，在該作為內部端子之鍍層上局部地形成該作為外部端子之鍍層，僅該作為外部端子之鍍層上面從該永久光阻上面之開口部露出；以及在製作出之該配線構件之該金屬板除去側搭載半導體元件之步驟。
  21. 一種半導體裝置之製造方法，該半導體裝置係使用申請專利範圍第1項之半導體裝置用基板製造，其特徵在於，包含：從半導體裝置用基板除去該金屬板，準備鍍層由該永久光阻固定之配線構件之步驟，該半導體裝置用基板，在金屬板上以既定厚度形成永久光阻層，在該永久光阻層內以既定圖案在金屬板側形成該作為內部端子之鍍層，在該作為內部端子之鍍層上局部地形成該作為外部端子之鍍層，僅該作為外部端子之鍍層上面從該永久光阻上面之開口部露出； 將半導體元件搭載於已準備之該配線構件之該金屬板除去側，在從該配線構件露出之該作為內部端子之鍍層之部分進行與該半導體元件之電極之連接之步驟；以及對半導體元件搭載側進行樹脂密封之步驟。
  22. 如申請專利範圍第21項之半導體裝置之製造方法，其中，該半導體裝置用基板，在該金屬板上以既定圖案形成該作為內部端子之第1貴金屬鍍層，在其上以與該第1貴金屬鍍層相同之形狀形成該金屬鍍層，在該金屬鍍層上以相同形狀局部地形成該作為外部端子之該第2貴金屬鍍層或該第2金屬鍍層與該作為外部端子之該第2貴金屬鍍層；該永久光阻在該金屬板上形成為較該等鍍層厚，該第2貴金屬鍍層之面從該永久光阻之開口部露出。
  23. 如申請專利範圍第17至22項中任一項之半導體裝置之製造方法，其中，在該作為內部端子之鍍層與該作為外部端子之鍍層之間形成其他金屬形成之鍍層。
TW104143751A 2014-12-25 2015-12-25 半導體裝置用基板、半導體裝置用配線構件及其等之製造方法、以及使用半導體裝置用基板之半導體裝置之製造方法 TWI677944B (zh)

Applications Claiming Priority (12)

Application Number Priority Date Filing Date Title
JP2014263554A JP2016122808A (ja) 2014-12-25 2014-12-25 半導体装置用基板及びその製造方法
JPJP2014-263556 2014-12-25
JPJP2014-263555 2014-12-25
JPJP2014-263554 2014-12-25
JPJP2014-263553 2014-12-25
JP2014263555A JP2016122809A (ja) 2014-12-25 2014-12-25 半導体装置用配線部材及びその製造方法
JP2014263553A JP2016122807A (ja) 2014-12-25 2014-12-25 半導体装置用基板及びその製造方法
JP2014263556A JP6562493B2 (ja) 2014-12-25 2014-12-25 半導体装置用基板及びその製造方法
JPJP2014-265373 2014-12-26
JP2014265374A JP6562495B2 (ja) 2014-12-26 2014-12-26 半導体装置の製造方法
JP2014265373A JP6562494B2 (ja) 2014-12-26 2014-12-26 半導体装置の製造方法
JPJP2014-265374 2014-12-26

Publications (2)

Publication Number Publication Date
TW201635448A true TW201635448A (zh) 2016-10-01
TWI677944B TWI677944B (zh) 2019-11-21

Family

ID=56150725

Family Applications (1)

Application Number Title Priority Date Filing Date
TW104143751A TWI677944B (zh) 2014-12-25 2015-12-25 半導體裝置用基板、半導體裝置用配線構件及其等之製造方法、以及使用半導體裝置用基板之半導體裝置之製造方法

Country Status (5)

Country Link
US (1) US10276422B2 (zh)
KR (1) KR102403960B1 (zh)
CN (1) CN107112289B (zh)
TW (1) TWI677944B (zh)
WO (1) WO2016104713A1 (zh)

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4489221B2 (ja) * 1999-12-14 2010-06-23 大日本印刷株式会社 転写用配線部材およびその製造方法
JP2002261190A (ja) 2001-02-28 2002-09-13 Sony Corp 半導体装置、その製造方法及び電子機器
TW200507131A (en) 2003-07-02 2005-02-16 North Corp Multi-layer circuit board for electronic device
JP4392201B2 (ja) 2003-07-02 2009-12-24 テセラ・インターコネクト・マテリアルズ，インコーポレイテッド 電子装置とその製造方法
JP2005244033A (ja) * 2004-02-27 2005-09-08 Torex Semiconductor Ltd 電極パッケージ及び半導体装置
JP4431123B2 (ja) 2006-05-22 2010-03-10 日立電線株式会社 電子装置用基板およびその製造方法、並びに電子装置およびその製造方法
JP2008091719A (ja) 2006-10-03 2008-04-17 Shinko Electric Ind Co Ltd 半導体装置
DE102007034402B4 (de) 2006-12-14 2014-06-18 Advanpack Solutions Pte. Ltd. Halbleiterpackung und Herstellungsverfahren dafür
US7825514B2 (en) 2007-12-11 2010-11-02 Dai Nippon Printing Co., Ltd. Substrate for semiconductor device, resin-sealed semiconductor device, method for manufacturing said substrate for semiconductor device and method for manufacturing said resin-sealed semiconductor device
TWI601250B (zh) * 2011-07-22 2017-10-01 先進封裝技術私人有限公司 用於製造半導體封裝元件之半導體結構及其製造方法
US9723717B2 (en) * 2011-12-19 2017-08-01 Advanpack Solutions Pte Ltd. Substrate structure, semiconductor package device, and manufacturing method of semiconductor package

Also Published As

Publication number Publication date
CN107112289A (zh) 2017-08-29
US20170358477A1 (en) 2017-12-14
US10276422B2 (en) 2019-04-30
KR102403960B1 (ko) 2022-05-30
TWI677944B (zh) 2019-11-21
WO2016104713A1 (ja) 2016-06-30
KR20170095897A (ko) 2017-08-23
CN107112289B (zh) 2020-01-07

Similar Documents

Publication Publication Date Title
KR20060101348A (ko) 전자 장치 기판 및 그 제조 방법, 그리고 전자 장치 및 그제조 방법
KR20070101094A (ko) 전자 장치용 기판 및 그 제조 방법, 및 전자 장치 및 그제조 방법
JP5075890B2 (ja) 半導体装置及び半導体装置の製造方法
TW202014070A (zh) 復合電路板及其製造方法
JP5715237B2 (ja) フレキシブル多層基板
KR102570206B1 (ko) 다열형 반도체 장치용 배선 부재 및 그 제조 방법
TW201635448A (zh) 半導體裝置用基板、半導體裝置用配線構件及其等之製造方法、以及使用半導體裝置用基板之半導體裝置之製造方法
JP6524526B2 (ja) 半導体素子実装用基板及び半導体装置、並びにそれらの製造方法
CN109314089B (zh) 多列型半导体装置用布线构件及其制造方法
JP6485777B2 (ja) 多列型半導体装置用配線部材及びその製造方法
CN108155170B (zh) 引线框
JP6562493B2 (ja) 半導体装置用基板及びその製造方法
JP2018088512A (ja) 半導体装置用配線部材
JP6485776B2 (ja) 多列型半導体装置用配線部材及びその製造方法
JP2016122809A (ja) 半導体装置用配線部材及びその製造方法
JP2016122808A (ja) 半導体装置用基板及びその製造方法
JP2016122807A (ja) 半導体装置用基板及びその製造方法
KR102570205B1 (ko) 다열형 반도체 장치용 배선 부재 및 그 제조 방법
JP6460407B2 (ja) 半導体素子搭載用基板、半導体装置及びそれらの製造方法
JP6562494B2 (ja) 半導体装置の製造方法
JP2017216366A (ja) 多列型半導体装置用配線部材及びその製造方法
JP2018093157A (ja) 半導体装置用配線部材
JPH04137742A (ja) フィルムキャリア
JP2016139637A (ja) 配線基板の製造方法
TW200410611A (en) Pad-less design of high-density circuit board and its manufacturing method