TWI601250B - 用於製造半導體封裝元件之半導體結構及其製造方法 - Google Patents

用於製造半導體封裝元件之半導體結構及其製造方法 Download PDF

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Description

用於製造半導體封裝元件之半導體結構及其製造方法
本發明是有關於一種半導體結構及其製造方法，且特別是有關於一種用於製造半導體封裝元件之半導體結構及其製造方法。
傳統的半導體封裝元件例如包括基板、導線、環氧樹脂封裝層及晶片。基板的材質例如是銅，用以承載晶片，晶片與導線電性連接，環氧樹脂封裝層包覆導線與晶片。
然而，基板整體材質都以銅來製作時，其成本較高，且容易發生翹曲。並且，環氧樹脂封裝層與導線之間的密封性不佳，常產生後續蝕刻製程中的蝕刻液露出而破壞導線的問題。因此，為了因應上述問題而提出解決方法實為必要的。
本發明係有關於一種半導體結構及其製造方法。半導體結構中，載板之外披覆層包覆內層，可於後續蝕刻步驟中提供較佳的蝕刻阻隔，並且，導線層埋設於絕緣層中，可以防止導線層在後續的蝕刻製程中受到蝕刻液的破壞。
根據本發明之一方面，提出一種用於製造半導體封裝元件之半導體結構。半導體結構包括一載板。載板具有相對之一第一表面與一第二表面，載板包括一內層及一外披覆層，外披覆層包覆內層。
根據本發明之另一方面，提出一種半導體封裝元件之製造方法。半導體封裝元件之製造方法包括：提供一載板，載板具有相對之一第一表面與一第二表面，載板包括一內層及一外披覆層，外披覆層係包覆內層；形成一導線層於載板之第一表面上；以及形成一絕緣層於載板上且暴露出導線層。
為讓本發明之上述內容能更明顯易懂，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下：
請參照第1A圖。第1A圖繪示依照本發明一實施例之半導體結構之剖視圖。半導體結構10A包括載板110以及導線層120。載板110具有相對之第一表面110a與第二表面110b，載板110包括內層111(inner layer)及外披覆層113(exterior clad layer)，外披覆層113係包覆內層111。
實施例中，內層111之厚度例如是大約200微米，外披覆層113之厚度例如是5~20微米。實施例中，內層111的厚度相對於外披覆層113的厚度之一比例例如是大於10。
實施例中，內層111包括一第一金屬，第一金屬之材質例如是鋼，或是包括鐵、碳、鎂、磷、硫、鉻及鎳其中兩種以上之合金，或是不銹鋼合金。一實施例中，內層111之材質例如是具有以下組成的合金：97%以上的鐵、小於或等於0.12%的碳、小於或等於0.5%的鎂、小於或等於 0.05%的磷、小於或等於0.05%的硫、小於或等於0.2%的鉻及小於或等於0.2%的鎳，其中碳和鎳的百分比最低可以為0%。另一實施例中，內層111之材質例如包括導電金屬材料。
實施例中，外披覆層113包括一第二金屬，第二金屬之材質例如是銅，其材質與第一金屬之材質係為不相同。 在後續的半導體製程中，可於移除載板110的蝕刻步驟中，利用外披覆層113之材質與內層111之材質不相同，從而提供較佳的蝕刻阻隔。並且，外披覆層113之材質例如是銅時，使得載板110可以被視作一個完整的銅層來操作應用，並且能夠降低整體製作成本。另一實施例中，外披覆層113之材質例如包括導電金屬材料。
載板110之熱膨脹係數(CTE)和模數(modulus)取決於內層111之熱膨脹係數(CTE)和模數(modulus)。實施例中，內層111之第一金屬之熱膨脹係數(CTE)介於約10至15ppm/℃，此熱膨脹係數接近用以包覆半導體晶片的封裝材料之熱膨脹係數，可以使得應用載板110而製成的半導體封裝元件的翹曲量減少，可容許載板110之面積增大，在此情況下，可在載板110上形成更多數量的半導體封裝元件。實施例中，內層111之第一金屬之模數(modulus)介於約150至250GPa，載板110堅固的特性有利於後續的製程操作。
如第1A圖所示，半導體結構10A可包括絕緣層130，絕緣層130形成於載板110上。實施例中，絕緣層130形成於載板110之第一表面110a上。實施例中，絕緣層130 例如是樹脂(resin)材料，樹脂材料之熱膨脹係數介於約10至15ppn/℃，其與載板110之熱膨脹係數的差值係小於3ppm/℃。一實施例中，絕緣層130之材質例如是有機樹脂材料。另一實施例中，絕緣層130之材質例如包括環氧樹脂及氧化矽填料(silica fillers)。
如第1A圖所示，導線層120係埋設於絕緣層130中。 導線層120埋設於絕緣層130中可以防止導線層120在後續的蝕刻製程中受到蝕刻液的破壞。
實施例中，絕緣層130具有一第一表面鄰接於載板110以及一第二表面相對於第一表面，導線層120係埋設於絕緣層130的第一表面和第二表面之間，導線層120係連接絕緣層130的第一表面和第二表面。
實施例中，部分導線層120暴露於絕緣層130之外。 實施例中，外披覆層113之材質例如是銅，導線層120的材質例如是和外披覆層113的材質係為相同。
請參照第1B圖。第1B圖繪示依照本發明另一實施例之半導體結構之剖視圖。本實施例與第1A圖之實施例之差別在於，半導體結構10B中，導線層120包括一導電層121和一阻障層123，導電層121形成於110載板上，阻障層123形成載板110與導電層121之間。
實施例中，導電層121之材質例如是銅，阻障層123之材質例如包括鎳、金或錫。實施例中，導電層121之厚度例如是大約15微米，阻障層123之厚度例如是大約5微米。
請參照第1C圖。第1C圖繪示依照本發明再一實施 例之半導體結構之剖視圖。本實施例與第1B圖之實施例之差別在於，半導體結構10C中，導線層120更包括一保護層125，保護層125形成於載板110上且位於載板110與阻障層123之間。
實施例中，保護層125之材質例如是銅，保護層125之材質與外披覆層113之材質例如係相同。實施例中，保護層125之厚度例如是大約5微米。
請參照第2A圖。第2A圖繪示依照本發明一實施例之半導體封裝元件之剖視圖。半導體封裝元件20A包括導線層120、絕緣層130以及半導體晶片140。導線層120埋設於絕緣層130中，半導體晶片140設置於絕緣層130上。實施例中，半導體晶片140係電性連接導線層120。
實施例中，導線層120係埋設於絕緣層130中，可以防止導線層120在後續的蝕刻製程中受到蝕刻液的破壞。
如第2A圖所示，半導體封裝元件20A可包括連接元件150，連接元件150電性連接半導體晶片140與導線層120。
請參照第2B圖。第2B圖繪示依照本發明另一實施例之半導體封裝元件之剖視圖。本實施例與第2A圖之實施例之差別在於，半導體封裝元件20B中更可包括封裝層160，封裝層160係包覆半導體晶片140。
請參照第2C圖。第2C圖繪示依照本發明再一實施例之半導體封裝元件之剖視圖。本實施例與第2A圖之實施例之差別在於，半導體封裝元件20C中，導線層120包括一導電層121和一阻障層123。導電層121和阻障層123 之材質、厚度及配置關係如前述實施例所述，在此不再贅述。部分阻障層123暴露於絕緣層130之外，以利於將半導體封裝元件20C銲接到其他外部元件，例如基板。
請參照第3A圖至第3G圖。第3A圖至第3G圖繪示依照本發明一實施例之半導體封裝元件之製造方法的流程圖。
請參照第3A圖，提供載板110。載板110具有相對之第一表面110a與第二表面110b，載板110包括內層111及外披覆層113，外披覆層113係包覆內層111。外披覆層113和內層111之材質如前述實施例所述，在此不再贅述。
實施例中，載板110的製造方式例如包括以下步驟：提供內層111；清潔(degreasing)內層111之表面；拋光(buffing)內層111之表面；以及形成外披覆層113。
實施例中，清潔內層111之表面例如是移除表面殘留或不必要的化學物質(chemical)以及微粒，將內層111之表面清潔乾淨，用以提升內層111與外披覆層113之黏著性。 實施例中，拋光內層111之表面例如是移除表面的缺陷，例如是刮痕(scratches)或凹陷(pits)，以形成均勻的表面。 接著，例如是以電解電鍍(electrolytic plating)或無電解電鍍(electroless plating)形成外披覆層113。實施例中，形成外披覆層113之前，可先形成一晶種電鍍層(seed plating layer)，有助於外披覆層113的電鍍成長。
請參照第3B圖，形成導線層120於載板110之第一表面110a上。
一實施例中，形成導線層120之步驟例如包括：形成 一阻障層123於載板110上，以及形成一導電層121於阻障層123上(請參照第1B圖)。另一實施例中，形成導線層120之步驟例如包括：形成一保護層125於載板110上、形成一阻障層123於保護層125上以及形成一導電層121於阻障層123上(請參照第1C圖)。
實施例中，例如是以圖案化電解電鍍(patterned electrolytic plating)方式形成導線層120於載板110上。實施例中，例如是以全加成法(full additive processing)、半加成法(semi-additive processing)或全減成法(full subtractive processing)方式形成導線層120於載板110上，並且上述形成步驟可以重複進行，以形成多層導線層120或具有多層結構的導線層120。
請參照第3C圖，形成絕緣材料層130’於載板110上且包覆導線層120。實施例中，絕緣材料層130’係形成於載板110之第一表面110a上，並且完全包覆導線層120。 一實施例中，例如是以一熱壓膜製(molding)方式形成絕緣材料層130’於載板110上。在高溫高壓下進行熱壓膜製，使得絕緣層130與導線之間的密封性好，在後續蝕刻製程中導線不會被破壞。另一實施例中，例如是以貼合(lamination)或旋轉塗佈(spin-coating)樹脂材料的方式形成絕緣材料層130’於載板110上。
請參照第3D圖，薄化絕緣材料層130’以形成絕緣層130並暴露出導線層120。絕緣層130具有相對之第一表面130a與第二表面130b，絕緣層130之第一表面130a鄰接載板110之第一表面110a。實施例中，例如是自載板110 之第一表面110a側研磨絕緣材料層130’以形成絕緣層130，使導線層120的一部份自絕緣層130之第二表面130b暴露出來。
請參照第3E圖，移除載板110。實施例中，例如是蝕刻方式移除載板110。此時，導線層120的另一部份自絕緣層130之第一表面130a暴露出來。由此形成的半導體結構，導線層120係完全埋設於絕緣層130中。
請參照第3F圖，設置半導體晶片140於絕緣層130上。實施例中，設置半導體晶片140於絕緣層130之第一表面130a上。如第3F圖所示，可形成連接元件150及黏著層170，連接元件150電性連接半導體晶片140與導線層120，半導體晶片140經由黏著層170設置於絕緣層130上。
請參照第3G圖，形成封裝層160。封裝層160係包覆半導體晶片140。如第3G圖所示，封裝層160包覆導線層120、半導體晶片140、連接元件150、黏著層170及部分絕緣層130之第一表面130a。至此，形成如第3G圖所示之半導體封裝元件20D。
請同時參照第3A圖至第3D圖及第4A圖至第4C圖。第4A圖至第4C圖繪示依照本發明另一實施例之半導體封裝元件之製造方法的流程圖。本實施例中與前述實施例相同之元件係沿用同樣的元件標號，且相同元件之相關說明請參考前述，在此不再贅述。
首先，如第3A圖至第3D圖所示，提供載板110、形成導線層120於載板110之第一表面110a上、形成絕緣材 料層130’於載板110上且包覆導線層120、以及薄化絕緣材料層130’以形成絕緣層130並暴露出導線層120。
請參照第4A圖，設置半導體晶片140於絕緣層130上。實施例中，設置半導體晶片140於絕緣層130之第二表面130b上。如第4A圖所示，可形成連接元件150及黏著層170，連接元件150電性連接半導體晶片140與導線層120，半導體晶片140經由黏著層170設置於絕緣層130上。
請參照第4B圖，形成封裝層160。封裝層160係包覆半導體晶片140。如第4B圖所示，封裝層160包覆導線層120、半導體晶片140、連接元件150、黏著層170及部分絕緣層130之第二表面130b。
請參照第4C圖，移除載板110。實施例中，例如是蝕刻方式移除載板110。此時，導線層120的一部份自絕緣層130之第一表面130a暴露出來。至此，形成如第4C圖(第2B圖)所示之半導體封裝元件20B。
請參照第5A圖至第5D圖。第5A圖至第5D圖繪示依照本發明一實施例之移除載板之製程步驟的流程圖。本實施例中與前述實施例相同之元件係沿用同樣的元件標號，且相同元件之相關說明請參考前述，在此不再贅述。
請參照第5A圖，導線層120及絕緣層130設置於載板110的第一表面110a上。導線層120係埋設於該絕緣層130中。請參照第5B圖，以第一蝕刻液蝕刻載板110，以移除位於載板110之第二表面110b之部分外披覆層113及部分內層111。
實施例中，第一蝕刻液例如包括氯化鐵或氯化氫。
實施例中，第一蝕刻液對內層111之蝕刻速率大約大於20微米/分鐘(μm/min)，蝕刻之後殘留的部分內層111具有之厚度T1大約是20微米。
請參照第5C圖，以第二蝕刻液蝕刻載板110，以移除載板110之殘留的內層111，並曝露位於載板110之第一表面110a之部分外披覆層113。
實施例中，第二蝕刻液對內層111及外披覆層113之蝕刻速率比大約大於5。實施例中，第二蝕刻液例如包括硫酸或過氧化氫。
實施例中，第二蝕刻液對外披覆層113之蝕刻速率約小於1微米/分鐘，第二蝕刻液對內層111之蝕刻速率約大於5微米/分鐘，蝕刻之後殘留的部分外披覆層113具有之厚度T2大約是3微米。如此一來，內層111實質上被蝕刻而完全移除，以第二蝕刻液對內層111及外披覆層113的蝕刻速率差距來降低第二蝕刻液對於外披覆層113蝕刻的程度，殘留的部分外披覆層113可具有相對平整的表面，並且防止過度蝕刻對導線層帶來的損害。
請參照第5D圖，利用在第二蝕刻步驟中所達到的外披覆層113之平整的表面，以第三蝕刻液蝕刻載板110，移除位於載板110之第一表面110a之殘留的部分外披覆層113並曝露導線層120。
實施例中，第三蝕刻液例如包括氯化銨或氨。實施例中，第三蝕刻液對外披覆層113之蝕刻速率約小於5微米/分鐘(μm/min)。蝕刻後暴露出的導線層120具有相對平整 的表面。
另一實施例中，以第三蝕刻液蝕刻載板110同時也蝕刻大約3至5微米導線層120，使得導線層120之表面低於絕緣層130之第一表面130a。
如前所述，以包括內層111及外披覆層113之載板110結構結合三個蝕刻液分別進行三次蝕刻步驟以移除載板110，如此一來，可以針對不同膜層的特性分別調整各個蝕刻液的組成及蝕刻速率，可以提高對於整個蝕刻製程的控制程度，並且使得蝕刻後暴露出的導線層120之表面更加平整。
請同時參照第5A圖至第5C圖及第6圖。第6圖繪示依照本發明另一實施例之移除載板之製程步驟的流程圖。本實施例中與前述實施例相同之元件係沿用同樣的元件標號，且相同元件之相關說明請參考前述，在此不再贅述。
首先，如第5A圖至第5C圖所示，以第一蝕刻液蝕刻載板110以移除位於載板110之第二表面110b之部分外披覆層113及部分內層111，以及以第二蝕刻液蝕刻載板110，以移除載板110之內層111並曝露位於載板110之第一表面110a之部分外披覆層113。
接著，請參照第6圖，以第三蝕刻液蝕刻載板110，以移除位於載板110之第一表面110a之部分外披覆層113並曝露導線層120。實施例中，導線層120包括一導電層121及阻障層123，阻障層123位於載板110與導電層121之間，蝕刻後係曝露出阻障層123。
實施例中，第二蝕刻液對外披覆層113之蝕刻速率約為5微米/分鐘，第二蝕刻液對內層111之蝕刻速率約大於20微米/分鐘，蝕刻之後殘留的部分外披覆層113具有之厚度大約是3微米。如此一來，內層111實質上被蝕刻而完全移除，殘留的部分外披覆層113可具有相對平整的表面。實施例中，第三蝕刻液對阻障層123之蝕刻速率約小於1微米/分鐘，第三蝕刻液對外披覆層113之蝕刻速率約小於5微米/分鐘，蝕刻之後的阻障層123具有之厚度大約是3微米。如此一來，利用第三蝕刻液對阻障層123和外披覆層113的蝕刻速率差距，可以阻擋第二蝕刻液對於導電層121可能造成破壞。
請同時參照第5A圖至第5C圖及第7圖。第7圖繪示依照本發明更一實施例之移除載板之製程步驟的流程圖。本實施例中與前述實施例相同之元件係沿用同樣的元件標號，且相同元件之相關說明請參考前述，在此不再贅述。
首先，如第5A圖至第5C圖所示，以第一蝕刻液蝕刻載板110以移除位於載板110之第二表面110b之部分外披覆層113及部分內層111，以及以第二蝕刻液蝕刻載板110，以移除載板110之內層111並曝露位於載板110之第一表面110a之部分外披覆層113。
接著，請參照第7圖，以第三蝕刻液蝕刻載板110，以移除位於載板110之第一表面110a之部分外披覆層113並曝露導線層120。實施例中，導線層120包括一導電層121、一阻障層123及一保護層125，阻障層123位於載板 110與導電層121之間，保護層125位於載板110與阻障層123之間。如第7圖所示，保護層125之材質與外披覆層113之材質例如是相同，以第三蝕刻液蝕刻載板110時也蝕刻保護層125，蝕刻後係暴露出阻障層123。
實施例中，第三蝕刻液對外披覆層113之蝕刻速率約小於5微米/分鐘，第三蝕刻液對阻障層123之蝕刻速率約小於1微米/分鐘，蝕刻之後的阻障層123具有之厚度T3大約是3微米。
實施例中，蝕刻後保護層125實質上被蝕刻而完全移除，暴露出的阻障層123可具有相對平整的表面，使得導線層120之表面低於絕緣層130之第一表面130a。
綜上所述，雖然本發明已以實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
10A、10B、10C‧‧‧半導體結構
110‧‧‧載板
110a、130a‧‧‧第一表面
110b、130b‧‧‧第二表面
111‧‧‧內層
113‧‧‧外披覆層
120‧‧‧導線層
121‧‧‧導電層
123‧‧‧阻障層
125‧‧‧保護層
130‧‧‧絕緣層
130’‧‧‧絕緣材料層
140‧‧‧半導體晶片
150‧‧‧連接元件
160‧‧‧封裝層
170‧‧‧黏著層
20A、20B、20C、20D‧‧‧半導體封裝元件
T1、T2、T3‧‧‧厚度
第1A圖繪示依照本發明一實施例之半導體結構之剖視圖。
第1B圖繪示依照本發明另一實施例之半導體結構之剖視圖。
第1C圖繪示依照本發明再一實施例之半導體結構之剖視圖。
第2A圖繪示依照本發明一實施例之半導體封裝元件之剖視圖。
第2B圖繪示依照本發明另一實施例之半導體封裝元件之剖視圖。
第2C圖繪示依照本發明再一實施例之半導體封裝元件之剖視圖。
第3A圖至第3G圖繪示依照本發明一實施例之半導體封裝元件之製造方法的流程圖。
第4A圖至第4C圖繪示依照本發明另一實施例之半導體封裝元件之製造方法的流程圖。
第5A圖至第5D圖繪示依照本發明一實施例之移除載板之製程步驟的流程圖。
第6圖繪示依照本發明另一實施例之移除載板之製程步驟的流程圖。
第7圖繪示依照本發明更一實施例之移除載板之製程步驟的流程圖。
10A‧‧‧半導體結構
110‧‧‧載板
110a‧‧‧第一表面
110b‧‧‧第二表面
111‧‧‧內層
113‧‧‧外披覆層
120‧‧‧導線層
130‧‧‧絕緣層

Claims (27)

  1. 一種半導體封裝元件之製造方法，包括：提供一載板，該載板包括一內層及一外披覆層，該外披覆層係包覆該內層；形成一半導體封裝元件於該載板上，該半導體封裝元件包括至少一導線層和至少一絕緣層；以及採用至少一蝕刻液蝕刻該載板，其中利用該外披覆層之材質與該內層之材質不相同，該至少一蝕刻液對該內層的蝕刻速率大於該至少一蝕刻液對該外披覆層的蝕刻速率。
  2. 如申請專利範圍第1項所述之半導體封裝元件之製造方法，其中該內層包括一第一金屬，該外披覆層包括一第二金屬。
  3. 如申請專利範圍第2項所述之半導體封裝元件之製造方法，其中該第一金屬包括鐵，該第二金屬包括銅。
  4. 如申請專利範圍第3項所述之半導體封裝元件之製造方法，其中該第一金屬係為一合金，該第一金屬更包括碳、鎂、磷、硫、鉻或鎳。
  5. 如申請專利範圍第4項所述之半導體封裝元件之製造方法，其中該第一金屬係為一不銹鋼合金。
  6. 如申請專利範圍第2項所述之半導體封裝元件之製造方法，其中該第一金屬具有一熱膨脹係數(CTE)係為10至15ppm/℃。
  7. 如申請專利範圍第2項所述之半導體封裝元件之製造方法，其中該第一金屬具有一模數(modulus)係為150 至250GPa。
  8. 如申請專利範圍第1項所述之半導體封裝元件之製造方法，其中該內層的厚度相對於該外披覆層的厚度之一比例係為大於10。
  9. 如申請專利範圍第1項所述之半導體封裝元件之製造方法，其中該導線層係埋設於該絕緣層中。
  10. 如申請專利範圍第1項所述之半導體封裝元件之製造方法，其中該絕緣層係為一樹脂(resin)材料，該樹脂材料具有一熱膨脹係數(CTE)係為10至15ppm/℃。
  11. 如申請專利範圍第1項所述之半導體封裝元件之製造方法，其中該載板與該絕緣層之熱膨脹係數差值係為小於3ppm/℃。
  12. 如申請專利範圍第1項所述之半導體封裝元件之製造方法，其中該絕緣層具有一第一表面鄰接於該載板以及一第二表面相對於該第一表面，其中該導線層係埋設於該第一表面和該第二表面之間，該導線層係連接該第一表面和該第二表面。
  13. 如申請專利範圍第1項所述之半導體封裝元件之製造方法，其中形成該絕緣層於該載板上之步驟包括：形成一絕緣材料層於該載板上且包覆該導線層；以及薄化該絕緣材料層以形成該絕緣層並暴露出該導線層。
  14. 如申請專利範圍第1項所述之半導體封裝元件之製造方法，其中採用該至少一蝕刻液蝕刻該載板之步驟包括： 以一第一蝕刻液蝕刻該載板，以移除位於該載板之一第二表面之該外披覆層及部分該內層；以一第二蝕刻液蝕刻該載板，以移除該載板之殘留的該內層並曝露位於該載板之相對於該第二表面之一第一表面之該外披覆層；以及以一第三蝕刻液蝕刻該載板，以移除位於該載板之該第一表面之殘留的該外披覆層並曝露該導線層及該絕緣層之一表面。
  15. 如申請專利範圍第14項所述之半導體封裝元件之製造方法，其中該第一蝕刻液對該外披覆層及該內層之蝕刻速率比係為1。
  16. 如申請專利範圍第14項所述之半導體封裝元件之製造方法，其中該第一蝕刻液對該內層之蝕刻速率係為大於20微米/分鐘。
  17. 如申請專利範圍第14項所述之半導體封裝元件之製造方法，其中該第一蝕刻液包括氯化鐵或氯化氫。
  18. 如申請專利範圍第14項所述之半導體封裝元件之製造方法，其中該第二蝕刻液對該內層及該外披覆層之蝕刻速率比係為大於5。
  19. 如申請專利範圍第14項所述之半導體封裝元件之製造方法，其中該第二蝕刻液包括硫酸或過氧化氫。
  20. 如申請專利範圍第14項所述之半導體封裝元件之製造方法，其中該第三蝕刻液對該外披覆層之蝕刻速率係為小於5微米/分鐘。
  21. 如申請專利範圍第14項所述之半導體封裝元件 之製造方法，其中該第三蝕刻液包括氯化銨或氨。
  22. 如申請專利範圍第14項所述之半導體封裝元件之製造方法，其中形成該導線層於該載板之該第一表面上之步驟更包括：形成一阻障層於該載板與該導電層之間，其中該第二蝕刻液對該內層及該阻障層之蝕刻速率比係為大於或等於5。
  23. 如申請專利範圍第14項所述之半導體封裝元件之製造方法，其中形成該導線層於該載板之該第一表面上之步驟更包括：形成一阻障層於該載板與該導電層之間，其中該第三蝕刻液對該外披覆層及該阻障層之蝕刻速率比係為大於或等於5。
  24. 如申請專利範圍第14項所述之半導體封裝元件之製造方法，其中形成該導線層於該載板之該第一表面上之步驟更包括：形成一保護層於該載板上；形成一阻障層於該保護層上；以及形成該導電層於該阻障層上；其中在移除該載板後，同時移除該保護層，該導線層係低於該絕緣層之該表面。
  25. 如申請專利範圍第1項所述之半導體封裝元件之製造方法，更包括設置一半導體晶片於該絕緣層上。
  26. 如申請專利範圍第25項所述之半導體封裝元件，更包括形成一連接元件，該連接元件電性連接該半導 體晶片與該導線層。
  27. 如申請專利範圍第26項所述之半導體封裝元件之製造方法，更包括形成一封裝層，該封裝層係包覆該半導體晶片。
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