JP4392201B2 - 電子装置とその製造方法 - Google Patents

電子装置とその製造方法 Download PDF

Info

Publication number
JP4392201B2
JP4392201B2 JP2003190259A JP2003190259A JP4392201B2 JP 4392201 B2 JP4392201 B2 JP 4392201B2 JP 2003190259 A JP2003190259 A JP 2003190259A JP 2003190259 A JP2003190259 A JP 2003190259A JP 4392201 B2 JP4392201 B2 JP 4392201B2
Authority
JP
Japan
Prior art keywords
base member
metal base
semiconductor chip
film
wiring
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2003190259A
Other languages
English (en)
Other versions
JP2005026452A (ja
Inventor
朝雄 飯島
義孝 福岡
Original Assignee
テセラ・インターコネクト・マテリアルズ,インコーポレイテッド
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by テセラ・インターコネクト・マテリアルズ,インコーポレイテッド filed Critical テセラ・インターコネクト・マテリアルズ,インコーポレイテッド
Priority to JP2003190259A priority Critical patent/JP4392201B2/ja
Priority to TW093118871A priority patent/TW200507131A/zh
Priority to US10/880,588 priority patent/US7342802B2/en
Publication of JP2005026452A publication Critical patent/JP2005026452A/ja
Priority to US11/657,286 priority patent/US7505281B2/en
Priority to US12/008,546 priority patent/US20080296254A1/en
Application granted granted Critical
Publication of JP4392201B2 publication Critical patent/JP4392201B2/ja
Priority to US13/896,911 priority patent/US20130247372A1/en
Priority to US14/271,959 priority patent/US9521755B2/en
Priority to US15/374,233 priority patent/US10104785B2/en
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/0002Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Production Of Multi-Layered Print Wiring Board (AREA)

Description

【0001】
【発明の属する技術分野】
本発明は、半導体集積回路、大規模集積回路等の半導体チップを内蔵した多層配線板構造の電子装置と、その製造方法に関するものである。
【0002】
【従来の技術】
従来の多層配線板として、表面に半導体チップを搭載し、該半導体チップの電極間を接続するために、更には、該半導体チップの電極などを外部に導出するために、層間絶縁膜を介して積層された複数の配線膜を形成し、バンプ等により各配線膜の間の電気的接続を行うように構成したもの(特開2002−043506号公報等参照)があった。
【0003】
そして、半導体チップは一般に例えば100μm以上の厚さを有し、従って、剛性を有していた。このように、半導体チップが剛性を有するので、半導体チップを搭載した多層配線板は当然のことながら、剛性を有していた。
【0004】
【発明が解決しようとする課題】
ところで、半導体チップを搭載した多層配線板からなる電子回路を備えた電子装置には、可撓性が要求されるものが増えている。特に、内視鏡、ペースメーカー、血圧計等、人体内部に挿入したり、埋め込んだり、人体に沿わせたりするものにその傾向が強い。
しかし、そのような要求には応えていないのが実情であった。
【0005】
そこで、本願発明者は、その要求に応えるべく、実験、研究を重ねた結果、半導体チップの厚みを50μm以下にすれば、可撓性が生じ、多層配線板にはそれ単独では可撓性のあるものが開発済みであるので、その可撓性のある多層配線板に可撓性のある半導体チップを搭載することにより半導体チップ搭載状態でも可撓性のある半導体チップ内蔵の多層配線板構造の電子装置を提供することができるという着想を得た。
本発明は、そのような着想に基づいて成されたものであり、半導体チップを内蔵した可撓性のある多層配線板構造の電子装置とその製造方法を提供することを目的とする。
【0007】
【課題を解決するための手段】
請求項の電子装置は、一方の表面に配線膜が形成され、少なくとも一部の配線膜の裏面に端子用バンプが形成された第1の金属ベース部材の上記一方の表面に、可撓性を持つ薄さに形成された半導体チップがその電極が上記配線膜に接続された状態でフリップチップボンディングされ、上記第1の金属ベース部材の上記一方の表面の配線膜に接続される層間接続用バンプと上記半導体チップが納まるチップ収納空間を同じ面に有し、反対側に配線膜が形成された第2の金属ベース部材が、該チップ収納空間内に上記半導体チップが納まり且つ上記各層間接続用バンプが対応する上記配線膜に接続されるように上記第1の金属ベース部材に重ねられ、上記各バンプ間に、各バンプ間及び上記第1と第2の金属ベース部材の配線膜間を絶縁する層間絶縁膜が形成され、多層配線板構造を有することを特徴とする。
【0008】
請求項の電子装置は、請求項記載の電子装置において、上記半導体チップの厚さが50μm以下であることを特徴とする。
請求項の電子装置は、請求項記載の電子装置において、上記半導体チップの上記電極と、上記配線膜とが、該配線膜の表面部に選択的に形成した導電性材料からなる電極接続用バンプを介して接続されたことを特徴とする。
【0009】
請求項の電子装置は、請求項1〜3記載の電子装置において、前記層間絶縁膜が、ポリイミド、液晶ポリマー、ガラスクロス含浸Bステージ樹脂、又はBCBフィルムからなる絶縁性フィルムで構成されてなることを特徴とする。
【0010】
請求項の電子装置の製造方法は、端子用バンプ形成用金属層の表面に配線膜が形成された第1の金属ベース部材と、可撓性を持つ薄さに形成された半導体チップと、配線膜形成用の金属層の一方の面に上記第1の金属ベース部材の上記配線膜に接続される層間接続用バンプ及び上記半導体チップが納まるチップ収納空間を同じ面に有し、更に該面に上記層間接続用バンプが貫通され且つ上記チップ収納空間内を占有しないように層間絶縁膜が積層された第2の金属ベース部材と、を用意し、上記第1の金属ベース部材の上記配線膜形成側の一方の表面に、上記半導体チップを、その電極が上記配線膜に接続されるようにフリップチップボンディングをし、上記第1の金属ベース部材の上記一方の表面に、上記第2の金属ベース部材を、その上記チップ収納空間内に上記半導体チップが収納され、上記層間接続用バンプの上記層間絶縁膜から露出した頂面を該第の金属ベース部材の配線膜に接続させることにより、該層間絶縁膜を介して積層し、上記第2の金属ベース部材の上記配線膜形成用の金属層を選択的にエッチングすることにより配線膜を形成すると共に、上記第1の金属ベース部材の上記端子用バンプ形成用金属層を選択的にエッチングすることにより端子用バンプを形成することを特徴とする。
【0011】
【発明の実施の形態】
以下、本発明を図示実施の形態例に従って詳細に説明する。図1(A)〜(C)は本発明電子装置の第1の実施の形態を示す断面図であり、(A)は通常の状態の電子装置を示し、(B)は撓んだ状態の電子装置をデフォルメして示し、(C)は内蔵した半導体チップの撓んだ状態をデフォルメして示す。
この電子装置は、内視鏡や心臓ペースメーカ等の柔軟性を必要とする医療機器として用いられるものである。
【0012】
11は例えばニッケル(厚さ例えば0.5〜2μm)及び銅(厚さ例えば3〜18μm)を選択的にめっきすることにより所定パターンに形成した配線膜であり、該配線膜11上には、半導体集積回路チップ或いは大規模集積回路チップ等の半導体チップ(20)の電極と接続されるところの例えば金めっきによる複数の電極接続用バンプ12が形成されている。20は半導体チップで、主表面が突起バンプ12形成面に対向する向きで、その各電極がそれと対応する電極接続用バンプ12と接続されてフリップチップ接続されている。
【0013】
30は半導体チップ20主表面を覆い、該半導体チップ20と配線膜11との間を絶縁する絶縁層で、ACF、ACP、NCF、またはNCP等のアンダフィル樹脂、或いはフィルムによる柔軟性のある絶縁材からなる。
半導体チップ20は、可撓性を持たせるために、集積回路が形成された主表面と反対側の面、即ち、半導体基板(半導体チップ化後又はウエハ状態の半導体基板)の裏面を研磨して厚さが10〜50μmとなるように調整し、更に1辺の寸法が例えば20mm程度のチップに切断したものである。このように、1辺が例えば20mm程度の矩形状を有し、厚さが50μm以下の半導体チップ20は図1(C)に示すように撓む。
【0014】
13は端子用バンプで、配線膜11の半導体チップ20側とは反対側に銅により形成され、半導体チップ20の各電極を外部に導出するためのものである。15は端子用バンプ13全体を覆うように形成された半田ボールで、その高さと径は、それぞれ50〜200μmと50〜250μmで、300〜800μmのピッチで配列されている。
【0015】
40は層間絶縁膜で、例えば、ポリイミド、液晶ポリマー、或いはガラスクロス含浸Bステージ樹脂等による絶縁フィルムからなり、上記配線膜11と後述する配線膜(51)との間を層間絶縁するもので、上記半導体チップ20を逃げるチップ収納空間42を有する。該層間絶縁膜40は後述する層間接続用バンプ(52)により貫通されている。
51は例えば銅からなる配線膜で、その裏面には直径が50〜100μm程度の複数の層間接続用バンプ52が形成されており、これらの層間接続用バンプ52を介して、配線膜11と配線膜51との間が所定の位置にて電気的に接続されている。また、配線膜51の表面には、絶縁性の保護膜60が設けられている。配線膜11〜保護膜60の全体の厚さは、50〜100μm程度となっている。
【0016】
このような電子装置は、半導体チップ40抜きの多層配線板構造を有するに過ぎない状態では可撓性を充分に有し、半導体チップ40もその厚さが50μm以下ならば、図1(C)に示すように可撓性を有するので、半導体チップ20を搭載した状態でも図1(B)に示すように可撓性を有する。
従って、内視鏡、ペースメーカー、血圧計等、人体内部に挿入したり、埋め込んだり、人体に沿わせたりするものに本電子装置を使用した場合において、その可撓性により人体にマッチすることが可能となり、電子装置が人体に及ぼす影響を小さくすることができる。
【0017】
図2(A)〜(F)は図1に示した電子装置の製造方法の一例(本発明電子装置の第1の実施の形態例)を工程順に示す断面図である。
(A)図2(A)に示すように、先ず、第1の金属ベース部材16と、予め厚さが10〜50μmとなり可撓性を有するように調整した半導体チップ20と、第2の金属ベース部材56を用意する。
用意する部材の一つである第1の金属ベース部材16は、銅からなる端子形成用バンプ13となる厚さ50μm程度の銅層10の一方の表面に例えばニッケル及び銅からなる厚さ例えば5〜12μm程度の配線膜11を例えば選択的メッキ法により形成し、更に、該配線膜11の表面部に選択的に、例えばニッケル膜及び金(或いは銅)、あるいはニッケル膜及び銅膜及び金膜からなる電極接続用バンプ12を例えば選択的メッキ法により形成してなるものである。選択的メッキ法は、例えば形成しようとするパターンに対してネガのパターンを有するレジスト膜を形成し、該レジスト膜をマスクとしてメッキすることにより形成することができる。
【0018】
用意する別の一つの部材、半導体チップ20は前述のように予め厚さが10〜50μmとなり可撓性を有するように調整しておく。
用意する残りの一つの部材、第2の金属ベース部材56は、配線膜51となる厚さが3〜18μm程度の配線膜形成用の銅層50と、厚さが30〜100μm程度の層間接続用バンプ52となるバンプ形成用銅層とを、厚さが0.5〜2μm程度のニッケル膜を介して積層した3層構造の金属部材を用意し、そのバンプ形成用銅層を、フォトエッチング加工して層間接続用バンプ52を形成し、ニッケル膜の表面を露出させ、更に、残された層間接続用バンプ52をエッチングマスクとしてニッケル膜をエッチングしたものを母体としている。
【0019】
その金属ベース部材56は、半導体チップ20がフリップチップ接続された第1の金属ベース部材16に積層するときにその半導体チップ20を逃げる部分には層間接続用バンプ52が形成されておらず、半導体チップを逃げるチップ収納空間42を有している。
該第2の金属ベース部材56には、層間接続用バンプ52が貫通され、且つ上記チップ収納空間42を占有しないパターン(デバイスホールを有するパターン)を有する層間絶縁膜40が積層されている。
【0020】
該層間絶縁膜40はポリイミド、液晶ポリマー、ガラスクロス含浸Bステージ樹脂、またはBCBフィルムによる絶縁フィルムからなり、半導体チップ20を配置するための、例えば縦横20mm程度のデバイスホールとも言えるチップ収納空間42を開けてる。尚、絶縁フィルム40の厚さは、半導体チップ20の厚さとほぼ同一、又はこの半導体チップ20よりも1〜5μm程度厚く設定されている。
更に、上記チップ収納空間42上には、換言すれば、半導体チップ20を搭載する箇所に、空隙充填樹脂58を塗布しておく。チップ20と第2の金属ベース部材56との間に空隙が生じないようにするためである。
【0021】
(B)次に、第1の金属ベース部材16の半導体チップ20を搭載する箇所に、ACF、ACP、NCF、またはNCP等のアンダフィル樹脂、或いはフィルムからなる絶縁材を絶縁層30として塗布しておき、その第1の金属ベース部材16上に、上記半導体チップ20を、その各電極がそれと対応する配線膜11上の電極接続用バンプ12と接続されるようにフリップチップ接続する。その場合、半導体チップ20と第1の金属ベース部材16との間に上記絶縁層30が介在している。図2(B)はそのフリップチップ接続後の状態を示している。
【0022】
(C)次に、図2(C)に示すように、半導体チップ20が搭載された第1の金属ベース部材16上に、第2の金属ベース部材56を積層する。具体的には、チップ収納空間42内に上記半導体チップ20が納まり、層間絶縁膜40を貫通した層間接続用バンプ52の頂面が配線膜11と接続されるようにして積層を行う。
(D)次に、図2(D)に示すように、上記第2の金属ベース部材56の配線膜形成用銅層50を選択的にエッチングすることにより配線膜51を形成し、その後、カバーレイ60を形成する。
【0023】
(E)次に、図2(E)に示すように、第1の金属ベース部材16の端子用バンプ形成用銅層10を選択的にエッチングすることにより端子用バンプを形成すべく該銅層10上にエッチングマスクとなるレジスト膜64を選択的に形成する。
(F)次に、図2(F)に示すように、上記レジスト膜64をマスクとして上記銅層10をエッチングすることにより、端子用バンプ13を形成する。
その後、図2では図示しないが、端子用バンプ13をマスクとしてニッケル膜をエッチングにより除去し、更に端子用バンプ13の周りに半田15を形成する。
【0024】
以上のように、この実施形態の電子装置は、2つの配線膜11,51の間に、半導体チップ20を埋め込んで、その周囲を絶縁層30や絶縁フィルム40等で保護するようにしているので、この半導体チップ20が柔軟性を示すような50μm以下の厚さにすることが可能になり、全体として柔軟性のある多層配線板構造の電子装置を構成することができる。
【0025】
なお、本発明は、上記実施形態に限定されず、種々の変形が可能である。この変形例としては、例えば、次のようなものがある。
(1)2層構造のものを説明したが、層の数は任意である。
(2)各層に設ける半導体チップ20の数は任意である。また、半導体チップ20に加えて、レジスタやキャパシタ等の受動機能素子を内蔵させることができる。
【0026】
(3)配線膜11,51を構成する銅箔等の厚さ、及び絶縁層30や絶縁フィルム40の厚さや材料は、例示したものに限定されない。
(4)配線膜51は、ニッケル膜によるエッチングストッパを有する3層の金属部材を用いて形成しているが、この形成方法や材料は、例示したものに限定されない。
【0027】
(5)図1、図2に示す上記実施の形態例では、銅ベース部材10の表面に、ニッケル及び銅を選択めっきして配線膜11を形成し、更にこの配線膜11の所定の箇所に、半導体チップ搭載用の複数の突起バンプ12を形成しているが、配線膜11の形成はこの方法に限定されない。例えば、配線膜11となる銅箔を用い、この銅箔上の所定の箇所に半導体チップ搭載用の複数の突起バンプ12を形成し、更にこの銅箔をエッチングして配線膜11を形成しても良い。
【0028】
(6)上記実施の形態例では、配線膜11の所定の箇所に半導体チップ20を搭載するための複数の突起バンプ12を形成しているが、半導体チップ20側に接続用のバンプが形成されている場合には、この突起バンプ12は不要である。
(7)上記実施の形態例では、絶縁フィルム40の厚さを、半導体チップ20の厚さとほぼ同一、またはこの半導体チップ20よりも1〜5μm程度厚く設定しているが、層間接続用バンプ52となる金属部材56における第2の銅箔の1/3〜2/3の厚さに設定しても良い。
なお、参考例として、電子装置は、複数層の層間絶縁層により層間絶縁された複数層の配線膜の層間接続を、上記層間絶縁層を貫通する層間接続導電層により為すようにした多層配線板の上記層間絶縁層のうちのいずれかの層の内部に、電極を上記配線膜に接続されるように形成され、可撓性を持つ薄さに形成された半導体チップを有することを特徴とする。
【0030】
【発明の効果】
請求項の電子装置によれば、第1の金属ベース部材の配線膜が形成された側の表面に、可撓性を持つ薄さに形成された半導体チップを、その電極が上記配線膜に接続された状態でフリップチップボンディングし、第2の金属ベース部材を、それのチップ収納空間内に上記半導体チップが納まり且つ第2の層間接続用バンプが対応する第1の金属ベース部材の配線膜に接続されるように第1の金属ベース部材に重ね、上記各バンプ間に、各バンプ間及び上記第1と第2の金属ベース部材の配線膜間を絶縁する層間絶縁膜が形成されているので、多層配線板構造の電子装置全体として可撓性を持つようにすることができる。
【0031】
請求項の電子装置によれば、請求項記載の電子装置において、上記半導体チップの厚さが50μm以下であるので、半導体チップが可撓性を持ち、それを内蔵した多層配線板構造の電子装置も全体としても可撓性を有するようにできる。
請求項の電子装置によれば、請求項記載の電子装置において、上記半導体チップの上記電極と、上記配線膜とを、該配線膜の表面部に選択的に形成した導電性材料からなる電極接続用バンプを介して接続するので、より信頼度良く半導体チップのフリップチップ接続ができる。
【0032】
請求項の電子装置によれば、請求項1〜3記載の電子装置において、層間絶縁膜が、ポリイミド、液晶ポリマー、ガラスクロス含浸Bステージ樹脂、またはBCBフィルムであるので、層間絶縁膜形成作業が容易で、より確実な層間絶縁ができる。
請求項の電子装置の製造方法によれば、請求項記載の多層配線板構造の電子装置を得ることができる。
【図面の簡単な説明】
【図1】(A)〜(C)は本発明電子装置の第1の実施の形態を示す断面図であり、(A)は通常の状態の電子装置を示し、(B)は撓んだ状態の電子装置をデフォルメして示し、(C)は内蔵した半導体チップの撓んだ状態をデフォルメして示す。
【図2】(A)〜(F)は図1に示した電子装置の製造方法の一例(本発明電子装置の第1の実施の形態例)を工程順に示す断面図である。
【符号の説明】
10・・・端子用バンプ形成用金属層、11、51・・・配線膜、
12・・・電極接続用バンプ、13・・・端子用バンプ、
15・・・半田ボール、16・・・第1の金属ベース部材
20・・・半導体チップ、30・・・絶縁層、
40・・・層間絶縁膜、
42・・・チップ収納空間(デバイスホール)、
50・・・金属層、52・・・層間接続用バンプ、
56・・・第2の金属ベース部材

Claims (5)

  1. 一方の表面に配線膜が形成され、少なくとも一部の配線膜の裏面に端子用バンプが形成された第1の金属ベース部材の上記一方の表面に、可撓性を持つ薄さに形成された半導体チップがその電極が上記配線膜に接続された状態でフリップチップボンディングされ、
    上記第1の金属ベース部材の上記一方の表面の配線膜に接続される層間接続用バンプと上記半導体チップが納まるチップ収納空間を同じ面に有し、反対側に配線膜が形成された第2の金属ベース部材が、該チップ収納空間内に上記半導体チップが納まり且つ上記各層間接続用バンプが対応する上記配線膜に接続されるように上記第1の金属ベース部材に重ねられ、上記各バンプ間に、各バンプ間及び上記第1と第2の金属ベース部材の配線膜間を絶縁する層間絶縁膜が形成された、
    多層配線板構造を有する、
    ことを特徴とする電子装置。
  2. 上記半導体チップの厚さが50μm以下であることを特徴とする請求項1記載の電子装置。
  3. 上記半導体チップの上記電極と、上記配線膜とが、該配線膜の表面部に選択的に形成した導電性材料からなる電極接続用バンプを介して接続されたことを特徴とする請求項1記載の電子装置。
  4. 前記層間絶縁膜が、ポリイミド、液晶ポリマー、ガラスクロス含浸Bステージ樹脂、またはBCBフィルムである絶縁性フィルムからなる、ことを特徴とする請求項1〜3記載の電子装置。
  5. 端子用バンプ形成用金属層の表面に配線膜が形成された第1の金属ベース部材と、可撓性を持つ薄さに形成された半導体チップと、配線膜形成用の金属層の一方の面に上記第1の金属ベース部材の上記配線膜に接続される層間接続用バンプ及び上記半導体チップが納まるチップ収納空間を同じ面に有し、更に該面に上記層間接続用バンプが貫通され且つ上記チップ収納空間内を占有しないように層間絶縁膜が積層された第2の金属ベース部材と、を用意し、
    上記第1の金属ベース部材の上記配線膜形成側の一方の表面に、上記半導体チップを、その電極が上記配線膜に接続されるようにフリップチップボンディングをし、
    上記第1の金属ベース部材の上記一方の表面に、上記第2の金属ベース部材を、その上記チップ収納空間内に上記半導体チップが収納され、上記層間接続用バンプの上記層間絶縁膜から露出した頂面を該第の金属ベース部材の配線膜に接続させることにより、該層間絶縁膜を介して積層し、
    上記第2の金属ベース部材の上記配線膜形成用の金属層を選択的にエッチングすることにより配線膜を形成すると共に、上記第1の金属ベース部材の上記端子用バンプ形成用金属層を選択的にエッチングすることにより端子用バンプを形成する
    ことを特徴とする電子装置の製造方法。
JP2003190259A 2003-07-02 2003-07-02 電子装置とその製造方法 Expired - Fee Related JP4392201B2 (ja)

Priority Applications (8)

Application Number Priority Date Filing Date Title
JP2003190259A JP4392201B2 (ja) 2003-07-02 2003-07-02 電子装置とその製造方法
TW093118871A TW200507131A (en) 2003-07-02 2004-06-28 Multi-layer circuit board for electronic device
US10/880,588 US7342802B2 (en) 2003-07-02 2004-07-01 Multilayer wiring board for an electronic device
US11/657,286 US7505281B2 (en) 2003-07-02 2007-01-24 Multilayer wiring board for an electronic device
US12/008,546 US20080296254A1 (en) 2003-07-02 2008-01-11 Multilayer wiring board for an electronic device
US13/896,911 US20130247372A1 (en) 2003-07-02 2013-05-17 Multilayer wiring board for an electronic device
US14/271,959 US9521755B2 (en) 2003-07-02 2014-05-07 Multilayer wiring board for an electronic device
US15/374,233 US10104785B2 (en) 2003-07-02 2016-12-09 Multilayer wiring board for an electronic device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2003190259A JP4392201B2 (ja) 2003-07-02 2003-07-02 電子装置とその製造方法

Publications (2)

Publication Number Publication Date
JP2005026452A JP2005026452A (ja) 2005-01-27
JP4392201B2 true JP4392201B2 (ja) 2009-12-24

Family

ID=34188210

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2003190259A Expired - Fee Related JP4392201B2 (ja) 2003-07-02 2003-07-02 電子装置とその製造方法

Country Status (1)

Country Link
JP (1) JP4392201B2 (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102403960B1 (ko) 2014-12-25 2022-05-30 오쿠치 마테리얼스 가부시키가이샤 반도체 장치용 기판, 반도체 장치용 배선부재 및 그 제조 방법 및 반도체 장치용 기판을 이용한 반도체 장치의 제조 방법

Also Published As

Publication number Publication date
JP2005026452A (ja) 2005-01-27

Similar Documents

Publication Publication Date Title
US10104785B2 (en) Multilayer wiring board for an electronic device
JP4790297B2 (ja) 半導体装置およびその製造方法
JP3813402B2 (ja) 半導体装置の製造方法
US7723838B2 (en) Package structure having semiconductor device embedded within wiring board
US7791206B2 (en) Semiconductor device and method of manufacturing the same
JP5221315B2 (ja) 配線基板及びその製造方法
KR100878649B1 (ko) 전자 장치용 기판 및 그 제조 방법, 및 전자 장치 및 그제조 방법
KR100475619B1 (ko) 배선 기판, 반도체 장치 및 배선 기판의 제조 방법
US8872041B2 (en) Multilayer laminate package and method of manufacturing the same
JP4251421B2 (ja) 半導体装置の製造方法
US7057290B2 (en) Electronic parts packaging structure and method of manufacturing the same
JP2592038B2 (ja) 半導体チップ実装方法および基板構造体
WO2001026147A1 (fr) Dispositif a semi-conducteur, son procede de fabrication, carte de circuit imprime et dispositif electronique
US6521483B1 (en) Semiconductor device, method of manufacture thereof, circuit board, and electronic device
JP2003522401A (ja) 積層型集積回路パッケージ
JP2018137474A (ja) 電子装置
US8546186B2 (en) Planar interconnect structure for hybrid circuits
TWI351749B (en) Packaging substrate and method for menufacturing t
JP2002009231A (ja) 半導体装置
JP4392201B2 (ja) 電子装置とその製造方法
JP4465891B2 (ja) 半導体装置
JP2010087021A (ja) 混成回路装置及びその製造方法並びに混成回路積層体
JP2004063808A (ja) 半導体装置のパッケージ構造とその製造方法
CN113223971A (zh) 半导体器件及制造该半导体器件的方法
JP2005123601A (ja) 半導体装置の製造方法、半導体装置、及び電子機器

Legal Events

Date Code Title Description
A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20051020

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20051209

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20060630

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20060630

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20070202

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20080811

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20080815

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20081112

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20081117

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20090213

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20090915

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20091009

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121016

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121016

Year of fee payment: 3

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121016

Year of fee payment: 3

R360 Written notification for declining of transfer of rights

Free format text: JAPANESE INTERMEDIATE CODE: R360

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121016

Year of fee payment: 3

R360 Written notification for declining of transfer of rights

Free format text: JAPANESE INTERMEDIATE CODE: R360

R371 Transfer withdrawn

Free format text: JAPANESE INTERMEDIATE CODE: R371

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121016

Year of fee payment: 3

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121016

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131016

Year of fee payment: 4

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees