JP2010093080A

JP2010093080A - 半導体装置

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Publication number: JP2010093080A
Application number: JP2008262118A
Authority: JP
Inventors: Tetsutaro Imagawa; 鉄太郎今川; Isao Yoshikawa; 功吉川; Masaki Koyama; 雅紀小山; Kazutaka Shintani; 和隆信谷
Original assignee: Denso Corp; Fuji Electric Systems Co Ltd
Current assignee: Fuji Electric Co Ltd; Denso Corp
Priority date: 2008-10-08
Filing date: 2008-10-08
Publication date: 2010-04-22

Abstract

【課題】素子の耐圧を向上し、かつソフトスイッチング化すること。
【解決手段】活性領域を囲むように遷移領域が設けられた半導体装置において、活性領域には、トレンチ５がｐ型層３を選択的に囲むように設けられている。ｐ型層３の内のトレンチに囲まれた領域がフローティングｐ領域３ｂとなり、隣接するトレンチ間でｎ⁺ソース領域４を備える部分がチャネル領域３ｄとなり、それ以外の領域がｐ型ベース領域３ａとなる。遷移領域には、ＦＬＲとなるｐ型の深い拡散層３ｃが設けられている。活性領域に設けられたフローティングｐ領域３ｂを囲むトレンチ５の端部と、遷移領域に設けられたＦＬＲとなる深い拡散層３ｃを形成する開口端の最も活性領域に近い部分との距離、すなわちＰＰＷ／ＴＲＮ間距離Ｘが、１２μｍ以上３６μｍ以下、好ましくは１５μｍ以上３２μｍ以下である。
【選択図】図１

Description

この発明は、絶縁ゲート型半導体装置に関し、特に活性領域を囲むように遷移領域と耐圧構造領域が設けられた半導体装置に関する。

従来、１枚の半導体ウェハに、多数の縦型のＭＯＳＦＥＴやＩＧＢＴ等の絶縁ゲート型の半導体素子（以下、縦型半導体素子とする）が形成され、高電力出力のために、縦型半導体素子が並列に接続された半導体装置が提案されている。

このような、縦型半導体素子としては、チャネル密度を高めるため、半導体ウェハにトレンチを形成し、該トレンチ内にゲート酸化膜を介してゲート電極を埋め込んだトレンチゲート構造を有するトレンチゲート型半導体素子が提案されている。さらに、トレンチによって隔てられるｐ型ベース領域を、エミッタ領域が形成されるチャネル領域とエミッタ領域が形成されないフローティング領域とし、該フローティング領域をエミッタ電極から絶縁したトレンチゲート型半導体素子が提案されている（例えば、下記特許文献１、下記特許文献２参照。）。

ここで、特許文献１には、チャネル領域とフローティング領域とのトレンチに挟まれた部分の長さに対する比を、１：２〜１：７とすることで、トレンチ型ＩＧＢＴのオン電圧をＩＥＧＴ（ＩｎｊｅｃｔｉｏｎＥｎｈａｎｃｅｄＧａｔｅＴｒａｎｓｉｓｔｏｒ）程度の低い状態のまま、スイッチング損失を低くして、トータルの発生損失を低減することが記載されている。

また、特許文献２には、フローティング領域とエミッタ電極とを導電接続するできるだけ小さい面積のコンタクト領域を設けることが記載されている。また、このコンタクト領域から低いオン電圧を維持するのに必要なシート抵抗分に相当する距離を隔てて、フローティング領域よりも不純物濃度が高い不純物層を形成することで、逆方向耐圧を低下させることなくソフトスイッチング化させることが記載されている。

さらに、縦型半導体素子においては、半導体ウェハのＭＯＳゲート構造が形成されている面（例えば、おもて面）の周縁部に、ｐｎ接合を終端するための、プレーナ型の接合終端構造領域を設けることが行われている。以下、トレンチとチャネル領域を備える領域を活性領域と称する。

しかしながら、この活性領域外のｐｎ接合面には、曲率を有するコーナー領域があるため、活性領域内のｐｎ接合に比べると、電界集中が生じやすくなり、高電界領域が形成されてしまう。このため、活性領域よりも先に電界強度が臨界点に達し、これによって半導体装置の耐圧が高められないという問題がある。

また、活性領域を囲むプレーナ型の接合終端構造領域が設けられた縦型半導体装置においては、おもて面側の半導体層に接して形成された金属電極の面積が、裏面側に形成された金属電極の面積よりも小さくなる。このため、主電流を基板の厚さ方向に流す際に、おもて面側の金属電極の端部に電流が集中しやすくなるという問題がある。

このような問題を解決するため、接合終端構造領域に、ＦＬＲ（ＦｉｅｌｄＬｉｍｉｔｉｎｇＲｉｎｇ）等を設け、耐圧構造領域とする方法が提案されている（例えば、下記特許文献３、下記特許文献４、下記特許文献５参照。）。ここで、ＦＬＲは、主接合の端部の電界を緩和し高耐圧を実現するために、活性領域の主接合を囲むように形成されたフローティング状態の接合のリングである。

特に、特許文献３には、活性領域の外縁部において、ゲート電極の終端に接し、ｐ型ベース層と所定距離離れてｐ型ウェル層を設ける方法が提案されている。この所定距離をＩＧＢＴの電圧阻止状態においてパンチスルーする距離に設定することで、ｐベース領域の終端において、電界の集中を妨げ、耐圧の低下を防ぐことが記載されている。

なお、本明細書において、ｎまたはｐを冠した半導体は、それぞれ電子、正孔が多数キャリアであることを意味する。また、ｎ⁺やｎ^-などのように、ｎやｐに付す「⁺」または「^-」は、それぞれそれらが付されていない半導体の不純物濃度よりも比較的高濃度または比較的低濃度であることを表す。

特開２００１−３０８３２７号公報特開２００７−３２４５３９号公報特開２０００−３０７１１６号公報特開２００１−９４１０４号公報特開２００７−９５８７４号公報

しかしながら、発明者らが鋭意調査した結果、例えば活性領域において、トレンチに囲まれたフローティングｐ領域がある場合、フローティングｐ領域を囲むトレンチの端部と、最も活性領域に近いＦＬＲとなる深い拡散層との距離が長すぎると、素子の耐圧が低下し、短すぎるとハードスイッチングとなることがわかった。

その理由は、トレンチに囲まれたフローティングｐ領域とＦＬＲとが、空間電荷領域によってつながるからである。すなわち、トレンチの端部と最も活性領域に近いＦＬＲとなる深い拡散層との距離が短い場合、エミッタ電位となるＦＬＲがフローティングｐ領域に影響を及ぼし、フローティングｐ領域の電位を低い電位に固定するため、素子の耐圧を高くすることができる。しかしながら、半導体装置がターンオンする際に、ＦＬＲがフローティングｐ領域に影響を及ぼし、半導体装置の活性領域の電流が、エミッタに接続されたＦＬＲに流れ込む。このため、本来の活性領域のみの特性を得ることができず、ハードスイッチングとなるという問題がある。

また、トレンチの端部と最も活性領域に近いＦＬＲとなる深い拡散層との距離が長い場合、半導体装置がターンオンする際に、ＦＬＲがフローティングｐ領域に影響を及ぼさないため、本来の活性領域のみの特性を得ることができる。しかしながら、エミッタ電位となるＦＬＲの影響がフローティングｐ領域に及ばず、フローティングｐ領域の電位が高い電位に固定されるため、素子の耐圧が低くなるという問題がある。

上述した特許文献１〜５には、トレンチの端部と最も活性領域に近いＦＬＲとなる深い拡散層との距離については記載されていないため、素子の耐圧向上とソフトスイッチング化を両立することができないという問題がある。

この発明は、上述した従来技術による問題点を解消するため、素子の耐圧を向上し、かつソフトスイッチング化することができる半導体装置を提供することを目的とする。

上述した課題を解決し、目的を達成するため、請求項１の発明にかかる半導体装置は、第１導電型の半導体基板に設けられた活性領域と、当該活性領域を囲むように当該半導体基板に設けられた遷移領域と、更に当該遷移領域を囲むように当該半導体基板に設けられた耐圧構造領域と、を有する半導体装置において、前記活性領域は、前記半導体基板のおもて面側の表面層に設けられた、不純物濃度が低い第２導電型の第１半導体層と、前記第１半導体層の表面層に設けられ、当該第１半導体層よりも不純物濃度が高い第１導電型の第２半導体層と、前記第２半導体層の表面層に選択的に設けられ、前記第１半導体層よりも不純物濃度が高い第２導電型の第３半導体層と、前記第２半導体層の表面において前記第３半導体層が形成されていない領域を囲み、当該第２半導体層を貫通して、前記第１半導体層に達するトレンチと、前記トレンチの内側にゲート酸化膜を介して設けられた第１電極と、前記第１電極の表面と、前記第２半導体層の前記トレンチに囲まれた領域を覆うように設けられた層間絶縁膜と、前記第２半導体層の前記トレンチに囲まれていない領域と前記第３半導体層とに、接するように設けられた第２電極と、前記半導体基板の裏面側の表面に設けられた第３電極と、を備え、前記遷移領域は、前記半導体基板の表面に、前記活性領域に最も近いフィールドリミッティングリングとなる第１導電型の第４半導体層を備え、当該第４半導体層は、前記トレンチを囲む部分の前記第２半導体層に接し、かつ当該第２半導体層よりも高不純物濃度で深い領域であり、前記耐圧構造領域は、前記第４半導体層を囲み、かつ当該第４半導体層と分離した第１導電型の第５半導体層を備え、前記トレンチの外側と前記第４半導体層を形成する開口端との距離が、１２μｍ以上３６μｍ以下であることを特徴とする。

また、請求項２の発明にかかる半導体装置は、請求項１に記載の発明において、前記トレンチと、前記第４半導体層を形成する開口端との距離が、好ましくは１５μｍ以上３２μｍ以下であることを特徴とする。

また、請求項３の発明にかかる半導体装置は、第１導電型の半導体基板に設けられた活性領域と、当該活性領域を囲むように当該半導体基板に設けられた遷移領域と、更に当該遷移領域を囲むように当該半導体基板に設けられた耐圧構造領域と、を有する半導体装置において、前記活性領域は、前記半導体基板のおもて面側の表面層に設けられた、不純物濃度が低い第２導電型の第１半導体層と、前記第１半導体層の表面層に設けられ、当該第１半導体層よりも不純物濃度が高い第１導電型の第２半導体層と、前記第２半導体層の表面層に選択的に設けられ、第１半導体層よりも不純物濃度が高い第２導電型の第３半導体層と、前記第２半導体層の表面において前記第３半導体層が形成されていない領域を囲み、当該第２半導体層を貫通して、前記第１半導体層に達するトレンチと、前記トレンチの内側にゲート酸化膜を介して設けられた第１電極と、前記第１電極の表面と、前記第２半導体層の前記トレンチに囲まれた領域を覆うように設けられた層間絶縁膜と、前記第２半導体層の前記トレンチに囲まれていない領域と前記第３半導体層とに、接するように設けられた第２電極と、前記半導体基板の裏面側の表面に設けられた第３電極と、を備え、前記遷移領域は、前記半導体基板の表面に、前記活性領域に最も近いフィールドリミッティングリングとなる第１導電型の第４半導体層を備え、該第４半導体層は、前記トレンチを囲む部分の前記第２半導体層に接し、かつ当該第２半導体層よりも高不純物濃度で深い領域であり、前記耐圧構造領域は、前記第４半導体層を囲み、かつ当該第４半導体層と分離した第１導電型の第５半導体層を備え、前記トレンチの外側と前記第４半導体層の内側との距離が、６μｍ以上３０μｍ以下であることを特徴とする。

上述した各請求項の発明によれば、活性領域の外側に設けられた第４半導体層の影響によって、第２半導体層のトレンチに囲まれた領域の電位が低い電位に固定されるので、高い耐圧が得られる。また、半導体装置がターンオンする際に、遷移領域におけるフィールドリミッティングリングが、第２半導体層のトレンチの囲まれた領域に影響を及ぼさないため、本来の活性領域のみの特性を得ることができる。

本発明にかかる半導体装置によれば、素子の耐圧を向上し、かつソフトスイッチング化を図ることができるという効果を奏する。

以下に添付図面を参照して、この発明にかかる半導体装置の好適な実施の形態を詳細に説明する。なお、以下の実施の形態の説明およびすべての添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。

（実施の形態）
図１は、本実施の形態にかかる半導体装置の構造を示す平面図である。また、図２は、図１の切断線Ａ−Ａ'における断面構造を示す断面図であり、図３は、図１の切断線Ｂ−Ｂ'における断面構造を示す断面図である。なお、図１においては、フローティングｐ領域３ｂおよびトレンチ５の構造を明確にするため、ｎ⁺ソース領域４、ゲート酸化膜６、ゲート電極７、層間絶縁膜８、エミッタ電極９を省略して記載している。

図１、図３に示すように、本実施の形態にかかる半導体装置においては、活性領域を囲むように遷移領域が設けられ、更に遷移領域を囲むように耐圧構造領域が設けられている。活性領域には、ｐ型層（第２半導体層）３が設けられている。トレンチ５は、ｐ型層３よりも深く形成されｐ型層３を選択的に分離するように設けられている。ｐ型層３の内のトレンチ５に囲まれた領域にはｎ⁺ソース領域が設けられずフローティングｐ領域３ｂとなる。ｐ型層３内で隣接するトレンチ５とトレンチ５の間の領域には、ｎ⁺ソース領域が設けられ、この部分がｐ型チャネル領域３ｄとなる。また、トレンチ５の外側のｐ型層３がｐ型ベース領域３ａとなる。トレンチ５の外側の遷移領域には、ｐ型ベース領域３ａと接し、ｐ型ベース領域３ａより高不純物濃度で深いＦＬＲとなるｐ型の拡散層（第４半導体層）３ｃが設けられている。遷移領域の外側の耐圧構造領域には、ＦＬＲとなるｐ型の拡散層３ｅがリング状に複数本設けられている。この拡散層３ｅは、拡散層３ｃと分離されている。

活性領域に設けられたフローティングｐ領域３ｂを囲むトレンチ５の外端部（ＴＲＮと称することとする）と、遷移領域に設けられたＦＬＲとなる深い拡散層３ｃを形成する際のマスクの開口端の最も活性領域に近い部分（ＰＰＷと称することとする）との距離、すなわちＰＰＷ／ＴＲＮ間距離Ｘは、１２μｍ以上３６μｍ以下、好ましくは１５μｍ以上３２μｍ以下である。ＰＰＷを開口端でなく深い拡散層３ｃの拡散でできた内端部で規定する場合は、６μｍ程度開口端より内側となるので、６μｍ以上３０μｍ以下、好ましくは９μｍ以上２６μｍ以下である。それらの理由は、後述する。また、最も活性領域に近いＦＬＲは、図示しないエミッタ電極に接続されている。

つぎに、図２を用いて、活性領域の断面構造について説明する。図２に示すように、活性領域には、例えば１２００ＶクラスのＩＧＢＴが設けられている。活性領域は、シリコンなどの半導体基板１を用いて作製されている。

ｎ型ドリフト層（第１半導体層）２は、不純物濃度が低く、半導体基板１のおもて面側の表面層に設けられている。ｎ型ドリフト層２は、抵抗率が例えば６５Ωｃｍであり、厚さが例えば８．５μｍ程度である。ｐ型層３は、ｎ型ドリフト層２の表面層に設けられている。また、ｐ型層３は、ｎ型ドリフト層２よりも不純物濃度が高い。

トレンチ５は、ｐ型層３を貫通し、ｎ型ドリフト層２に達するように設けられている。トレンチ５によって隔てられたｐ型層３の内の、エミッタ電極９の接する領域がｐ型チャネル領域３ｄであり、ｐ型チャネル領域３ｄの表面層にｎ⁺ソース領域（第３半導体層）４が選択的に設けられている。

一方、トレンチ５によって隔てられたｐ型層３の内の、層間絶縁膜８によってエミッタ電極９に接しない領域がフローティングｐ領域３ｂである。ここで、フローティングｐ領域３ｂの平面形状は、図１に示すように、トレンチに囲まれた形状である。このように、フローティングｐ領域３ｂは、トレンチ５とｎ型ドリフト層２と層間絶縁膜８とによって囲まれている。

ゲート酸化膜６は、ｐ型層３の表面とトレンチ５の内部とに設けられている。そして、ゲート酸化膜６には、ｐ型チャネル領域３ｄとｎ⁺ソース領域４との上の領域に開口部が設けられている。また、トレンチ５内には、ゲート酸化膜６を介してゲート電極（第１電極）７が設けられている。層間絶縁膜８は、ゲート電極７およびフローティングｐ領域３ｂの上に設けられており、これらを覆っている。

エミッタ電極（第２電極）９は、ｐ型チャネル領域３ｄとｎ⁺ソース領域４とに接するように設けられている。また、エミッタ電極９は、フローティングｐ領域３ｂと層間絶縁膜８によって絶縁されている。更に、コレクタ電極（第３電極）１０は、半導体基板１の裏面側の表面に設けられている。このように、活性領域には、多数のＩＧＢＴセルが並列に接続されて形成されている。

つぎに、図４を用いて、活性領域と遷移領域との境界付近の断面構造を説明する。図４に示すように、遷移領域は、活性領域と同じ半導体基板上のｎ型半導体層（ドリフト層２）に設けられている。フローティングｐ領域３ｂ上には、層間絶縁膜８を介してエミッタ電極９が設けられている。ここで、遷移領域内の最も活性領域に近いＦＬＲとなる深い拡散層３ｃの拡散の深さは、例えば８．５μｍ程度であり、活性領域に設けられたトレンチ５の深さ（例えば５．０μｍ）よりも深いことが好ましい。その理由は、耐圧を向上させることが可能であるためである。

また、図示はしないが、遷移領域内の最も活性領域に近いＦＬＲは、活性領域に設けられたエミッタ電極に接続されていることとする。ＰＰＷ／ＴＲＮ間距離Ｘが１２μｍ以上３６μｍ以下、好ましくは１５μｍ以上３２μｍ以下である理由を、図５および図６を用いて以下に示す。

図５は、ＰＰＷ／ＴＲＮ間距離Ｘと、アバランシェ耐圧との関係を示す特性図である。図５においては、縦軸がアバランシェ耐圧（Ｖ）であり、横軸がＰＰＷ／ＴＲＮ間距離Ｘ（μｍ）である。ここで、図５においては、ジャンクション温度Ｔｊが２５℃の時のアバランシェ耐圧を測定した。

図５に示すように、ＰＰＷ／ＴＲＮ間距離Ｘが３２μｍまでは、アバランシェ耐圧が１４４０Ｖを維持している。その理由は、遷移領域にＦＬＲとして設けられた深い拡散層の影響によって、活性領域に設けられたフローティングｐ領域の電位が低い電位に固定されるためである。そして、ＰＰＷ／ＴＲＮ間距離Ｘが３２μｍから３６μｍまで増加する間に、徐々にアバランシェ耐圧が低下していき、ＰＰＷ／ＴＲＮ間距離Ｘが３６μｍを超えると、アバランシェ耐圧が１３６０Ｖ程度まで急激に低下する。したがって、素子が高い耐圧を維持するためには、ＰＰＷ／ＴＲＮ間距離Ｘを３６μｍ以下、好ましくは３２μｍ以下とすることが望ましい。

図６は、ＰＰＷ／ＴＲＮ間距離Ｘと、ゲート抵抗との関係を示す特性図である。図６においては、縦軸がゲート抵抗（Ω）であり、横軸がＰＰＷ／ＴＲＮ間距離Ｘ（μｍ）である。また、図６において、ターンオン特性は、コレクタ電極／エミッタ電極間電圧が６５０Ｖであり、コレクタ電流が２００Ａである。また、ジャンクション温度Ｔｊが１５０℃で、ターンオンの際に、対抗アーム側逆回復（−ｄｉ／ｄｔ）が２５００Ａ／μｓになる時のゲート抵抗を測定した。なお、−ｄｉ／ｄｔ＝２５００Ａ／μｓは、ソフトスイッチング化の指標である。

図６に示すように、ＰＰＷ／ＴＲＮ間距離Ｘが１５μｍ以上の場合、−ｄｉ／ｄｔ＝２５００Ａ／μｓとするために必要なゲート抵抗が１８Ω程度である。そして、ＰＰＷ／ＴＲＮ間距離Ｘが１５μｍから１２μｍまで低下する間に、徐々にゲート抵抗が増加して、ＰＰＷ／ＴＲＮ間距離Ｘが１２μｍより小さくなると、ゲート抵抗が急激に増加する。したがって、ゲート抵抗を低くして、ソフトスイッチング化を実現するためには、ＰＰＷ／ＴＲＮ間距離Ｘを１２μｍ以上、好ましくは１５μｍ以上とすることが望ましい。

なお、本実施の形態においては、図２に示すように、ｐ型チャネル領域３ｄ間に１つのフローティングｐ領域３ｂが設けられているが、これに限るものではない。例えば、ｐ型チャネル領域３ｄ間に複数のフローティングｐ領域３ｂが設けられていてもよい。また、本実施の形態においては第１導電型をｐ型とし、第２導電型をｎ型としているが、これに限るものではない。例えば第１導電型をｎ型とし、第２導電型をｐ型としてもよい。

上述した実施の形態によれば、エミッタ電極から絶縁され、トレンチに囲まれたフローティング領域を有する活性領域の周囲に、遷移領域の設けられた半導体装置において、遷移領域に設けられたＦＬＲとなる深い拡散層の影響によって、フローティング領域の電位が低い電位に固定され、かつ半導体装置がターンオンする際に、ＦＬＲがフローティング領域に影響を及ぼさないため、本来の活性領域のみの特性を得ることができる。従って、素子の耐圧を向上し、かつソフトスイッチング化することができるという効果を奏する。

以上のように、本発明にかかる半導体装置は、ＩＧＢＴなどの絶縁ゲート型半導体装置に有用であり、特に、ＩＧＢＴの設けられた活性領域を囲むように遷移領域が設けられた半導体装置に適している。

本実施の形態にかかる半導体装置の構造を示す平面図である。図１の切断線Ａ−Ａ'における断面構造を示す断面図である。図１の切断線Ｂ−Ｂ'における断面構造を示す断面図である。図１の活性領域と遷移領域との境界付近の断面構造図である。ＰＰＷ／ＴＲＮ間距離Ｘと、アバランシェ耐圧との関係を示す特性図である。ＰＰＷ／ＴＲＮ間距離Ｘと、ゲート抵抗との関係を示す特性図である。

符号の説明

３ｐ型層
３ａｐ型ベース領域
３ｂフローティングｐ領域
３ｃ、３ｅ深い拡散層
３ｄｐ型チャネル領域

Claims

第１導電型の半導体基板に設けられた活性領域と、当該活性領域を囲むように当該半導体基板に設けられた遷移領域と、更に当該遷移領域を囲むように当該半導体基板に設けられた耐圧構造領域と、を有する半導体装置において、
前記活性領域は、
前記半導体基板のおもて面側の表面層に設けられた、不純物濃度が低い第２導電型の第１半導体層と、
前記第１半導体層の表面層に設けられ、当該第１半導体層よりも不純物濃度が高い第１導電型の第２半導体層と、
前記第２半導体層の表面層に選択的に設けられ、前記第１半導体層よりも不純物濃度が高い第２導電型の第３半導体層と、
前記第２半導体層の表面において前記第３半導体層が形成されていない領域を囲み、当該第２半導体層を貫通して、前記第１半導体層に達するトレンチと、
前記トレンチの内側にゲート酸化膜を介して設けられた第１電極と、
前記第１電極の表面と、前記第２半導体層の前記トレンチに囲まれた領域を覆うように設けられた層間絶縁膜と、
前記第２半導体層の前記トレンチに囲まれていない領域と前記第３半導体層とに、接するように設けられた第２電極と、
前記半導体基板の裏面側の表面に設けられた第３電極と、
を備え、
前記遷移領域は、
前記半導体基板の表面に、前記活性領域に最も近いフィールドリミッティングリングとなる第１導電型の第４半導体層を備え、当該第４半導体層は、前記トレンチを囲む部分の前記第２半導体層に接し、かつ当該第２半導体層よりも高不純物濃度で深い領域であり、
前記耐圧構造領域は、
前記第４半導体層を囲み、かつ当該第４半導体層と分離した第１導電型の第５半導体層を備え、
前記トレンチの外側と前記第４半導体層を形成する開口端との距離が、１２μｍ以上３６μｍ以下であることを特徴とする半導体装置。
前記トレンチと、前記第４半導体層を形成する開口端との距離が、好ましくは１５μｍ以上３２μｍ以下であることを特徴とする請求項１に記載の半導体装置。
第１導電型の半導体基板に設けられた活性領域と、当該活性領域を囲むように当該半導体基板に設けられた遷移領域と、更に当該遷移領域を囲むように当該半導体基板に設けられた耐圧構造領域と、を有する半導体装置において、
前記活性領域は、
前記半導体基板のおもて面側の表面層に設けられた、不純物濃度が低い第２導電型の第１半導体層と、
前記第１半導体層の表面層に設けられ、当該第１半導体層よりも不純物濃度が高い第１導電型の第２半導体層と、
前記第２半導体層の表面層に選択的に設けられ、第１半導体層よりも不純物濃度が高い第２導電型の第３半導体層と、
前記第２半導体層の表面において前記第３半導体層が形成されていない領域を囲み、当該第２半導体層を貫通して、前記第１半導体層に達するトレンチと、
前記トレンチの内側にゲート酸化膜を介して設けられた第１電極と、
前記第１電極の表面と、前記第２半導体層の前記トレンチに囲まれた領域を覆うように設けられた層間絶縁膜と、
前記第２半導体層の前記トレンチに囲まれていない領域と前記第３半導体層とに、接するように設けられた第２電極と、
前記半導体基板の裏面側の表面に設けられた第３電極と、
を備え、
前記遷移領域は、
前記半導体基板の表面に、前記活性領域に最も近いフィールドリミッティングリングとなる第１導電型の第４半導体層を備え、該第４半導体層は、前記トレンチを囲む部分の前記第２半導体層に接し、かつ当該第２半導体層よりも高不純物濃度で深い領域であり、
前記耐圧構造領域は、
前記第４半導体層を囲み、かつ当該第４半導体層と分離した第１導電型の第５半導体層を備え、
前記トレンチの外側と前記第４半導体層の内側との距離が、６μｍ以上３０μｍ以下であることを特徴とする半導体装置。