TW201419449A - 三維記憶體陣列架構 - Google Patents

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Abstract

本發明提供三維記憶體陣列及其形成方法。一例示性三維記憶體陣列可包含：一堆疊，其包括藉由至少一絕緣材料而彼此分離之複數個第一導電線；及至少一導電延伸部，其經配置以實質上垂直於該複數個第一導電線延伸，使得該至少一導電延伸部與該複數個第一導電線之至少一者之一部分相交。圍繞該至少一導電延伸部形成儲存元件材料。圍繞該至少一導電部延伸形成單元選擇材料。

Description

三維記憶體陣列架構 相關申請案
本發明係關於特此申請之標題為「THREE DIMENSIONAL MEMORY ARRAY ARCHITECTURE」之具有代理人檔案號碼1001.0690001之美國專利申請案13/600,777，且該案之全文以引用的方式併入本文中。
本發明大體上係關於半導體裝置，且更特定言之係關於三維記憶體陣列架構及其形成方法。
通常將記憶體裝置提供為電腦或其他電子裝置中之內部半導體積體電路。存在許多不同類型之記憶體，包含隨機存取記憶體(RAM)、唯讀記憶體(ROM)、動態隨機存取記憶體(DRAM)、同步動態隨機存取記憶體(SDRAM)、電阻可變記憶體及快閃記憶體等。電阻可變記憶體之類型包含相變材料(PCM)記憶體、可程式化導體記憶體及電阻性隨機存取記憶體(RRAM)等。
對於需要高記憶體密度、高可靠性及無電力之資料保留之廣泛範圍之電子應用而言，記憶體裝置係用作為非揮發性記憶體。非揮發性記憶體可用於(例如)個人電腦、攜帶型記憶棒、固態磁碟(SSD)、數位相機、蜂巢式電話、諸如MP3播放器之攜帶型音樂播放器、電影播放器及其他電子裝置中。
關於記憶體裝置製造之不斷挑戰係減小一記憶體裝置之大小、增大一記憶體裝置之儲存密度及/或限制記憶體裝置成本。一些記憶體裝置包含配置成二維陣列之記憶體單元，其中記憶體單元皆配置於一相同平面中。相比之下，多種記憶體裝置包含配置成具有多個記憶體單元層級之三維(3D)陣列之記憶體單元。
100‧‧‧二維記憶體陣列
102‧‧‧字線
104‧‧‧位元線
106‧‧‧記憶體單元
208‧‧‧三維記憶體陣列
210‧‧‧字線
212‧‧‧字線
214‧‧‧位元線
216‧‧‧記憶體單元
218‧‧‧記憶體單元
320‧‧‧三維記憶體陣列
322‧‧‧導電線/字線
324‧‧‧導電線/位元線
326‧‧‧導電延伸部
328‧‧‧記憶體單元
422‧‧‧字線
424‧‧‧位元線
430‧‧‧記憶體陣列
436‧‧‧導電延伸部
438‧‧‧記憶體單元
440‧‧‧記憶體單元
441‧‧‧記憶體單元
442‧‧‧記憶體單元
522‧‧‧導電線
544‧‧‧堆疊
550‧‧‧單元選擇裝置材料/雙向臨限值開關(OTS)材料
552‧‧‧儲存元件材料/相變材料(PCM)
554‧‧‧導電延伸部
622‧‧‧第一導電線
624‧‧‧第二導電線
645‧‧‧加熱器材料
647‧‧‧同心記憶體單元
649‧‧‧同心記憶體單元
650‧‧‧單元選擇裝置材料
652‧‧‧儲存元件材料
654‧‧‧導電延伸部
656‧‧‧記憶體陣列
657‧‧‧記憶體陣列
670‧‧‧記憶體陣列
671‧‧‧記憶體陣列
672‧‧‧同心記憶體單元
673‧‧‧同心記憶體單元
722‧‧‧導電線材料/第一導電線
724‧‧‧第二導電線
748‧‧‧絕緣材料
749‧‧‧同心記憶體單元
750‧‧‧單元選擇裝置材料
752‧‧‧儲存元件材料
754‧‧‧導電延伸部材料
760‧‧‧三維記憶體陣列
762‧‧‧蝕刻停止材料
764‧‧‧通孔
822‧‧‧導電材料
848‧‧‧絕緣材料
852‧‧‧儲存元件材料
854‧‧‧導電延伸部
855‧‧‧單元選擇裝置材料
862‧‧‧蝕刻停止材料
866‧‧‧三維記憶體陣列
867‧‧‧同心記憶體單元
868‧‧‧通孔
869‧‧‧凹槽
922‧‧‧導電材料/第一導電線材料
945‧‧‧加熱器材料
948‧‧‧絕緣材料
950‧‧‧單元選擇裝置材料
952‧‧‧儲存元件材料
954‧‧‧導電延伸部材料
969‧‧‧凹槽
980‧‧‧三維記憶體陣列
981‧‧‧三維記憶體陣列
982‧‧‧蝕刻停止材料
985‧‧‧導電材料
990‧‧‧通孔
991‧‧‧絕緣材料
992‧‧‧絕緣材料
993‧‧‧同心記憶體單元
994‧‧‧同心記憶體單元
997‧‧‧儲存元件材料之較小體積
999‧‧‧儲存元件材料之較小體積
圖1繪示一先前技術二維記憶體陣列。
圖2繪示一先前技術三維記憶體陣列。
圖3繪示根據本發明之若干實施例之三維記憶體陣列。
圖4繪示用於根據本發明之若干實施例之三維記憶體陣列之偏壓之一方法。
圖5繪示根據本發明之若干實施例之定位於複數個導電線內之同心記憶體單元。
圖6A繪示根據本發明之若干實施例之在一導電線栅格內之同心記憶體單元之位置。
圖6B繪示根據本發明之若干實施例之部分處在一導電線栅格內之同心記憶體單元之位置。
圖6C繪示根據本發明之若干實施例之在一導電線栅格內具有同心加熱器材料之同心記憶體單元之位置。
圖6D繪示根據本發明之若干實施例之部分處在一導電線栅格內具有同心加熱器材料之同心記憶體單元之位置。
圖7A至7C繪示用於形成根據本發明之若干實施例之同心記憶體單元之三維記憶體陣列之一簡化程序流程。
圖8A至8C繪示用於形成根據本發明之若干實施例之同心記憶體單元之三維記憶體陣列之一簡化程序流程。
圖9A至9D繪示用於形成根據本發明之若干實施例之具有加熱器 材料之同心記憶體單元之三維記憶體陣列之一簡化程序流程。
本發明提供三維(3D)記憶體陣列及其形成方法。一例示性三維記憶體陣列可包含：一堆疊，其包括藉由至少一絕緣材料而彼此分離之複數個第一導電線；及至少一導電延伸部，其經配置以實質上垂直於該複數個第一導電線延伸，使得該至少一導電延伸部與該複數個第一導電線之至少一者之一部分相交。圍繞該至少一導電延伸部形成儲存元件材料。圍繞該至少一導電延伸部形成單元選擇材料。
本發明之實施例實施相變材料(PCM)記憶體之一垂直整合。所揭示之三維記憶體陣列比習知二維記憶體陣列更密緻。此外，例如藉由減小與形成一3D陣列相關聯之一遮罩計數以製造其中遮罩計數之數量減小之三維記憶體陣列，製造程序可比其他方法更不複雜且更便宜。因此，本發明之製造程序可比先前方法之製造程序便宜。
在本發明之以下詳細描述中，參考形成本發明之一部分且其中藉由圖解展示如何可實踐本發明之一或多項實施例之隨附圖式。足夠詳細地描述此等實施例以使一般技術者能夠實踐本發明之實施例且應瞭解，可利用其他實施例且可在不脫離本發明之範疇之情況下作出程序、電及/或結構改變。
本文中之圖遵循一編號慣例，其中第一數字或(若干)第一數字對應於圖式編號且剩餘數字識別圖式中之一元件或組件。可藉由使用類似數字識別不同圖之間之類似元件或組件。舉例而言，102可參考圖1中之元件「02」，且一類似元件可在圖2中表示為202。再者，如本文中所使用，「若干」特定元件及/或特徵部可指代一或多個此等元件及/或特徵部。
如本文中所使用，術語「實質上」意指經修改特性未必係絕對的，但足夠接近以達成特性之優勢。舉例而言，「實質上平行」不限 於絕對平行性，且可包含至少比一垂直定向更接近於一平行定向之定向。類似地，「實質上正交」不限於絕對正交，且可包含至少比一平行定向更接近於一垂直定向之定向。
圖1繪示一先前技術二維記憶體陣列100。多種記憶體裝置可包含一記憶體陣列100。記憶體陣列100可包含複數個字線102及若干位元線104。字線102實質上彼此平行配置在一層級處，且位元線104實質上彼此平行配置在一不同層級處。字線102及位元線104進一步配置成實質上彼此垂直(例如正交)。針對各字線102及位元線104展示之索引指示在一特定層級內各自線之排序。
在此等架構中，記憶體單元106可配置於列及行之一矩陣中。記憶體單元106可定位於字線102與位元線104之交叉處。即，記憶體單元106配置成一交叉點架構。記憶體單元106位於字線102與位元線104在彼此附近通過(例如交叉、重疊等)處。字線102與位元線104彼此不相交，此係因為字線102及位元線104形成在不同層級處。
圖2繪示一先前技術三維記憶體陣列208。記憶體陣列208可包含複數個字線210、212及若干位元線214。字線210實質上彼此平行配置在一層級處，且字線212實質上彼此平行配置在一不同層級處。如圖2中所示，位元線214實質上彼此平行配置在不同於字線210及212所在之層級之任一者之一層級處(例如在字線210與字線212所在之層級之間)。位元線214進一步配置成實質上垂直(例如正交)於字線210、212。
在圖2中展示以一交叉點架構配置在字線210、212與位元線214之交叉處之記憶體單元216、218。記憶體單元216配置在字線210與位元線214之間，且記憶體單元218配置在字線212與位元線214之間。因而，記憶體單元配置在多個層級中，且各層級具有組織成一交叉點架構之記憶體單元。該等層級係形成在彼此不同之層級處，藉此經垂直 堆疊。記憶體單元係形成在形成字線212及位元線214之層級之間之層級處。
在圖2中展示之三維記憶體陣列208包含具有一共同位元線214但個別字線210、212之記憶體單元216、218。即，相較於圖1中展示之記憶體陣列100，在記憶體陣列208中之記憶體單元之額外層級需要添加字線之另一層級(例如，記憶體單元218上方之字線212)。位元線214為定位成垂直相鄰於位元線214(在位元線214正上方及正下方)之該等記憶體單元216、218所共有。此相鄰將位元線214限制為為至多兩個記憶體單元所共有。更一般言之，三維記憶體陣列可具有多於圖2中所展示(例如，如圖2中所展示般組態)之堆疊層級。然而，記憶體單元之更多層級之添加(諸如藉由將複數個記憶體陣列208堆疊在彼此之上)需要界定用於記憶體單元之每一額外層級之額外字線及用於額外記憶體單元之每一新層級(或至多層級對)之額外位元線。
針對各字線210、212展示之索引指示層級及一特定層級內之字線之排序。舉例而言，字線210(WL3,0)係展示為定位於層級0內之位置3處，且字線212(WL3,1)係展示為定位於層級1內之位置3處。因而，記憶體單元216在圖2中係展示為定位於位元線214(即，BL0)與位元線214下方之字線(即，WL2,0)之間且記憶體單元218在圖2中係展示為定位於位元線214(即，BL0)與位元線214上方之字線(即，WL2,1)之間。
圖3繪示根據本發明之若干實施例之三維記憶體陣列320。在若干實施例中，存取線(其等可稱作字線(WL))安置在複數個層級(例如，高地、甲板、平面)上。舉例而言，字線可安置在N個層級上。絕緣材料(例如，介電材料)使字線之層級分離。因而，藉由絕緣材料分離之字線之層級形成WL/絕緣材料之一堆疊。資料線(其等可稱作位元線(BL))係配置成實質上垂直於字線且定位於字線之N個層級上方之一層級處(例如在N+1層級處)。各位元線可具有靠近字線之若干導電 延伸部(例如，垂直延伸部)，其中一記憶體單元形成在垂直延伸部與字線之間。
記憶體陣列320可包含在本文中可稱作字線之複數個導電線322(例如，存取線)及在本文中可稱作位元線之導電線324(例如，資料線)。字線322可配置成若干層級。字線322在圖3中係展示為配置成四個層級。然而，字線322可配置成之層級之數量不限於此數量，且字線322可配置成更多或更少層級。字線322實質上彼此平行配置在一特定層級內。字線322可在一堆疊中垂直對準。即，在多個層級之各者中之字線322可定位於每一層級內之一相同相對位置處，以便與正上方及/或正下方之字線322對準。絕緣材料(圖3中未展示)可定位於形成字線322之層級之間及一特定層級處之字線322之間。
如圖3中所示，位元線324可實質上彼此平行配置在不同於字線322所在之層級(例如，在字線322所在之層級上方)之一層級處。即，位元線可定位於記憶體陣列320之頂部處。位元線324可進一步配置成實質上垂直(例如，正交)於字線322，以便具有位元線324與字線322之間之重疊(例如，在不同層級處之交叉)。然而，實施例不限於一嚴格平行/正交組態。
在圖3中針對各字線322展示之索引指示一特定層級內之字線之位置(例如排序)及層級。舉例而言，字線WL2,0係展示為定位於層級0內之位置2處(在定位於位置2處之字線之一堆疊之底部之一字線)，且字線WL2,3係展示為定位於層級3內之位置2處(在定位於位置2處之字線之一堆疊之頂部之一字線)。字線322可配置成之層級之數量及在每一層級處之字線322之數量可多於或少於圖3中展示之數量。
在一位元線324與字線322之一堆疊之每一重疊處，位元線324之一導電延伸部326經定向實質上垂直於位元線324及字線322，以便與該字線堆疊中之每一字線322之一部分相交。舉例而言，位元線324之 導電延伸部326可經配置以自位元線324垂直延伸以與該位元線324下方之各自字線322之一部分相交，如圖3中所示。如所示，導電延伸部326可通過一字線322以便藉由字線322完全包圍。根據若干實施例，導電延伸部326可在字線322附近通過(例如，相鄰於字線322)使得可在導電延伸部326與字線322之間形成一記憶體單元。
記憶體單元328在圖3中係展示為以一交叉點架構配置在一位元線324之導電延伸部326與字線322在不同層級處彼此靠近之位置附近。在若干實施例中，記憶體單元328係定位於導電延伸部326與字線322之間。舉例而言，在一導電延伸部326通過一字線322之一部分之情況下，一記憶體單元328可定位於導電延伸部326與字線322之間。
因而，記憶體單元328可配置成多個層級，各層級具有組織成一交叉點架構之記憶體單元。記憶體單元328之層級可形成在彼此不同之層級處，藉此經垂直堆疊。圖3中展示之三維記憶體陣列320可包含具有一共同位元線324但個別字線322之記憶體單元328。雖然在圖3中展示字線322之四個層級(及記憶體單元328之四個對應層級)，但本發明之實施例不限於此且可包含字線322之更多或更少層級(及記憶體單元328之對應層級)。記憶體單元可形成在實質上相同於形成字線之層級處。
根據本發明之若干實施例，記憶體單元328可係一電阻可變記憶體單元。舉例而言，記憶體單元328可包含例如硫族化物之一相變材料(PCM)。除其他類型之開關之外，每一記憶體單元328亦可包含例如MOS電晶體、BJT、二極體、雙向臨限值開關(OTS)之一開關。OTS可包含硫族化物材料，諸如不同於用於記憶體元件之硫族化物材料之硫族化物材料。
根據實施例，一記憶體單元328可包含與一各自單元選擇裝置(例如，單元存取裝置)串聯連接之一儲存元件，如下文關於圖5進一步詳 細解釋，各記憶體單元同心地形成在導電延伸部326周圍。若干實施例包含相變材料(PCM)及開關記憶體單元之三維記憶體陣列，其可稱作一3D PCMS陣列。為了簡單起見，圖3展示定位於一延伸部326與一字線322之一相交點處之一記憶體單元328。然而，本發明之實施例不限於此且一記憶體單元328可定位於一延伸部326與一字線322之一交叉附近。
圖4繪示用於根據本發明之若干實施例之三維記憶體陣列之偏壓之一方法。圖4展示一記憶體陣列430，其可係關於圖3描述之記憶體陣列320之一部分。記憶體陣列430可包含複數個字線422、經正交定向之位元線424及垂直於字線422及位元線424兩者之導電延伸部436，該等導電延伸部436經耦合且經配置以自位元線424垂直向下延伸。
為了存取(例如，程式化或讀取)記憶體陣列430，採用一平衡偏壓方案。經定址字線422(即，在經定址層級上之經定址位置處之字線)及經定址位元線經偏壓使得跨其等之電壓差超過各自單元選擇裝置之臨限值電壓。未經定址字線422及未經定址位元線424經偏壓使得跨任何其他對經定址及/或未經定址之字線422及位元線424之電壓差不超過各自單元選擇裝置之臨限值電壓。舉例而言，可以例如一參考電壓(VREF)之一中間電壓(諸如經定址位元線與字線電壓之間之一中點電壓)加偏壓於所有其他字線422(包含定位於一相同層級中之不同字線422及定位於不同層級處之字線422)及其他位元線424。
在圖4中將經定址位元線424展示為BLADDR且將未經定址位元線424展示為BLNOTADDR。在圖4中針對各字線422展示之索引對應於一特定層級內之字線之位置及該層級。針對一經定址層級或一層級內之位置，使用ADDR標注圖4中展示之字線422且針對一未經定址層級或一層級內之不同字線位置使用NOTADDR標注該等字線422。因此，在圖4中將經定址之字線422展示為WLADDR,ADDR。在圖4中將未經定址之 字線422展示為WLNOTADDR,NOTADDR、WLNOTADDR,ADDR或WLADDR,NOTADDR之一者以指示未經定址之字線422定位於未經定址之一位置及/或一層級處。
根據若干實施例，未經定址之字線422及未經定址之位元線424可偏壓至一中間電壓以減小相對於經定址之字線422及經定址之位元線424之最大電壓降。舉例而言，中間電壓可經選取以在未經定址之字線422與未經定址之位元線之間之一中點處。然而，中間電壓可經選擇以不同於一中點電壓以最小化對字線422及位元線424之干擾。
圖4展示經定址之字線422與經定址之位元線424之間之記憶體單元442經完全加陰影以指示跨記憶體單元442之電壓差超過相關聯之單元選擇裝置之臨限值電壓V。圖4展示未經定址之字線422與未經定址之位元線424之間之未經干擾記憶體單元438無任何陰影以指示跨記憶體單元438之電壓差係可忽略的，例如空值、零。圖4亦展示未經定址之字線422與經定址之位元線424之間之經干擾記憶體單元440及經定址之字線422與未經定址之位元線424之間之經干擾記憶體單元441經部分加陰影以指示跨記憶體單元441之電壓差小於各自單元選擇裝置之臨限值電壓之某一中間電壓，例如V/2。將未經定址之字線422及未經定址之位元線424偏壓至一相同電壓可係有益的。
記憶體陣列結構與三維垂直通道NAND記憶體具有一些相似性。然而，存取一記憶體單元涉及使電流(其亦在經定址之位元線424及/或經定址之字線422中流動)通過記憶體單元(例如一電阻可變記憶體單元)。本發明之平衡偏壓方案容許僅在一經定址單元上(即，在經定址之字線、層級及位元線上)獲得高於臨限值之一電壓降，而僅干擾沿經定址之字線及位元線分別處在未經定址之位元線及字線之單元，例如至多一最小洩露電流流動通過未經定址之單元。
圖5繪示根據本發明之若干實施例之定位於複數個導電線內之同 心記憶體單元。在本發明內，「同心」指代實質上彼此包圍之結構，且不限於確切或準確切圓形形狀或佔據面積，例如可形成橢圓形、正方形或矩形同心記憶體單元。圖5展示諸如圖3中繪示之記憶體陣列320之一記憶體陣列之一部分。圖5展示包含在藉由至少一絕緣材料(未展示但定位於導電線522之間548處)彼此分離之若干層級處之複數個導電線522(例如，字線)之一堆疊544。一導電延伸部554經配置以垂直於該複數個導電線522延伸。導電延伸部554在一端通信耦合至一位元線(圖5中未展示)。
圖5展示導電延伸部554通過導電線522之各者使得導電延伸部554之一橫截面完全由一各自導電線522包圍。然而，本發明之實施例不限於此，且導電延伸部554可經配置以便與一各自導電線522之一部分相交使得導電延伸部554不完全由導電線522包圍(關於圖6B對此進行進一步描述)。根據若干實施例，導電延伸部554靠近一各自導電線522通過而非通過該各自導電線522。
圖5進一步展示圍繞導電延伸部554同心配置之儲存元件材料552(例如相變材料(PCM))及單元選擇裝置材料550(雙向臨限值開關(OTS))。雖然圖5展示PCM 552經配置與導電延伸部554相鄰且OTS材料550經配置與PCM 552同心，但本發明之實施例不限於此。根據若干實施例，OTS材料550係配置成與導電延伸部554相鄰且PCM 552係配置成與OTS材料550同心。
雖然為清楚起見在圖5中未展示，但可在導電延伸部554與一各自導電線522之間同心地形成額外材料，諸如關於圖6C進一步論述之一加熱器材料。另一實例係形成在儲存元件材料552與單元選擇裝置材料550之間以分離儲存元件材料552與單元選擇裝置550及/或提供儲存元件材料552與單元選擇裝置550之間之保護以(例如)減輕成分混合之一材料。
在導電延伸部554、同心PCM 552及同心OTS材料550靠近一各自導電線522通過之情況下，包含與一各自單元選擇裝置串聯連接之一儲存元件之一同心記憶體單元形成在導電延伸部554與導電線522之間。同心記憶體單元可實質上形成在相同於形成字線之層級處，使得一同心記憶體單元與一導電線522實質上共面。
儲存元件可係一電阻可變儲存元件。例如，電阻可變儲存元件除了包含其他電阻可變儲存元件材料之外亦可包含PCM。在其中電阻可變儲存元件包括PCM之實施例中，除其他相變材料之外，相變材料亦可係硫族化物合金，諸如銦(In)-銻(Sb)-碲(Te)(IST)材料(例如In2Sb2Te5、In1Sb2Te4、In1Sb4Te7等)或鍺(Ge)-銻(Sb)-碲(Te)(GST)材料(例如Ge8Sb5Te8、Ge2Sb2Te5、Ge1Sb2Te4、Ge1Sb4Te7、Ge4Sb4Te7等)。如本文中使用之用連字符連接之化學組合物標記法指示包含於一特定混合物或化合物中之元素，且旨在表示涉及經指定元素之所有理想配比。例如，其他相變材料可包含Ge-Te、In-Se、Sb-Te、Ga-Sb、In-Sb、As-Te、Al-Te、Ge-Sb-Te、Te-Ge-As、In-Sb-Te、Te-Sn-Se、Ge-Se-Ga、Bi-Se-Sb、Ga-Se-Te、Sn-Sb-Te、In-Sb-Ge、Te-Ge-Sb-S、Te-Ge-Sn-O、Te-Ge-Sn-Au、Pd-Te-Ge-Sn、In-Se-Ti-Co、Ge-Sb-Te-Pd、Ge-Sb-Te-Co、Sb-Te-Bi-Se、Ag-In-Sb-Te、Ge-Sb-Se-Te、Ge-Sn-Sb-Te、Ge-Te-Sn-Ni、Ge-Te-Sn-Pd及Ge-Te-Sn-Pt。相變材料之其他實例包含過渡金屬氧化物材料或包含兩個或兩個以上金屬(例如過渡金屬、鹼土金屬及/或稀土金屬)之合金。實施例不限於一特定電阻可變材料或與記憶體單元之儲存元件相關聯之材料。舉例而言，可用於形成儲存元件之電阻可變材料之其他實例包含二元金屬氧化物材料、龐磁阻材料及/或多種以聚合物為主之電阻可變材料等。
包括與一相變材料串聯之一單元選擇裝置之記憶體單元可稱作相變材料及開關(PCMS)記憶體單元。在若干實施例中，經同心配置 之單元選擇裝置用作為(例如)二端OTS。OTS材料可包含(例如)回應於跨OTS之一施加電壓之硫族化物材料。對於小於一臨限值電壓之一施加電壓，OTS保持在一「關斷」狀態(例如一不導電狀態)中。或者，回應於大於臨限值電壓之跨OTS之一施加電壓，OTS進入一「接通」狀態(例如一導電狀態)。回應於接近一臨限值電壓之一施加電壓，跨OTS之電壓可「折回」至一保持電壓。
在若干實施例中，經同心形成之儲存元件可用作為二端相變儲存元件。然而，本發明之實施例不限於PCMS交叉點陣列或一特定單元選擇開關。舉例而言，本發明之方法及設備可應用於其他交叉點陣列，諸如除利用(例如)其他類型之記憶體單元之外亦利用電阻隨機存取記憶體(RRAM)單元、導電橋接隨機存取記憶體(CBRAM)單元及/或自旋轉移力矩隨機存取記憶體(STT-RAM)單元之陣列。
在若干實施例中，電阻可變儲存元件材料可包括與單元選擇裝置材料相同之(若干)材料之一或多者。然而，實施例不限於此。舉例而言，電阻可變儲存元件材料及單元選擇裝置材料可包括不同材料。
可藉由包含(但不限於)以下各者之多種薄膜技術形成本文中描述之材料：旋塗、毯覆式塗佈、化學氣相沉積(CVD)(諸如低壓CVD、電漿增強型化學氣相沈積(PECVD))、原子層沈積(ALD)、電漿增強型ALD、物理氣相沈積(PVD)、熱分解及/或熱生長等。或者，可就地生長材料。雖然本文中描述及繪示之材料可形成為層，但是材料不限於此且可形成於其他三維組態中。關於圖7A至圖9C進一步論述製造技術。
圖6A繪示根據本發明之若干實施例之在一導電線柵格內之同心記憶體單元之位置。圖6A展示一記憶體陣列656之一部分之一俯視圖。記憶體陣列656包含複數個第一導電線622(例如，字線)及配置成垂直於第一導電線622之複數個第二導電線624(例如，位元線)。
舉例而言，第一導電線622及第二導電線624可由一金屬材料、一多晶矽材料(例如經摻雜之多晶矽材料)等形成。其他層級之第一導電線622(例如其他層級之字線)可存在於圖6A中展示之層級j中之字線下方。第一導電線622與第二導電線624重疊且藉此形成一導電線柵格。
可藉由(例如)將交替導電材料及絕緣材料之一第一堆疊圖案化成若干離散堆疊而形成若干高地處之第一導電線622。即，可蝕刻交替導電材料及絕緣材料以在界定第一導電線之一佔據面積之導電/絕緣材料之若干堆疊之間(橫向)形成溝渠。可使用絕緣材料(例如介電質)填充因此形成之若干堆疊之間之溝渠，以使一特定高地處之第一導電線彼此分離。
每一堆疊可包括複數個第一導電線622，該等第一導電線622藉由絕緣材料彼此(垂直)分離且藉由用於填充溝渠之絕緣材料與(例如)其他堆疊中之其他第一導電線622(橫向)分離。例如，尤其關於圖7A展示一此堆疊之一輪廓視圖。
可藉由圖案化、蝕刻及在各自第二導電線之間形成絕緣材料而類似地形成第二導電線624。然而，由於(一次)可僅在一高地處形成第二導電線，使得此形成可不涉及交替導電及絕緣材料之一堆疊。如本文中所使用，一導電線之一「佔據面積」指代在經形成時一特定導電線之輪廓，例如包括第一導電線之一堆疊之輪廓。可在後續處理中形成通過第一導電線及第二導電線之部分之通孔，此可改變一導電線之所得邊界；然而，在本文中使用術語「佔據面積」以指代(例如)緊接在形成通過第一導電線之一通孔之前第一導電線之原始邊界。
如圖6A中所示，同心記憶體單元649(諸如關於圖5描述之同心記憶體單元)可形成在第一導電線622與第二導電線624重疊之位置處。即，同心記憶體單元649可形成於第一導電線622與第二導電線624看 似相交處。因為第一導電線622及第二導電線624形成在不同層級處，所以其等實際上彼此不相交。一記憶體單元649形成在每一字線-位元線重疊處，例如形成在複數個導電線層級之每一層級處(在圖6A中藉由j指示)。
導電延伸部654實質上正交於第一導電線622及第二導電線624，例如在圖6A中導電延伸部654延伸通過頁面。圖6A以橫截面(以平行於導電線622之一平面)展示通過各第一導電線622(例如通過一各自第一導電線622之一中心線)之一導電延伸部654。可圍繞導電延伸部654同心地配置一儲存元件材料652(例如，相變材料(PCM))及單元選擇裝置材料650(例如，雙向臨限值開關(OTS)材料)。雖然圖6A展示儲存元件材料652配置成與導電延伸部654相鄰且單元選擇裝置材料650配置成與儲存元件材料652同心，但本發明之實施例不限於此，且單元選擇裝置材料650可配置成與導電延伸部654相鄰，其中儲存元件材料652配置成與單元選擇裝置材料650同心。
如圖6A中所示，導電延伸部654亦可經配置以自第二導電線624之中心線上之一位置延伸。然而，實施例不限於此，且導電延伸部654可耦合至一各自第二導電線624以(例如)藉由自圖6A中展示之定位稍微改變水平定位而自一中心線位置偏移但仍通過第一導電線之一中心線。
圖6A展示同心記憶體單元649定位於每一層級處之第一導電線622之一佔據面積內(例如，結構之輪廓內)，其中第一導電線622形成於材料之堆疊中。即，導電延伸部654、儲存元件材料652及單元選擇裝置材料650之一橫截面全部定位於第一導電線622之一佔據面積內，因為此等經同心配置之材料通過形成在複數個層級之各者處之一第一導電線622。在圖6A中展示之切割線A-A提供對圖7A至圖7C中展示之視圖之一參考。
圖6B繪示根據本發明之若干實施例之部分處在一導電線柵格內之同心記憶體單元之位置。圖6B展示一記憶體陣列670之一部分之一俯視圖。記憶體陣列670包含複數個第一導電線622(例如，字線)及配置成垂直於第一導電線622之複數個第二導電線624(例如，位元線)。其他層級之第一導電線622(例如，其他層級之字線)可存在於圖6B中所展示之層級j中之字線下方。第一導電線622與第二導電線624重疊且藉此形成一導電線柵格。
如圖6B中所示，同心記憶體單元672(與關於圖5所描述之同心記憶體單元在結構上類似但在相對於第一導電線622之位置上不同)可形成在靠近第一導電線622與第二導電線624重疊之位置處。即，同心記憶體單元672可形成在第一導電線622與第二導電線624看似相交處附近(第一導電線622及第二導電線624形成在不同層級處，使得其等實際上彼此不相交)。一記憶體單元672可經形成靠近每一字線-位元線重疊處(例如，複數個導電線層級之每一層級處(在圖6B中藉由j指示)。
可圍繞導電延伸部654同心配置一儲存元件材料652及單元選擇裝置材料650。雖然圖6B展示儲存元件材料652配置成與導電延伸部654相鄰且單元選擇裝置材料650配置成與儲存元件材料652同心，但本發明之實施例不限於此，且單元選擇裝置材料650可配置成與導電延伸部654相鄰，其中儲存元件材料652配置成與單元選擇裝置材料650同心。
導電延伸部654實質上正交於第一導電線622及第二導電線624，例如在圖6B中導電延伸部654延伸通過頁面。圖6B以橫截面(以平行於導電線622之一平面)展示通過各第一導電線622之一部分之一導電延伸部654、儲存元件材料652及單元選擇裝置材料650，使得此等經同心配置之材料未藉由第一導電線622完全包圍(例如在各第一導電線 622之層級處圍封)。因而，僅儲存元件材料652及/或單元選擇裝置材料650之圓周之一部分與第一導電線622接觸(在第一導電線622之層級處)。以此方式，在一相變中涉及之儲存元件材料652之體積小於儲存元件材料652及/或單元選擇裝置材料650全部通過第一導電線622時之體積。
例如如圖6B中所示，構成同心記憶體單元672之材料可經配置使得同心記憶體單元672之一中心線與一各自第一導電線622(例如沿著一最長尺寸)之一邊緣對準。即，構成同心記憶體單元672之材料可一半定位於一各自第一導電線622之一佔據面積內且一半定位於該佔據面積外部。然而，本發明之實施例不限於此，且構成同心記憶體單元672之材料可經定位以使一部分定位於一各自第一導電線622之一佔據面積內且使一剩餘部分定位於該佔據面積外部。
藉由此配置，僅構成同心記憶體單元672之材料之一部分定位於導電延伸部654與第一導電線622之間。因而，減小體積之儲存元件材料652有效地用於儲存資訊。因此，諸如在PCM中形成一非晶區域時，程式化及/或擦除減小體積之儲存元件材料652可需要更少能量。再者，相對於在導電延伸部654通過(例如)第一導電線622之一中心且由第一導電線622完全包圍(諸如圖6A中所示)之情況中相同寬度之第一導電線622，增大用於第一導電線622汲取電流之有用區段。或者，藉由針對每單位長度一給定電阻率使用一更小第一導電線622寬度而獲得一經減小之有效記憶體單元大小；然而，此一方法對同心記憶體單元672與第一導電線622之間之未對準更敏感。
圖6C繪示根據本發明之若干實施例在一導電線柵格內具有同心加熱器材料之同心記憶體單元647之位置。圖6C展示一記憶體陣列657之一部分之一俯視圖。記憶體陣列657包含複數個第一導電線622(例如，字線)及配置成垂直於第一導電線622之複數個第二導電線 624(例如，位元線)。其他層級之第一導電線622(例如，其他層級之字線)可存在於圖6C中展示之層級j中之字線下方。第一導電線622與第二導電線624重疊且藉此形成一導電線柵格。
如圖6C中所示，同心記憶體單元647(其具有與關於圖5所描述之同心記憶體單元類似之結構但具有一額外同心材料)可形成在第一導電線622與第二導電線624重疊之位置處。即，同心記憶體單元647可形成在第一導電線622與第二導電線624看似相交處。然而，第一導電線622及第二導電線624係形成在不同層級處，所以其等實際上彼此不相交。一同心記憶體單元647可經形成靠近每一字線-位元線重疊處，例如複數個導電線層級之每一層級處(在圖6C中藉由j指示)。
圖6C以橫截面展示通過各第一導電線622(例如，通過一各自第一導電線622之一中心線)之一導電延伸部654。可圍繞導電延伸部654同心配置一儲存元件材料652(例如，相變材料(PCM))及/或單元選擇裝置材料650(例如，雙向臨限值開關(OTS)材料)。可圍繞導電延伸部654、儲存元件材料652及/或單元選擇裝置材料650同心地配置一加熱器材料645使得該加熱器材料645與儲存元件材料652相鄰，如圖6C中之一組態所展示。應注意，在圖6C中儲存元件材料652及單元選擇裝置材料650之相對定位與圖6A中展示之相對定位(例如，如關於圖6A所論述之一替代組態)反向(使得儲存元件材料652經定位與加熱器材料645相鄰)。
僅包含一PCM記憶體元件及一OTS之一同心記憶體單元(例如，圖6A中展示之同心記憶體單元649)之結構可需要相對較高電流量以在OTS與PCM之間之整個界面處完全形成一非晶區域。對於同心記憶體單元649之一圓形佔據面積，有效體積係大約2π r*tGST*tWL，其中2π r係垂直導電延伸部654之圓周，tGST係PCM材料652之厚度且tWL係第一導電線622之厚度。可以第一導電線622之增加電阻為代價藉由 將第一導電線622製成更薄而減小有效體積。
根據本發明之若干實施例，可減小第一導電線622之有效厚度同時藉由形成(例如，沈積)與一厚第一導電線622材料(相對於加熱器材料645之厚度係厚)相鄰之一薄加熱器材料645(相對於第一導電線622材料之厚度係薄)而將大部分第一導電線622之總電阻實質上維持於可接受量值。
同心記憶體單元647可經組態使得僅該薄加熱器材料645與儲存元件材料652及/或單元選擇裝置材料650接觸，其用作使通過第一導電線622之電流集中(funnel)至一較小橫截面中，藉此增大儲存元件材料652中之局部化電流。第一導電線622之相對較厚輪廓提供第一導電線622之一較低電阻，且在儲存元件材料652附近之相對較薄加熱器材料645減小第一導電線622在同心記憶體單元647處之有效橫截面積以集中電流。因而，薄加熱器材料645有效減小正經受相變之有效體積(因為相對較薄加熱器材料645之厚度)且可充當可藉由焦耳效應加熱之一加熱器，因此將更集中之能量及增大之溫度提供至相鄰儲存元件材料652。雖然在本發明使用術語「加熱器材料」以區別其他材料及結構，但本發明之實施例不限於自身溫度增大之加熱器材料。即，「加熱器材料」旨在指定可集中電流以限制在一相變中所涉及之儲存元件材料652之一體積且此電流集中可增大儲存元件材料652之一特定體積中之局部化溫度之一材料及/或結構。
歸因於儲存元件材料652及/或單元選擇裝置材料650之同軸配置及體積，本發明之一同心記憶體單元(例如，圖6A中展示之649、圖6R中展示之672及圖6C中展示之647)之有效大小相較於其他記憶體單元組態可為大。因而，一單一同心記憶體單元可能並非一給定技術節點之一最小大小。然而，製造程序容許堆疊若干記憶體單元層級而不成比例增大陣列遮罩計數，此係因為不必針對每一額外層級界定第一 導電線622(例如，字線)及第二導電線624(例如，位元線)。
雖然圖6C展示單元選擇裝置材料650配置成與導電延伸部654相鄰且儲存元件材料652配置成與單元選擇裝置材料650同心，但本發明之實施例不限於此，且可(例如)以一反向順序配置單元選擇裝置材料650、儲存元件材料652及加熱器材料645。
如圖6C中所示，導電延伸部654亦可經配置以垂直延伸通過第二導電線624之中心線上之一位置。然而，實施例不限於此，且導電延伸部654可耦合至一各自第二導電線624以(例如)藉由自圖6C中展示之定位稍微改變水平定位而自一中心線位置偏移同時仍通過第一導電線之一中心線。
圖6C展示同心記憶體單元647定位於每一層級處之第一導電線622之一佔據面積內，其中第一導電線622形成於材料之堆疊中。即，導電延伸部654、單元選擇裝置材料650、儲存元件材料652及加熱器材料645之一橫截面全部定位於第一導電線之一佔據面積內，因為此等經同心配置之材料通過形成在複數個層級之各者處之一第一導電線622。
根據若干實施例，為了改良第一導電線622之導電性且最小化形成通過第一導電線622以便具有藉由某個層級處之第一導電線622之材料完全包圍之一橫截面之同心記憶體單元647之材料之未對準問題，可形成具有大於一可能最小大小之尺寸之第一導電線622，因為儲存元件材料652及單元選擇裝置材料650比第一導電線622材料更具電阻性。
圖6C中展示之切割線B-B提供對圖9A至圖9C中展示之視圖之一參考。
圖6D繪示根據本發明之若干實施例部分處在一導電線柵格內具有同心加熱器材料之同心記憶體單元673之位置。圖6D展示一記憶體 陣列671之一部分之一俯視圖。上文關於圖6C描述具有同心加熱器材料之同心記憶體單元。上文關於圖6B描述同心記憶體單元與第一導電線622及第二導電線624之重疊之未對準，使得同心記憶體單元以少於全部之同心記憶體單元藉由一特定第一導線622包圍之一方式與第一導電線622相交。如關於圖6D中之同心記憶體單元673所繪示，可組合此等特徵。以此方式，可同時獲得導電線622導電性改良及與減小之有效體積相關聯之減小之程式化能量需求。
圖7A至圖7C繪示用於形成根據本發明之若干實施例之同心記憶體單元(例如，圖6A中展示之同心記憶體單元649)之三維記憶體陣列760之一簡化程序流程。圖7A至圖7C中展示之視圖係沿著圖6A中展示之切割線A-A。圖7A展示在一蝕刻停止材料762(例如，基板材料)上方形成(例如，沈積)若干交替絕緣材料748(例如，介電質)及導電材料722(第一導電線由導電材料722形成)。
通孔764(例如，孔)可經形成(例如，蝕刻)通過交替絕緣材料748及導電材料722而(例如)停止在蝕刻停止材料762處。藉由形成通孔，可移除導電材料722之一部分使得第一導電材料722之所得區域可排除在形成通孔時移除之區域。然而，如先前所論述，術語第一導電材料722之「佔據面積」指代恰在形成通過第一導電材料722之一通孔之前第一導電材料722之邊界，例如一通孔可全部或部分通過第一導電線722之佔據面積。
圖7B展示可藉由隨後形成(例如，沈積)一單元選擇裝置材料750(例如，雙向臨限值開關(OTS)材料)、一儲存元件材料752(例如，相變材料(PCM))及一導電延伸部材料754(例如，金屬材料)而填充通孔764，使得結果係單元選擇裝置材料750及儲存元件材料752同心圍繞導電延伸部材料754(例如圖7B中所示)。如上文所述，可在單元選擇裝置材料750、儲存元件材料752及/或導電延伸部材料754之前、之 後及/或之間形成(例如，沈積)其他材料(例如)以形成抗材料之相互擴散之黏著層或障壁。
圖7C展示可諸如藉由蝕刻及/或化學機械拋光(CMP)在上(例如，最後)絕緣材料748上方移除單元選擇裝置材料750、儲存元件材料752及導電延伸部材料754以使個別同心記憶體單元749彼此隔離。可在經填充之通孔上方形成第二導電線724(例如，位元線)，使得第二導電線724通信地耦合至導電延伸部材料754。
根據若干實施例，可替代地使用一自對準蝕刻(例如)藉由直接圖案化及蝕刻導電延伸部材料754以使單元選擇裝置材料750及儲存元件材料752留在上絕緣材料748上方及第二導電線724下方之適當位置中而形成第二導電線724。根據另一實施例，可使用一鑲嵌程序以形成第二導電線724。
圖8A至圖8C繪示用於形成根據本發明之若干實施例之具有分離開關裝置之同心記憶體單元之三維記憶體陣列866之一簡化程序流程。在圖7C中可見，沈積於同心記憶體單元之最外徑向位置處之單元選擇裝置材料750垂直鄰接於第一導電線722之不同層級之間。圖8A至圖8C中展示之程序流程導致與離散記憶體單元相關聯且沈積於同心記憶體單元之最外徑向位置處之單元選擇裝置材料在不同層級(對應於不同第一導電線)之間分離。
圖8A至圖8C中展示之視圖係沿著圖6A中展示之切割線A-A。雖然在此處關於單元選擇裝置材料描述不同同心記憶體單元之間之分離，但可交換單元選擇裝置材料與儲存元件材料之相對徑向位置使得儲存元件材料定位於同心記憶體單元之最外徑向位置處且儲存元件材料在不同同心記憶體單元之間分離。
圖8A展示在一蝕刻停止材料862上方沈積若干交替絕緣材料848(例如，介電質)及導電材料822。藉由形成通孔，可移除導電材料 822之一部分使得第一導電材料822之所得區域可排除在形成通孔時移除之區域。然而，如先前所論述，術語第一導電材料822之「佔據面積」指代恰在形成通過第一導電材料822之一通孔之前第一導電材料822之邊界，例如一通孔可全部或部分通過第一導電材料822之佔據面積。通孔(例如，孔)可經蝕刻通過交替絕緣材料848及導電材料822而(例如)停止在蝕刻停止材料862處(類似於圖7A中針對通孔764所展示者)。在通孔形成期間或之後，使導電材料822凹入以導致圖8A中繪示之通孔868之組態。可使用選擇性蝕刻通孔868中之導電材料822之一曝露區域(諸如藉由一非定向蝕刻(例如，濕式蝕刻))而形成導電材料822中之凹槽869。
圖8B展示沈積至通孔868中其側壁上之單元選擇裝置材料855(其填充由構成第一導電線之凹入導電材料822所留下之區域)，如所示。
圖8C展示諸如藉由一定向蝕刻(例如，乾式蝕刻)自頂表面(即，上絕緣材料848上方)及通孔之側壁移除之單元選擇裝置材料855。此使單元選擇裝置材料855僅留在由凹入導電材料822留下之離散區域中。此後，可如所示般在通孔中形成儲存元件材料852(例如，PCM)及導電延伸部854(例如，金屬垂直位元線延伸部)材料。根據關於圖8A至圖8C繪示之程序，單元選擇裝置材料855僅作為圍繞第二導電線之導電延伸部854及儲存元件材料852之複數個離散環狀結構而形成在第一導電線822之交叉處，藉此減小垂直相鄰同心記憶體單元867之間之電洩漏及干擾。可進一步處理儲存元件材料852及導電延伸部854材料且在其等上方形成第二導電線(例如，位元線)，如關於圖7C所述。
圖9A至圖9C繪示用於形成根據本發明之若干實施例之具有加熱器材料之同心記憶體單元994之三維記憶體陣列980之一簡化程序流程。關於圖9A至圖9C展示及描述之形成程序類似於關於圖8A至圖8C展示及描述之形成程序，惟包含一額外加熱器材料除外。圖9A至圖9C所展示之視圖係沿著圖6C中所展示之切割線B-B。如關於圖9C所論 述，同心記憶體單元994之組態包含儲存元件材料950及加熱器材料945，其等相鄰以達成與減小之有效體積相關聯之減小之程式化能量需求。
圖9A展示在一蝕刻停止材料982上方沈積若干交替絕緣材料948(例如介電質)、加熱器材料945及導電材料922。藉由形成通孔，可移除導電材料922之一部分使得第一導電材料922之所得區域可排除在形成通孔時移除之區域。然而，如先前所論述，術語第一導電材料922之「佔據面積」指代恰在形成通過第一導電材料922之一通孔之前第一導電材料922之邊界，例如一通孔可全部或部分通過第一導電材料922之佔據面積。通孔990可經蝕刻通過交替絕緣材料948、加熱器材料945及導電材料922而(例如)停止在蝕刻停止材料982處。
在通孔990形成期間或之後(類似於圖8A中針對通孔868所展示者)，可使導電材料922凹入以導致圖9A中繪示之組態。可使用選擇性蝕刻(諸如非定向蝕刻(例如，濕式蝕刻))通孔中之導電材料922之一曝露區域而形成導電材料922中之凹槽969。非定向蝕刻可專用於導電材料922但不(或較少)專用於加熱器材料945(其可係不同於導電材料922之一材料)。
可將絕緣材料992沈積至通孔990中(包含沈積至其側壁上)，從而填充凹槽969，例如由凹入導電材料922(構成第一導電線)留下之區域。注意，此不同於如圖8B中所示般將單元選擇裝置材料855沈積至凹槽869中。可諸如藉由一定向蝕刻(例如，乾式蝕刻)自頂表面(即，上絕緣材料948上方)及通孔990之側壁移除絕緣材料992，此可使絕緣材料992僅留在凹槽969(例如，由凹入導電材料822留下之離散區域)中，同時曝露在通孔990之側壁處之加熱器材料945之一部分，如圖9B中所示。
根據若干替代實施例，可選擇性地氧化(形成或不形成凹槽969)導電材料922以形成絕緣材料992，而非在導電材料922中形成凹槽 969、沈積絕緣材料992且蝕刻以移除除凹槽969中之絕緣材料992以外之全部絕緣材料992。
圖9C展示可藉由隨後形成(例如，沈積)例如相變材料(PCM)之儲存元件材料950(對應於圖6C中所展示之儲存元件材料652)、例如雙向臨限值開關(OTS)材料之一單元選擇裝置材料952(對應於圖6C中所展示之單元選擇裝置材料650)及例如金屬材料之一導電延伸部材料954(對應於圖6C中所示之導電延伸部654)而填充通孔990使得結果係單元選擇裝置材料952及儲存元件材料950在通孔990內同心圍繞導電延伸部材料954且儲存元件材料950與加熱器材料945相鄰。
因為使用絕緣材料992填充藉由使第一導電線材料922凹入而留下之區域，所以將流動於第一導電線922中之電流全部投送至同心記憶體單元附近具有一相對較小橫截面積之加熱器材料945，藉此使電流集中朝向相變中涉及之儲存元件材料950之一較小體積，如圖9C中在999處所指示。如上文關於圖6C詳細論述，使用加熱器材料945有效地減小在儲存元件材料950附近之第一導電線922厚度，藉此在相變中涉及一較小有效體積，且亦增大在加熱器材料945(其歸因於焦耳效應加熱且傳送能量(即，升高溫度)至儲存元件材料950)中之電流密度。因而，如此命名加熱器材料945，因為其可充當一加熱器。
單元選擇裝置材料952、儲存元件材料950及導電延伸部材料954可進一步予以處理，且可在其等上方形成第二導電線(例如，位元線)，如關於圖7C所描述。
圖9D繪示用於形成根據本發明之若干實施例之具有第一導電線(例如，字線)及一調解加熱器材料之同心記憶體單元993之三維記憶體陣列981之一程序流程之結果。在關於用於形成與同心記憶體單元相鄰之加熱器材料之一程序考量圖9A至圖9C之後，藉由相較於圖9C中所示之組態考量圖9D中所示之組態，將瞭解用於形成調解至第一導電線之加熱器材料之一替代程序。
可藉由在一蝕刻停止材料982上方沈積絕緣材料948(例如，介電質)、導電材料985、加熱器材料945及導電材料985之若干例項而形成圖9D中所示之記憶體陣列981之組態。兩個導電材料985構成第一導電線(例如，字線)，在該等第一導電線之間安置有一加熱器材料945(例如，調解至第一導電線)。
通孔990可經蝕刻通過之絕緣材料948及具有調解加熱器材料之第一導電線(例如，導電材料985、加熱器材料945及導電材料985)之若干例項(類似於圖8A中針對通孔868所展示者)。可使用一非定向蝕刻(例如，濕式蝕刻)使導電材料985之各者凹入，類似於圖9A中所繪示之結果，惟各加熱器材料945可具有在加熱器材料945上方及下方相鄰導電材料985中之一凹槽969除外。非定向蝕刻可專用於導電材料985但不(或較少)專用於加熱器材料945(其可係不同於導電材料985之一材料)。
可將絕緣材料991沈積至通孔中(包含沈積至其側壁上)，從而填充在延伸超過導電材料985之末端之加熱器材料945上方及下方由凹入導電材料985留下之區域。可諸如藉由一定向蝕刻(例如，乾式蝕刻)自頂表面(即，上絕緣材料948上方)及通孔之側壁移除絕緣材料991，此可使絕緣材料991僅留在加熱器材料945正上方及正下方由凹入導電材料985留下之離散區域中。
可藉由隨後形成(例如，沈積)一儲存元件材料950(例如，相變材料(PCM))、一單元選擇裝置材料952(例如，雙向臨限值開關(OTS)材料)及一導電延伸部材料954(例如，金屬材料)而填充所得通孔，使得結果係單元選擇裝置材料952及儲存元件材料950同心圍繞導電延伸部材料954，如圖9D中所示。如上文關於圖6C詳細論述，使用加熱器材料945有效地減小在儲存元件材料950附近之第一導電線922厚度，藉此在相變中涉及一較小有效體積，且亦增大在歸因於焦耳效應加熱且 傳送能量(即，升高溫度)至儲存元件材料950之加熱器材料945中之電流密度。因而，如此命名加熱器材料945，因為其可充當一加熱器。
在操作期間，將流動於第一導電線(即，導電材料985)中之電流全部投送至在同心記憶體單元附近具有一相對較小橫截面積之加熱器材料945，藉此使電流集中朝向相變中所涉及之儲存元件材料950之一較小體積，如圖9D中在997處所指示。可進一步處理單元選擇裝置材料952、儲存元件材料950及導電延伸部材料954，且可在其等上方形成第二導電線(例如，位元線)，如關於圖7C所描述。
應注意，如關於圖9A至圖9D所述，使用加熱器材料可應用於在第一導電線及第二導電線之重疊內經形成以與第一導電線相交且藉由該等第一導電線完全包圍(例如，圖6C中所繪示之位置)之通孔，或應用於經形成而僅與第一導電線之一部分相交(且未藉由第一導電線完全包圍)(例如，圖6D中所繪示之位置)之通孔等。
具有一「未對準」垂直導電延伸部(未與一第一導電線相交以便藉由第一導電線完全包圍)之例示性實施例有效地減小有效體積，此係因為僅通孔之圓周之一部分(例如，半圓周)與一給定第一導電線(例如，字線)相交。具有一「未對準」垂直導電延伸部之實施例亦可減小記憶體單元空間，此係因為第一導電線寬度可因其寬度之一較小部分受通孔之形成影響而相對更窄。
雖然降低單元選擇裝置材料(例如，OTS)與儲存元件材料(例如，PCM)之間之表面積之量，但可使用此兩個材料之間之一相對較大電流以非晶化儲存元件材料之整個體積。有效體積係大約2πr*tGST*tWL，其中2πr係儲存元件材料在與相鄰材料之界面處之圓周之(部分)(其可經調整以用於其中僅圓周之一部分與儲存元件材料相交之組態)，tGST係有效儲存元件材料厚度且tWL係有效第一導電線(例如，字線)厚度。依照關於圖9A至圖9D所繪示之實施例，可使有效 第一導電線厚度減小至一加熱器材料945之一厚度tH，同時維持可接受之總體第一導電線電阻。
根據一些實施例，對於每一甲板，可平面沈積一儲存元件材料(例如，諸如GST之PCM)薄層以便與第一導電線材料通信地耦合，例如類似於圖9C中所示之加熱器材料組態般與第一導電線材料直接接觸，或類似於圖9D中所示之加熱器材料組態般夾置於兩層第一導電線材料之間。可藉由選擇性蝕刻或氧化透過單元選擇裝置材料而使終止於一通孔之側壁處之第一導電線材料凹入及絕緣(如關於圖9A至圖9D先前所述，但具有延伸至垂直導電延伸部材料(例如圖9D中之954)之儲存元件材料)。為清楚起見，所得結構類似於在圖9C及圖9D中所表示且在上文描述之結構，但具有以下修改：儲存元件材料將由對應於圖9C及圖9D中之參考數字945之部分表示且對應於參考數字952之部分將不存在。
根據一些實施例，一三維記憶體陣列可包含一堆疊，該堆疊包括在若干層級處藉由至少一絕緣材料而彼此分離之與儲存元件材料相鄰之複數個第一導電線。儲存元件材料諸如在其之一邊緣處形成相對於複數個第一導電線之各者之一突出部。至少一導電延伸部可經配置以實質上垂直於該複數個第一導電線及相鄰儲存元件材料而延伸。可在通孔內該儲存元件材料突出部與該至少一導電延伸部之間形成單元選擇材料。
此實施例可減小總體單元尺寸，因為僅兩個材料(例如，單元選擇材料及導電延伸部材料)係在垂直BL部分中。此實施例亦將一記憶體單元之有效儲存元件材料體積限制於第一導電線與垂直導電延伸部之間，從而使有效儲存元件材料體積減小至2πr*tGST*EXTWL，其中2πr係儲存元件材料在與相鄰材料之界面處之圓周之(部分)(其可經進一步調整以用於其中僅圓周之一部分與儲存元件材料相交之組態)， tGST係有效儲存元件材料厚度且EXTWL係薄儲存元件材料(例如GST)自相對較厚低電阻第一導電線材料之延伸部。
雖然在本文中繪示及描述特定實施例，但一般技術者將瞭解，經計算以達成相同結果之一配置可取代所展示之特定實施例。本發明旨在涵蓋本發明之多種實施例之調適或變動。應瞭解，上述描述係以一闡釋性方式而非一限制性方式作出。熟習此項技術者在審閱上述描述後應明白上述實施例之組合及本文未明確描述之其他實施例。本發明之多種實施例之範疇包含其中使用上文結構及方法之其他應用。應參考隨附申請專利範圍連同此等申請專利範圍所授權之等效物之全範圍而判定本發明之多種實施例之範疇。
在前述實施方式中，為簡化本發明之目的將一些特徵一起集合於一單項實施例中。本發明之此方法不應被解釋為反映本發明之所揭示實施例必須使用比明確陳述於每一技術方案中更多之特徵之一意圖。實情係，如下列申請專利範圍反映，本發明標的在於少於一單項所揭示實施例之全部特徵。因此，特此將下列申請專利範圍併入實施方式中，其中每一技術方案獨立地作為一單獨實施例。
422‧‧‧字線
424‧‧‧位元線
430‧‧‧記憶體陣列
436‧‧‧導電延伸部
438‧‧‧記憶體單元
440‧‧‧記憶體單元
441‧‧‧記憶體單元
442‧‧‧記憶體單元

Claims (30)

  1. 一種三維記憶體陣列，其包括：一堆疊，其包括在若干層級處藉由至少一絕緣材料而彼此分離之複數個第一導電線；至少一導電延伸部，其經配置以實質上垂直於該複數個第一導電線延伸，使得該至少一導電延伸部與該複數個第一導電線之至少一者之一部分相交；儲存元件材料，其圍繞該至少一導電延伸部而形成；及單元選擇材料，其圍繞該至少一導電延伸部而形成。
  2. 如請求項1之記憶體陣列，其中該儲存元件材料圍繞該至少一導電延伸部同心地形成。
  3. 如請求項1之記憶體陣列，其中該單元選擇材料圍繞該至少一導電延伸部同心地形成。
  4. 如請求項1之記憶體陣列，其中該至少一導電延伸部通過該複數個第一導電線之至少一者。
  5. 如請求項1之記憶體陣列，其進一步包括經形成以在不同於該若干層級之一層級處實質上垂直於該複數個第一導電線延伸且經配置以實質上垂直於該至少一導電延伸部延伸之複數個第二導電線，其中該至少一導電延伸部耦合至該複數個第二導電線之至少一者。
  6. 如請求項1之記憶體陣列，其中該複數個第二導電線形成在該複數個第一導電線及該至少一導電延伸部上方。
  7. 如請求項1之記憶體陣列，其中該儲存元件材料係相變材料(PCM)，且該單元選擇材料係雙向臨限值開關(OTS)材料。
  8. 如請求項7之記憶體陣列，其中該PCM及該OTS材料至少定位於該至少一導電延伸部與相交於該至少一導電延伸部之該複數個第一導電線之該至少一者之各者之間。
  9. 如請求項1至8中任一項之記憶體陣列，其中複數個第二導電線經配置以在該複數個第一導電線上方之一層級處實質上垂直於該複數個第一導電線延伸。
  10. 如請求項9之記憶體陣列，其中該至少一導電延伸部經配置以自該複數個第二導電線之一各自者垂直延伸以通過該複數個第一導電線之多者。
  11. 如請求項1至8中任一項之記憶體陣列，其包括記憶體單元，其中每一各自記憶體單元包括至少一導電延伸部、該儲存元件材料及該單元選擇材料，且其中該複數個第一導電線之一各自者及該記憶體單元係在該若干層級中與該複數個第一導電線之該各自者相同之層級處。
  12. 一種三維記憶體陣列，其包括：複數個第一導電線，其等經配置以定位於若干層級之各者上之若干位置處，使得複數個第一導電線之多者在該若干位置之各者處堆疊在彼此之上；複數個第二導電線，其等形成在該複數個第一導電線上方且配置成實質上垂直於該複數個第一導電線，其中該複數個第二導電線之各者耦合至經配置以實質上垂直於該複數個第二導電線及該複數個第一導電線延伸之至少一導電延伸部，使得該等導電延伸部之至少一部分通過在一各自位置處堆疊在彼此之上之該多個第一導電線之某一部分；儲存元件材料，其圍繞該等導電延伸部之各者而形成；及單元選擇材料，其圍繞該等導電延伸部之各者而形成， 其中各導電延伸部僅耦合至該複數個第二導電線之一者。
  13. 如請求項12之記憶體陣列，其中該等導電延伸部經定位以便在該複數個第一導電線之一者與該複數個第二導電線之一者之每一重疊處垂直延伸。
  14. 如請求項12之記憶體陣列，其中該等導電延伸部之一各自者經定位以便與該複數個第一導電線之至少一者之部分相交，其中該複數個第一導電線之該至少一者與該等第二導電線重疊。
  15. 如請求項12之記憶體陣列，其中該複數個第一導電線、該至少一導電延伸部及該複數個第二導電線係由一金屬材料形成。
  16. 如請求項12之記憶體陣列，其中該至少一導電延伸部或該複數個第一導電線或該複數個第二導電線之至少一者包括一多晶矽材料。
  17. 如請求項12至16中任一項之記憶體陣列，其中該儲存元件材料係配置成與該至少一導電延伸部相鄰，且該單元選擇材料係配置成與該儲存元件材料同心。
  18. 如請求項12至16中任一項之記憶體陣列，其中該單元選擇材料係配置成與該至少一導電延伸部相鄰，且該儲存元件材料係配置與該單元選擇材料同心。
  19. 如請求項12至16中任一項之記憶體陣列，其中該至少一導電延伸部、該儲存元件材料及該單元選擇材料之一橫截面全部在該複數個第一導電線之一者之一佔據面積內通過。
  20. 如請求項12至16中任一項之記憶體陣列，其中該至少一導電延伸部、該儲存元件材料及該單元選擇材料之一橫截面之至少一部分部分定位於該複數個第一導電線之一者之一佔據面積內且部分定位於該佔據面積外部。
  21. 如請求項12至16中任一項之記憶體陣列，其進一步包括與該複 數個第一導電線之各者相鄰且通信地耦合之一加熱器材料，該加熱器材料具有小於該複數個第一導電線之一者之橫截面積之一橫截面積，該加熱器材料串聯配置在該複數個第一導電線之一各自者與該儲存元件材料之間。
  22. 如請求項21之記憶體陣列，其中該加熱器材料安置於該複數個第一導電線之各者之一第一部分與一第二部分之間，該加熱器材料具有小於該複數個第一導電線之各者之該等第一及第二部分之橫截面積之一橫截面積，該加熱器材料串聯配置在該複數個第一導電線之一各自者之該等第一及第二部分與該儲存元件材料之間。
  23. 一種三維記憶體陣列，其包括：一堆疊，其包括在若干層級處藉由至少一絕緣材料而彼此分離之與儲存元件材料相鄰之複數個第一導電線，該儲存元件材料在其之一邊緣處自該複數個第一導電線之各者突出；至少一導電延伸部，其經配置以實質上垂直於該複數個第一導電線及相鄰儲存元件材料而延伸；及單元選擇材料，其形成在該儲存元件材料突出部與該至少一導電延伸部之間。
  24. 一種形成一記憶體陣列之方法，其包括：形成包括藉由絕緣材料而彼此分離之複數個第一導電線之一堆疊；形成通過該堆疊之一通孔使得該通孔之至少一部分通過該複數個第一導電線之各者；在該通孔內形成單元選擇材料；在該通孔內形成儲存元件材料；在該通孔內形成一導電延伸部；及 在該導電延伸部上方形成實質上垂直於該第一導電線及該導電延伸部之第二導電線，其中該導電延伸部通信地耦合至該等第二導電線以作為該等第二導電線之一延伸部。
  25. 如請求項24之方法，其中：在該通孔內形成儲存元件材料包含在該通孔中該單元選擇材料上方形成儲存元件材料；及在該通孔內形成該導電延伸部包含在該通孔內該儲存元件材料上方形成該導電延伸部。
  26. 如請求項24之方法，其中：在該通孔內形成該單元選擇材料包含在該通孔中該儲存元件材料上方形成該單元選擇材料；及在該通孔內形成該導電延伸部包含在該通孔內該單元選擇材料上方形成該導電延伸部。
  27. 一種形成一記憶體陣列之方法，其包括：形成包括與加熱器材料相鄰之複數個第一導電線之一堆疊，與加熱器材料相鄰之該等第一導電線藉由絕緣材料彼此分離；形成通過該堆疊之一通孔使得該通孔之至少一部分通過該複數個第一導電線之各者及相鄰加熱器材料；在該通孔之一壁中該等第一導電線之各者之一曝露區域處形成一凹槽；在該凹槽內形成一絕緣材料；在該通孔內該絕緣材料上方形成與該加熱器材料接觸但不與該等第一導電線接觸之儲存元件材料；在該儲存元件材料上方形成一單元選擇材料；及在該通孔內單元選擇材料上方形成一導電延伸部。
  28. 如請求項27之方法，其中形成通過該堆疊之該通孔包括：形成與該複數個第一導電線之各者及相鄰加熱器材料之一最長尺寸切向相交之一通孔。
  29. 如請求項27之方法，其中形成通過該堆疊之該通孔包括：形成未藉由一第一導電線及該複數個第一導電線之相鄰加熱器材料及相鄰加熱器材料完全包圍之一通孔。
  30. 如請求項27至29中任一項之方法，其中形成包括與加熱器材料相鄰之該複數個第一導電線之該堆疊包括：形成與該等第一導電線調解之該加熱器材料。
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