KR101956794B1 - 가변 저항 메모리 장치 및 그 제조 방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims description 50
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims abstract description 55
- 229910052760 oxygen Inorganic materials 0.000 claims abstract description 55
- 239000001301 oxygen Substances 0.000 claims abstract description 55
- 238000004519 manufacturing process Methods 0.000 claims abstract description 42
- 239000010410 layer Substances 0.000 claims description 200
- 239000000758 substrate Substances 0.000 claims description 18
- 238000005530 etching Methods 0.000 claims description 14
- 239000000463 material Substances 0.000 claims description 14
- 239000004020 conductor Substances 0.000 claims description 11
- 239000011229 interlayer Substances 0.000 claims description 9
- 238000010438 heat treatment Methods 0.000 claims description 8
- 230000015572 biosynthetic process Effects 0.000 claims description 7
- 238000009832 plasma treatment Methods 0.000 claims description 7
- 239000011810 insulating material Substances 0.000 claims description 6
- 230000007423 decrease Effects 0.000 claims description 5
- 229920002120 photoresistant polymer Polymers 0.000 claims description 5
- 238000005468 ion implantation Methods 0.000 claims description 2
- 239000010408 film Substances 0.000 claims 12
- 238000000059 patterning Methods 0.000 claims 2
- 239000010409 thin film Substances 0.000 claims 2
- 230000003647 oxidation Effects 0.000 claims 1
- 238000007254 oxidation reaction Methods 0.000 claims 1
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 6
- 238000000151 deposition Methods 0.000 description 5
- 238000001039 wet etching Methods 0.000 description 5
- 229910052751 metal Inorganic materials 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- 150000004767 nitrides Chemical class 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 230000000149 penetrating effect Effects 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 3
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 239000000470 constituent Substances 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 125000004430 oxygen atom Chemical group O* 0.000 description 2
- 229910052697 platinum Inorganic materials 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 230000009257 reactivity Effects 0.000 description 2
- 229910052715 tantalum Inorganic materials 0.000 description 2
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- UGFAIRIUMAVXCW-UHFFFAOYSA-N Carbon monoxide Chemical compound [O+]#[C-] UGFAIRIUMAVXCW-UHFFFAOYSA-N 0.000 description 1
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
- 238000011282 treatment Methods 0.000 description 1
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
- H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
- H10B63/82—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays the switching components having a common active material layer
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/20—Multistable switching devices, e.g. memristors
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- H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
- H10B63/84—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays arranged in a direction perpendicular to the substrate, e.g. 3D cell arrays
- H10B63/845—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays arranged in a direction perpendicular to the substrate, e.g. 3D cell arrays the switching components being connected to a common vertical conductor
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/011—Manufacture or treatment of multistable switching devices
-
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/011—Manufacture or treatment of multistable switching devices
- H10N70/021—Formation of switching materials, e.g. deposition of layers
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/011—Manufacture or treatment of multistable switching devices
- H10N70/041—Modification of switching materials after formation, e.g. doping
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/20—Multistable switching devices, e.g. memristors
- H10N70/24—Multistable switching devices, e.g. memristors based on migration or redistribution of ionic species, e.g. anions, vacancies
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/821—Device geometry
- H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/881—Switching materials
- H10N70/883—Oxides or nitrides
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
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- H10N70/8833—Binary metal oxides, e.g. TaOx
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Abstract
가변 저항 메모리 장치 및 그 제조 방법이 제공된다. 본 발명의 일 실시예에 따른 가변 저항 메모리 장치의 제조 방법은, 제1 전극을 구비한 제1 절연층을 제공하는 단계; 상기 제1 전극 및 상기 제1 절연층 상에 가변 저항 특성을 갖는 제1 산화물층을 형성하는 단계; 상기 제1 산화물층 상에 가변 저항 패턴이 형성될 영역을 덮는 희생 패턴을 형성하는 단계; 상기 희생 패턴에 의해 노출된 상기 제1 산화물층을 산소와 반응시켜 저항이 증가된 제2 산화물층을 형성하고, 잔류하는 제1 산화물층을 가변 저항 패턴으로 정의하는 단계; 상기 희생 패턴을 제거하는 단계; 및 상기 제2 산화물층 및 상기 가변 저항 패턴 상에 상기 가변 저항 패턴과 연결되는 제2 전극을 형성하는 단계를 포함한다.
Description
본 발명은 반도체 기술에 관한 것으로, 보다 상세하게는 가변 저항 메모리 장치 및 그 제조 방법에 관한 것이다.
가변 저항 메모리 장치는, 인가되는 전압 또는 전류에 따라 서로 다른 저항 상태 사이에서 스위칭하는 가변 저항 물질을 이용하여 데이터를 저장하는 장치이다. 현재 ReRAM(Resistive Random Access Memory), PCRAM(Phase-change Random Access Memory), FRAM(Ferroelectric Random Access Memory), MRAM(Magnetic Random Access Memory) 등의 다양한 가변 저항 메모리 장치가 개발되고 있다.
도 1은 일반적인 가변 저항 메모리 장치를 나타내는 단면도이다.
도 1을 참조하면, 가변 저항 메모리 장치는, 하부 전극(100), 상부 전극(120) 및 이들 사이에 개재된 가변 저항층(110)을 포함한다.
이러한 가변 저항 메모리 장치를 제조하기 위해서는, 소정의 하부 구조물이 형성된 기판(미도시됨) 상에 하부 전극(100)을 형성하는 단계, 하부 전극(100)이 형성된 결과물 상에 가변 저항 물질을 증착하고 이를 선택적으로 식각하여 가변 저항층(110)을 형성하는 단계, 및 가변 저항층(110) 상에 상부 전극(120)을 형성하는 단계의 일련의 과정이 수행된다.
그런데, 위와 같은 제조 방법에 의하는 경우, 가변 저항층(110)의 측벽에 식각 손상으로 인한 결함(defect)이 생성된다. 그에 따라, 가변 저항층(110)의 측벽 특성이 달라지고, 측벽을 통한 누설 전류(L 참조)가 발생하는 등 여러가지 문제가 발생하고 있다. 이러한 문제는 장치가 스케일링(scaling)됨에 따라 점점 더 증가하고 있는 실정이다.
본 발명이 해결하려는 과제는, 공정 용이화 및 단순화가 가능하고 장치의 특성을 향상시킬 수 있는 가변 저항 메모리 장치 및 그 제조 방법을 제공하는 것이다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 가변 저항 메모리 장치의 제조 방법은, 제1 전극을 구비한 제1 절연층을 제공하는 단계; 상기 제1 전극 및 상기 제1 절연층 상에 가변 저항 특성을 갖는 제1 산화물층을 형성하는 단계; 상기 제1 산화물층 상에 가변 저항 패턴이 형성될 영역을 덮는 희생 패턴을 형성하는 단계; 상기 희생 패턴에 의해 노출된 상기 제1 산화물층을 산소와 반응시켜 저항이 증가된 제2 산화물층을 형성하고, 잔류하는 제1 산화물층을 가변 저항 패턴으로 정의하는 단계; 상기 희생 패턴을 제거하는 단계; 및 상기 제2 산화물층 및 상기 가변 저항 패턴 상에 상기 가변 저항 패턴과 연결되는 제2 전극을 형성하는 단계를 포함한다.
또한, 상기 과제를 해결하기 위한 본 발명의 다른 일 실시예에 따른 가변 저항 메모리 장치의 제조 방법은, 제1 전극을 구비한 제1 절연층을 제공하는 단계; 상기 제1 전극 및 상기 제1 절연층 상에 가변 저항 특성을 갖는 제1 산화물층을 형성하는 단계; 상기 제1 산화물층 상에 가변 저항 패턴이 형성될 영역을 덮는 도전 콘택을 형성하는 단계; 상기 도전 콘택이 형성된 결과물에 대해 산소 포함 분위기에서 플라즈마 처리를 수행하여, 상기 도전 콘택에 의해 노출된 상기 제1 산화물층을 산소와 반응시켜 저항이 증가된 제2 산화물층을 형성하는 단계; 및 상기 도전 콘택 상에 제2 전극을 형성하는 단계를 포함한다.
또한, 상기 과제를 해결하기 위한 본 발명의 또다른 일 실시예에 따른 가변 저항 메모리 장치의 제조 방법은, 제1 전극을 구비한 제1 절연층을 제공하는 단계; 상기 제1 전극 및 상기 제1 절연층 상에 가변 저항 특성을 갖는 제1 산화물층을 형성하는 단계; 상기 제1 산화물층 상에 가변 저항 패턴이 형성될 영역을 덮는 도전 콘택을 형성하는 단계; 상기 도전 콘택이 형성된 결과물에 대해 대기압 이상의 산소 포함 분위기에서 열처리를 수행하여, 상기 도전 콘택에 의해 노출된 상기 제1 산화물층을 산소와 반응시켜 저항이 증가된 제2 산화물층을 형성하는 단계; 및 상기 도전 콘택 상에 제2 전극을 형성하는 단계를 포함한다.
또한, 상기 과제를 해결하기 위한 본 발명의 또다른 일 실시예에 따른 가변 저항 메모리 장치의 제조 방법은, 기판 상에 제1 전극 형성을 위한 복수의 물질막과 복수의 희생막을 교대로 적층하는 단계; 상기 교대 적층 구조물을 선택적으로 식각하여 상기 복수의 물질막 측벽을 노출시키는 홀을 형성하는 단계; 상기 홀 측벽에 가변 저항 특성을 갖는 제1 산화물층을 형성하는 단계; 상기 제1 산화물층이 형성된 상기 홀 내에 제2 전극을 형성하는 단계; 상기 희생막을 제거하여 상기 제1 산화물층의 일부를 노출시키는 단계; 및 노출된 상기 제1 산화물층의 상기 일부를 산소와 반응시켜 저항이 증가된 제2 산화물층을 형성하는 단계를 포함한다.
또한, 상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 가변 저항 메모리 장치는, 제1 방향으로 연장하는 제1 전극; 상기 제1 전극 상에 배치되고, 상기 제1 방향과 교차하는 제2 방향으로 연장하는 제2 전극; 상기 제1 및 제2 전극 사이에 개재되고, 가변 저항 특성을 갖는 제1 산화물층; 및 상기 제1 산화물층의 측면을 둘러싸고, 상기 제1 산화물층보다 큰 저항을 갖는 제2 산화물층을 포함하고, 상기 제2 전극은, 상기 제1 산화물층과 직접 접한다.
또한, 상기 과제를 해결하기 위한 본 발명의 다른 일 실시예에 따른 가변 저항 메모리 장치는, 기판에 대해 수직 방향으로 연장된 수직 전극; 상기 수직 전극을 따라 상기 기판 상에 교대로 적층된 복수의 층간 절연막 및 복수의 수평 전극; 상기 수직 전극과 상기 수평 전극 사이에 개재되고, 가변 저항 특성을 갖는 제1 산화물층; 및 상기 수직 전극과 상기 층간 절연막 사이에 개재되고, 상기 제1 산화물층보다 큰 저항을 갖는 제2 산화물층을 포함한다.
상술한 본 발명에 의한 가변 저항 메모리 장치 및 그 제조 방법에 의하면, 공정 용이화 및 단순화가 가능하고 장치의 특성을 향상시킬 수 있다.
도 1은 일반적인 가변 저항 메모리 장치를 나타내는 단면도이다.
도 2a 내지 도 5b는 본 발명의 일 실시예에 따른 가변 저항 메모리 장치 및 그 제조 방법을 설명하기 위한 도면이다.
도 6a 내지 도 8b는 본 발명의 다른 일 실시예에 따른 가변 저항 메모리 장치 및 그 제조 방법을 설명하기 위한 도면이다.
도 9 내지 도 14는 본 발명의 또 다른 일 실시예에 따른 가변 저항 메모리 장치 및 그 제조 방법을 설명하기 위한 도면이다.
도 15 및 도 16은 본 발명의 또 다른 일 실시예에 따른 가변 저항 메모리 장치 및 그 제조 방법을 설명하기 위한 도면이다.
도 2a 내지 도 5b는 본 발명의 일 실시예에 따른 가변 저항 메모리 장치 및 그 제조 방법을 설명하기 위한 도면이다.
도 6a 내지 도 8b는 본 발명의 다른 일 실시예에 따른 가변 저항 메모리 장치 및 그 제조 방법을 설명하기 위한 도면이다.
도 9 내지 도 14는 본 발명의 또 다른 일 실시예에 따른 가변 저항 메모리 장치 및 그 제조 방법을 설명하기 위한 도면이다.
도 15 및 도 16은 본 발명의 또 다른 일 실시예에 따른 가변 저항 메모리 장치 및 그 제조 방법을 설명하기 위한 도면이다.
이하에서는, 본 발명의 가장 바람직한 실시예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과장되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
도 2a 내지 도 5b는 본 발명의 일 실시예에 따른 가변 저항 메모리 장치 및 그 제조 방법을 설명하기 위한 도면으로서, 도 5a 및 도 5b는 장치를 나타내고, 도 2a 내지 도 4b는 도 5a 및 도 5b는 장치를 제조하기 위한 중간 공정 단계의 일례를 나타낸다. 또한, 각 b도는 평면도를 나타내고 각 a도는 각 b도의 X-X'선에 따른 단면도를 나타낸다.
도 2a 및 도 2b를 참조하면, 요구되는 소정의 하부 구조물(미도시됨)을 포함하는 기판(10) 상에 제1 전극(12)을 구비한 제1 절연층(11)을 형성한다.
여기서, 제1 전극(12)은 후술하는 제2 전극과 함께 가변 저항 패턴에 전압을 인가하기 위한 것으로서, 도전 물질 예컨대, 백금(Pt), 텅스텐(W), 알루미늄(Al), 구리(Cu), 탄탄륨(Ta) 등의 금속이나, 티타늄질화물(TiN), 탄탈륨질화물(TaN) 등의 금속 질화물을 포함할 수 있다. 제1 전극(12)은 X-X'선과 교차하는 제1 방향으로 연장되는 라인 형상을 가질 수 있고, 복수개가 서로 평행하게 배치될 수 있다. 제1 절연층(11)은 제1 전극(12) 사이에 매립되며, 예컨대, 산화물로 형성될 수 있다.
이러한 제1 전극(12)을 구비한 제1 절연층(11)은 다음과 같은 방법으로 형성될 수 있다. 예컨대, 기판(10) 상에 도전 물질을 증착하고 이를 패터닝하여 제1 전극(12)을 형성한 후, 제1 전극(12)을 덮는 두께로 절연 물질을 증착하고 제1 전극(12)이 드러날 때까지 평탄화 공정을 수행하여 제1 절연층(11)을 형성할 수 있다. 또는, 기판(10) 상에 절연 물질을 증착하고 이를 패터닝하여 제1 전극(12)이 형성될 영역에 트렌치를 갖는 제1 절연층(11)을 형성한 후, 트렌치를 도전 물질로 매립하여 제1 전극(12)을 형성할 수 있다.
도 3a 및 도 3b를 참조하면, 제1 절연층(11) 및 제1 전극(12) 상에 가변 저항 특성을 갖는 제1 산화물층(13)을 형성한다.
제1 산화물층(13)은 Ti 산화물, Ta 산화물, Fe 산화물, W 산화물, Hf 산화물, Nb 산화물, Zr 산화물, Ni 산화물 등과 같은 이원 산화물이나 PCMO(PrCaMn0) 등과 같은 삼성분계 이상의 산화물을 포함할 수 있다.
또한, 제1 산화물층(13)은 화학양론비보다 산소가 부족한 산화물로 형성되어 다수의 산소 공공을 포함할 수 있다. 이러한 경우, 제1 산화물층(13)의 가변 저항 특성은, 제1 산화물층(13) 내의 산소 공공의 거동에 따라 일종의 전류 통로인 필라멘트가 생성 또는 소멸되면서 나타날 수 있다. 구체적으로 산소 공공에 의해 제1 산화물층(13) 내에서 필라멘트가 생성되는 경우 제1 산화물층(13)은 저저항 상태에 있는 반면, 제1 산화물층(13) 내에서 필라멘트가 소멸되는 경우 제1 산화물층(13)은 고저항 상태에 있게 된다.
이러한 제1 산화물층(13)은 상대적으로 저압 예컨대, 1E-2 내지 1E-3 torr의 압력 하에서 증착 방식으로 형성될 수 있다.
이어서, 제1 산화물층(13) 상에 후술하는 가변 저항 패턴이 형성될 영역을 덮는 희생 패턴(14)을 형성한다. 여기서, 가변 저항 패턴이 형성될 영역은 제1 전극(12) 및 후술하는 제2 전극이 오버랩(overlap)되는 영역 내에 위치한다.
희생 패턴(14)은 제거가 용이한 물질 예컨대, 포토레지스트나 실리콘 산화막 등의 절연막으로 이루어질 수 있다. 이는 후속 공정에서 희생 패턴(14)의 제거가 요구되기 때문이다.
희생 패턴(14)이 포토레지스트로 이루어진 경우, 희생 패턴(14)은 제1 산화물층(13) 상에 포토레지스트를 도포하고 노광 및 현상 공정을 수행함으로써 형성될 수 있다. 또는 희생 패턴(14)이 실리콘 산화막 등의 절연막으로 이루어진 경우, 희생 패턴(14)은 제1 산화물층(13) 상에 절연막을 증착한 후 이를 선택적으로 식각함으로써 형성될 수 있다.
도 4a 및 도 4b를 참조하면, 희생 패턴(14)에 의해 노출된 제1 산화물층(13)을 산소와 반응시켜 산소 함량이 증가한 다시 말하면 산소 공공이 감소한 제2 산화물층(13')으로 변형한다. 이와 같은 산소 공공 감소에 따라 제2 산화물층(13') 내에서는 전류통로인 필라멘트 생성이 어려워지므로, 제2 산화물층(13')은 더 이상 가변 저항 특성을 갖지 않으며, 고저항 물질로 변형된다. 결과적으로, 본 공정에서 산소와 반응하지 않고 잔류하는 제1 산화물층(13) 만이 가변 저항 패턴으로 작용하고, 제2 산화물층(13')은 고저항을 가짐으로써 가변 저항 패턴을 서로 절연시키는 일종의 절연층으로 작용한다. 이하, 설명의 편의를 위하여 본 공정에서 산소와 반응하지 않고 잔류하는 제1 산화물층(13)을 가변 저항 패턴(13")이라 칭하기로 한다.
제1 산화물층(13)이 화학양론비보다 산소가 부족한 산화물로 형성될 수 있음은 전술하였으며, 제2 산화물층(13')은 화학양론비를 만족하는 산화물로 형성될 수 있다. 예컨대, 제2 산화물층(13')은 Ta2O5층이고, 제1 산화물층(13) 및 가변 저항 패턴(13")은 TaOx(여기서, x는 2.5보다 작음)층일 수 있다.
한편, 본 공정 즉, 제1 산화물층(13)의 일부를 산소와 반응시키는 공정은 구체적으로 아래와 같은 방법으로 수행될 수 있다.
도 3a 및 도 3b의 공정 결과물에 대해 산소 포함 분위기에서 플라즈마 처리를 수행할 수 있다. 산소 포함 분위기는 산소 원자(O)를 포함하는 어떠한 분위기여도 무방하며, 예컨대, 02 포함 분위기, O3 포함 분위기 등일 수 있다. 이와 같은 플라즈마 처리시 산소가 이온화되어 제1 산화물층(13)과의 반응성이 증가하며, 그에 따라 고저항을 갖는 제2 산화물층(13')의 형성이 용이하다.
또는, 도 3a 및 도 3b의 공정 결과물에 대해 산소 포함 분위기에서 고압 열처리를 수행할 수 있다. 산소 포함 분위기는 산소 원자(O)를 포함하는 어떠한 분위기여도 무방하며, 예컨대, 02 포함 분위기, O3 포함 분위기 등일 수 있다. 고압은 대기압(1atm) 이상을 의미하며, 나아가 100atm 이하일 수 있다. 열처리는 300℃ 이하의 상대적으로 저온에서 수행될 수 있다. 이와 같이 대기압 이상의 상대적으로 고압을 이용하여 열처리를 수행하는 경우 제1 산화물층(13)과 산소의 반응성이 증가하며, 그에 따라 고저항을 갖는 제2 산화물층(13')의 형성이 용이하다.
또는, 도 3a 및 도 3b의 공정 결과물에 대해 산소 이온주입을 수행할 수도 있다.
위와 같이 제1 산화물층(13)의 일부를 산소와 반응시키는 공정에서, 희생 패턴(14)에 의해 드러난 제1 산화물층(13)의 표면 부분이 상대적으로 산소와 반응이 활발하고 제1 산화물층(13)의 하부로 갈수록 상대적으로 산소와 반응이 감소할 수 있고, 그에 따라 도면에는 도시되지 않았으나, 제2 산화물층(13')의 수평 방향 폭은 상부에서 하부로 갈수록 감소할 수 있다.
도 5a 및 도 5b를 참조하면, 희생 패턴(14)을 제거한 후, 가변 저항 패턴(13") 및 제2 산화물층(13') 상에 가변 저항 패턴(13")과 연결되는 제2 전극(15)을 형성한다. 제2 전극(15) 사이에는 도시되지 않은 제2 절연층이 매립된다.
여기서, 희생 패턴(14)의 제거는 희생 패턴(14)의 형성 물질에 따라 다양한 방식으로 수행될 수 있다. 예컨대, 희생 패턴(14)이 포토레지스트로 형성된 경우, O2 스트립(strip) 등의 공정으로 희생 패턴(14)을 제거할 수 있다. 또는, 희생 패턴(14)이 실리콘 산화막 등의 절연막으로 이루어진 경우, 해당 절연막에 대해 높은 식각율을 갖는 식각으로 희생 패턴(14)을 제거할 수 있다.
제2 전극(15)은 도전 물질 예컨대, 백금(Pt), 텅스텐(W), 알루미늄(Al), 구리(Cu), 탄탄륨(Ta) 등의 금속이나, 티타늄질화물(TiN), 탄탈륨질화물(TaN) 등의 금속 질화물을 포함할 수 있다. 제2 전극(15)은 X-X'선과 평행한 제2 방향으로 연장되는 라인 형상을 가질 수 있고, 복수개가 서로 평행하게 배치될 수 있다. 그에 따라 제2 전극(15) 각각은 제2 방향에서 일 직선상에 위치하는 복수의 가변 저항 패턴(13")과 연결될 수 있다. 제2 전극(15) 사이에 매립되는 제2 절연층(15)은 산화물일 수 있다.
제2 전극(15) 및 제2 절연층의 형성은 제1 전극(12) 및 제1 절연층(11)의 형성과 유사한 방식으로 수행될 수 있으므로, 그 상세한 설명은 생략하기로 한다.
이상으로 설명한 제조 방법에 의하여 도 5a 및 도 5b의 장치가 제조될 수 있다.
도 5a 및 도 5b를 다시 참조하면, 제1 방향으로 연장하는 제1 전극(12)과 제2 방향으로 연장하는 제2 전극(15) 사이에 섬 형상의 가변 저항 패턴(13")이 개재된다. 가변 저항 패턴(13")은 가변 저항 패턴(13")을 둘러싸면서 고저항을 갖는 제2 산화물층(13')에 의해 서로 절연된다. 도면에는 도시하지 않았으나, 제1 전극(12)과 가변 저항 패턴(13") 사이 및/또는 제2 전극(15)과 가변 저항 패턴(13") 사이에는 가변 저항 패턴(13") 과 중첩하는 섬 형상의 도전 콘택이 개재될 수도 있다.
이상으로 설명한 본 발명의 일 실시예에 따른 가변 저항 메모리 장치 및 그 제조 방법에 의하면, 가변 저항 패턴(13") 형성시 식각 공정을 이용하지 않으므로 가변 저항 패턴(13")의 측벽에 식각 손상이 발생할 염려가 없다.
또한, 희생 패턴(14)을 이용하여 가변 저항 패턴(13")을 형성한 후, 희생 패턴(14)을 제거한 상태에서 후속 공정 - 제2 전극(15) 형성 공정, 제2 전극(15)과 가변 저항 패턴(13") 사이에 개재되는 도전 콘택 형성 공정 등 - 을 수행하기 때문에, 가변 저항 패턴(13") 형성 과정에서 제2 전극(15), 도전 콘택 등이 영향을 받을 염려가 전혀 없다.
게다가, 희생 패턴(14)을 제거한 상태에서 위와 같은 후속 공정을 수행하는 경우, 가변 저항 패턴(13")과 직접 접하는 라인 형상의 제2 전극(15) 형성이 가능하므로, 공정이 용이하고 단순하다.
도 6a 내지 도 8b는 본 발명의 다른 일 실시예에 따른 가변 저항 메모리 장치 및 그 제조 방법을 설명하기 위한 도면이다. 전술한 실시예와의 차이점을 중심으로 설명하기로 한다.
도 6a 및 도 6b를 참조하면, 요구되는 소정의 하부 구조물(미도시됨)을 포함하는 기판(10) 상에 제1 전극(12)을 구비한 제1 절연층(11)을 형성한 후, 가변 저항 특성을 갖는 제1 산화물층(13)을 형성한다.
이어서, 제1 산화물층(13) 상에 후술하는 가변 저항 패턴이 형성될 영역을 덮는 도전 콘택(24)을 형성한다.
도전 콘택(24)은 후술하는 제2 전극과 가변 저항 패턴을 서로 연결하기 위한 것으로서, 가변 저항 패턴과 중첩하는 섬 형상을 갖는다. 도전 콘택(24)의 형성은, 금속이나 금속 질화물과 같은 도전 물질의 증착 및 이 도전 물질의 선택적 식각으로 수행될 수 있다. 도전 콘택(24) 상에는 도시되지 않은 하드마스크 패턴이 더 존재할 수도 있다.
도 7a 및 도 7b를 참조하면, 도전 콘택(24)에 의해 노출된 제1 산화물층(13)의 일부를 산소와 반응시켜 제2 산화물층(13')으로 변형하고, 그에 따라 가변 저항 패턴(13")을 정의한다. 즉, 전술한 실시예와의 차이점은, 본 공정의 마스크로 희생 패턴(14) 대신 도전 콘택(24)을 이용한다는 점이다.
도 8a 및 도 8b를 참조하면, 도전 콘택(24) 사이에 매립되는 제3 절연층(25)을 형성한다. 제3 절연층(25)은 산화물 등으로 형성될 수 있으며, 도전 콘택(24)을 덮는 절연 물질을 증착하고 도전 콘택(24)이 드러날 때까지 평탄화 공정을 수행하는 방식으로 형성될 수 있다.
이어서, 도전 콘택(24) 및 제3 절연층(25) 상에 도전 콘택(24)과 연결되는 제2 전극(26)을 형성한다. 제2 전극(26) 사이에는 도시되지 않은 제4 절연층이 매립된다.
제2 전극(26)은 X-X'선과 평행한 제2 방향으로 연장되는 라인 형상을 가질 수 있고, 복수개가 서로 평행하게 배치될 수 있다. 그에 따라 제2 전극(26) 각각은 제2 방향에서 일 직선상에 위치하는 복수의 도전 콘택(24)과 연결될 수 있다.
위와 같은 제조 방법에 의하여 도 8a 및 도 8b의 장치가 제조될 수 있다.
도 8a 및 도 8b의 장치는, 제1 산화물층(13) 처리시 마스크로 이용된 도전 콘택(24)이 그대로 잔류하여 제2 전극(26)과 가변 저항 패턴(13")을 연결시킨다는 점을 제외하고는, 도 5a 및 도 5b에 도시된 장치와 유사하다.
이상으로 설명한 본 발명의 다른 일 실시예에 따른 가변 저항 메모리 장치 및 그 제조 방법에 의하더라도, 가변 저항 패턴(13") 형성시 식각 공정을 이용하지 않으므로 가변 저항 패턴(13")의 측벽에 식각 손상이 발생할 염려가 없다.
도 9 내지 도 14는 본 발명의 또 다른 일 실시예에 따른 가변 저항 메모리 장치 및 그 제조 방법을 설명하기 위한 도면이다. 본 실시예의 가변 저항 메모리 장치는 단위 셀이 기판으로부터 수직 방향으로 적층되는 3차원 구조를 갖는다.
도 9를 참조하면, 소정의 하부 구조물을 갖는 기판(30) 상에 복수의 제1 희생막(31) 및 복수의 제2 희생막(32)을 교대로 적층한다.
복수의 제2 희생막(32)은 후속 공정에서 수평 전극으로 대체될 막으로서, 제1 희생막(31)과 식각 선택비를 갖는 막 예컨대, 질화막을 포함할 수 있다. 제1 희생막(31)은 후속 공정에서 제거될 막으로서, 예컨대, 산화막을 포함할 수 있다.
이어서, 제1 희생막(31) 및 제2 희생막(32)의 교대 적층 구조물을 선택적으로 식각하여 기판(30)을 노출시키는 홀(H1)을 형성한다. 홀(H1)은 수직 전극이 형성될 영역을 제공한다.
도 10을 참조하면, 홀(H1) 측벽에 가변 저항 특성을 갖는 제1 산화물층(33)을 형성한다. 제1 산화물층(33)은 전술한 실시예들의 제1 산화물층(13)과 실질적으로 동일하다.
이어서, 홀(H1)을 도전 물질로 매립하여 기판(30)에 대해 수직 방향으로 연장되는 수직 전극(34)을 형성한다.
도 11을 참조하면, 제1 희생막(31) 및 제2 희생막(32)의 교대 적층 구조물을 선택적으로 식각하여 최하부의 제1 희생막(31)까지 관통하는 깊이의 제1 슬릿(S1)을 형성한다. 제1 슬릿(S1)은 제1 희생막(31)을 제거하기 위한 습식 식각액이 침투할 공간을 제공하기 위한 것이다.
이어서, 제1 슬릿(S1)에 의해 노출된 제1 희생막(31)을 습식 식각 등의 방식으로 제거하여 제1 산화물층(33)을 노출시키는 제1 홈부(G1)를 형성한 후, 제1 산화물층(33)의 노출된 부분을 산소와 반응시켜 산소 공공이 감소한 제2 산화물층(33')으로 변형시킨다. 제2 산화물층(33')은 전술한 실시예들의 제2 산화물층(13)과 실질적으로 동일하며, 그에 따라 고저항 물질로서 일종의 절연층으로 작용한다. 이하, 설명의 편의를 위하여 본 공정에서 산소와 반응하지 않고 잔류하는 제1 산화물층(33)을 가변 저항 패턴(33")이라 칭하기로 한다.
제1 산화물층(33)을 산소와 반응시키는 공정은, 산소 포함 분위기에서 플라즈마 처리 또는 고압 열처리를 수행하는 방식으로 이루어질 수 있다. 본 공정에서 제1 홈부(G1)에 의해 드러난 제1 산화물층(33)의 표면 부분이 상대적으로 산소와 반응이 활발하고 수직 전극(34) 쪽으로 갈수록 상대적으로 산소와 반응이 감소할 수 있고, 그에 따라 도면에는 도시되지 않았으나, 제2 산화물층(33')의 수직 방향 폭은 제1 홈부(G1)에서 수직 전극(34) 쪽으로 갈수록 감소할 수 있다.
도 12를 참조하면, 제1 홈부(G1)를 매립하는 층간 절연막(35)을 형성한다. 층간 절연막(35)은 예컨대, 산화막으로 형성될 수 있다.
층간 절연막(35)은 도 11의 공정 결과물을 덮는 절연 물질을 증착하고 수직 전극(34)이 노출될 때까지 평탄화 공정을 수행한 후 제2 슬릿(S2)을 형성함으로써, 형성될 수 있다. 제2 슬릿(S2)은 제2 희생막(32)을 제거하기 위한 습식 식각액이 침투할 공간을 제공하기 위한 것으로서, 최하부의 제2 희생막(32)을 관통하는 깊이를 가지면 족하다.
도 13을 참조하면, 제2 슬릿(S2)에 의해 노출된 제2 희생막(32)을 습식 식각 등의 방식으로 제거하여 제2 홈부(G2)를 형성한다.
도 14를 참조하면, 제2 홈부(G2)를 도전 물질로 매립하여 가변 저항 패턴(33")과 접하는 수평 전극(36)을 형성한다.
이상으로 설명한 공정에 의하여 도 14와 같은 가변 저항 메모리 장치가 제조된다. 본 실시예의 가변 저항 메모리 장치에서, 하나의 수직 전극(34), 하나의 수직 전극(34)과 접하는 한 층의 수평 전극(36) 및 이들 사이에 개재된 가변 저항 패턴(33")이 단위 셀을 이룬다. 가변 저항 패턴(33") 사이의 제2 산화물층(33')이 서로 다른 셀의 가변 저항 패턴(33")을 서로 절연시키는 역할을 할 수 있다.
도 15 및 도 16은 본 발명의 또 다른 일 실시예에 따른 가변 저항 메모리 장치 및 그 제조 방법을 설명하기 위한 도면이다. 전술한 도 9 내지 도 14의 실시예와의 차이점을 중심으로 설명하기로 한다.
도 15를 참조하면, 소정의 하부 구조물을 갖는 기판(40) 상에 복수의 제1 희생막(41) 및 복수의 도전막(42)을 교대로 적층한다.
복수의 도전막(42)은 수평 전극 형성을 위한 것으로서, 예컨대, 불순물이 도핑된 폴리실리콘막으로 형성될 수 있다. 제1 희생막(41)은 후속 공정에서 제거될 막으로서, 도전막(42)과 식각 선택비를 갖는 막 예컨대, 산화막, 질화막, 불순물이 도핑되지 않은 폴리실리콘막 등을 포함할 수 있다.
이어서, 제1 희생막(41) 및 도전막(42)의 교대 적층 구조물을 선택적으로 식각하여 기판(40)을 노출시키는 홀을 형성한 후, 홀 측벽에 가변 저항 특성을 갖는 제1 산화물층(43)을 형성하고 도전 물질로 매립하여 수직 전극(44)을 형성한다.
도 16을 참조하면, 제1 희생막(41) 및 도전막(42)의 교대 적층 구조물을 선택적으로 식각하여 최하부의 제1 희생막(41)까지 관통하는 깊이의 슬릿(S3)을 형성한다.
이어서, 슬릿(S3)에 의해 노출된 제1 희생막(41)을 습식 식각 등의 방식으로 제거하여 제1 산화물층(43)을 노출시키는 홈부(G3)를 형성한 후, 제1 산화물층(43)의 노출된 부분을 산소와 반응시켜 산소 공공이 감소한 제2 산화물층(43')으로 변형시킨다. 이하, 설명의 편의를 위하여 본 공정에서 산소와 반응하지 않고 잔류하는 제2 산화물층(43)을 가변 저항 패턴(43")이라 칭하기로 한다.
이어서, 도시하지는 않았지만, 홈부(G3)를 절연 물질 예컨대, 산화막으로 매립하면 도 14와 실질적으로 동일한 구조의 가변 저항 메모리 장치가 획득될 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
10: 기판 11: 제1 절연층
12: 제1 전극 13: 제1 산화물층
13': 제2 산화물층 13": 가변 저항 패턴
14: 희생 패턴 15: 제2 전극
12: 제1 전극 13: 제1 산화물층
13': 제2 산화물층 13": 가변 저항 패턴
14: 희생 패턴 15: 제2 전극
Claims (25)
- ◈청구항 1은(는) 설정등록료 납부시 포기되었습니다.◈제1 전극을 구비한 제1 절연층을 제공하는 단계;
상기 제1 전극 및 상기 제1 절연층 상에 가변 저항 특성을 갖는 제1 산화물층을 형성하는 단계;
상기 제1 산화물층 상에 가변 저항 패턴이 형성될 영역을 덮는 희생 패턴을 형성하는 단계;
상기 희생 패턴에 의해 노출된 상기 제1 산화물층을 산소와 반응시켜 저항이 증가된 제2 산화물층을 형성하고, 잔류하는 제1 산화물층을 가변 저항 패턴으로 정의하는 단계;
상기 희생 패턴을 제거하는 단계; 및
상기 제2 산화물층 및 상기 가변 저항 패턴 상에 상기 가변 저항 패턴과 연결되는 제2 전극을 형성하는 단계를 포함하는
가변 저항 메모리 장치의 제조 방법.
- ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈제1 항에 있어서,
제2 산화물층 형성 단계는,
산소 이온주입을 이용하는
가변 저항 메모리 장치의 제조 방법. - ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈제1 항에 있어서,
상기 제2 산화물층 형성 단계는,
산소 포함 분위기에서 플라즈마 처리를 이용하는
가변 저항 메모리 장치의 제조 방법.
- ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈제1 항에 있어서,
상기 제2 산화물층 형성 단계는,
대기압 이상의 산소 포함 분위기에서 열처리를 이용하는
가변 저항 메모리 장치의 제조 방법.
- ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈제1 항에 있어서,
상기 제2 산화물층은, 화학 양론비를 만족하고,
상기 제1 산화물층은, 상기 제2 산화물층보다 산소가 부족한
가변 저항 메모리 장치의 제조 방법.
- ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈제1 항에 있어서,
상기 희생 패턴은, 포토레지스트 또는 절연막으로 형성되는
가변 저항 메모리 장치의 제조 방법.
- ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈제1 항에 있어서,
상기 제1 전극은, 제1 방향으로 연장하고,
상기 제2 전극은, 상기 제1 방향과 교차하는 제2 방향으로 연장하면서 상기 가변 저항 패턴과 직접 접하는
가변 저항 메모리 장치의 제조 방법.
- 제1 방향으로 연장하는 제1 전극;
상기 제1 전극 상에 배치되고, 상기 제1 방향과 교차하는 제2 방향으로 연장하는 제2 전극;
상기 제1 및 제2 전극 사이에 개재되고, 가변 저항 특성을 갖는 제1 산화물층; 및
상기 제1 산화물층의 측면을 둘러싸고, 상기 제1 산화물층보다 큰 저항을 갖는 제2 산화물층을 포함하고,
상기 제2 전극은 상기 제1 산화물층과 직접 접하고,
상기 제1산화물과 상기 제2산화물은 단일의 증착 박막이며, 상기 제2산화물은 상기 단일의 증착 박막에 대한 선택적 산화 공정으로 형성되어 인접한 제1산화물 사이의 전체 공간을 채우는
가변 저항 메모리 장치.
- 제8 항에 있어서,
상기 제2 산화물층은, 화학 양론비를 만족하고,
상기 제1 산화물층은, 상기 제2 산화물층보다 산소가 부족한
가변 저항 메모리 장치.
- 제8 항에 있어서,
상기 제2 산화물층의 폭은 상부에서 하부로 갈수록 감소하는
가변 저항 메모리 장치.
- ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈제1 전극을 구비한 제1 절연층을 제공하는 단계;
상기 제1 전극 및 상기 제1 절연층 상에 가변 저항 특성을 갖는 제1 산화물층을 형성하는 단계;
상기 제1 산화물층 상에 도전층을 형성하는 단계;
상기 제1산화물층이 패터닝됨 없이 상기 도전층을 선택적으로 식각하여 가변 저항 패턴이 형성될 영역을 덮는 도전 콘택을 형성하는 단계;
상기 도전 콘택이 형성된 결과물에 대해 산소 포함 분위기에서 플라즈마 처리를 수행하여, 상기 도전 콘택에 의해 노출된 상기 제1 산화물층을 산소와 반응시켜 저항이 증가된 제2 산화물층을 형성하는 단계; 및
상기 도전 콘택 상에 제2 전극을 형성하는 단계를 포함하는
가변 저항 메모리 장치의 제조 방법.
- ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈제11 항에 있어서,
상기 제2 산화물층은, 화학 양론비를 만족하고,
상기 제1 산화물층은, 상기 제1 산화물층보다 산소가 부족한
가변 저항 메모리 장치의 제조 방법.
- ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈제11 항에 있어서,
상기 제1 전극은, 제1 방향으로 연장하고,
상기 제2 전극은, 상기 제1 방향과 교차하는 제2 방향으로 연장하는
가변 저항 메모리 장치의 제조 방법.
- ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈제1 전극을 구비한 제1 절연층을 제공하는 단계;
상기 제1 전극 및 상기 제1 절연층 상에 가변 저항 특성을 갖는 제1 산화물층을 형성하는 단계;
상기 제1 산화물층 상에 도전층을 형성하는 단계;
상기 제1 산화물층이 패터닝됨 없이 상기 도전층을 선택적으로 식각하여 가변 저항 패턴이 형성될 영역을 덮는 도전 콘택을 형성하는 단계;
상기 도전 콘택이 형성된 결과물에 대해 대기압 이상의 산소 포함 분위기에서 열처리를 수행하여, 상기 도전 콘택에 의해 노출된 상기 제1 산화물층을 산소와 반응시켜 저항이 증가된 제2 산화물층을 형성하는 단계; 및
상기 도전 콘택 상에 제2 전극을 형성하는 단계를 포함하는
가변 저항 메모리 장치의 제조 방법.
- ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈제14 항에 있어서,
상기 제2 산화물층은, 화학 양론비를 만족하고,
상기 제1 산화물층은, 상기 제1 산화물층보다 산소가 부족한
가변 저항 메모리 장치의 제조 방법.
- ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈제14 항에 있어서,
상기 제1 전극은, 제1 방향으로 연장하고,
상기 제2 전극은, 상기 제1 방향과 교차하는 제2 방향으로 연장하는
가변 저항 메모리 장치의 제조 방법.
- ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈기판 상에 제1 전극 형성을 위한 복수의 물질막과 복수의 희생막을 교대로 적층하는 단계;
상기 교대 적층 구조물을 선택적으로 식각하여 상기 복수의 물질막 측벽을 노출시키는 홀을 형성하는 단계;
상기 홀 측벽에 가변 저항 특성을 갖는 제1 산화물층을 형성하는 단계;
상기 제1 산화물층이 형성된 상기 홀 내에 제2 전극을 형성하는 단계;
상기 희생막을 제거하여 상기 제1 산화물층의 일부를 노출시키는 단계; 및
노출된 상기 제1 산화물층의 상기 일부를 산소와 반응시켜 저항이 증가된 제2 산화물층을 형성하는 단계를 포함하는
가변 저항 메모리 장치의 제조 방법.
- ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈제17 항에 있어서,
상기 제2 산화물층 형성 단계는,
산소 포함 분위기에서 플라즈마 처리를 이용하는
가변 저항 메모리 장치의 제조 방법.
- ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈제17 항에 있어서,
상기 제2 산화물층 형성 단계는,
대기압 이상의 산소 포함 분위기에서 열처리를 이용하는
가변 저항 메모리 장치의 제조 방법.
- ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈제17 항에 있어서,
상기 제2 산화물층은, 화학 양론비를 만족하고,
상기 제1 산화물층은, 상기 제2 산화물층보다 산소가 부족한
가변 저항 메모리 장치의 제조 방법.
- ◈청구항 21은(는) 설정등록료 납부시 포기되었습니다.◈제17 항에 있어서,
상기 물질막은, 도전 물질로 형성되는
가변 저항 메모리 장치의 제조 방법.
- ◈청구항 22은(는) 설정등록료 납부시 포기되었습니다.◈제17 항에 있어서,
상기 물질막은, 절연 물질로 형성되고,
상기 제2 산화물층 형성 단계 후에,
상기 희생막이 제거된 공간을 매립하는 층간 절연막을 형성하는 단계;
상기 물질막을 제거하는 단계; 및
상기 물질막이 제거된 공간을 도전 물질로 매립하는 단계를 더 포함하는
가변 저항 메모리 장치의 제조 방법.
- 기판에 대해 수직 방향으로 연장된 수직 전극;
상기 수직 전극을 따라 상기 기판 상에 교대로 적층된 복수의 층간 절연막 및 복수의 수평 전극;
상기 수직 전극과 상기 수평 전극 사이에 개재되고, 가변 저항 특성을 갖는 제1 산화물층; 및
상기 수직 전극과 상기 층간 절연막 사이에 개재되고, 상기 제1 산화물층보다 큰 저항을 갖는 제2 산화물층을 포함하는
가변 저항 메모리 장치.
- 제23 항에 있어서,
상기 제2 산화물층은, 화학 양론비를 만족하고,
상기 제1 산화물층은, 상기 제2 산화물층보다 산소가 부족한
가변 저항 메모리 장치.
- 제23 항에 있어서,
상기 제2 산화물층의 수직 방향 폭은, 상기 층간 절연막에서 상기 수직 전극 쪽으로 갈수록 감소하는
가변 저항 메모리 장치.
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020120104748A KR101956794B1 (ko) | 2012-09-20 | 2012-09-20 | 가변 저항 메모리 장치 및 그 제조 방법 |
US13/742,160 US8987695B2 (en) | 2012-09-20 | 2013-01-15 | Variable resistance memory device and method for fabricating the same |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020120104748A KR101956794B1 (ko) | 2012-09-20 | 2012-09-20 | 가변 저항 메모리 장치 및 그 제조 방법 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20140038248A KR20140038248A (ko) | 2014-03-28 |
KR101956794B1 true KR101956794B1 (ko) | 2019-03-13 |
Family
ID=50273513
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020120104748A KR101956794B1 (ko) | 2012-09-20 | 2012-09-20 | 가변 저항 메모리 장치 및 그 제조 방법 |
Country Status (2)
Country | Link |
---|---|
US (1) | US8987695B2 (ko) |
KR (1) | KR101956794B1 (ko) |
Families Citing this family (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10186658B2 (en) * | 2012-12-26 | 2019-01-22 | Sony Semiconductor Solutions Corporation | Memory device and method of manufacturing memory device |
KR101956795B1 (ko) | 2013-11-15 | 2019-03-13 | 에스케이하이닉스 주식회사 | 전자 장치 및 그 제조 방법 |
US9978810B2 (en) * | 2015-11-04 | 2018-05-22 | Micron Technology, Inc. | Three-dimensional memory apparatuses and methods of use |
US10134470B2 (en) | 2015-11-04 | 2018-11-20 | Micron Technology, Inc. | Apparatuses and methods including memory and operation of same |
US10446226B2 (en) | 2016-08-08 | 2019-10-15 | Micron Technology, Inc. | Apparatuses including multi-level memory cells and methods of operation of same |
US10157670B2 (en) | 2016-10-28 | 2018-12-18 | Micron Technology, Inc. | Apparatuses including memory cells and methods of operation of same |
US10734576B2 (en) * | 2018-03-16 | 2020-08-04 | 4D-S, Ltd. | Resistive memory device having ohmic contacts |
KR102418176B1 (ko) * | 2020-02-28 | 2022-07-06 | 성균관대학교산학협력단 | 광 뉴로모픽 소자, 이의 제조 방법 및 이를 포함하는 인공신경망 |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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JP4902821B1 (ja) | 2010-04-28 | 2012-03-21 | パナソニック株式会社 | 抵抗変化型不揮発性記憶装置及びその製造方法 |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8003511B2 (en) | 2008-12-19 | 2011-08-23 | Unity Semiconductor Corporation | Memory cell formation using ion implant isolated conductive metal oxide |
KR100778856B1 (ko) | 2005-09-28 | 2007-11-22 | 동부일렉트로닉스 주식회사 | 씨모스 이미지 센서의 제조방법 |
US7960216B2 (en) * | 2008-05-10 | 2011-06-14 | Intermolecular, Inc. | Confinement techniques for non-volatile resistive-switching memories |
JP5716012B2 (ja) * | 2009-04-10 | 2015-05-13 | インターモレキュラー,インコーポレーテッド | スイッチング特性を改善した抵抗スイッチングメモリ素子 |
KR20110070559A (ko) | 2009-12-18 | 2011-06-24 | 주식회사 하이닉스반도체 | 저항성 메모리 소자 제조 방법 |
WO2012070238A1 (ja) * | 2010-11-24 | 2012-05-31 | パナソニック株式会社 | 不揮発性記憶素子、その製造方法、不揮発性記憶装置及び不揮発性記憶素子の設計支援方法 |
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US8841649B2 (en) * | 2012-08-31 | 2014-09-23 | Micron Technology, Inc. | Three dimensional memory array architecture |
JP2014049745A (ja) * | 2012-08-31 | 2014-03-17 | Toshiba Corp | 半導体記憶装置、及びその製造方法 |
-
2012
- 2012-09-20 KR KR1020120104748A patent/KR101956794B1/ko active IP Right Grant
-
2013
- 2013-01-15 US US13/742,160 patent/US8987695B2/en active Active
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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JP4902821B1 (ja) | 2010-04-28 | 2012-03-21 | パナソニック株式会社 | 抵抗変化型不揮発性記憶装置及びその製造方法 |
Also Published As
Publication number | Publication date |
---|---|
US20140077142A1 (en) | 2014-03-20 |
KR20140038248A (ko) | 2014-03-28 |
US8987695B2 (en) | 2015-03-24 |
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