TWI550682B

TWI550682B - 記憶體元件及其製作方法

Info

Publication number: TWI550682B
Application number: TW103146436A
Authority: TW
Inventors: 賴昇志; 陳威臣
Original assignee: 旺宏電子股份有限公司
Priority date: 2014-12-31
Filing date: 2014-12-31
Publication date: 2016-09-21
Also published as: TW201624529A

Description

記憶體元件及其製作方法

【0001】

本揭露書是有關於一種非揮發性記憶體(non-volatile memory)元件及其製作方法。特別是有關於一種立體(Three-Dimension，3D) 非揮發性記憶體元件及其製作方法。

【0002】

傳統非揮發性記憶體(non-volatile memory)元件，例如NAND快閃記憶體元件，一般會使用單晶矽或多晶矽材質的導電條帶(stripe)來串接位於位元線與源極線之間的複數個記憶胞。而為了降低記憶胞之間的串接電阻(series resistance)，通常會對串連記憶胞之間的單晶矽或多晶矽導電條帶進行離子植入摻雜。然而，在製作具有三維多層記憶體陣列的NAND快閃記憶體元件時，由於多晶矽或單晶磊晶矽導電條帶會與複數個介電層堆疊形成一多層疊結構，記憶胞則位於多層疊結構的垂直面上；要在記憶胞之間的多晶矽導電條帶中植入離子摻質，不僅會使製程步驟複雜化，增加製程的熱預算(thermal budget)，且離子摻質的擴散控制不易，容易會干擾記憶體元件的讀取、程式化及抹除(program/erase)，進而導致元件失效。

【0003】

因此，有需要提供一種更先進的記憶體元件及其製作方法，以改善習知技術所面臨的問題。

【0004】

根據本說明書的一實施例，提供一種記憶體元件，其包括: 第一導電條帶、第一記憶層、第一導電柱狀體、第一介電層以及第一導電插塞。第一導電條帶沿第一方向延伸。第一記憶層沿第二方向延伸，並與第一導電條帶重疊，而在第一記憶層與第一導電條帶重疊處定義出第一記憶區。第一導電柱狀體沿第二方向延伸，並鄰接第一記憶層且與第一記憶區重疊。第一介電層沿第二方向延伸，並鄰接第一導電條帶、第一記憶層和第一導電柱狀體。第一導電插塞，沿第二方向延伸，並與第一導電條帶至少部分重疊，且藉由第一介電層而與第一導電條帶、第一記憶層和第一導電柱狀體電性隔離。

【0005】

根據本說明書的另一實施例，提供一種記憶體元件的製作方法，包括下述步驟：首先在基材的表面上形成多層堆疊(multi-layer stack)結構。再圖案化多層堆疊結構，以形成複數個脊狀多層疊層(ridge-shaped stacks)，使每一個脊狀多層疊層至少包括一個沿著第一方向延伸的導電條帶。然後，於這些脊狀多層疊層間之至少一個溝槽的底部和側壁上形成記憶材料層。再於這些脊狀多層疊層上形成導電材料層，並填滿溝槽。接著，圖案化導電材料層和記憶材料層，以於溝槽之中形成複數個通孔，藉以將一部分的基材和導電條帶暴露於外。其中，圖案化的記憶材料層至少包括一個位於溝槽中的記憶層；圖案化的導電材料層至少包括一個位於溝槽中的導電柱狀體，且在此記憶層與導電條帶重疊處定義出一記憶區。之後，於通孔的側壁以及暴露於外的基材上形成介電層。再形成複數個導電插塞，分別部分地填充這些通孔，並且使導電插塞至少與導電條帶部分重疊。後續，於這些導電插塞上形成複數個介電插塞，以填滿這些通孔。然後，再次圖案化導電材料層，以於脊狀多層疊層的頂部形成至少一條字元線，沿第三方向延伸，並且與導電柱狀體電性接觸。

【0006】

根據上述實施例，本發明是在提供一種立體記憶體元件及其製作方法。立體記憶體元件至少包括複數個階層；每個階層包含複數個記憶胞，並藉由沿第一方向延伸的導電條帶加以串連。每一個記憶胞都包括沿第二方向延伸的記憶層和導電柱狀體。其中，記憶層鄰接導電條帶，且在與導電條帶重疊的位置，定義出記憶區。導電柱狀體鄰接記憶層，且與記憶區重疊。相鄰兩記憶胞的導電柱狀體之間具有一個平行導電柱狀體的導電插塞，與串接兩記憶胞的導電條帶至少部分重疊，並且藉由介電層將導電插塞分別與相鄰兩記憶胞以及導電條帶電性隔離。

【0007】

由於導電插塞與介電層的配置方式，使導電插塞具有浮置閘的功能，當立體記憶體元件進行操作時，導電插塞會因導電柱狀體導通而具有一感應電壓，可在串連相鄰兩記憶胞的導電條帶中形成反轉層，有助於降低兩記憶胞之間的串接電阻。因此，不需對串連相鄰兩記憶胞的導電條帶進行離子植入摻雜，即可降低記憶胞之間的串接電阻。同時可解決習知技術因為採用離子植入摻雜製程所導致的製程步驟繁複、熱預算增加及干擾記憶體元件讀取、程式化及抹除的問題。

【0035】

100：立體記憶體元件
101：基材
102：通孔
103：記憶層
104：導電柱狀體
105：導電條帶
106：記憶區
108：導電插塞
109：介電插塞
110：多層堆疊結構
110a：溝槽
110b：脊狀多層疊層
110c：溝槽的側壁
111-118：導電層
121-128：絕緣層
130：圖案化硬罩幕層
130a：溝槽開口
140：記憶材料層
150：導電材料層
160：介電層
170：字元線
180a-180f：記憶胞
S51、S52、S61 S62、S71、S72、S81、S82、S91和S92：切線
D1：距離

【0008】

為了對本發明之上述實施例及其他目的、特徵和優點能更明顯易懂，特舉數個較佳實施例，並配合所附圖式，作詳細說明如下:
第1A圖係根據本發明的一實施例所繪示之多層堆疊結構的結構透視圖；
第1B圖係根據第1A圖所繪示的多層堆疊結構的結構上視圖；
第2A圖係繪示對第1A圖的多層堆疊結構進行圖案化製程之後的結構透視圖；
第2B圖係根據第2A圖所繪示的結構上視圖；
第3A圖係繪示依序在第2A圖的結構上形成記憶材料層和導電材料層之後的結構透視圖；
第3B圖係根據第3A圖所繪示的結構上視圖；
第4A圖係繪示對第3B圖的導電材料層和記憶材料層進行圖案化之後的結構上視圖；
第4B圖係沿著第4A圖的切線S41所繪示的部分結構透視圖；
第4C圖係沿著第4A圖的切線S42所繪示的部分結構透視圖；
第5A圖係繪示在第4B圖的結構中形成介電層之後的結構上視圖；
第5B圖係沿著第5A圖的切線S51所繪示的部分結構透視圖；
第5C圖係沿著第5A圖的切線S52所繪示的部分結構透視圖；
第6A圖係繪示在第5A圖的結構中形成複數個導電插塞之後的結構上視圖；
第6B圖係沿著第6A圖的切線S61所繪示的部分結構透視圖；
第6C圖係沿著第6A圖的切線S62所繪示的部分結構透視圖；
第7A圖係繪示在第6A圖的結構中形成複數個介電插塞之後的結構上視圖；
第7B圖係沿著第7A圖的切線S71所繪示的部分結構透視圖；
第7C圖係沿著第7A圖的切線S72所繪示的部分結構透視圖；
第8A圖係繪示在第7A圖的結構中形成複數條字元線之後的結構上視圖；
第8B圖係沿著第8A圖的切線S81所繪示的部分結構透視圖；
第8C圖係沿著第8A圖的切線S82所繪示的部分結構透視圖；
第9圖係沿著立體記憶體元件之X-Y截面所繪示的部分階層結構剖面示意圖。

【0009】

本發明提供一種立體記憶體元件及其製作方法，可在不需對串連兩相鄰記憶胞的導電條帶進行離子植入摻雜的情況下，降低記憶胞之間的串接電阻。為了對本發明之上述實施例及其他目的、特徵和優點能更明顯易懂，下文特舉數立體記憶體元件及其製作方法作為較佳實施例，並配合所附圖式作詳細說明。

【0010】

但必須注意的是，這些特定的實施案例與方法，並非用以限定本發明。本發明仍可採用其他特徵、元件、方法及參數來加以實施。較佳實施例的提出，僅係用以例示本發明的技術特徵，並非用以限定本發明的申請專利範圍。該技術領域中具有通常知識者，將可根據以下說明書的描述，在不脫離本發明的精神範圍內，作均等的修飾與變化。在不同實施例與圖式之中，相同的元件，將以相同的元件符號加以表示。

【0011】

製作立體記憶體元件100的方法，包括下述步驟：首先在基材101的表面上形成多層堆疊結構(multi-layer stack)110。請參照第1A圖和第1B圖，第1A圖係根據本發明的一實施例所繪示之多層堆疊結構110的結構透視圖。第1B圖係根據第1A圖所繪示的多層堆疊結構110的結構上視圖。在本發明的一些實施例中，多層堆疊結構110係形成於基材101上。多層堆疊結構110包括複數個導電層111-118以及複數個絕緣層121-128。在本實施例中，絕緣層121-128與導電層111-118係沿著第1A圖所繪示的Z軸方向，在基材101上彼此交錯堆疊，使導電層111位於多層堆疊結構110的底層，而絕緣層128位於多層堆疊結構110的頂層。

【0012】

導電層111-118可以由導電半導體材料，例如摻雜有磷或砷的n型多晶矽，或n型磊晶單晶矽，所構成。此外，導電層111-118也可以由摻雜有硼的p型多晶矽或p型磊晶單晶矽所構成。另一方面，導電層111-118也可以由無摻雜的半導體材料，例如無摻雜的多晶矽或磊晶單晶矽，所構成。在本實施例中，導電層111-118係由無摻雜多晶矽所構成。無摻雜多晶矽的晶粒尺寸(grain size)，較佳可以實質介於400奈米(nm)到600奈米之間；無摻雜多晶矽的片電阻(sheet resistance)可以實質介於10⁷ohm/square

到10¹¹ohm/square之間。導電層111-118每一者的厚度可以實質介於5奈米到40奈米之間。

【0013】

絕緣層121-128可以由介電材料，例如矽氧化物(oxide)、矽氮化物(nitride)、矽氮氧化物(oxynitride)、矽酸鹽(silicate)或其他材料，所構成。每一絕緣層121-128的厚度可以實質介於10奈米到50奈米之間。在本發明的一些實施例中，導電層111-118和絕緣層121-128可藉由，例如低壓化學氣相沉積(Low Pressure Chemical Vapor Deposition，LPCVD)製程，製作而成。

【0014】

接著，對多層堆疊結構110進行一圖案化製程，以形成複數個脊狀多層疊層110b。請參照第2A圖和第2B圖，第2A圖係繪示對第1A圖的多層堆疊結構110進行圖案化製程之後的結構透視圖。第2B圖係根據第2A圖所繪示的結構上視圖。在本發明的一些實施例中，多層堆疊結構110的圖案化製程，包括先在多層堆疊結構110頂部形成一圖案化硬罩幕層130。在本實施例中，圖案化硬罩幕層130係形成於絕緣層128的頂部表面。其中，圖案化硬罩幕層130包括複數個沿著Z軸方向向下延伸的溝槽開口130a。這些溝槽開口130a的長軸沿著X軸方向延伸，並將一部份的絕緣層128的頂部表面暴露於外。

【0015】

在本發明的一些實施例中，圖案化硬罩幕層130可以是一種藉由化學氣相沉積(Chemical Vapor Deposition，CVD)製程，在多層堆疊結構110的頂部表面所形成的先進圖案化膜(Advanced Patterning Film，APF)。這些溝槽開口130a，則係藉由光微影(photolithography)製程來移除一部分的先進圖案化膜所形成。在本實施例中，每一溝槽開口130a都具有相同尺寸，且每一溝槽開口130a皆為長方孔型式(但不以此為限)。

【0016】

然後，以圖案化硬罩幕層130為蝕刻罩幕，藉由非等向蝕刻製程(anisotropic etching process)，例如反應離子蝕刻(Reactive Ion Etching，RIE)製程，對多層堆疊結構110進行蝕刻。藉以在多層堆疊結構之中形成沿著Z軸方向延伸的溝槽110a，將多層堆疊結構110分割成複數個脊狀多層疊層110b，並將基材101的部分區域經由溝槽110a曝露於外。在本實施例中，每一脊狀多層疊層110b都包含一部份條狀的導電層111-118，可作為串連立體記憶體元件100中位於同一脊狀多層疊層110b之同一階層的複數個記憶胞的導電條帶105。

【0017】

接著，請參照第3A圖和第3B圖，第3A圖係繪示依序在第2A圖的結構上形成記憶材料層140和導電材料層150之後的結構透視圖。第3B圖係根據第3A圖所繪示的結構上視圖。在本發明的一些實施例中，記憶材料層140可以藉由低壓化學氣相沉積製程所製作而成。記憶層140可以由包含氧化矽(silicon oxide)層、氮化矽(silicon nitride)層和氧化矽層的複合層(即，ONO層)所構成。在本實施例中，記憶材料層140覆蓋位於脊狀疊層110之頂部以及溝槽110a的底部(即被溝槽110a暴露於外的基材101)和側壁110c上。

【0018】

在形成記憶層140之後，再於這些脊狀多層疊層110b上形成導電材料層150，覆蓋記憶材料層140，並填滿溝槽110a。在本發明的一些實施例中，可以藉由低壓化學氣相沉積製程來製作導電材料層150。構成導電材料層150的材質，可以包含摻雜有磷或砷的n型多晶矽(或n型磊晶單晶矽)、摻雜有硼的p型多晶矽(或p型磊晶單晶矽)、無摻雜的多晶矽、金屬矽化物(silicides)，例如矽化鈦(TiSi)、矽化鈷(CoSi)或矽鍺(SiGe)、氧化物半導體(oxide semiconductors)，例如氧化銦鋅(InZnO)或氧化銦鎵鋅(InGaZnO)、金屬，例如鋁(Al)、銅(Cu)、鎢(W)、鈦(Ti)、鈷(Co)、鎳(Ni)、氮化鈦(TiN)、氮化鉭(TaN)或氮化鉭鋁(TaAlN)，或兩種或多種上述材質之組合物所構成。

【0019】

接著，圖案化導電材料層150和記憶材料層140，於溝槽110a之中形成複數個通孔102，藉以將一部分的基材101和導電條帶105暴露於外，並分別在被圖案化的導電材料層150以及被圖案化的記憶材料層140之中，定義出複數個記憶層103和複數個導電柱狀體104。請參照第4A圖、第4B圖和第4C圖，第4A圖係繪示對第3B圖的導電材料層150和記憶材料層140進行圖案化之後的結構上視圖。第4B圖係沿著第4A圖的切線S41所繪示的部分結構透視圖。第4C圖係沿著第4A圖的切線S42所繪示的部分結構透視圖。

【0020】

在本發明的一些實施例中，通孔102係藉由非等向蝕刻製程，例如反應離子蝕刻製程，移除位於溝槽110a之中的一部分導電材料層150以及一部分記憶材料層140所形成，使一部份的導電條帶105由通孔102的側壁暴露於外；而被餘留在溝槽110a之中的一部分導電材料層150和記憶材料層140，則可分別形成複數個沿著Z軸方向延伸的條狀記憶層103和複數個導電柱狀體104。

【0021】

在本實施例中，每一個記憶層103與複數個位於溝槽110a側壁上，但未被通孔102所暴露的一部分導電條帶105鄰接；並且在每一個記憶層103與每一個導電條帶105重疊的位置，定義出一個記憶區106。每一個導電柱狀體104鄰接一個記憶層103，並與相對應之記憶層103的記憶區106重疊。其中，與同一個記憶區106重疊的記憶層103、導電條帶105和導電柱狀體104，三者可構成一個記憶胞。而由複數個記憶層103、導電條帶105和導電柱狀體104所共同定義出來的複數個記憶胞，可構成立體記憶體元件100的記憶體陣列。

【0022】

但在本發明的另一些實施例中，位於記憶體陣列週邊的導電條帶105與記憶層103重疊所共同定義出的記憶區106，可以作為立體記憶體元件100之串列選擇電晶體或接地選擇電晶體(未繪示)的主動區，而與該主動區重疊的對應導電柱狀體104，則與串列的選擇線(String Select Line，SSL)或接地選擇線(Ground Select Line，GSL) (未繪示)連接。

【0023】

之後，於通孔102的側壁(包含經由通孔110a暴露於外的導電條帶105)以及即經由通孔110a暴露於外的基材101上形成介電層160。請參照第5A圖、第5B圖和第5C圖，第5A圖係繪示在第4A圖的結構中形成介電層160之後的結構上視圖。第5B圖係沿著第5A圖的切線S51所繪示的部分結構透視圖。第5C圖係沿著第5A圖的切線S52所繪示的部分結構透視圖。

【0024】

介電層160可以藉由低壓化學氣相沉積製程製作而成。構成介電層160的材料，可以和構成絕緣層121-128的材料相同。在本發明的一些實施例之中，介電層160可以是由包含矽氧化物、矽氮化物、矽氮氧化物、矽酸鹽或上述組合的介電材料所構成。在本實施例之中，構成介電層160的材料可以包括氧化矽。另外，介電層160較佳的厚度介於3nm至10nm之間。

【0025】

之後，再形成複數個導電插塞108，部分地填充於每一個通孔102之中，並且使每一個導電插塞108至少與每一個被相對應之通孔102暴露於外的導電條帶105部分重疊。請參照第6A圖、第6B圖和第6C圖，第6A圖係繪示在第5A圖的結構中形成複數個導電插塞108之後的結構上視圖。第6B圖係沿著第6A圖的切線S61所繪示的部分結構透視圖。第6C圖係沿著第6A圖的切線S62所繪示的部分結構透視圖。在本實施例中，為了確保每一個導電插塞108至少與每一個導電條帶105部分重疊，每一個導電插塞108必須填充相對應的通孔102，直到高過最頂層之導電條帶105的底部。換言之，導電插塞108的高度，由基材101起算，必須高過導電層118的頂部。

【0026】

後續，於這些導電插塞108上形成複數個介電插塞109，以填滿這些通孔102，並且與位於通孔102側壁上的介電層160連接。請參照第7A圖、第7B圖和第7C圖，第7A圖係繪示在第6A圖的結構中形成複數個介電插塞109之後的結構上視圖。第7B圖係沿著第7A圖的切線S71所繪示的部分結構透視圖。第7C圖係沿著第7A圖的切線S72所繪示的部分結構透視圖。在本發明的一些實施例中，介電插塞109可以藉由低壓化學氣相沉積製程製作而成。構成介電插塞109的材料，可以和構成介電層160的材料相同。在本發明的一些實施例之中，介電插塞109可以是由包含矽氧化物、矽氮化物、矽氮氧化物、矽酸鹽或上述組合的介電材料所構成。在本實施例之中，構成介電插塞109的材料可以包括氧化矽。

【0027】

然後，對位於脊狀多層疊層110b上方的導電材料層150進行再一次的圖案化製程，以於脊狀多層疊層110b的頂部形成複數條字元線170，沿第Y軸方向延伸，並且與導電柱狀體104電性接觸。請參照第8A圖、第8B圖和第8C圖，第8A圖係繪示在第8A圖的結構中形成複數條字元線170之後的結構上視圖。第8B圖係沿著第8A圖的切線S81所繪示的部分結構透視圖。第8C圖係沿著第8A圖的切線S82所繪示的部分結構透視圖。在本發明的一些實施例之中，複數條字元線170形成於脊狀多層疊層110b的頂部上；且每一條字元線170分別與多個導電柱狀體104電性接觸。其中，兩相鄰的字元線170之間配置一個導電插塞108，且導電插塞108藉由介電層160和介電插塞109與兩相鄰的字元線170電性隔離。

【0028】

後續，再藉由一連串後段製程完成立體記憶體元件100的製備。立體記憶體元件100的記憶體陣列中，至少包括複數個形成於導電層111-118上的階層結構。例如請參照第9圖，第9圖係沿著立體記憶體元件100之X-Y截面所繪示的部分階層結構剖面示意圖。在本實施例中，第9圖所繪示的階層結構係位於導電層115上。其中，每一個階層結構包含複數個記憶胞，例如記憶胞180a、180b、180c、180d、180e和180f；且這些記憶胞180a、180b、180c、180d、180e和180f，都經由圖案化導電層115所形成的導電條帶105沿X軸方向延伸而彼此串接。

【0029】

這些記憶胞180a、180b、180c、180d、180e和180f的每一者都包括一記憶層103和一導電柱狀體104。其中，記憶層103沿Z軸(垂直X-Y平面)方向延伸，並鄰接導電條帶105，且在與導電條帶105重疊的位置，定義出記憶區106。導電柱狀體104也沿Z軸方向延伸，並鄰接記憶層103，且與記憶區106重疊。

【0030】

兩相鄰的記憶胞，例如記憶胞180a和180b之間具有平行X軸方向的一段距離D1。且二者之間配置有一介電層160以及一導電插塞108。其中，介電層160沿Z軸方向延伸，並分別鄰接相鄰兩相記憶胞180a和180b的導電條帶105、記憶層103和導電柱狀體104。導電插塞108沿Z軸方向延伸，並與沿X方向延伸，用來串接相鄰兩相記憶胞180a和180b的一部分導電條帶105至少部分重疊。介電層160夾設於導電插塞108與兩相記憶胞180a和180b的導電條帶105、記憶層103和導電柱狀體104三者之間，使導電插塞108可藉由介電層160而與兩相鄰記憶胞180a和180b的導電條帶105、記憶層103和導電柱狀體104電性隔離。由於，導電插塞108與導電條帶105彼此電性隔離，且至少有一部分相互重疊。因此導電插塞108可作為導電條帶105的浮置閘。當立體記憶體元件100進行讀取或程式化操作時，導電插塞108會因導電柱狀體104導通而具有感應電壓，可在串連兩相鄰記憶胞180a和180b的導電條帶105中形成反轉層，有助於而降低記憶胞180a和180b之間的串接電阻。

【0031】

另外值得注意的是，形成於相鄰導電層，例如位於導電層115下方之導電層114上的階層結構也包含與第9圖所繪示的相同結構。其中，記憶胞180a中沿Z軸方向延伸的記憶體層103和導電柱狀體104也會和位於導電層114上的導電條帶105彼此鄰接並重疊，進而定義出另一個包含記憶區106的記憶胞(未繪示)。由於，兩個記憶胞之間被絕緣層124(未繪示)阻隔，因此二者之間在平行Z軸的方向具有一段距離(未繪示)。

【0032】

【0033】

【0034】

雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。

100：立體記憶體元件

103：記憶層

104：導電柱狀體

105：導電條帶

108：導電插塞

115：導電層

160：介電層

180a-180f：記憶胞

D1：距離

106：記憶區

Claims

【第1項】

一種記憶體元件，包括:
一第一導電條帶，沿一第一方向延伸；
一第一記憶層，沿一第二方向延伸，與該第一導電條帶重疊，並在該第一記憶層與該第一導電條帶的重疊處定義出一第一記憶區；
一第一導電柱狀體，沿該第二方向延伸，並鄰接該第一記憶層，且與該第一記憶區重疊；
一第一介電層，沿該第二方向延伸，並鄰接該第一導電條帶、該第一記憶層和該第一導電柱狀體；以及
一第一導電插塞，沿該第二方向延伸，並與該第一導電條帶至少部分重疊，且藉由該第一介電層而與該第一導電條帶、該第一記憶層和該第一導電柱狀體電性隔離。
【第2項】

如申請專利範圍第1項所述之記憶體元件，更包括：
一第二介電層，沿該第二方向延伸，並鄰接該第一導電條帶、該第一記憶層和該第一導電柱狀體，且使該第一導電柱狀體位於該第一介電層與該第二介電層之間；以及
一第二導電插塞，沿該第二方向延伸，並藉由該第二介電層與該第一導電條帶、該第一記憶層和該第一導電柱狀體電性隔離。
【第3項】

如申請專利範圍第2項所述之記憶體元件，更包括：
一第二記憶層，沿該第二方向延伸，並與該第一導電條帶重疊，而在該第二記憶層與該第一導電條帶重疊處定義出一第二記憶區，且該第二記憶區和該第一記憶區之間，具有平行該第一方向的一距離；以及
一第二導電柱狀體，沿該第二方向延伸，並鄰接且與該第二記憶區重疊；其中，該第一導電插塞與該第二導電柱狀體之間係藉由該第一介電層電性隔離。
【第4項】

如申請專利範圍第3項所述之記憶體元件，更包括：
一第二導電條帶，沿該第一方向延伸，並與該第一記憶層和該第二記憶層重疊，分別定義出一第三記憶區和一第四記憶區，且該第一導電柱狀體和該第二導電柱狀體分別與該第三記憶區和該第四記憶區重疊；以及
一絕緣層，沿該第一方向延伸，並且位於該第一導電條帶與該第二導電條帶之間。
【第5項】

如申請專利範圍第4項所述之記憶體元件，更包括：
一第一字元線，沿一第三方向延伸，並與該第一導電柱狀體電性接觸；以及
一第二字元線，沿該第三方向延伸，並與該第二導電柱狀體電性接觸；
其中，該第一導電插塞位於該第一字元線和該第二字元線之間，且與該第一字元線和該第二字元線電性隔離。
【第6項】

如申請專利範圍第5項所述之記憶體元件，更包括：
一第一介電插塞，位於該第一導電插塞上，並與該第一介電層和該第一導電插塞接觸；以及
一第二介電插塞，位於該第二導電插塞上，並與該第二介電層和該第二導電插塞接觸。
【第7項】

如申請專利範圍第5項所述之記憶體元件，更包括：
複數個脊狀多層疊層(ridged-shaped multi-layer stacks)位於一基材上，沿著該第一方向延伸，其中每一該些脊狀多層疊層，都包括一部分的該第一導電條帶、該絕緣層和該第二導電條帶；
該第一記憶層和該第二記憶層，分別位於該些脊狀多層疊層所定義的一溝槽(trench)中，並且覆蓋於該溝槽的一側壁；
該第一導電柱狀體和該第二導電柱狀體，位於該些溝槽之中，分別覆蓋該些第一記憶層和該第二記憶層；以及
該第一字元線和該第二字元線，位於該些脊狀多層疊層的頂部。
【第8項】

如申請專利範圍第1項所述之記憶體元件，更包括：
一第二記憶層，沿該第二方向延伸，與該第一導電條帶重疊，而在該第二記憶層與該第一導電條帶重疊處定義出一主動區；以及
一第二導電柱狀體，沿該第二方向延伸，並與該主動區重疊，且與一串列選擇線(String Select Line，SSL)連接。
【第9項】

如申請專利範圍第1項所述之記憶體元件，更包括：
一第二記憶層，沿該第二方向延伸，與該第一導電條帶重疊，而在該第二記憶層與該第一導電條帶重疊處定義出一主動區；以及
一第二導電柱狀體，沿該第二方向延伸，並與該第主動區重疊，且與一接地選擇線(Ground Select Line，GSL) 連接。
【第10項】

一種記憶體元件的製作方法，包括:
於一基材上形成一多層堆疊結構(multi-layer stack)；
圖案化該多層堆疊結構，以形成複數個脊狀多層疊層；其中，每一該些脊狀多層疊層至少包括一導電條帶沿著一第一方向延伸；
於該些脊狀多層疊層之間的至少一溝槽的一底部和側壁上形成一記憶材料層；
於該些脊狀多層疊層上形成一導電材料層，並填滿該溝槽；
圖案化該導電材料層和該記憶材料層，以於該溝槽之中形成複數個通孔，將一部分該基材以及該導電條帶暴露於外；其中，圖案化的該導電材料層包括至少一導電柱狀體，位於該溝槽中；圖案化的該記憶材料層包括至少一記憶層，位於該溝槽中；且在該記憶層與該導電條帶重疊處定義出一記憶區；
於該些通孔的側壁以及暴露於外的該基材上形成一介電層；
形成複數個導電插塞，分別部分地填充該些通孔，並且使該些導電插塞至少與該導電條帶部分重疊；
於該些導電插塞上形成複數個介電插塞，以填滿該些通孔；以及
再圖案化該導電材料層，以於該些脊狀多層疊層的頂部形成至少一字元線，沿一第三方向延伸，並且與該導電柱狀體電性接觸。