TW200908557A - Semiconductor device - Google Patents

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TW200908557A
TW200908557A TW097120408A TW97120408A TW200908557A TW 200908557 A TW200908557 A TW 200908557A TW 097120408 A TW097120408 A TW 097120408A TW 97120408 A TW97120408 A TW 97120408A TW 200908557 A TW200908557 A TW 200908557A
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semiconductor device
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Tadaaki Yamauchi
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Renesas Tech Corp
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Description

200908557 九、發明說明： 【發明所屬之技術領域】 本發明關於一種半導體裝置’特別關於一種使用絕緣層 上覆矽（以下稱SOI，即Silicon on Insulator)基板上形 成之電晶體等而非揮發性地記憶資料之半導體裝置。 【先前技術】 習知開發有一種半導體裝置、例如快閃記憶器，其經由 對〉于動閘注入電子或吸取電子可用來記憶資訊。在快閃記 憶器中，例如，在通常之 CM0S(C〇mplementary Metal 〇xide
Semiconductor，互補式金屬氧化層半導體）處理步驟，需 要追加用以形成浮動閘之處理步驟。 為了不追加處理步驟，例如，在Jar〇slav Raszka以 al. , "Embedded Flash Memory for Security Application in a 〇. 13/z m CMOS Logic Process^ , ISSCC 2004 SESSION，NON-VOLATILE MEMORY，IEEE，2004(非專利文 獻1)，揭示有一種非揮發性記憶單元，其包含形成在n 型井上之P通道M0S電晶體和形成在N型井上之2個電容 器共合計3個元件，利用淺溝槽隔離（以下稱sn，即 Shallow Trench Is〇lati〇n)將各個元件絕緣隔離。在該 非揮發性記憶單元中，P通道M〇s電晶體 電容器之結合節點相當於浮動閘。 d而如非專利文獻1所記載之非揮發性記憶單元，在 使用大型基板之構造甲’透過STI絕緣隔離形成有3個元 件之N型井’需要分別地控制對㈣井之施加電壓。因此， 97120408 200908557 :單兀大小變大，有無法達成大容量化之問題。 【發明内容】 記目=於提供一種半導體裂置，可以非揮發性地 化f、/同時防止處理步驟數之增加，並且可達到小型 2明之半導體裝1，主要地在SGi構造之第 具有源極區域、识托ΓΗ· U , 包日日胺 本㈣F; ° °° 2、位於源極區域和汲極區域間之 ^體S域和位於本體區域上方之閉電極。謝 電容器，具有電性連接 再、之弟1 釦篦9#工l 電曰曰體之閘電極的第1端子 。半導體I置依照儲存在用以電性連接第1電 日日體之閘電極和第1電交哭夕楚!山7 地記憶資料。 之弟1端子的載體，非揮發性 依照本發明，第1電晶體和第1電容mi SQIn ==式：ί小:::。可獨立地控制各:件 Ο ^依π儲存在用以電性連接第i電 日日體之閘電極和第1雷# @ 电 心第1端子的第1節點之載 體非揮电性地記憶資料。利用此種方式，
處理步驟，不雷y , ^吊之CMOS 不而要追加用以形成浮動閘之處理步驟。 因此’依照本發明，可非揮發性地記 處理步驟數之增加，且可以達成小型化。 ⑽防止 圖=:3和其他之目的、特徵、態樣和優點從添附 囷式及乂下本叙明之詳細說明當可明白。 【實施方式] 以下使用圖式來說明本發明之實施形態。此外，在圖中 97120408 200908557 之相同或相當部分附加相 <第1實施形態> [構造和基本動作] 同元件符號而省略其說明 〇 圖1是電路圖，用來表示本發 71乐1實施形態之丰導體 裝置101之構造。以下將位亓錄m > 肝位7G線BL之延伸方向稱為列方 向，將字線WL之延伸方向稱為行方向。
C 參照圖i，+導體裝置101具備有：多個記憶單元，被 配置成彳丁錄’> 根位元線肌和多根源極線sl，被配置 成與記憶單元之列對應；和多根字線WL和多根選擇閘線 SG，被配置成與記憶單it之行對應。目丨中，代表性地表 示記憶單元 MCA、MCB ' MCC、MCD、MCE、MCF、源極線 SL0、 SL1、位元線BL0、BL1、字線WL0、wu、札2和選擇閘線 SG0、SG卜SG2。以下將多個記憶單元總稱為記憶單元此， 將多根位元線、源極線、字線、選擇閘線分別總稱為位元 線BL、源極線SL、字線WL、選擇閘線沉。 記憶單元MCA包含有之M0S電容器CA和n通道M〇s電 晶體（絕緣閘型場效電晶體）TR1A、TR2A、TR3A。記憶單元 MCB包含有：M0S電容器CB和N通道M0S電晶體（絕緣閘 型場效電晶體）TRlB、TR2B、TR3B。記憶單元MCc包含有： M0S電容器CC和N通道M0S電晶體（絕緣閘型場效電晶 體）TR1C、TR2C、TR3C。記憶單元MCD包含有：M0S電容 器CD和N通道M0S電晶體（絕緣閘型場效電晶體）tr 1 d、
TR2D、TR3D。記憶單元MCE包含有：M0S電容器CE和N 通道M0S電晶體（絕緣閘型場效電體）trie、TR2E、TR3E。 97120408 8 200908557 記憶單元MCF包含有M0S電容器CF和N通道M0S電晶體 (絕緣閘型場效電晶體）TR1F、TR2F、TR3F。 以下將M0S電容器CA、CB、CC、CD、CE、CF總稱為M0S 電容器C。將N通道M0S電晶體TR1A、TR1B、TR1C、TR1D、 TRIE、TR1F總稱為N通道M0S電晶體TR1，將N通道M0S 電晶體 TR2A、TR2B、TR2C、TR2D、TR2E、TR2F 總稱為 N 通道M0S電晶體TR2，將N通道M0S電晶體TR3A、TR3B、 TR3C、TR3D、TR3E、TR3F 總稱為 N 通道 M0S 電晶體 TR3。 ( 另外，將N通道M0S電晶體TR1〜TR3總稱為N通道M0S電 晶體丁R。 在記憶單元MCA中，M0S電容器CA之閘電極連接到N 通道M0S電晶體TR1A之閘電極，M0S電容器CA之汲極、 源極和本體連接到字線WL1。N通道M0S電晶體TR1A之汲 極連接到N通道M0S電晶體TR2A之源極，源極連接到N 通道M0S電晶體TR3A之汲極。N通道M0S電晶體TR2A之 I 汲極連接到位元線BL0，閘極連接到選擇閘線SG1。N通 道M0S電晶體TR3A之源極連接到源極線SL0，閘極連接 到選擇閘線SG1。M0S電容器CA之閘電極和N通道M0S電 晶體TR1A之閘電極之連接點為與浮動閘相當之浮遊節點 FGa °
在記憶單元MCB中，M0S電容器CB之閘電極連接到N 通道M0S電晶體TR1B之閘電極，M0S電容器CB之汲極、 源極和本體連接到字線WL1。N通道M0S電晶體TR1B之汲 極連接到N通道M0S電晶體TR2B之源極，源極連接到N 97120408 9 200908557 通道M0S電晶體TR3B之汲極。N通道M〇s電晶體之 汲極連接到位兀線BL1，閘極連接到選擇閘線SGl。n通 道M0S電晶體TR3B之源極連接到源極線su，閘極連接 到選擇閘線SG卜M0S電容器CB之閘電極和N通道M〇s電 晶體TR1B之閘電極之連接點成為與浮動問相當之浮遊節 點 FGb。 記憶單兀MCC之連接構造與將記憶單元MCA之字線WLi (替換成為字線WL0,將選擇閘線SG1替換成為選擇閘線SG〇 之内容相同。記憶單元MCE之連接構造與將記憶單元MCA 之字線WL1替換成為字線WL2，將選擇閘線SG1替換成為 選擇閘線SG2之内容相同。記憶單元MCD之連接構造與將 圮憶單兀MCB之字線WL1替換成為字線WL〇，將選擇閘線 SG1替換成為選擇閘線SG0之内容相同。記憶單元MCF之 連接構造與將記憶單元MCB之字線WL1替換成為字線 WL2 ’將選擇閘線SG1替換成為選擇閘線§G2之内容相同。 (:以下’將浮遊節點FGa、FGb、FGc、FGd、FGe、FGf總稱 為浮遊節點FG。 圖2是俯視圖’用來概略地表示本發明第1實施形態半 導體裝置101中M0S電容器C之構造。圖3是剖視圖，用 來表示圖2之III—πΐ之剖面。 圖4是俯視圖’用來概略地表示本發明第1實施形態半 導體裝置101中N通道M0S電晶體TR之構造。圖5是剖 視圖’用來表不圖4之V—V之剖面。
參照圖3和圖5，M0S電容器C和N通道M0S電晶體TR 97120408 10 200908557 具有SOI構造。亦即，半導體裝置1〇1具備有：矽基板7、 形成在矽基板7上之絕緣膜的埋入氧化膜（Buried 〇xide)6 '和形成在氧化膜6上之活性層5。在活性層5 形成有M0S電容器C和N通道M0S電晶體TR之半導體區 域、和 STI(Shall〇w Trench Is〇lation)隔離區域 Sp。 另外，本發明第1實施形態之半導體裝置1 〇 1中M0S電 容器C和N通道M0S電晶體TR具有完全隔離型之s〇I構 造，其利用STI隔離區域SP使與各個元件對應之活性區 域完全隔離。 參照圖2和圖3 ，M0S電容器C具有：p+型半導體區 或1 N +型半導體區域2、n +型半導體區域3、p型本體 區域4、和閘電極G1。N+型半導體區域2包含型半 導體區域2A和N +型半導體區域2B。
P5L半導體區域之p型本體區域4位於n +型半導體區 域2# N +型半導體區域3間，電性連接到N +型半導體 ί;區域2和N+型半導體區域3。更詳言之，p+型半導體區 或1邮接P型本體區域4。另外，M〇s電容器c具有用來 包丨生連接P +型半導體區域表面、N 之表面、和h型半導體區域3之表面的佈、 方式’ P型本體區域4經由p+型半導體區域！電性連接 到N+型半導體區域2和N+型半導體區域3。另外，閑 ^極G1經由絕緣膜之未圖示閛氧化臈形成在 域4之上方。 販匕 當浮遊節點FG之電位高於字線r之電位情況時，· 97120408 11 200908557 電容器c具有反 另汊得型電容器之功能。 域4中因為n型通道之 p型本體區 形成，所以在p刑土挪 電極G1之間產生電宠^ t 隹厂型本體區域4和閘 位低於字線孔之雷布夕法 田孑遊郎點FG之電 電位之情況時’ M〇s電容写Γ 型電容器之功能。亦g卩^ n 电谷斋C具有儲存 M h + 亦即，在P型本體區域4P1 間產生電位差，所以户D , 不1間逼極G1 所以在P型本體區域4 生有電容。 々间电極G1間產 電之大小關係無關地可經常具有電容器之功能。 另外，半導體裝置101利用福勒—諾彳声 ==The 1 m，簡稱FN)隨道通過間氧化臈將電；： 孓本體區域4注人到浮遊節點FG、或吸
域4,以進行龍寫人和:#料抹除。 MM 參照圖4和圖5 ’ N通道M0S電晶體TR具有：N+型半 導體區域11、N+型半導體區域12、位於N+型半導體區 (.,=)戈11和12間之p型本體區域13和位於p型本體區域η 上方之閘電極G11。 圖6概略地表示本發明第丨實施形態之半導體裝置1〇1 之佈置。在圖6中，以各個虛線包圍代表性對應於記憶單 元MCA和MCB之區域。 參照圖6，半導體裝置101具備有：N+型活性區域21 和P +型活性區域2 2。N +型活性區域21和p +型活性區 域22形成在上述活性層5。 位元線BL0、BL1、BL2和源極線SL0、SL1、SL2在列方 97120408 12 200908557 向被設在金屬佈線層M2。字線WLO、WLl、WL2和選擇閘 線SG0、SGI、SG2在行方向被設在金屬佈線層M2下層之 金屬佈線層Ml。源極線SL0、SL1、SL2被配置成與位元 線BL0、BL1、BL2大致平行。字線WLO、WLl、WL2及選擇 閘線SG0、SGI、SG2被配置成與位元線BL0、BL1、BL2 大致垂直。 在記憶單元MCA中，N通道M0S電晶體TR1A被配置成 與位元線BL0和字線WL1之交點對應。n通道M0S電晶體 (TR2A和TR3A沿著位元線BL0被配置在n通道M0S電晶體 TR1A之兩侧。電谷器CA被配置成與源極線SL0和字線f L1 之交點對應。N通道M0S電晶體TR1A和電容器（：Λ被配置 成沿著字線WL1。 在記憶單元MCB中，Ν通道M0S電晶體TR1B被配置成 與位元線BL1和字線WL1之交點對應。ν通道M0S電晶體 TR2B和TR3B沿著位元線BL1被配置在Ν通道M〇s電晶體 ◎ TR1B之兩側。電容器CB被配置成與源極線SL1和字線wu 之交點對應。N通道M0S電晶體TR1B和電容器CB被配置 成沿著字線WL1。 記憶單兀MCC中各個元件之配置與將記憶單元MCa之字 線WL1替換成為字線WL0並將選擇閘線SG1替換成為選擇 閘線SG0之内谷相同。記憶單元mce中各個元件之配置與 將圮憶單元MCA之字線WL1替換成為字線WL2並將選擇閘 線SG1替換成為選擇閘線SG2之内容相同。記憶單元μ⑶ 中各個元件之配置與將記憶單元MCB之字線WL1替換成為 97120408 13 200908557 字線WL0亚將選擇間線如替換成為選擇問線聊之内容 相同。記憶單元MCF中各個元件之配置與將記憶單元_ 之子線WL1替換成為字線WL2並將選擇閑線％ 選擇閘線SG2之内容相同。 β圖、7是剖視圖’用來表示圖6之vu —yii剖面。圖8 疋剖視圖’用來表示圖6之νιπ —νιπ剖面。圖9是剖 視圖，用來表示圖6之Ιχ—Ιχ剖面。 '區=圖Γ圖記憶單元電容器GA具有：ρ+型半導體 +型半導體區域32Α、Ν+型半導體區域32Β、 里+導體區域33、Ρ型半導體區域之？型本體區域以 ^石f化物形成之佈線層Μτ。佈線層Μτ形成在Ρ+型半 ‘體區域31、Ν +型丰真辦卩# ΟΟΑ V體&域32Α和Ν +型半導體區域 0 Zd Jl ° 型半導體區域3卜N+型半導體區域32A、N+型半 :=Γ,2β、Ν+型半導體區域33和P型本體區域34, Γ二？：圖2和圖3所示之ρ+型半導體區域卜許型 半導肢區域2Α、Ν +型丰莫<§*卩++、πη 3和Ρ型本體區域4。體_2B、N+型半導體區域 型半^體區域31鄰接Ρ型本體區域34。另外，Ρ + ^•半導體區域31之表面、Ν +型半導 Ν+型半導體區域32Β之矣以 域似之表面和 .λΙ ，找淵之表面由佈線層ΜΤ電性連接。另 +型半導體區域32A、N +型半導體區蛣q9R # 型半導體區域33，不被sn p5* 、或和N + 相連接。利用此種方式，P型本體區域34經由p+型半導 97120408 14 200908557 體區域31電性連接到型半導體區域32A、N+型半導 體區域32B和N+型半導體區域33〇N+型半導體區域32A 和N+型半導體區域32B經由接觸部CT連接到字線wu。 记憶單元電容器CB與記憶單元電容器CA共用p+型半 導體區域31A、N+型半導體區域32A、N+型半導體區域 32B和佈線層MT。其他構造因為與記憶單元電容器α相 同，所以此處省略其詳細說明。 圖10是剖視圖’用來表示圖6之χ—χ剖面。 參照圖10，N通道M0S電晶體TR1A具有：與汲極相當 之N+型半導體區域43、與本體相當之p型半導體區域 44、與源極相當之N+型半導體區域铛及閘電極g42。n 通道M0S電晶體TR2A具有：與汲極相當之N+型半導體 區域41、與本體相當之p型半導體區域42、與源極相當 之N+型半導體區域43及閘電極G41。N通道M〇s電晶二 TR3A具有：與汲極相當之N+型半導體區域45、與本體 』相當之P型半導體區域46、與源極相當之N +型半導體區 域47和閘電極G43。N+型半導體區域43由N通道 甩晶體TR1A和TR2A共用。N +型半導體區域45由n通道 M0S電晶體TR1A和TR3A共用。 N+型半導體區域41經由接觸部CT、金屬佈線層M中 佈線和通孔V1連接到金屬佈線層M2之位元線BL〇。n + 型半導體區域47經由接觸部和金屬佈線層M1之佈線連接 到金屬佈線層Ml之源極線SL0。 [動作] 97120408 15 200908557 其次，說明本發明第]音 能 資料寫入時之動作。以下體裝置101進行 進行說明。 以下代表性地對記憶單元mCA和mcb 圖11是各個電壓控制線之電壓波形圖， 明第1實施形態之半導俨奘署ιηι&果表不本务 〜^ 千蛉體裝置101進行資料寫入時之動 作。此處所說明情況是記憶單元MCB為資料寫 憶單元MCA非資料寫入對象。 < 參照圖1，在初期狀態下，位元線源極線 "U、SL1、子線WU、選擇閘線沉卜浮遊節點FGa、FGb、 和通道節點CHa、咖之電位，例如為ον。此處，通道節 點為Ν通道M0S電晶體TR1之通道區域中節點。例如，記 憶單元MCA内之N通道_電晶體TRU和n通道簡電 晶體TR2A之接點相當於通道節點。 於b寸刻tO ’在與把憶單元MCA對應之位元線BL〇和源 極線SL0施加阻止寫入電壓Vinh。另外，於時刻t〇，在 〇選擇閘線SG1施加阻止寫入電壓Vinh。如此一來，通道 節點CHa之電位成為vinh — vth。此處，nh是N通道m〇s 電晶體而之臨限電壓。另外，與成為資料寫入對象之 記憶單元MCB對應之位元線BL1和源極線su之電位被固 定為ον。另外，施加阻止寫入電壓Vinl^時序在位元線 BL0和源極線SL0與選擇閘線sgi亦可不同。 在時刻t卜對字線WL1施加程式電壓Vprg。如此一來， 利用腦電容器CA和CB之轉合，使浮遊節點心、㈣ 之電位分別上升。此處，當耦合比率為CRH時，浮遊節點 97120408 16 200908557 FGa、FGb之電位分別上升至VprgxCRH。輕合比率CRH由 M0S電容器C之電容值和N通道M0S電晶體TR1之閘電極 及本體區域間之電容值之比決定。 此處，因為在位元線BL0和源極線SL0施加阻止寫入電 壓Vinh，所以N通道M0S電晶體TR2A、TR3A成為OFF狀 態。如此一來，N通道M0S電晶體TR1A之本體區域成為 浮動狀態。因此，當記憶單元MCA之浮遊節點FGa電位上 升時，利用N通道M0S電晶體TR1A之閘耦合使通道節點 f CHa之電位上升。因此，在記憶單元MCA不會發生經由N 通道M0S電晶體TR1A之閘氧化膜的FN隧道現象。 另外，在記憶單元MCA，當字線WL1被施加程式電壓Vprg 之情況時，記憶單元MCA内之N通道M0S電晶體TR2A之 通道電位上升。然後，N通道M0S電晶體TR1A之本體區 域由於如上述為浮動狀態，所以N通道M0S電晶體TR1A 之本體區域電位亦上升。 / 此處，記憶單元MCA中，源極線SL0和位元線BL0兩者 均被施加阻止寫入電壓V i nh。因此，N通道M0S電晶體 TR1A之本體區域電位和通道電位不會低於阻止寫入電壓 V i nh。因此，需要將阻止寫入電壓V i nh設定在即使對N 通道M0S電晶體TR1A之閘氧化膜施加VprgxCRH—Vinh之 電壓亦不會由於FN隧道而發生錯誤寫入之位準。
另一方面，在記憶單元MCB中，因為位元線BL1和源極 線SL1之電位為0V，所以通道節點CHb被固定為0V。因 此，在N通道M0S電晶體TR1B之閘氧化膜施加VprgxCRH 97120408 17 200908557 =電墨。此處，當程式電壓Vprg很大且耗合比率聊較 之情況時’在N通道M0S電晶體TR1B之間氧化 隧道現象’電子從通道節點注入到浮遊節點 用為電子之1人’使浮遊節點FGb之電位降低。社 字線WL1看到記憶單元MCB之臨限電壓上升。、° 其次，在時刻t2,停止對字線wu施加程式電壓Vprg， 使字線WL1之電位成為〇卜如此一來，浮遊節點心之 電:成為GV’浮遊節點FGb之電位成為負電位。或是浮 遊節點FGb之電位比浮遊節點FGa之電位還低。結果是通 道節點CHa之電位為Vinh—Vth。 其次，在時刻t3,停止對位元線BL〇、源極線SL〇和選 擇閘線SG1施加阻止寫入電壓Vinh，使位元線乩〇、源極 線SL0和選擇閘線SG1之電位成為〇v。如此一來，通道 節點CHa之電位為〇v。 圖12表示本發明第！實施形態之半導體裝置1〇1進行 U貧料寫入時施加在各個電壓控制線之程式脈波電壓之— 實例。 參妝圖12，對位元線BL0和源極線SL0施加5V之阻止 寫入電壓Vinh。另外’對選擇閘線SG1施加”之阻止寫 入電壓Vinh。另外，對字線WL1施加10V之程式電壓 Vprg。位元線BL1、源極線SL1、字線WL0、WL2、選擇閘 線SG0、SG2之電位被固定為〇V。 在不成為資料寫入對象之記憶單元MCA，可對N通道M〇s 電晶體TR1A之閘氧化膜施加之最大電壓為VprgxCRH — 97120408 18 200908557
Vinh之1 OVxl — 5V = 5V。N通道M0S電晶體TRlA被設計 成即使對閘氧化膜施加5V亦不會錯誤寫入、亦即不發生 FN隧道減少之電位關係。 圖13是各個電壓控制線之電壓波形圖，用來表示本發 明第1實施形態之半導體裝置101進行資料抹除時之動 作。此處所說明之情況是連接到字線WL1之記憶單元MCA 和MCB為資料抹除對象。 參照圖13，記憶單元MCA和MCB —起被抹除。在初期 ί 狀態下，位元線BL0、BL1、源極線SL0、SL1、字線WL1、 選擇閘線SG1、浮遊節點FGa、FGb，和通道節點CHa、CHb 之電位，例如為OV。 在時刻t4，與記憶單元MCA對應之位元線BL0和源極 線SL0及與記憶單元MCB對應之位元線BL1和源極線SL1 之電位被固定為0V。另外，在時刻t4，對選擇閘線SG1 施加電壓Vtrn。如此一來，N通道M0S電晶體TR2A、TR3A、 ,TR2B、TR3B成為ON狀態，位元線BLO、BL1、源極線SL0、 SL1之0V之電位傳達到N通道M0S電晶體TR1A、TR1B之 源極和沒極。 其次，在時刻1:5，對字線WL1施加負的抹除電壓Vers。 如此一來，浮遊節點FGa、FGb之電位下降至VersxCRH。 此時，因為N通道M0S電晶體TR1A、TR1B之源極和没極 被固定為0V，所以在N通道M0S電晶體TR1A、TR1B之閘 極一汲極間、及閘極一源極間發生FN隧道現象，因而浮 遊節點FGa、FGb内之電子被吸引。利用該電子之吸引， 97120408 19 200908557 使浮遊喊點FGa、FGb之電位上升。結果是記憶單元MCA， MCB之臨限電壓下降。 —其-人’在時刻t6 ’停止對字線wL1施加抹除電壓Vers， 予線WL1之包位成為〇v。如此一來，因應利用㈣隧道現 象吸引之電子之量，浮遊節點FGa、FGb之電位上升。 其次’在時刻t7,停止對選擇閘線SG1施加電壓vtrn， 使選擇閘線SG1之電位成為〇v。 p次圖14表示本發明第1實施形態之半導體裝置101進行 貧料抹除時施加在各個電壓控制線之抹除脈波電壓之一 實例。 參妝圖14，對選擇閘線SG1施加2V之電壓vtrn。對字 線WL1施加—lov之抹除電壓Vers。將位元線bl〇、bli、 源極線SL1、SL1、字線WL0、WL2、選擇閘線SG0、sG2之 電位固定為0V。 圖15表示本發明第丨實施形態半導體裝置1〇1中記憶 G單元之臨限電壓分佈。 參照圖15，在本發明第1實施形態之半導體裝置1〇1 中’例如，將從字線WL看到記憶單元MC之臨限電壓變高 之狀態作為寫入狀態（程式狀態），將臨限電壓變低之狀 態作為抹除狀態。 此處’當資料讀出時字線WL之電位保持為〇v時，以字 線WL電位之〇v作為邊界，若記憶單元Mc之臨限電壓為 負時’電流通過記憶單元MC流動，若臨限電壓為正時， 電流不通過記憶單元MC流動。利用此種方式，可判定記 97120408 20 200908557 憶單元MC之記憶資料為“ 〇，，或“ 1，，。 圖16是各個電壓控制線之電壓波形圖，用來表示本發 明第1實施形態半導體裝置101進行資料讀出時之動作。 此處’所說明之情況是以記憶單元MCA和MCB作為資料讀 出對象。 參照圖1 6，在初期狀態，位元線BL〇、BU、源極線乩〇、 SL1、字線WL1、選擇閘線SG1之電位，例如為〇v。 在時刻t8，位元線BL〇、BL1被預充電而電位上升到電 壓Vpcg。另外’對選擇閘線SG1施加電壓Vrd。如此一來， N通道MOS電晶體TR2A、TR3A、TR2B、TR3B成為⑽狀態。 此^，假定記憶單元MCA為程式狀態、亦即寫入狀態， Z L單元MCB為抹除狀態。在記憶單元MCA，目為臨限電 壓大於字線WL1之電壓’所以N通道M0S電晶體TR1A成 為 狀心因此，在位元線BL0和源極線SL0間沒有電 仙^丨L動，所以在時刻切至時刻切位元線之電位不下 降，保持為預充電電M Vpcg。另外一方面，在記憶單元 MCB，因輕限電塵小於字線wu之電壓，所以n通道_ = tr1B成為0N狀態。因此，在位元線bu和源極線 曰有電流流冑’所以位元線BU之電位小於預充電電
Lpcg 此，經由判定時刻t9中位元線bl〇和Bu之 "立’可讀出記憶單元MCA和MCB之記憶資料。 充雷次雷在從時刻t9至時刻⑽，位元線bL〇、bu被預 V。、位成為0V。然後，停止對選擇閘線 麼㈣’選擇閑線SG1之電位成為ov。 97120408 21 200908557 然而，在如非專利文獻丨所記載之非揮發性記憶單元使 用大型基板之構造中，需要利用STI將形成3個元件之N 型井絕緣地隔離，分別地控制對N型井之施加電壓。因 此，導致單元大小變大，有無法達成大容量化之問題。然 而，在本發明第1實施形態之半導體裝置1〇1中，在記憶 單元MC中，多個N通道M〇s電晶體邝和M〇s電容哭^ : 有S〇I構造。亦即，在S0I構造中因為各個元件之基板被 絕緣隔離，所以不需另外對各元件之基板區域絕緣隔離， Z而早凡大小不會變大，可獨立地控制各個元件之基板電 、另外在本發明帛1實施形態之半導體裝置101中，因 為記憶單元MC為未具備有浮動閘之構造 CMOS處理步驟，不兩|拍如田卫，二、一 你通吊< 不而要追加用以形成洋動閘之處理步驟。 在本發明第1實施形態之半導體裝置101中，可 地記憶資料，同時可防止處理步驟數之增加，且 ;可以違成小型化。 Ρ 體谷器。之ρ型本體區域電位被固定、亦即 種=因:型半導體區域連接到字線。利用此 目為不一定要利用使具有M0S構造之各個元件之 基板隔離的方法來每旨且古六 現具有儲存型和反轉型兩者特性之 電谷益所以可以小面積形成M0S電容器。 在本發明第i實施形態之半導體裝置 電晶體TR具有完全隔離型之s〇l構造 = 電日日-TR之p型本體區域成為浮動狀態。 97120408 22 200908557 此处’當非資料寫入對象之記憶單元Mc中n通道職 電晶體TR3之源極電位為ov時，即使N通道廳電 m為OFF狀態’由於N通道膽電晶型^ 區域之電位變動，電流從位元線BL流到源極線认 施加在位元線之阻止寫入電麼降低。 然而’本發明第！實施形態之半導體裝置ι〇ι具 =成與記憶單元MC之列對應之多根源極線认。亦即， :極線SL配置在每個位元線BL，在與㈣料寫 二：元MC對應之源極線礼’施加阻止寫入電壓，在 ^ 對象之記憶單7^對應之源極線⑶施加0V。 i用此種構造’在非資料寫入對象之記憶單元Μ。中，可 防止施加在位元線BL之阻止穹入雷颅 之錯誤寫人。 ·^人㈣降低，可防止資料 ^欠’使用圖式來說明本發明另一實施形態。另外，在 〈第=或相Γ卩分附加相同元件符號，省略其說明。 <弟2貫施形態> [構造和基本動作] 本實施形態關於一種半導體类 ^ ^ 半導趙裝置比較時，不在每二:與第1實施形態之 用。、 、 隹母個位兀線配置源極線而是共 除了以下所說明之内容外，A 導體裝置相同。 其他與第1實施形態之半 圖ΠΑ是電路圖，用爽矣+ 士找 濟验罢1Λ〇 _用爪表不本發明第2實施形態之半導 之構、先之“。圖17β表示Ν通道M0S電晶體TR23 之構造。以下將位元線BL之延伸方向稱為列方向，將字 97120408 23 200908557 線WL之延伸方向稱為行方向。 參照圖17A，半導體裝置102具備有：多個記憶單元， 被配置成行列狀；多根位元線BL，被配置成與記憶單元 之列對應；多根字線WL，被配置成與記憶單元之行對應； 多根源極線SL ;多根選擇閘線SGD ;和多根選擇閘線SGS。 在圖1 7A中，代表性地表示記憶單元MCA、MCB、MCC、MCD、 MCE、MCF、位元線 BL0、BL1、字線 WL0、WL1、WL2、選擇 閘線 SGD0、SGD1、SGD2，和選擇閘線 SGS0、SGS1、SGS2。 以下將多個記憶單元總稱為記憶單元MC，將多根位元線、 字線、選擇閘線分別總稱為位元線BL、字線WL、選擇閘 線SGD和選擇閘線SGS。 記憶單元MCA包含有：M0S電容器CA和N通道M0S電 晶體（絕緣閘型場效電晶體）TR1A、TR2A、TR23A。記憶單 元MCB包含有：M0S電容器CB和N通道M0S電晶體（絕緣 閘型場效電晶體）TR1B、TR2B、TR23B。記憶單元MCC包含 有：M0S電容器CC和N通道M0S電晶體（絕緣閘型場效電 晶體）TR1C、TR2C、TR23C。記憶單元MCD包含有：M0S電 容器CD和N通道M0S電晶體（絕緣閘型場效電晶 體）TR1D、TR2D、TR23D。記憶單元MCE包含有：M0S電容 器CE和N通道M0S電晶體（絕緣閘型場效電晶體）TRIE、 TR2E、TR23E。記憶單元MCF包含有：M0S電容器CF和N 通道M0S電晶體（絕緣閘型場效電晶體）TR1F、TR2F、 TR23F 。
以下將M0S電容器CA、CB、CC、CD、CE、CF總稱為M0S 97120408 24 200908557 電容器C。將N通道M0S電晶體TRl A、TR1B、TRIO TRl D、 TR1E、TR1F總稱為N通道MOS電晶體TRl，將N通道M〇S 電晶體 TR2A、TR2B、TR2C、TR2D、TR2E、TR2F 總稱為 N 通道MOS電晶體TR2,將N通道MOS電晶體TR23A、TR23B、 TR23C、TR23D、TR23E、TR23F 總稱為 N 通道 MOS 電晶體 TR23。又，將N通道MOS電晶體TR1、TR2和TR23總稱為 N通道M0S電晶體TR。 在記憶單元MCA中，M0S電容器CA之閘電極連接到N ί 通道M0S電晶體TR1A之閘電極，M0S電容器CA之汲極、 源極及本體連接到字線WL1。Ν通道M0S電晶體TR1A之汲 極連接到Ν通道M0S電晶體TR2A之源極，源極連接到Ν 通道M0S電晶體TR23A之汲極。Ν通道M0S電晶體TR2A 之淡極連接到位元線BL0，閘極連接刻選擇閘線SGD1。N 通道M0S電晶體TR23A之源極連接到源極線SL0 ’閘極連 接到選擇閘線SGS1。M0S電容器CA之閘電極和N通道M0S 電晶體TR 1 a之閘電極之連接點為與浮動閘相當之浮遊節 點 FGa。 在記憶單元MCB中，M0S電容器CB之閘電極連接到N 通道M0S電晶體TR1B之閘電極，M〇s電容器CB之汲極、 源極和本體連接到字線WL1。N通道M0S電晶體TR1B之汲 極速接到N通道M0S電晶體TR2B之源極’源極連接到N 通道M0S電晶體TR23B之汲極。N通道M0S電晶體TR2B 之浪極連接到位元線BL1，閘極連接刻選擇閘線SGD1。N 通道M0S電晶體TR23B之源極連接到源極線SL1，閘極連 9712〇4〇8 25 200908557 接到選擇閘線SGS1。M0S電容器CB之閘電極和N通道MOS 電晶體TR1B之閘電極之連接點成為與浮動閘相當之浮遊 節點FGb。 記憶單元MCC之連接構造與將記憶單元MCA之字線WL1 替換成為字線WL0並將選擇閘線SGD1和SGS1替換成為選 擇閘線SGD0和SGS0之内容相同。記憶單元MCE之連接構 造與將記憶單元MCA之字線WL1替換成為字線WL2並將選 擇閘線SGD1和SGS1替換成為選擇閘線SGD2和SGS2之内 ( 容相同。記憶單元MCD之連接構造與將記憶單元MCB之字 線WL1替換成為字線WL0並將選擇閘線SGD1和SGS1替換 成為選擇閘線SGD0和SGS0之内容相同。記憶單元MCF之 連接構造與將記憶單元MCB之字線WL1替換成為字線WL2 並將選擇閘線SGD1和SGS1替換成為選擇閘線SGD2和 SGS2之内容相同。以下將浮遊節點FGa、FGb、FGc、FGd、 FGe、FGf總稱為浮遊節點FG。 U 參照圖17B ’ N通道MOS電晶體TR23之本體電性連接到 N通道M0S電晶體TR23之源極。亦即，N通道M0S電晶體 TR23A、TR23B、TR23C、TR23D、TR23E、TR23F 之各個之 本體電性連接到源極線SL。 圖18概略地表示本發明第2實施形態之半導體裝置102 之佈置。在圖18中，代表性以各個虛線包圍與記憶單元 MCA和MCB對應之區域。 參照圖18，位元線BL0、BL1、BL2在列方向被設在金 屬佈線層M2。字線WL0、WL1、WL2、源極線SL和選擇閘 97120408 26 200908557 線 SGDO、SGDl、SGD2、SGSO、SGSl、SGS2 在行方向被設 在金屬佈線層M2下層之金屬佈線層Ml。字線WLO、WL1、 WL2、源極線 SL 和選擇閘線 SGDO、SGDl、SGD2、SGSO、 SGSl、SGS2被配置成與位元線BL0、BU、BL2大致垂直。 在記憶單元MCA中’ N通道M〇S電晶體TR1A被配置成 與位元線BLO和字線WL1之交點對應。N通道M0S電晶體 TR2A和TR23A沿著位元線灿〇被配置在N通道肋δ電晶 體Tm之兩側。N通道M0S電晶體™ A和電容器CA沿 著字線WL1配置。 M 4遘M0S電晶體TR1B被配罟# 在記憶單元MCB中，N通 攸叱置成 a wt 1么炙點對應。N通道M0S電晶栌 與位元線BL1和字線WL1之 i a日體 一你々嬙扑1配置在N通道M0S電晶舻 TR2B和TR23B沿著位兀線 A电日日體 被M0S雷晶體TR1B和電容器CB沿著字 TR1B之兩侧。N通痘MUS货 考子 用以 源 1 6 a ρςρ棘配置成對應到源極線SL釦 極區域之部分隔離麁域PSr u. non 和 兄冰，#分^離區域PSP由2列2轩 位元線BL之交點。另外 j Z仃 之4個記憶單元MC共用。d η。 围决臭齐圖18之XIX—XIX剖面。pj 圖19是剖視圖，用來表 圖
杰+闲之XX XX剖面。圖21是立|| 20是剖視圖，用來表不圖1 γγτ 疋0J i Ο Λ. XX I ^ ^ all 面0 視圖，用來表示圖18之λΛ冰要1n〇曰扯士 . 主墓减襄置1〇2具備有.p +型丰莫 參照圖19〜圖21 ’牛等职 ^ 卞命 嘈，卩減％、Ρ型半導體區域61、Ν + 體區域51、Ρ型半導體£玖β CDA ^ W + ηΐ1 τ 魏隱威SPA和ST I隔離區域spr。 型半導體區域62、SW l^離レ 27 97120408 200908557 p型半導體區域61相當於N通道M0S電晶體TR23之本體 區域。N+型半導體區域62相當於N通道M0S電晶體TR23 之汲極區域或源極區域。 ST I隔離區域SPA形成在活性層5 ,使與各個元件對應 之活性區域隔離。ST I隔離區域SPB與氧化膜6間具有間 隔形成在活性層5之表面。 P型半導體區域52鄰接N通道M0S電晶體TR23之P型 (本體區域6卜形成包含STI隔離區域spB和氧化膜6間 之區域°P型半導體區域52具有與N通道M0S電晶體TR23 之P型本體區域61相同之導電型。P+型半導體區域51 形成在活性層5之表面’且形成在p型半導體區域52上。 另外，半導體裝置102具備有：接觸部CT51，用來連 接部分隔離區域PSP内之P+型半導體區域51和源極線 SL ;和接觸部CT62，用來連接N通道M〇s電晶體之 N + i半導體區域μ和源極線紅。亦即，n通道m〇s電晶 (f脰TR23之P型半導體區域Μ經由p型半導體區域μ、？ +型半導體區域51和源極線SL，電性連接到N通道咖 電晶體TR23之N +型半導體區域μ。 [動作] 次其次，說明本發明第2實施形態之半導體裝置1〇2進行 育料寫入時之動作。以下對記憶單元MCA和mcb 性說明。 ^^丁代衣 圖22為各個電壓控制線之電壓波形圖，用來表示本發 明第2實施形態之半導體裝置1〇2進行資料寫入時之動 97120408 28 200908557 作。此處，所說明情況是記憶單元MCB為資料寫入對象， 記憶單元MCA非資料寫入對象。 參照圖22，在初期狀態下位元線BL0、BU，源極線SL、 字線WL1、選擇閘線SGD1及SGS1、浮遊節點FGa、FGb， 通道節點CHa、CHb之電位，例如為OV。此處，通道節點 為Ν通道M0S電晶體TR1之通道區域中節點。例如，記憶 單元MCA内之Ν通道M0S電晶體TR1A及Ν通道M0S電晶 體TR2A之接點相當於通道節點。 在時刻tO，在與記憶單元MCA對應之位元線BL0施加 阻止寫入電壓Vinh。另外，在時刻tO，在選擇閘線SGD1 施加阻止寫入電壓V i nh。如此一來，通道節點CHa之電 位成為Vinh—Vth。此處，Vth為N通道M0S電晶體TR2A 之臨限電壓。另外，與作為資料寫入對象之記憶單元MCB 對應的位元線BL1之電位被固定為0V。另外，施加阻止 寫入電壓Vinh之時序在位元線BL0和選擇閘線SGD1相 異。 在時刻11，對字線WL1施加程式電壓Vprg。如此一來， 利用M0S電容器CA和CB之耦合，使浮遊節點FGa、FGb 之電位分別上升。此處，當耦合比率為CRH時，浮遊節點 FGa、FGb之電位分別上升至VprgxCRH。輕合比率CRH由 M0S電容器C之電容值和N通道M0S電晶體TR1之閘電極 和本體區域間之電容值之比決定。 此處，因為在位元線BL0施加阻止寫入電壓Vi nh，所 以N通道M0S電晶體TR2A成為OFF狀態。另外，因為選 97120408 29 200908557 擇閘線SGS1之電位為OV，所以N通道M0S電晶體TR23A 成為OFF狀態。如此一來，N通道M0S電晶體TR1A之本 體區域成為浮動狀態。因此，當記憶單元MCA中浮遊節點 FGa之電位上升時，由於N通道M0S電晶體TR1A之閘耦 合使通道節點CHa之電位上升。因此，在記憶單元MCA中 不會發生經由N通道M0S電晶體TR1A之閘氧化膜的FN隧 道現象。 另外，在記憶單元MCA中，當字線WL1被施加程式電壓 1 Vprg之情況時，記憶單元MCA内之N通道M0S電晶體TR2A 之通道電位上升。然後，N通道M0S電晶體TR1A之本體 區域如上述為浮動狀態，所以N通道M0S電晶體TR1A之 本體區域電位亦上升。 此處，在記憶單元MCA中，N通道M0S電晶體TR23A之 本體由上述部分隔離區域PSP固定在源極線SL電位之 0V。因此，因為N通道M0S電晶體TR23A為OFF狀態，所 I 以施加在位元線BL0之阻止寫入電壓Vinh不因流經N通 道M0S電晶體TR23A之電流而降低。連接在位元線BL0的 N通道M0S電晶體TR2A之本體為浮動狀態，但是因為對 位元線BL0施加阻止寫入電壓Vinh，所以N通道M0S電 晶體TR1A之本體區域電位和通道電位不會低於阻止寫入 電壓V i nh。因此，需要將阻止寫入電壓V i nh設定在即使 對N通道M0S電晶體TR1A之閘氧化膜施加VprgxCRH — Vinh之電壓亦不會發生FN隧道導致之錯誤寫入的位準。 另一方面，在記憶單元MCB，因為位元線BL1和源極線 97120408 30 200908557 SL之電位為0V，所以通道節點CHb被固定為0V。因此， 在Ν通道M0S電晶體TR1B之閘氧化膜施加VprgxCRH之電 壓。此處，當程式電壓Vprg很大且耦合比率CRH較大之 情況時，在N通道M0S電晶體TR1B之閘氧化膜發生FN隧 道現象，電子從通道節點CHb注入到浮遊節點FGb。利用 該電子之注入使浮遊節點FGb之電位降低。結果是從字線 WL1所看到記憶單元MCB之臨限電壓上升。 其次，在時刻t2，停止對字線WL1施加程式電壓Vprg， (字線WL1之電位成為0V。如此一來，浮遊節點FGa之電 位成為0V，浮遊節點FGb之電位成為負電位。或是浮遊 節點FGb之電位比浮遊節點FGa之電位還低。結果是通道 節點CHa之電位成為Vinh — Vth。 其次，在時刻t3，停止對位元線BL0和選擇閘線SGD1 施加阻止寫入電壓Vinh，位元線BL0和選擇閘線SGD1之 電位成為0V。如此一來，通道節點CHa之電位成為0V。 教 ' 圖23表示本發明第2實施形態之半導體裝置102進行 資料寫入時施加在各個電壓控制線之程式脈波電壓之一 實例。 參照圖23，對位元線BL0施加5V之阻止寫入電壓 Vinh。另外，對選擇閘線SGD1施加5V之阻止寫入電壓 Vinh。另外，對字線WL1施加10V之程式電壓Vprg。位 元線BL1、源極線SL、字線WL0、WL2、選擇閘線SGD0、 SGD2及SGS0、SGS1、SGS2之電位被固定為0V。 在不作為資料寫入對象之記憶單元MCA中，可對N通道 97120408 31 200908557 M0S電晶體TR1A之閘氧化膜施加的隶大電壓為VprgxCRH — Vinh 即 lOVxl —5V=5V。N 通道 M0S 電晶體 TR1A 被設 計成即使對閘氧化膜施加5V亦不會錯誤寫入亦即不發生 FN隧道減少之電位關係。 圖24是各個電壓控制線之電壓波形圖，用來表示本發 明第2實施形態之半導體裝置102進行資料抹除時之動 作。此處，所說明之情況是連接到字線WL1之記憶單元 MCA和MCB為資料抹除對象。 參照圖24，記憶單元MCA和MCB —起被抹除。在初期 狀態下，位元線BL0、BL1、源極線SL、字線WL1、選擇 閘線SGD1和SGS卜浮遊節點FGa、FGb，和通道節點CHa、 CHb之電位，例如為0V。 在時刻t4，與記憶單元MCA對應之位元線BL0、與記憶 單元MCB對應之位元線BL1和源極線SL之電位被固定為 0V。另外，在時刻t4，對選擇閘線SGD1和SGS1施加電 壓Vtrn。如此一來，N通道M0S電晶體TR2A、TR23A、TR2B、 TR23B成為ON狀態，位元線BL0、BL1，源極線SL之0V 電位傳達到Ν通道M0S電晶體TR1A、TR1Β之源極和汲極。 其次，在時刻t5，對字線WL1施加負的抹除電壓Vers。 如此一來，浮遊節點Fga、FGb之電位下降至VersxCRH。 此時，因為N通道M0S電晶體TR1A、TR1B之源極和没極 被固定為0V，所以在N通道M0S電晶體TR1A、TR1B之閘 極一汲極間、及閘極一源極間發生FN隧道現象，因而浮 遊節點FGa、FGb内之電子被吸引。利用該電子之吸引， 97120408 32 200908557 使浮遊節點FGa、FGb之電位上升。結果是記憶單元MCA、 MCB之臨限電壓下降。 其次，在時刻16，停止對字線WL1施加抹除電壓Vers， 字線WL1之電位成為0V。如此一來，因應利用FN隧道現 象吸引之電子量，使浮遊節點FGa、FGb之電位上升。 其次，在時刻t7，停止對選擇閘線SGD1和SGS1施加 電壓Vtrn，選擇閘線SGD1和SGS1之電位成為0V。 圖25表示本發明第2實施形態之半導體裝置102進行 1 資料抹除時施加在各個電壓控制線之抹除脈波電壓之一 實例。 參照圖25，對選擇閘線SGD1和SGS1施加2V之電壓 Vtrn。對字線WL1施加一10V之抹除電塵Vers。將位元線 BL0、BL1、源極線SL、字線WL0、WL2、選擇閘線SGD0、 SGD2和SGS0、SGS2之電位固定為0V。 圖26是各個電壓控制線之電壓波形圖，用來表示本發 ( 明第2實施形態之半導體裝置102進行資料讀出時之動 作。此處，所說明情況是以記憶單元MCA和MCB作為資料 讀出對象。 參照圖26，在初期狀態下，位元線BL0、BL1、源極線 SL、字線WU、選擇閘線SGD1和SGS1之電位，例如為0V。 在時刻t8，位元線BL0、BL1被預充電而電位上升到預 充電電壓Vpcg。另外，對選擇閘線SGD1和SGS1施加電 壓Vrd。如此一來，N通道M0S電晶體TR2A、TR23A、TR2B、 TR23B成為0N狀態。 97120408 33 200908557 ^ b，—饭疋„己jf、單元為程式狀態、亦即寫入狀態， 記憶單元MCB為抹除狀態。在記憶單元似中，因為臨限 電壓大於子線WL1之電壓，所以N通道M〇s電晶體以以 成為OFF狀悲。因此’在位元線则和源極、線SL間沒有 電流流動，所以在時刻t8至時刻t9位元線BL〇之電位不 下降，保持預充電電壓Vpcg。另外一方面，在記憶單元 MCB 口為臨限電壓小於字線WLi之電壓，所以n通道μ⑽ 【電日日版TR1B為0Ν狀態。因此，在位元線BL1和源極線 * SL間有電流流動’所以位元線Bu之電位小於預充電電 壓Vpcg。因此’經由判定時刻切中位元線bl〇和犯之 電位，可讀出圮憶單元和之記憶資料。 其次，在從時刻t9至時刻tl〇，位元線BL〇、Bu被預 充電，電位成為ον。然後，停止對選擇閘線SGD1和sgsi 施加電壓Vrd，選擇閘線之電位成為〇v。 其他構造和動作因為與第丨實施形態之半導體裝置相 y同，所以此處省略其詳細之說明。因此，在本發明第2實 施形態之半導體裝置102可非揮發性地記憶資料，同時^ 止處理步驟數之增加，且可以達成小型化。 另外，如本發明第1實施形態之半導體裝置1〇1，在n 通道M0S電晶體TR具有完全隔離型之s〇I構造之構造 中，當使非資料寫入對象之記憶單元Mc中N通道M〇s電 晶體TR3之源極電位為〇v時’由於N通道M〇s電晶體 之p型本體區域之電位變動，電流從位元線BL朝向源極 線SL流動，導致施加在位元線BL之阻止寫入電壓之降低。 97120408 34 200908557 然而，在本發明第2實施形態之半導體裝置l〇2中，^ 通迢M0S電晶體TR23之本體電性連接在N通道M〇s電晶 體TR23之源極。亦即，N通道M0S電晶體TR23之本體被 固定在源極線SL之電位。利用此種構造，因為可以防止 施加在位兀線BL之阻止寫入電壓降低，所以可防止資料 -之錯誤寫入。另夕卜，在纟發明第2實施形態之半導體裝置 ‘ 1J)2中，因為不一定要具備多根源極線乩，所以可達成半 導體裝置之小型化和電壓控制之簡易化。 f本發明可適用在例如使用soi基板之系統LSKLarge Scale, Integratlon，大規模積體電路）及微處理機等。例 如’並非將晶片固有之ID(Identificati〇，識別）和安全 用之資料等保持在半導體裝置之外部元件，而是要求在電 =斷後亦保持在半導體裝置内部。另外’在系統W和 1 处理機等，一般搭載有 RAM(Rami〇m Access Memory， 機存取δ己憶體）’亦要求將代替RAM缺陷區域的區域之 q資、儲存在半^體裝置内部作為程式。在本發明實施形態 之半導體裝置中，可以滿足該等要求。 上面已詳細說明本發明，但此只作舉例用，不用來限制 本土月，本發明範圍只由所添附之申請專利範圍來解釋當 可清楚明白。 【圖式簡單說明】 圖1為電路圖，用來表示本發明第i實施形態之半導體 裝置101之構造。 圖2為俯視圖，用來概略地表示本發明第1實施形態半 97120408 35 200908557 導體裝置101中M0S電容器c之構造。 圖3為剖視圖，用來表示圖2之111 — 111剖面。 圖4為俯視圖，用來概略地表示本發明第1實施形態半 導體裝置101中N通道M0S電晶體TR之構造。 圖5為剖視圖，用來表示圖4之v—v剖面。 圖6概略地表示本發明第1實施形態之半導體裝置1〇1 之佈置。 f 圖7為剖視圖’用來表示圖6之VII ~~ νπ剖面。 圖8為剖視圖，用來表示圖6之ν 111 — ν 111剖面。 圖9為剖視圖’用來表示圖6之lx—Η剖面。 圖10為剖視圖’用來表示圖6之X—X剖面。 j 11為各個電壓控制線之電壓波形圖，用來表示本發 明第1實施形態之半導體裝置1〇1進行資料寫入時之動 作。 圖12表示本發明第丨實施形態半導體裝置1〇1進行資 料寫入時施加在各個電壓控制線之程式脈波電壓之—者 例。 貝 圖13是各個電壓控制線之電壓波形圖，用來 明楚1 a 1卞赞 作弟1貫施形態之半導體裝置101進行資料抹除時之動 、圖14表示本發明第1實施形態半導體裝置1〇1進行資 料抹除時施加在各個電壓控制線之抹除脈波電壓之一二 例。 貫 圖15表示本發明第1實施形態半導體裝置1〇1中記憶 97120408 36 200908557 早7〇之£s限電壓分佈。 圖16為各個電壓控制線之電壓波形圖，用來表示本發 明第1實施形態半導體裝置101進行資料讀出時之動作。 圖17A為電路圖，用來表示本發明第2實施形態半導體 裝置102之構造。圖17B表示N通道M0S電晶體TR23之 - 構造。 • 圖18概略地表示本發明第2實施形態之半導體裝置j 〇2 之佈置。 ( 圖19為剖視圖，用來表示圖182ΧΙχ—χιχ剖面。 圖20為剖視圖’用來表示圖18之η — η剖面。 圖21為剖視圖，用來表示圖1 §之η I — XXI剖面。 圖22為各個電壓控制線之電壓波形圖，用來表示本發 明第2實施形態之半導體裝置1〇2進行資料寫入時之動 作。 圖23表示本發明第2實施形態半導體裴置1〇2進行資 〇料寫入時施加在各個電壓控制線之程式脈波電壓之—每 例。 貝 圖24為各個電壓控制線之電壓波形圖，用來表示义 明第2實施形態之半導體裝置1〇2進行資料抹除:之= 作0 圖25表示本發明第2實施形態半導體装置1〇2進行次 料抹除時施加在各個電壓控制線之抹除脈波電壓 2 例。 只 圖26為各個電壓控制線之電壓波形圖，用來表示本發 97120408 37 200908557 明第2實施形態半導體裝置102進行資料讀出時之動作 【主要元件符號說明】 1 P+型半導體區域 2 、 2A 、 2B N +型半導體區域 3 N +型半導體區域 4 P型本體區域 5 活性層 6 氧化膜 7 矽基板 11 N +型半導體區域 12 N+型半導體區域 13 P型本體區域 21 N +型活性區域 22 P+型活性區域 31 P +型半導體區域 32A 、 32B N +型半導體區域 33 N +型半導體區域 34 P型本體區域 41 N +型半導體區域 42 P型半導體區域 43 N +型半導體區域 44 P型半導體區域 45 N+型半導體區域 46 P型半導體區域 97120408 38 200908557 47 51 52 61 62 101 ' 102 BL 、 BLO 、 BL1 、 BL2 N +型半導體區域 P+型半導體區域 P型半導體區域 P型半導體區域 N +型半導體區域 半導體裝置 位元線 C、CA、CB、CC、CD、CE、CF f CHa 、 CHb 、 CHc 、 CHd 、 CHe 、 CHf CRH 柄合比率 CT 接觸部 FG 、 FGa 、 FGb 、 FGc 、 FGd 、 FGe 、 FGf G1、GH、G4卜 G42、G43 Ml、M2 金屬佈線層
MC、MCA、MCB、MCC、MCD、MCE、MCF ,MT 佈線層 (/ PSP 部分隔離區域 SG、SGG、SGI、SG2、SGDO、SGD1、SGSG、SGS1 SL、SLO、SL1、SL2 源極線 SPA、SPB STI隔離區域 TR、TIU、TR2、TR3、TR23、TR1A、 TR1B 、 TR1C 、 TR1D 、 TRIE 、 TR1F 、 TR2A 、 TR2B 、 TR2C 、 TR2D 、 TR2E 、 TR2F 、 TR3A 、 TR3B 、 TR3C 、 TR3D 、 MOS電容器 通道節點 浮遊節點 閘電極 記憶單元 選擇閘線 97120408 39 200908557 TR3E 、 TR3F 、 TR23A 、 TR23B 、 TR23C 、 TR23D 、 TR23E 、 TR23F N通道MOS電晶體 VI 通孔 Vers 抹除電壓 Vinh 阻止寫入電壓 Vpcg 預充電電壓 Vprg 程式電壓 Vrd 電壓 Vtrn 電壓 WL、WLG、WL1、WL2 字線 97120408 40

Claims (1)

  1. 200908557 十、申請專利範圍： 1. 一種半導體裝置，係具備有： 絕緣層上覆石夕（Silicon on Insulator，簡稱SOI)構造 之第1電aa體，具有源極區域、沒極區域、位於上述源極 區域和上述汲極區域間之本體區域、和位於上述本體區域 上方之閘電極；和 SOI構造之第丨電容器，具有電性連接到上述第1電晶 體之閘電極的第1端子和第2端子； 而依照儲存在用以電性連接上述第1電晶體之閘電極 ^上述第1電谷态之第1端子的第1節點之載體，非揮發 性地記憶資料。 1 利範圍第1項之半導體裝置’其中，上述第 電^具有：第1導電型之第i半導體區域 型之第2半導艚居代.银。、兹 ^ ^ 千导體£域’弟2導電型之本體區域，位於 第1半導體區域和上述第2半導體接' 述第1半導體區域和上述第2半導體區域二連上接二 當之閑電極，位於上述本體區域上方，電、^接弟至 1上電;之間電極;而用以電性連接上述第1半導 4域、上以2半導體區域和 += 於上述第2端子。 I个股L砭之即點相當 3.如申請專利範圍第2 上述第1電容器更具有 第2導電型之第3半導 上述本體區域；和 項之半導體裝置，其中， _ 體區域，鄰接上述第1電容器之 97120408 200908557 佈線層’形成在上述第1半導體區域、上述第2半導體 區域和上述第3半導體區域上，電性連接上述第1半導體 區域、上述第2半導體區域和上述第3半導體區域。 4.如申請專利範圍第1項之半導體裝置，其中， 上述半導體裝置更具備有： • SOI構造之第2電晶體，具有：電性連接到上述第！電 晶體汲極區域之源極區域、汲極區域、位於上述源極區域 和上述汲極區域間之本體區域、和位於上述本體區域 ( 之閘電極；和 SOI構造之第3電晶體，具有源極區域、電性連接到上 述第1電晶體之源極區域的汲極區域、位於上述源極區域 和上述汲極區域間之本體區域，和位於上述本體區域上方 之閘電極。 5. 如申請專利範圍第1項之半導體裝置，其中， 上述第1電晶體之閘電極經由絕緣膜形成在上述本體 g區域之上方； 上述半導體裝置利用福勒-諾德漢^⑽“卜恥以以化， •簡稱FN)隧道通過上述絕緣膜將载體注入上述第丨節點、 • 或彳疋上述第1節點吸引載體，用以進行資料寫入及資料抹 除。 6. 如申請專利範圍第4項之半導體裝置，其中， 上述半導體裝置更具備有： SO I構造之第4電晶體’具有源極區域、汲極區域、位 於上述源極區域和上述汲極區域間之本體區域、和位於上 97120408 42 200908557 述本體區域上方之閘電極； 電晶 器之 SOI構造之第^電容器，具有電性連接到上述第4 體之間電極的f 1端子、和電性連接到上述第1 第2端子的第2端子； S〇i構造之第5電晶體，具有電性連接到上述第4電晶 體之沒極區域的源極區域、汲極區域、位於上述源極區域 和上核極區域間之本體區域、和位於上述本體區域 之閘電極； SOI構造之第6電晶體’具有源極區域、電性連接到上 述第4電晶體之源極區域的汲極區域、位於上述源極區域 和上述汲極區域間之本體區域，和位於上述本體區域上方 之閘電極； ，電性連接到上述第2電晶體之汲極區域； ’電性連接到上述第3電晶體之源極區域； ’電性連接到上述第5電晶體之汲極區域； 第1位元線 第1源極線 第2位元線 及 第2源極線，電性連接到上述第6電晶體之源極區域 而上述半導體裝置更依照儲存在用以電性連接上述第^ 電晶體之閘電極和上述第2電容器之第丨端子的第2節點 之載體，非揮發性地記憶資料。 7.如申請專利範圍第4項之半導體裝置，其中， 上述半導體裝置更具備有： SO I構造之第4電晶體，具有源極區域、汲極區域、位 於上述源極區域和上述汲極區域間之本體區域、和位於上 97120408 43 200908557 述本體區域上方之閘電極； SOI構造之第2電容器，具有電性連接到上述第4電晶 體之閘電極的第1端子、和電性連接到上述第丨電容器之 第2端子的第2端子； ° SOI構造之第5電晶體，具有電性連接到上述第4電晶 -體之沒極區域的源極區域、汲極區域、位於上述源極區域 *和上述汲極區域間之本體區域、和位於上述本體區域 之閘電極； (.S〇I構造之第6電晶體，具有源極區域、電性連接到上 述第4電晶體之源極區域的汲極區域、位於上述源極區域 和上述汲極區域間之本體區域、和位於上述本體 之閘電極； 第1位元線’電性連接到上述第2電晶體之没極區域； 第2位元線’電性連接到上述第5電晶體之汲極. 及 a， 源極線’電性連接到上述第3電晶體之源極區域和 弟6電晶體之源極區域； 而上述半導體裝置更依照儲存在用以電性連接上述第& 電晶體之閘電極和上述第2電容器之第j端子的第2節點 之載體，非揮發性地記憶資料； ‘ 上述第3電晶體之本體區域電性連接到上述第3電 之源極區域，上述第（^雷曰辦夕士 μ ' 上^第b包曰曰體之本體區域電性連接到上述 第6電晶體之源極區域。 8.如申請專利範圍第7項之半導體裝置，其中， 97120408 44 200908557 上述半導體裝置更具備有絕緣膜和形成在上述絕緣膜 上之活性層； 在上述活性層形成上述第丨電容器和上述第2電容器之 各個第1半導體區域、第2半導體區域及本體區域，且在 ^活性層形成上述第1電晶體、上述第2電晶體，上述 弟3電晶體、上述第4電晶體、上述第5電晶體及上述第 電晶體之各個汲極區域、源極區域和本體區域； ^上述半導體裝置更具備有： I ，離區域，與上述絕緣膜具有間隔地形成在上述 之表面；和 述L4:!體區域，鄰接上述第3電晶體之本體區域及上 上述绍络曰曰體之本體區域，且形成在包含上述隔離區域和 區域和、上ΐ間之區域，並且具有與上述第3電晶體之本體 一 σ述第6電晶體之本體區域相同之導電型，· ^述$3電晶體之本體區域’ j域電性連接到上述第3電晶體之源極區域以4+—㈣ 電晶體之本體區域，經由上述第4半導體區域 連接到上述第6電晶體之源極區域。 9.如申請專利範圍第4項之半導體裝置，其中， 上述半導體裝置更具備有： 、 _、泉電性連接到上述第2電晶體之汲極£竹_ 源極線，雷铋璩%曰瓶心次位&域， 字嗖♦ 彳上述第3電晶體之源極區域和 連接到上述第1電容器之第2端子； 原極線被配置成與上述位元線大致平行； 97120408 45 200908557 上述字線被配置成與上述位元線大致垂直； 上述第1電晶體被配置成與上述位元線和上述之 交點對應； 、 士述第：電晶體和上述第3電晶體沿著上述位元線被配 置在上述第1電晶體之兩側； 一上述第1電容器被配置成與上述源極線和上述字線之
    10.如申請專利範圍第4項之半導體裝置， 上述半導體裝置更具備有： 源性連接到上述第2電晶體之没極區域； =電：性連接到上述第3電晶體之源極區域；和 、. 連接到上述第1電容器之第2端子. 直W字線和上述源極線被配置成與上述位元線大致垂 上述第1電晶體被 交點對應； W興上纽讀和上述字線之 上述第2電晶體和上 置在上述第日舻电日日體/口者上述位元線被配 Α电晶體之兩側； 上述第1電容哭VL荽 ，口者上述字線配置。 97120408 46
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