JP2010134983A - デプレッションタイプｎａｎｄフラッシュメモリ - Google Patents

デプレッションタイプｎａｎｄフラッシュメモリ Download PDF

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Abstract

【課題】デプレッションタイプＮＡＮＤの読み出し時のセル閾値変動を防止する。
【解決手段】本発明の例に係わるデプレッションタイプＮＡＮＤフラッシュメモリは、ＮＡＮＤストリングを構成する複数のデプレッションタイプＦＥＴの各々が、電荷蓄積層内の電荷量に応じて閾値が変化するトランジスタであり、隣接メモリセル記憶部が、選択されたデプレッションタイプＦＥＴのソース線側に隣接するソース線側デプレッションタイプＦＥＴの閾値を記憶する。制御回路は、読み出し時に、隣接メモリセル閾値記憶部に記憶された閾値に特定電位記憶部に記憶された特定電位を足した値を、ソース線側デプレッションタイプＦＥＴのゲート電位に加える。
【選択図】図２

Description

本発明は、デプレッションタイプＮＡＮＤフラッシュメモリに関する。
デプレッションタイプＮＡＮＤフラッシュメモリは、ソース／ドレイン拡散層及びチャネルが同じ導電型（例えば、ｎ型）であるデプレッションタイプＦＥＴ（Field Effect Transistor）をメモリセルとするため、微細化によって生じるショートチャネル効果が抑制され、近年、注目を浴びている（例えば、特許文献１を参照）。
そこで、このデプレッションタイプＮＡＮＤフラッシュメモリをベースとした改良型がいくつか提案されている。
例えば、デプレッションタイプＮＡＮＤフラッシュメモリにＳＯＩ（Silicon on Insulator）技術を適用すれば、メモリセルが形成されるＳＯＩ活性層は、埋め込み絶縁層であるＳＯＩ絶縁層と素子分離絶縁層とにより取り囲まれるため、メモリセルに生じる寄生容量が低減される。
また、デプレッションタイプＮＡＮＤフラッシュメモリのメモリセルをＭＯＮＯＳ（Metal/Oxide/Nitride/Oxide/Silicon）構造とすれば、セル構造の簡略化による製造コストの低減などが実現される。
しかし、デプレッションタイプＮＡＮＤフラッシュメモリには、それに特有の課題がある。即ち、メモリセルとしてのデプレッションタイプＦＥＴのオン／オフのは、空乏層の伸び／縮みによるチャネルの発生／消滅により制御する。そして、この空乏層の伸び／縮みは、メモリセルの電荷蓄積層内の電荷量とゲート電位とに依存する。
このため、セルピッチが縮小されると、着目セル（メモリセル）の空乏層の伸び／縮みが、それに隣接する隣接セル（メモリセル）の電荷蓄積層内の電荷量とゲート電位とに影響される、という事態が発生する。これは、読み出し時に、隣接セルの電荷蓄積層内の電荷量とゲート電位とが着目セルの閾値を変動させることを意味する。
このため、読み出し時には、これらが誤読み出しの原因となり、ベリファイ読み出し時には、これらが誤書き込みの原因となる。
特開平１１−１６３３０３号公報
本発明は、デプレッションタイプＮＡＮＤフラッシュメモリにおいて、読み出し時におけるメモリセルの閾値変動を防止する技術を提案する。
本発明の例に係わるデプレッションタイプＮＡＮＤフラッシュメモリは、直列接続された複数のデプレッションタイプＦＥＴから構成されるＮＡＮＤストリングと、読み出し時に前記複数のデプレッションタイプＦＥＴのゲート電位を制御する制御回路と、特定電位記憶部と、隣接メモリセル閾値記憶部とを備え、前記複数のデプレッションタイプＦＥＴの各々は、電荷蓄積層内の電荷量に応じて閾値が変化するトランジスタであり、前記隣接メモリセル記憶部は選択されたデプレッションタイプＦＥＴのソース線側に隣接するソース線側デプレッションタイプＦＥＴの閾値を記憶し、前記制御回路は、前記読み出し時に、前記隣接メモリセル閾値記憶部に記憶された閾値に前記特定電位記憶部に記憶された特定電位を足した値を、前記ソース線側デプレッションタイプＦＥＴのゲート電位に加える。
本発明によれば、デプレッションタイプＮＡＮＤフラッシュメモリにおいて、読み出し時におけるメモリセルの閾値変動を防止できる。
以下、図面を参照しながら、本発明の例を実施するための最良の形態について詳細に説明する。また、閾値とは、トランジスタの拡散層間に一定の電流（以下、「閾値電流」と称する）が流れた時に、ゲート電極に加えられた電圧を意味する。
１． 概要
本発明の例では、デプレッションタイプＮＡＮＤフラッシュメモリの読み出し（ベリファイ読み出しを含む。以下、同じ。）動作において、読み出し対象となる選択されたデプレッションタイプＦＥＴ(Field Effect Transistor)の両側に隣接する非選択の二つのデプレッションタイプＦＥＴのゲート電位を制御する。
具体的には、選択されたデプレッションタイプＦＥＴのソース線側に隣接するソース線側デプレッションタイプＦＥＴのゲート電位Ｖｒｅａｄ（ｓ）をその閾値Ｖｔｈ（ｓ）に特定電位＋αを足した値にする。また、選択されたデプレッションタイプＦＥＴのビット線側に隣接するビット線側デプレッションタイプＦＥＴのゲート電位Ｖｒｅａｄ（ｂ）をその閾値Ｖｔｈ（ｂ）に特定電位＋αを足した値にする。
即ち、読み出し時には、ＮＡＮＤストリングを構成する複数のデプレッションタイプＦＥＴのうち、選択されたデプレッションタイプＦＥＴ以外の残りの全ての非選択のデプレッションタイプＦＥＴをそれらの閾値によらずオンにする必要がある。そのためのゲート電位Ｖｒｅａｄが全ての非選択のデプレッションタイプＦＥＴで同じであると、選択されたデプレッションタイプＦＥＴの閾値は、Ｖｒｅａｄとソース線側デプレッションタイプＦＥＴの閾値Ｖｔｈ（ｓ）との差、及び、Ｖｒｅａｄとビット線側デプレッションタイプＦＥＴの閾値Ｖｔｈ（ｂ）との差に依存してばらつく。
そこで、本発明の例では、ソース線側デプレッションタイプＦＥＴのゲート電位Ｖｒｅａｄ（ｓ）とビット線側デプレッションタイプＦＥＴのゲート電位Ｖｒｅａｄ（ｂ）とについては、これらを一定値とせず、ゲート電位Ｖｒｅａｄ（ｓ）については、Ｖｔｈ（ｓ）＋αとし、ゲート電位Ｖｒｅａｄ（ｂ）については、Ｖｔｈ（ｂ）＋αとする。
言い換えると、本発明の例では、ソース線側デプレッションタイプＦＥＴ及びビット線側デプレッションタイプＦＥＴにおいて、＋α（＝Ｖｒｅａｄ（ｓ）−Ｖｔｈ（ｓ）＝Ｖｒｅａｄ（ｂ）−Ｖｔｈ（ｂ））を一定にし、読み出し時における選択されたデプレッションタイプＦＥＴの閾値のばらつきを防止する。尚、＋αの最適値については、デプレッションタイプＮＡＮＤフラッシュメモリの世代などにより変わるものである。
さらに、デプレッションタイプのＮＡＮＤフラッシュメモリでは、基板に同じゲート寸法、ゲート酸化膜厚さで、電荷蓄積層内に同数の電荷が蓄積されていた場合でもＮＡＮＤストリング内の複数のデプレッションタイプＦＥＴの閾値（同一データに関するもの）は、ソース線に近いものほど小さくなる傾向にある。また、すべてのセルを一斉に消去した後や、ＵＶ照射により蓄積された電荷を消滅させた中性閾値も同様にソース線側のメモリセルの閾値は、ビット線側のメモリセルの閾値よりも小さくなる傾向にある。
これは、ビット線に電圧をソース線に０Ｖを加えることにより、ソース線〜ビット線の間に位置するチャネル間の電位勾配の影響を受けることに起因する。ソース線に近い任意のセルトランジスタのソース電位に比べ、ビット線に近い任意のセルトランジスタのソース電位の方が引き上げられる。その結果、見かけ上、バックバイアス（後述）が印加されているのと同じ効果となり、ビット線に近いセルトランジスタは電流をカットオフしやすいが、ソース線に近いセルトランジスタは上記のバックバイアス効果が小さいため、電流をカットオフする為に、より低い電圧が必要になる。
そこで、本発明の例では、読み出し対象となる選択されたデプレッションタイプＦＥＴの位置がビット線側に移るに従い特定電位＋αの値を小さくし、ＮＡＮＤストリング内の複数のデプレッションタイプＦＥＴの閾値のばらつきを補正する。
同様の主旨で、本発明の例では、読み出し対象となる選択されたデプレッションタイプＦＥＴの位置がドレイン側に移るに従いソース電位Ｖｓの値を小さくし、ＮＡＮＤストリング内の複数のデプレッションタイプＦＥＴの閾値のばらつきを補正する。
また、上記のソース電位Vsに代えて、バックバイアスＶｂｉａｓを加えてよい。この場合、バックバイアスＶｂｉａｓは、例えば、第二導電型の第二の半導体領域に印加され、空乏層は、第一及び第二半導体領域の間に発生する。
２． 原理
本発明の例に係わるデプレッションタイプＮＡＮＤフラッシュメモリは、直列接続された複数のデプレッションタイプＦＥＴから構成されるＮＡＮＤストリングを有する。デプレッションタイプＦＥＴは、例えば、ゲート電位が零で電荷蓄積層内の電荷量が最小のときにオンであり、電荷蓄積層内の電荷量の増加に応じて閾値が次第に上昇していく特性を有する。この閾値の変化にデータを対応させれば、２値メモリ又は多値メモリを実現することができる。
ここで、デプレッションタイプＦＥＴのオフ／オンの切り替えは、空乏層の伸び／縮みにより制御され、空乏層の伸びによりチャネルが消滅するとオフになり、空乏層の縮みによりチャネルが発生するとオンになる。また、この空乏層の伸び／縮みは、電荷蓄積層内の電荷量とゲート電位とに依存する。
Vread（ゲート電位）がVth（閾値）よりも小さい場合は、チャネル領域の空乏層の縮みが不十分であり、トランジスタはOFFのままである。VreadがVthとほぼ同等な場合は、チャネル領域の空乏層が縮み、トランジスタがONし始める。VreadがVthより大きいと、当該トランジスタのチャネル領域に蓄積層が形成され、更に大きなVreadを印加すると当該トランジスタの両側セルまで蓄積層が張り出し、両脇セルのカットオフ能力が低下し、当該トランジスタの両側のトランジスタをONさせるために必要なゲート電圧は元のVthよりも高い値になってしまう。そのため、Vthが変動して見えバラツキやリードディスターブが発生する。
このため、読み出し時に、読み出し対象となる選択されたデプレッションタイプＦＥＴの空乏層の伸び／縮みは、その閾値とゲート電位とに依存する他、さらに、選択されたデプレッションタイプＦＥＴのソース線側に隣接するソース線側デプレッションタイプＦＥＴの閾値及びゲート電位に依存し、選択されたデプレッションタイプＦＥＴのビット線側に隣接するビット線側デプレッションタイプＦＥＴの閾値及びゲート電位に依存する。
即ち、ソース線側デプレッションタイプＦＥＴ及びビット線側デプレッションタイプＦＥＴの閾値及びゲート電位が、選択されたデプレッションタイプＦＥＴの閾値のばらつきの原因となっている。
これについて詳しく述べると、読み出し時には、ＮＡＮＤストリングを構成する複数のデプレッションタイプＦＥＴのうち、選択されたデプレッションタイプＦＥＴ以外の残りの全ての非選択のデプレッションタイプＦＥＴをそれらの閾値によらずオンにする必要がある。そのためのゲート電位Ｖｒｅａｄが全ての非選択のデプレッションタイプＦＥＴで同じであると、当然に、Ｖｒｅａｄとソース線側デプレッションタイプＦＥＴの閾値Ｖｔｈ（ｓ）との差、及び、Ｖｒｅａｄとビット線側デプレッションタイプＦＥＴの閾値Ｖｔｈ（ｂ）との差は、Ｖｔｈ（ｓ）及びＶｔｈ（ｂ）の値に応じて変化する。この変化が、選択されたデプレッションタイプＦＥＴの閾値のばらつきの原因である。
そこで、第一の手段として、ソース線側デプレッションタイプＦＥＴのゲート電位Ｖｒｅａｄ（ｓ）とビット線側デプレッションタイプＦＥＴのゲート電位Ｖｒｅａｄ（ｂ）とについては、これらを一定値とせず、ゲート電位Ｖｒｅａｄ（ｓ）については、Ｖｔｈ（ｓ）＋αとし、ゲート電位Ｖｒｅａｄ（ｂ）については、Ｖｔｈ（ｂ）＋αとする。
言い換えると、ソース線側デプレッションタイプＦＥＴ及びビット線側デプレッションタイプＦＥＴにおいて、＋α（＝Ｖｒｅａｄ（ｓ）−Ｖｔｈ（ｓ）＝Ｖｒｅａｄ（ｂ）−Ｖｔｈ（ｂ）を一定にし、読み出し時における選択されたデプレッションタイプＦＥＴの閾値のばらつきを防止する。
ところで、デプレッションタイプＮＡＮＤフラッシュメモリは、例えば、ＳＯＩ技術を採用することが良く行われる。即ち、メモリセルが形成されるＳＯＩ活性層を、埋め込み絶縁層であるＳＯＩ絶縁層と素子分離絶縁層とにより取り囲んで、メモリセルに生じる寄生抵抗を低減と微細化に伴うショートチャネル効果を抑制する。
この場合、寄生抵抗の低減という効果が得られる反面、図１に示すように、ソース線側のメモリセルの閾値が低下し、閾値のばらつきが発生するという新たな問題が生じる。
ここで、図１は、ワイブルプロットと呼ばれ、全てのメモリセルに同一データを書き込んだ場合の閾値のばらつきの程度を表している。
ここで、図１は、メモリセルの動特性における線形領域付近の電流を閾値電流とした場合の閾値電圧をワイブルプロットしたものである。
各点は、一つのメモリセルに相当し、横軸は、閾値、縦軸は、閾値の分散をそれぞれ表している。閾値分布が正規分布である場合、各点は、直線上にあることになる。また、この直線の傾きが大きい程、閾値分布の幅が狭いことを意味する。
同図（ａ）は、エンハンスメントタイプＦＥＴをメモリセルトランジスタとし、かつ、ＳＯＩ技術を採用しない場合であって、全ての非選択セルのゲート電位をＶｒｅａｄにして読み出し動作を行った場合のワイブルプロットである。
同図（ｂ）は、デプレッションタイプＦＥＴをメモリセルトランジスタとし、かつ、ＳＯＩ技術（以下、「ＳＯＩ技術等」と称する）を採用する場合であって、全ての非選択セルのゲート電位をＶｒｅａｄにして読み出し動作を行った場合のワイブルプロットである。
Ｖｒｅａｄは、５．５Ｖとする。また、読み出し時のソース線の電位（ソース電位）Ｖｓは、０．５Ｖとし、ビット線の電位（ドレイン電位）Ｖｄは、１．２Ｖとする。
同図において、各点は、同図（ｂ）よりも同図（ａ）のほうが直線上に存在し、閾値分布が正規分布に近いことが分かる。
即ち、ＳＯＩ技術等を採用すると、特に、ソース線側に存在するメモリセルの閾値が理想値よりも低くなり、同図（ｂ）に示すように、閾値のばらつきが大きくなる。
そこで、この閾値のばらつきを解消するために、
上述の第一の手段（＋αによる閾値ばらつきの解消）を採用すると共に、
第二の手段として、読み出し対象となる選択されたデプレッションタイプＦＥＴの位置がビット線側に移るに従い＋αの値を小さくする。
また、この第二の手段に変えて、
第三の手段として、バックバイアスＶｂｉａｓを変化させることによりにより第一の半導体領域の他端側の空乏層の伸びを制御する。
この場合、バックバイアスＶｂｉａｓは、例えば、第二導電型の第二の半導体領域に印加され、空乏層は、第一及び第二半導体領域の間に発生する。
また、バックバイアスＶｂｉａｓを変化させる場合に代えて読み出し対象となる選択されたデプレッションタイプＦＥＴの位置がドレイン側に移るに従いソース電位Ｖｓの値を小さくしてもよい。
＋αの値を小さくする、又は、ソース電位Ｖｓ（バックバイアス）の値を小さくすると、以下の実施形態で詳述するように、選択されたデプレッションタイプＦＥＴの閾値（同一データに関するもの）は、大きくなる。
従って、特に、ＳＯＩ技術が適用されたデプレッションタイプＮＡＮＤフラッシュメモリにおいて、閾値が小さくなる傾向にあるソース線側のメモリセル（デプレッションタイプＦＥＴ）に対して、第二又は第三の手段を採用することにより、閾値分布をさらに理想的な形に近づけることができる。
尚、第二及び第三の手段に関しては、ＳＯＩ絶縁層の代わりに、ＳＯＩ活性層（例えば、ｎ型）と逆導電型（ｐ型）の半導体層をＳＯＩ活性層に隣接させ、ｐｎ接合界面に発生する空乏層を利用する技術についても、同様に適用できる。
３． 実施形態
(1) 第一の実施形態
第一の実施形態では、読み出し対象となる選択セルの両側に隣接する二つの隣接セルについて、ゲート電位とセル閾値との差＋αを一定とすることにより選択セルの閾値変動を防止する。第一の実施形態は、上述の原理での第一の手段の実施形態に相当する。
図２は、第一の実施形態の電位関係を示している。
前提として、ＮＡＮＤストリングＸは、直列接続されたｎ個のメモリセルＭＣ０，ＭＣ１，ＭＣ２，…ＭＣｋ−２，ＭＣｋ−１，ＭＣｋ，ＭＣｋ＋１，ＭＣｋ＋２，…ＭＣｎ−２，ＭＣｎ−１から構成され、各々のメモリセルは、デプレッションタイプｎチャネルＭＯＳＦＥＴから構成されるものとする。
また、読み出し対象となる選択セルは、メモリセルＭＣｋとする。
この場合、選択セルＭＣｋのゲート電位、即ち、ワード線ＷＬｋの電位は、選択セルの閾値Ｖｔｈ（ｓｅｌ．）に応じて選択セルＭＣｋがオン又はオフとなる電位Ｖｓｌに設定する。Ｖｓｌは、例えば、Ｖｔｈ（ｓｅｌ．）＝Ｖｔｈ０（マイナス電位）とＶｔｈ（ｓｅｌ．）＝Ｖｔｈ１（プラス電位）とを判別するときは、０Ｖに設定される。
選択セルＭＣｋ及びそれに隣接する二つの隣接セルＭＣｋ−１，ＭＣｋ＋１以外の残りの全ての非選択セルＭＣ０，ＭＣ１，ＭＣ２，…ＭＣｋ−２，ＭＣｋ＋２，…ＭＣｎ−２，ＭＣｎ−１のゲート電位、即ち、ワード線ＷＬ０，ＷＬ１，ＷＬ２，…ＷＬｋ−２，ＷＬｋ＋２，…ＷＬｎ−２，ＷＬｎ−１の電位は、非選択セルの閾値Ｖｔｈ（ｕｎｓｅｌ．）によらず常にオンとなる電位Ｖｒｅａｄに設定する。Ｖｒｅａｄは、例えば、５．５Ｖに設定される。
選択セルＭＣｋのソース線ＳＬ側に隣接する隣接セルＭＣｋ−１のゲート電位、即ち、ワード線ＷＬｋ−１の電位は、隣接セルＭＣｋ−１の閾値Ｖｔｈ（ｓ）に特定電位＋α（例えば、３．５Ｖ）を足した値Ｖｒｅａｄ（ｓ）＝Ｖｔｈ（ｓ）＋αに設定される。
選択セルＭＣｋのビット線ＢＬ側に隣接する隣接セルＭＣｋ＋１のゲート電位、即ち、ワード線ＷＬｋ＋１の電位は、隣接セルＭＣｋ＋１の閾値Ｖｔｈ（ｂ）に特定電位＋α（例えば、３．５Ｖ）を足した値Ｖｒｅａｄ（ｂ）＝Ｖｔｈ（ｂ）＋αに設定される。
即ち、ソース線ＳＬ側の隣接セルＭＣｋ−１のゲート電位と閾値との差＋α＝Ｖｒｅａｄ（ｓ）−Ｖｔｈ（ｓ）と、ビット線ＢＬ側の隣接セルＭＣｋ＋１のゲート電位と閾値との差＋α＝Ｖｒｅａｄ（ｓ）−Ｖｔｈ（ｓ）とは、互いに等しい。
この時、ソース線ＳＬは、Ｖｓ（例えば０．５Ｖ）、ビット線ＢＬは、Ｖｄ（例えば、１．２Ｖ）、セレクトゲート線ＳＧＳ、ＳＧＤは、セレクトゲートトランジスタＳＴＳ、ＳＴＤがオンする電圧、例えば、セレクトゲート線ＳＧＳはＶｓｇｓ（４Ｖ）、セレクトゲート線ＳＧＤは、Ｖｓｇｄ（４Ｖ）に設定される。
ところで、ＮＡＮＤフラッシュメモリでは、ＮＡＮＤストリングＸ内のｎ個のメモリセルＭＣ０，ＭＣ１，ＭＣ２，…ＭＣｋ−２，ＭＣｋ−１，ＭＣｋ，ＭＣｋ＋１，ＭＣｋ＋２，…ＭＣｎ−２，ＭＣｎ−１に対する読み出しは、ソース線ＳＬ側のメモリセルからビット線ＢＬ側のメモリセルに向かって一つずつ順に行われる。
そこで、ＮＡＮＤストリング内の全てのメモリセルをデータ保存用として使用するときは、最もソース線ＳＬ側のメモリセルＭＣ０に対しては、ビット線ＢＬ側のみに隣接セルＭＣ１が存在するため、この隣接セルＭＣ１のゲート電位をＶｒｅａｄ（ｂ）＝Ｖｔｈ（ｂ）＋αにする。
また、最もビット線ＢＬ側のメモリセルＭＣｎ−１に対しては、ソース線ＳＬ側のみに隣接セルＭＣｎ−２が存在するため、この隣接セルＭＣｎ−２のゲート電位をＶｒｅａｄ（ｓ）＝Ｖｔｈ（ｓ）＋αにする。
一方、ＮＡＮＤストリング内のｎ個のメモリセルのうち、最もソース線ＳＬ側のメモリセルＭＣ０及び最もビット線ＢＬ側のメモリセルＭＣｎ−１を、データ保存用として使用しないダミーセルとすることもできる。
この場合、ＮＡＮＤストリングＸ内のデータ保存用として使用するｎ−２個のメモリセルＭＣ１，ＭＣ２，…ＭＣｋ−２，ＭＣｋ−１，ＭＣｋ，ＭＣｋ＋１，ＭＣｋ＋２，…ＭＣｎ−２については、必ず、両側にメモリセルが存在することになるため、全てのデータ保存用として用いられるメモリセルの閾値変動を効果的に防止できる。
また、ダミーセルの閾値を消去状態の閾値に固定しておけば、セルＭＣ１またはセルＭＣｎ−２を選択した場合における隣接セル（ＭＣ１、ＭＣｎ−１）の閾値の読み出しを省略することができる。
さらに、以下の変形も可能である。
第一の実施形態では、選択セルＭＣｋのデータを読み出す前に、予め、両側に隣接する二つの隣接セルＭＣｋ−１，ＭＣｋ＋１の閾値を認識しておく必要がある。
一方、図３に示すように、ＮＡＮＤストリング内のｎ個のメモリセルのうち、選択セルＭＣｋのソース線ＳＬ側に隣接する隣接セルＭＣｋ−１のゲート電位を、Ｖｒｅａｄ（ｓ）＝Ｖｔｈ（ｓ）＋αにし、その他の非選択セルＭＣ０，ＭＣ１，ＭＣ２，…ＭＣｋ−２，ＭＣｋ＋１，ＭＣｋ＋２，…ＭＣｎ−２，ＭＣｎ−１のゲート電位を、一律、Ｖｒｅａｄとすることもできる。
すなわち、ビット線側に隣接するセルＭＣｋ＋１のＶｒｅａｄを補正しない場合である。この場合、セルＭＣｋ＋１の閾値を予め認識する必要がないため、選択セルの閾値変動を防止する効果を有しつつ、選択セルＭＣｋのデータを高速に読み出すことができる。
また、ソース側のメモリセルトランジスタから順次書き込みする方式を採用する場合、選択セルＭＣｋのビット線ＢＬ側に隣接するセルは消去状態になる。特に、選択セルＭＣｋのベリファイ読み出しの時においては、ビット線ＢＬ側に隣接するセルは消去状態になっている場合が多い。すなわち、消去状態の閾値を記憶しておけばビット線ＢＬ側に隣接するセルの閾値を読み出す必要は無く、一律にＶｒｅａｄ（ｄ）＝Ｖｔｈ（ｅ）｛消去状態のＶｔｈ｝＋αとすることができる。その結果、選択セルの閾値変動を防止しつつ、高速に読み出すことができる。
この変形例でも、選択セルの閾値変動を防止する効果がある。
図４は、第一の実施形態による閾値変動の改善効果を示している。
同図は、メモリセルの動特性における線形領域付近の電流を閾値電流とした場合の閾値電圧をワイブルプロットしたものである。
ここで、各点については図１と同じ定義なので説明を省略する。
同図（ａ）は、全ての非選択セルのゲート電位をＶｒｅａｄにして読み出し動作を行った場合のワイブルプロットである。同図（ａ）は、図１（ｂ）に相当する。
同図（ｂ）は、ソース側隣接セルのゲート電位をＶｒｅａｄ（ｓ）＝Ｖｔｈ（ｓ）＋αとし、ビット側隣接セルのゲート電位をＶｒｅａｄ（ｂ）＝Ｖｔｈ（ｂ）＋αとし、その他の非選択セルのゲート電位をＶｒｅａｄとして読み出し動作を行った場合のワイブルプロットである。
Ｖｒｅａｄは、５．５Ｖとし、＋αは、３．５Ｖとする。
また、読み出し時のソース線の電位（ソース電位）Ｖｓは、０．５Ｖとし、ビット線の電位（ドレイン電位）Ｖｄは、１．２Ｖとする。
同図において、各点は、同図（ａ）よりも同図（ｂ）のほうが直線上に存在し、閾値分布が正規分布に近いことが分かる。また、直線の傾きは、同図（ａ）よりも同図（ｂ）のほうが大きく、閾値のばらつきが抑えられていることが分かる。
図５は、特定電位の最適値の決め方を示している。
特定電位＋αは、Ｓ−ファクターに基づいて決定する。Ｓ−ファクターとは、サブスレッショルドファクター(Sub-threshold factor)のことであり、ここでは、ドレイン電流を一桁変化させるために必要な選択セルのゲート電位の変化量のことを意味する。
特定電位＋αが小さくなると、選択セルに隣接する隣接セルのチャネル抵抗が高くなるため、選択セルのゲート電位の変化、即ち、選択セルのチャネル抵抗の変化量に対して、ドレイン電流の変化量が小さくなり（セル電流Ｉｃｅｌｌの劣化）、Ｓ−ファクターが大きくなる。
これに対し、特定電位＋αが大きくなると、隣接セルのゲート電位が選択セルの空乏層を縮退させる効果が大きくなり、電流カットオフが困難になることから、選択セルのゲート電位の変化に対して、選択セルのチャネル抵抗の変化量、即ち、ドレイン電流の変化量が小さくなり（カットオフ特性の劣化）、Ｓ−ファクターが大きくなる。
Ｓ−ファクターは、小さい方がよいが、特定電位＋αが小さくなるとＩｃｅｌｌが小さくなってしまう（Ｉｃｅｌｌの劣化）ため、Ｓ−ファクターの上限値（図５中のＬ）を決める必要がある。このＳ−ファクターの上限値を超えない範囲で特定電位＋αの最適値の範囲が決まる。
例えば、上限値をＬで表すと、バックバイアス無しの場合における特定電位＋αの最適値は、１．７５Ｖ〜４Ｖの範囲内の値となる。
バックバイアス有りとは、半導体層／絶縁層／ｎ型活性層からなるＳＯＩ基板の活性層内のメモリセルに対する読み出し時に半導体層にマイナス電位を印加することである。バックバイアスを半導体層に印加すると、メモリセルのカットオフ特性が良くなるため、Ｓ−ファクターは、全体的に小さな値になる。また、基板電位をマイナスγＶ、ソース電位を０Ｖ、ドレイン電位をＶｄとする事と、基板電位を０Ｖ、ソース電位を＋γＶ、ドレイン電位をＶｄ＋γＶとすることは等価であり、この場合はマイナスバイアス印加のドライブが不要になり、半導体装置の縮小化ができる。
但し、特定電位＋αとＳ−ファクターとの関係は、デプレッションタイプＮＡＮＤフラッシュメモリの間隔などにより変わるものであるため、特定電位＋αの最適値は、一義的に決めることはできない。
(2) 第二の実施形態
第二の実施形態では、読み出し対象となる選択セルの両側に隣接する二つの隣接セルについて、ゲート電位とセル閾値との差＋αを一定とすると共に、選択セルの位置に応じて＋αの値を変えることにより選択セルの閾値変動を防止する。第二の実施形態は、上述の原理での第二の手段の実施形態に相当する。
第二の実施形態は、第一の実施形態の改良例であるため、第一の実施形態の特徴の全てを含んでいる。さらに、第二の実施形態では、第一の実施形態にない特徴として、選択セルの位置に応じて＋αの値を変える、という特徴を有する。
図６は、第二の実施形態の電位関係を示している。
前提として、ＮＡＮＤストリングＸは、直列接続されたｎ個のメモリセルＭＣ０，ＭＣ１，ＭＣ２，…ＭＣｋ−２，ＭＣｋ−１，ＭＣｋ，ＭＣｋ＋１，ＭＣｋ＋２，…ＭＣｎ−２，ＭＣｎ−１から構成され、各々のメモリセルは、デプレッションタイプｎチャネルＭＯＳＦＥＴから構成されるものとする。
選択セルのゲート電位は、選択セルの閾値Ｖｔｈ（ｓｅｌ．）に応じて選択セルＭＣｋがオン又はオフとなる電位Ｖｓｌに設定する。
選択セル及びそれに隣接する二つの隣接セル以外の残りの全ての非選択セルのゲート電位は、非選択セルの閾値Ｖｔｈ（ｕｎｓｅｌ．）によらず常にオンとなる電位Ｖｒｅａｄに設定する。
選択セルのソース線ＳＬ側に隣接する隣接セルのゲート電位は、隣接セルの閾値Ｖｔｈ（ｓ）に特定電位＋αを足した値Ｖｒｅａｄ（ｓ）＝Ｖｔｈ（ｓ）＋αに設定される。選択セルのビット線ＢＬ側に隣接する隣接セルのゲート電位は、隣接セルの閾値Ｖｔｈ（ｂ）に特定電位＋αを足した値Ｖｒｅａｄ（ｂ）＝Ｖｔｈ（ｂ）＋αに設定される。
即ち、ソース線ＳＬ側の隣接セルのゲート電位と閾値との差＋α＝Ｖｒｅａｄ（ｓ）−Ｖｔｈ（ｓ）と、ビット線ＢＬ側の隣接セルのゲート電位と閾値との差＋α＝Ｖｒｅａｄ（ｓ）−Ｖｔｈ（ｓ）とは、互いに等しい。
この時、ソース線ＳＬは、Ｖｓ（例えば０．５Ｖ）、ビット線ＢＬは、Ｖｄ（例えば、１．２Ｖ）、セレクトゲート線ＳＧＳ、ＳＧＤは、セレクゲートトランジスタＳＴＳ、ＳＴＤがオンする電圧、例えば、セレクトゲート線ＳＧＳは、Ｖｓｇｓ（４Ｖ）、セレクトゲート線ＳＧＤは、Ｖｓｇｄ（４Ｖ）に設定される。
ところで、図１（ｂ）に示すように、ＮＡＮＤストリングＸ内の複数のメモリセル（複数のデプレッションタイプＦＥＴ）の閾値（同一データに関するもの）は、ソース線に近いものほど小さくなる傾向にある。この傾向は特に一括でデータを消去した後や、ＵＶ照射による電荷消滅後に顕著である。すなわち、一括でデータ消去をした場合に消去状態の閾値のばらつきが大きいことに起因している。
この閾値のばらつきを解消するために、第二の実施形態では、読み出し対象となる選択セルの位置がソース線ＳＬに近いほど、隣接セルの＋αの値を小さくし、選択セルの位置がビット線ＢＬに近いほど、隣接セルの＋αの値を大きくする。
この＋αの値の変化は、例えば、Ａ． 選択セルの位置が一つ変わる毎に、連続的に行うこともできるし（連続的変化）、Ｂ． 選択セルの位置が二つ以上変わったときに、段階的に行うこともできるし（段階的変化）、Ｃ． 上記Ａ．と上記Ｂ．とを組み合わせて行うこともできる。
また、ＮＡＮＤストリング内のｎ個のメモリセルのうち、ソース線ＳＬ側のｍ（＜ｎ）個のメモリセルについてのみ、Ａ、Ｂ又はＣを適用することもできる。この場合、ビット線側のｎ−ｍ個のメモリセルについては、選択セルの位置によらず、隣接セルの＋αの値を一定とする。
この＋αの変化は、図７に示すように、選択セルの閾値が隣接セルの＋αの値に依存するという事実に基づいている。即ち、二つの隣接セルの＋αの値が同じときに、＋αの値が大きくなると、選択セルの閾値が小さくなり、＋αの値が小さくなると、選択セルの閾値が大きくなる。
そこで、少なくとも閾値が小さくなる傾向にあるソース線側のメモリセルが選択セルとなったときに、二つの隣接セルの＋αの値を小さくして、選択セルの閾値をその値が大きくなる方向に補正し、ＮＡＮＤストリング内の複数のメモリセルの閾値のばらつきを解消する。
表１は、＋αの例を示している。
Figure 2010134983
この例では、１つのブロック内のワード線の本数、即ち、１つのＮＡＮＤストリング内のワード線の本数を、６４本とする。これを、ＷＬ００〜ＷＬ６３で表す。また、ＷＬ００をソース線に最も近いワード線とし、ＷＬ６３をビット線に最も近いワード線とする。
また、ＷＬ００とＷＬ６３に接続されるメモリセルは、ダミーセルとし、その閾値は、例えば、消去状態（又は初期状態）としてのマイナス電位に固定されているものとする。
この時、選択セルに接続されるワード線は、ＷＬ０１〜ＷＬ６２のうちの１本となる。選択セルに接続されるワード線は、選択されたワード線となる。
また、ソース線ＳＬの電位（ソース電位）Ｖｓは、例えば０．５Ｖ、ビット線ＢＬの電位（ドレイン電位）Ｖｄは、例えば、１．２Ｖとする。
ＷＬ０１〜ＷＬ０３のうちの１本が選択されるとき、＋αの値は、例えば、２．５Ｖとする。即ち、選択セルのソース線ＳＬ側に隣接する隣接セルのＶｒｅａｄ（ｓ）を、Ｖｔｈ（ｓ）＋α（＝２．５Ｖ）とし、選択セルのビット線ＢＬ側に隣接する隣接セルのＶｒｅａｄ（ｂ）を、Ｖｔｈ（ｂ）＋α（＝２．５Ｖ）とする。
ＷＬ０４〜ＷＬ０６のうちの１本が選択されるとき、＋αの値は、例えば、３．０Ｖとする。即ち、選択セルのソース線ＳＬ側に隣接する隣接セルのＶｒｅａｄ（ｓ）を、Ｖｔｈ（ｓ）＋α（＝３．０Ｖ）とし、選択セルのビット線ＢＬ側に隣接する隣接セルのＶｒｅａｄ（ｂ）を、Ｖｔｈ（ｂ）＋α（＝３．０Ｖ）とする。
ＷＬ０７〜ＷＬ６２のうちの１本が選択されるとき、＋αの値は、例えば、３．５Ｖとする。即ち、選択セルのソース線ＳＬ側に隣接する隣接セルのＶｒｅａｄ（ｓ）を、Ｖｔｈ（ｓ）＋α（＝３．５Ｖ）とし、選択セルのビット線ＢＬ側に隣接する隣接セルのＶｒｅａｄ（ｂ）を、Ｖｔｈ（ｂ）＋α（＝３．５Ｖ）とする。
図８は、第二の実施形態による閾値変動の改善効果を示している。
同図は、メモリセルの動特性における線形領域付近の電流を閾値電流とした場合の閾値電圧をワイブルプロットしたものである。
ここで、各点については図１と同じ定義なので説明を省略する。
同図（ａ）は、ソース側隣接セルのゲート電位をＶｒｅａｄ（ｓ）＝Ｖｔｈ（ｓ）＋αとし、ビット側隣接セルのゲート電位をＶｒｅａｄ（ｂ）＝Ｖｔｈ（ｂ）＋αとし、その他の非選択セルのゲート電位をＶｒｅａｄとして読み出し動作を行った場合のワイブルプロットである。＋αの値は、ワード線の位置によらず固定とする。同図（ａ）は、図４の（ｂ）に相当する。
同図（ｂ）は、ソース側隣接セルのゲート電位をＶｒｅａｄ（ｓ）＝Ｖｔｈ（ｓ）＋αとし、ビット側隣接セルのゲート電位をＶｒｅａｄ（ｂ）＝Ｖｔｈ（ｂ）＋αとし、その他の非選択セルのゲート電位をＶｒｅａｄとし、さらに、選択セルの位置に応じて＋αの値を変えて読み出し動作を行った場合のワイブルプロットである。
Ｖｒｅａｄは、５．５Ｖとする。
同図（ａ）では、＋αの値は、３．５Ｖとし、同図（ｂ）では、＋αの値は、２．５Ｖ、３．０Ｖ、３．５Ｖの三種類とし、表１に従って＋αの値を決定するものとする。
また、読み出し時のソース線の電位（ソース電位）Ｖｓは、０．５Ｖとし、ビット線の電位（ドレイン電位）Ｖｄは、１．２Ｖとする。
同図において、各点は、同図（ａ）よりも同図（ｂ）のほうが直線上に存在し、閾値分布が正規分布に近いことが分かる。また、直線の傾きは、同図（ａ）よりも同図（ｂ）のほうが大きく、閾値のばらつきが抑えられていることが分かる。
図９は、選択されたワード線の位置と閾値との関係とを示している。なお、図９中のＸ軸に示されていないワード線ＷＬ（例えばＷＬ０９等）は便宜上表示を省略している。
同図におけるサンプルは、図８のワイブルプロットにおけるサンプルと同一である。即ち、同図は、図８の各点（一つのメモリセルに相当）の閾値が、選択されたワード線の位置（選択セルの位置）に応じてどのように変化するかを示したものである。
同図（ａ）は、図８（ａ）に相当し、同図（ｂ）は、図８（ｂ）に相当する。
同図（ａ）、即ち、第一の実施形態の適用のみでは、ソース線側のメモリセルの閾値が低くなる、という問題を十分に解消していない。これに対し、同図（ｂ）、即ち、第二の実施形態では、ソース線側のメモリセルの閾値が極端に低くなる、という現象が防止され、閾値分布のばらつきが抑制されているのが分かる。
特に、一括でデータを消去した後や、ＵＶ照射による電荷消滅後に、選択メモリセルに書き込みを行う場合である。このことは、一括でデータ消去をした場合に消去状態の閾値のばらつきが大きいことに起因している。
(3) 第三の実施形態
第三の実施形態では、読み出し対象となる選択セルの両側に隣接する二つの隣接セルについて、ゲート電位とセル閾値との差＋αを一定とすると共に、選択セルの位置に応じてバックバイアスＶｂｉａｓの値を変えることにより選択セルの閾値変動を防止する。第三の実施形態は、上述の原理での第三の手段の実施形態に相当する。
第三の実施形態は、第一の実施形態の改良例であるため、第一の実施形態の特徴の全てを含んでいる。さらに、第三の実施形態では、第一の実施形態にない特徴として、選択セルの位置に応じてバックバイアスＶｂｉａｓの値を変える、という特徴を有する。
まず、バックバイアスＶｂｉａｓについて説明する。
図１０は、ＳＯＩ技術が適用されたデプレッションタイプＮＡＮＤフラッシュメモリのＮＡＮＤストリングの概略図を示している。
ＳＯＩ基板は、ｐ型半導体領域（例えば、ｐ型半導体基板）１ａと、ｐ型半導体領域１ａ上の埋め込み絶縁層（ＳＯＩ絶縁層）１ｂと、埋め込み絶縁層１ｂ上のｎ型半導体領域（ＳＯＩ活性層）１ｃとから構成される。
ｎ型半導体領域１ｃ上には、例えば、フローティングゲート電極（電荷蓄積層）ＦＧ及びコントロールゲート電極ＣＧを有する複数のメモリセルが形成される。これら複数のメモリセルは、直列接続され、ＮＡＮＤストリングを構成する。
ＮＡＮＤストリングの一端は、ソース電位Ｖｓが印加されるソース端子であり、他端は、ドレイン電位Ｖｄが印加されるドレイン端子である。
デプレッションタイプＮＡＮＤフラッシュメモリでは、例えば、フローティングゲート電極ＦＧ内に電荷が蓄積されていない状態を消去状態とする。消去状態では、閾値がマイナス電位であるため、ゲート電位（コントロールゲート電極ＣＧの電位）が０Ｖのときに、チャネルが形成され、メモリセルは、オン状態にある。
また、フローティングゲート電極ＦＧ内に電荷が蓄積されている状態を書き込み状態とする。書き込み状態では、閾値がプラス電位であるため、ゲート電位が０Ｖのときに、チャネルが形成されず、メモリセルは、オフ状態にある。
オフ状態では、例えば、空乏層Ｄ１は、ｎ型半導体領域１ｃの上端（フローティングゲート電極ＦＧ側の一端）からｎ型半導体領域１ｃの下端（埋め込み絶縁層１ｂ側の他端）まで達している。ここでは、空乏層Ｄ２については考えない。
そこで、書き込み状態のメモリセル（選択セル）に対して、ゲート電位の値を徐々に上げていくと、選択セルのフローティングゲート電極ＦＧ内の電荷量により決まる選択セルの閾値を越えたときに、空乏層Ｄ１の下端は、埋め込み絶縁層１ｂから離れて、チャネルが形成され、選択セルは、オン状態になる。
フローティングゲート電極ＦＧ内に蓄積される電荷量（規定値）を一種類とすれば、２値メモリが実現され、二種類以上とすれば、多値メモリが実現される。
バックバイアスＶｂｉａｓは、例えば、このようなデプレッションタイプＮＡＮＤフラッシュメモリにおいて、ｐ型半導体領域１ａに印加する電位のことである。バックバイアスＶｂｉａｓは、例えば、マイナス電位であり、ｎ型半導体領域１ｃの下端から上端に向かって生じる空乏層Ｄ２の伸び／縮みを制御する。
空乏層Ｄ２が形成されるということは、ｎ型半導体領域１ｃの下端の位置が、空乏層Ｄ２の上端（フローティングゲート電極ＦＧ側の一端）に移動することに等しい。また、バックバイアスＶｂｉａｓがマイナス電位のときは、その絶対値が大きいほど、その移動量も大きくなる。
従って、バックバイアス（マイナス電位）Ｖｂｉａｓの絶対値を大きくすれば、メモリセルの閾値は、大きくなり、バックバイアスＶｂｉａｓの絶対値を小さくすれば、メモリセルの閾値は、小さくなる。
尚、上述の原理は、図１１に示す構造のデプレッションタイプＮＡＮＤフラッシュメモリについても適用される。同図の構造は、図１０の構造と比べると、埋め込み絶縁層（ＳＯＩ絶縁層）が存在せず、ｐ型半導体領域１ａとｎ型半導体領域１ｃとがｐｎ接合を構成している点にある。
図１２は、第三の実施形態の電位関係を示している。
前提として、ＮＡＮＤストリングＸは、直列接続されたｎ個のメモリセルＭＣ０，ＭＣ１，ＭＣ２，…ＭＣｋ−２，ＭＣｋ−１，ＭＣｋ，ＭＣｋ＋１，ＭＣｋ＋２，…ＭＣｎ−２，ＭＣｎ−１から構成され、各々のメモリセルは、デプレッションタイプｎチャネルＭＯＳＦＥＴから構成されるものとする。
また、読み出し対象となる選択セルは、最もソース線側のメモリセルＭＣ０から最もビット線側のメモリセルＭＣ（ｎ−１）に向かって一つずつ移動する。
選択セルのゲート電位は、選択セルの閾値Ｖｔｈ（ｓｅｌ．）に応じて選択セルＭＣｋがオン又はオフとなる電位Ｖｓｌに設定する。
選択セル及びそれに隣接する二つの隣接セル以外の残りの全ての非選択セルのゲート電位は、非選択セルの閾値Ｖｔｈ（ｕｎｓｅｌ．）によらず常にオンとなる電位Ｖｒｅａｄに設定する。
選択セルのソース線ＳＬ側に隣接する隣接セルのゲート電位は、隣接セルの閾値Ｖｔｈ（ｓ）に特定電位＋αを足した値Ｖｒｅａｄ（ｓ）＝Ｖｔｈ（ｓ）＋αに設定される。選択セルのビット線ＢＬ側に隣接する隣接セルのゲート電位は、隣接セルの閾値Ｖｔｈ（ｂ）に特定電位＋αを足した値Ｖｒｅａｄ（ｂ）＝Ｖｔｈ（ｂ）＋αに設定される。
即ち、ソース線ＳＬ側の隣接セルのゲート電位と閾値との差＋α＝Ｖｒｅａｄ（ｓ）−Ｖｔｈ（ｓ）と、ビット線ＢＬ側の隣接セルのゲート電位と閾値との差＋α＝Ｖｒｅａｄ（ｓ）−Ｖｔｈ（ｓ）とは、互いに等しい。
この時、ソース線ＳＬは、Ｖｓ（例えば、０．５Ｖ）、ビット線ＢＬは、Ｖｄ（例えば、１．２Ｖ）、セレクトゲート線ＳＧＳは、Ｖｓｇｓ（例えば、０Ｖ）、セレクトゲート線ＳＧＤは、Ｖｓｇｄ（例えば、０Ｖ）に設定される。
ところで、ＮＡＮＤストリングＸ内の複数のメモリセル（複数のデプレッションタイプＦＥＴ）の閾値（同一データに関するもの）は、第二の実施形態で説明したように、ソース線に近いものほど小さくなる傾向にある。
この閾値のばらつきを解消するために、第三の実施形態では、読み出し対象となる選択セルの位置がソース線ＳＬに近いほど、バックバイアスＶｂｉａｓの値を大きくし、選択セルの位置がビット線ＢＬに近いほど、バックバイアスＶｂｉａｓの値を小さくする。
このＶｂｉａｓの値の変化は、例えば、Ａ． 選択セルの位置が一つ変わる毎に、連続的に行うこともできるし（連続的変化）、Ｂ． 選択セルの位置が二つ以上変わったときに、段階的に行うこともできるし（段階的変化）、Ｃ． 上記Ａ．と上記Ｂ．とを組み合わせて行うこともできる。
また、ＮＡＮＤストリング内のｎ個のメモリセルのうち、ソース線ＳＬ側のｍ（＜ｎ）個のメモリセルについてのみ、Ａ、Ｂ又はＣを適用することもできる。この場合、ビット線側のｎ−ｍ個のメモリセルについては、選択セルの位置によらず、Ｖｂｉａｓの値を一定とする。
このＶｂｉａｓの変化は、上述のように、Ｖｂｉａｓの絶対値が大きいほど、選択セルの閾値が大きくなる、という事実に基づいている。即ち、Ｖｂｉａｓの値が大きくなると、選択セルの閾値が大きくなり、Ｖｂｉａｓの値が小さくなると、選択セルの閾値が小さくなる。
そこで、少なくとも閾値が小さくなる傾向にあるソース線側のメモリセルが選択セルとなったときに、Ｖｂｉａｓの値を大きくして、選択セルの閾値をその値が大きくなる方向に補正し、ＮＡＮＤストリング内の複数のメモリセルの閾値のばらつきを解消する。
表２は、Ｖｂｉａｓの例を示している。
Figure 2010134983
この例では、１つのブロック内のワード線の本数、即ち、１つのＮＡＮＤストリング内のワード線の本数を、６４本とする。これを、ＷＬ００〜ＷＬ６３で表す。また、ＷＬ００をソース線に最も近いワード線とし、ＷＬ６３をビット線に最も近いワード線とする。
また、ＷＬ００とＷＬ６３に接続されるメモリセルは、ダミーセルとし、その閾値は、例えば、消去状態（又は初期状態）としてのマイナス電位に固定されているものとする。
この時、選択セルに接続されるワード線は、ＷＬ０１〜ＷＬ６２のうちの１本となる。選択セルに接続されるワード線は、選択されたワード線となる。
ソース線ＳＬの電位（ソース電位）Ｖｓは、例えば、０．５Ｖとし、ビット線ＢＬの電位（ドレイン電位）Ｖｄは、例えば、１．２Ｖとする。
また、＋αの値は、例えば、３．５Ｖとする。即ち、選択セルのソース線ＳＬ側に隣接する隣接セルのＶｒｅａｄ（ｓ）を、Ｖｔｈ（ｓ）＋α（＝３．５Ｖ）とし、選択セルのビット線ＢＬ側に隣接する隣接セルのＶｒｅａｄ（ｂ）を、Ｖｔｈ（ｂ）＋α（＝３．５Ｖ）とする。
＋αの値は、選択セルの位置によらず一定とする。
ＷＬ０１〜ＷＬ０３のうちの１本が選択されるとき、Ｖｂｉａｓの値は、例えば、−０．５Ｖとする。また、ＷＬ０４〜ＷＬ０６のうちの１本が選択されるとき、Ｖｂｉａｓの値は、例えば、−０．２５Ｖとする。さらに、ＷＬ０７〜ＷＬ６２のうちの１本が選択されるとき、Ｖｂｉａｓの値は、例えば、０Ｖとする。
図１３は、第三の実施形態による閾値変動の改善効果を示している。
同図は、メモリセルの動特性における線形領域付近の電流を閾値電流とした場合の閾値電圧をワイブルプロットしたものである。
ここで、各点については図１と同じ定義なので説明を省略する。
同図（ａ）は、ソース側隣接セルのゲート電位をＶｒｅａｄ（ｓ）＝Ｖｔｈ（ｓ）＋αとし、ビット側隣接セルのゲート電位をＶｒｅａｄ（ｂ）＝Ｖｔｈ（ｂ）＋αとし、その他の非選択セルのゲート電位をＶｒｅａｄとして読み出し動作を行った場合のワイブルプロットである。＋αの値は、ワード線の位置によらず固定とする。同図（ａ）は、図４の（ｂ）に相当する。
同図（ｂ）は、ソース側隣接セルのゲート電位をＶｒｅａｄ（ｓ）＝Ｖｔｈ（ｓ）＋αとし、ビット側隣接セルのゲート電位をＶｒｅａｄ（ｂ）＝Ｖｔｈ（ｂ）＋αとし、その他の非選択セルのゲート電位をＶｒｅａｄとし、さらに、選択セルの位置に応じてＶｂｉａｓの値を変えて読み出し動作を行った場合のワイブルプロットである。＋αの値は、ワード線の位置によらず固定とする。
Ｖｒｅａｄは、５．５Ｖとし、＋αの値は、３．５Ｖとする。
同図（ａ）では、Ｖｂｉａｓの値は、０Ｖとし、同図（ｂ）では、Ｖｂｉａｓの値は、−０．５Ｖ、−０．２５Ｖ、０Ｖの三種類とし、表３に従ってＶｂｉａｓの値を決定するものとする。
また、読み出し時のソース線の電位（ソース電位）Ｖｄは、０．５Ｖとし、ビット線の電位（ドレイン電位）Ｖｄは、１．２Ｖとする。
同図において、各点は、同図（ａ）よりも同図（ｂ）のほうが直線上に存在し、閾値分布が正規分布に近いことが分かる。また、直線の傾きは、同図（ａ）よりも同図（ｂ）のほうが大きく、閾値のばらつきが抑えられていることが分かる。
図１４は、選択されたワード線の位置と閾値との関係とを示している。なお、図１４中のＸ軸に示されていないワード線ＷＬ（例えばＷＬ０９等）は便宜上表示を省略している。
同図におけるサンプルは、図１３のワイブルプロットにおけるサンプルと同一である。即ち、同図は、図１３の各点（一つのメモリセルに相当）の閾値が、選択されたワード線の位置（選択セルの位置）に応じてどのように変化するかを示したものである。
同図（ａ）は、図１３（ａ）に相当し、同図（ｂ）は、図１３（ｂ）に相当する。
同図（ａ）に対し、同図（ｂ）、即ち、第三の実施形態では、ソース線側のメモリセルの閾値が極端に低くなる、という現象が防止され、閾値分布のばらつきが抑制されているのが分かる。
(3) 第四の実施形態
第四の実施形態では、読み出し対象となる選択セルの両側に隣接する二つの隣接セルについて、ゲート電位とセル閾値との差＋αを一定とすると共に、選択セルの位置に応じてソース電位Ｖｓの値を変えることにより選択セルの閾値変動を防止する。第四の実施形態は、上述の原理での第三の手段の実施形態に相当する。
第四の実施形態は、第一の実施形態の改良例であるため、第一の実施形態の特徴の全てを含んでいる。さらに、第四の実施形態では、第一の実施形態にない特徴として、選択セルの位置に応じてソース電位Ｖｓの値を変える、という特徴を有する。
ソース電位Ｖｓを変えることは、第三の実施形態におけるバックバイアスＶｂｉａｓを変えることに等価である。即ち、第四の実施形態では、バックバイアスＶｂｉａｓを変えることなく、ソース電位Ｖｓを変えることにより、第三の実施形態と同様の効果を得ることを目的とする。
図１５は、第四の実施形態の電位関係を示している。
前提として、ＮＡＮＤストリングＸは、直列接続されたｎ個のメモリセルＭＣ０，ＭＣ１，ＭＣ２，…ＭＣｋ−２，ＭＣｋ−１，ＭＣｋ，ＭＣｋ＋１，ＭＣｋ＋２，…ＭＣｎ−２，ＭＣｎ−１から構成され、各々のメモリセルは、デプレッションタイプｎチャネルＭＯＳＦＥＴから構成されるものとする。
選択セルのゲート電位は、選択セルの閾値Ｖｔｈ（ｓｅｌ．）に応じて選択セルＭＣｋがオン又はオフとなる電位Ｖｓｌに設定する。
選択セル及びそれに隣接する二つの隣接セル以外の残りの全ての非選択セルのゲート電位は、非選択セルの閾値Ｖｔｈ（ｕｎｓｅｌ．）によらず常にオンとなる電位Ｖｒｅａｄに設定する。
選択セルのソース線ＳＬ側に隣接する隣接セルのゲート電位は、隣接セルの閾値Ｖｔｈ（ｓ）に特定電位＋αを足した値Ｖｒｅａｄ（ｓ）＝Ｖｔｈ（ｓ）＋αに設定される。選択セルのビット線ＢＬ側に隣接する隣接セルのゲート電位は、隣接セルの閾値Ｖｔｈ（ｂ）に特定電位＋αを足した値Ｖｒｅａｄ（ｂ）＝Ｖｔｈ（ｂ）＋αに設定される。
即ち、ソース線ＳＬ側の隣接セルのゲート電位と閾値との差＋α＝Ｖｒｅａｄ（ｓ）−Ｖｔｈ（ｓ）と、ビット線ＢＬ側の隣接セルのゲート電位と閾値との差＋α＝Ｖｒｅａｄ（ｓ）−Ｖｔｈ（ｓ）とは、互いに等しい。
この時、ソース線ＳＬは、Ｖｓ、ビット線ＢＬは、Ｖｄ（例えば、１．２Ｖ）、セレクトゲート線ＳＧＳ、ＳＧＤは、セレクトゲートトランジスタＳＴＳ、ＳＴＤがオンする電圧、例えば、セレクトゲート線ＳＧＳは、Ｖｓｇｓ（４Ｖ）、セレクトゲート線ＳＧＤは、Ｖｓｇｄ（４Ｖ）に設定される。
ところで、ＮＡＮＤストリングＸ内の複数のメモリセル（複数のデプレッションタイプＦＥＴ）の閾値（同一データに関するもの）は、第二の実施形態で説明したように、ソース線に近いものほど小さくなる傾向にある。
この閾値のばらつきを解消するために、第四の実施形態では、読み出し対象となる選択セルの位置がソース線ＳＬに近いほど、ソース線ＳＬの電位、即ち、ソース電位Ｖｓの値を大きくし、選択セルの位置がビット線ＢＬに近いほど、ソース電位Ｖｓの値を小さくする。
このＶｓの値の変化は、例えば、Ａ． 選択セルの位置が一つ変わる毎に、連続的に行うこともできるし（連続的変化）、Ｂ． 選択セルの位置が二つ以上変わったときに、段階的に行うこともできるし（段階的変化）、Ｃ． 上記Ａ．と上記Ｂ．とを組み合わせて行うこともできる。
また、ＮＡＮＤストリング内のｎ個のメモリセルのうち、ソース線ＳＬ側のｍ（＜ｎ）個のメモリセルについてのみ、Ａ、Ｂ又はＣを適用することもできる。この場合、ビット線側のｎ−ｍ個のメモリセルについては、選択セルの位置によらず、Ｖｓの値を一定とする。
このＶｓの変化は、Ｖｓの値が大きいほど、ゲート−ソース間の電圧が小さくなるために選択セルの閾値が実質的に大きくなる、という事実に基づいている。即ち、Ｖｓの値が大きくなると、選択セルの閾値が大きくなり、Ｖｓの値が小さくなると、選択セルの閾値が小さくなる。
そこで、少なくとも閾値が小さくなる傾向にあるソース線側のメモリセルが選択セルとなったときに、Ｖｓの値を大きくして、選択セルの閾値をその値が大きくなる方向に補正し、ＮＡＮＤストリング内の複数のメモリセルの閾値のばらつきを解消する。
表３は、Ｖｓの例を示している。
Figure 2010134983
この例では、１つのブロック内のワード線の本数、即ち、１つのＮＡＮＤストリング内のワード線の本数を、６４本とする。これを、ＷＬ００〜ＷＬ６３で表す。また、ＷＬ００をソース線に最も近いワード線とし、ＷＬ６３をビット線に最も近いワード線とする。
また、ＷＬ００とＷＬ６３に接続されるメモリセルは、ダミーセルとし、その閾値は、例えば、消去状態（又は初期状態）としてのマイナス電位に固定されているものとする。
この時、選択セルに接続されるワード線は、ＷＬ０１〜ＷＬ６２のうちの１本となる。選択セルに接続されるワード線は、選択されたワード線となる。
ビット線ＢＬの電位（ドレイン電位）Ｖｄは、例えば、１．２Ｖとする。
また、＋αの値は、例えば、３．５Ｖとする。即ち、選択セルのソース線ＳＬ側に隣接する隣接セルのＶｒｅａｄ（ｓ）を、Ｖｔｈ（ｓ）＋α（＝３．５Ｖ）とし、選択セルのビット線ＢＬ側に隣接する隣接セルのＶｒｅａｄ（ｂ）を、Ｖｔｈ（ｂ）＋α（＝３．５Ｖ）とする。
＋αの値は、選択セルの位置によらず一定とする。
ＷＬ０１〜ＷＬ０３のうちの１本が選択されるとき、Ｖｓの値は、例えば、０．５Ｖとする。また、ＷＬ０４〜ＷＬ０６のうちの１本が選択されるとき、Ｖｓの値は、例えば、０．２５Ｖとする。さらに、ＷＬ０７〜ＷＬ６２のうちの１本が選択されるとき、Ｖｓの値は、例えば、０Ｖとする。
図１６は、第四の実施形態による閾値変動の改善効果を示している。
同図は、メモリセルの動特性における線形領域付近の電流を閾値電流とした場合の閾値電圧をワイブルプロットしたものである。
ここで、各点については図１と同じ定義なので説明を省略する。
同図（ａ）は、ソース側隣接セルのゲート電位をＶｒｅａｄ（ｓ）＝Ｖｔｈ（ｓ）＋αとし、ビット側隣接セルのゲート電位をＶｒｅａｄ（ｂ）＝Ｖｔｈ（ｂ）＋αとし、その他の非選択セルのゲート電位をＶｒｅａｄとして読み出し動作を行った場合のワイブルプロットである。＋αの値は、ワード線の位置によらず固定とする。同図（ａ）は、図４の（ｂ）に相当する。
同図（ｂ）は、ソース側隣接セルのゲート電位をＶｒｅａｄ（ｓ）＝Ｖｔｈ（ｓ）＋αとし、ビット側隣接セルのゲート電位をＶｒｅａｄ（ｂ）＝Ｖｔｈ（ｂ）＋αとし、その他の非選択セルのゲート電位をＶｒｅａｄとし、さらに、選択セルの位置に応じてＶｓの値を変えて読み出し動作を行った場合のワイブルプロットである。＋αの値は、ワード線の位置によらず固定とする。
Ｖｒｅａｄは、５．５Ｖとし、＋αの値は、３．５Ｖとする。
同図（ａ）では、Ｖｓの値は、０．５Ｖとし、同図（ｂ）では、Ｖｓの値は、０．５Ｖ、０．２５Ｖ、０Ｖの三種類とし、表２に従ってＶｓの値を決定するものとする。
また、読み出し時のビット線の電位（ドレイン電位）Ｖｄは、１．２Ｖとする。
同図において、各点は、同図（ａ）よりも同図（ｂ）のほうが直線上に存在し、閾値分布が正規分布に近いことが分かる。また、直線の傾きは、同図（ａ）よりも同図（ｂ）のほうが大きく、閾値のばらつきが抑えられていることが分かる。
図１７は、選択されたワード線の位置と閾値との関係とを示している。なお、図１７中のＸ軸に示されていないワード線ＷＬ（例えばＷＬ０９等）は便宜上表示を省略している。
同図におけるサンプルは、図１６のワイブルプロットにおけるサンプルと同一である。即ち、同図は、図１６の各点（一つのメモリセルに相当）の閾値が、選択されたワード線の位置（選択セルの位置）に応じてどのように変化するかを示したものである。
同図（ａ）は、図１６（ａ）に相当し、同図（ｂ）は、図１６（ｂ）に相当する。
同図（ａ）、即ち、第一の実施形態の適用のみでは、ソース線側のメモリセルの閾値が低くなる、という問題を十分に解消していない。これに対し、同図（ｂ）、即ち、第四の実施形態では、ソース線側のメモリセルの閾値が極端に低くなる、という現象が防止され、閾値分布のばらつきが抑制されているのが分かる。
第二の実施形態と同様、特に、選択メモリセルにデータを書き込んだ後にソース線に隣接するメモリセルに追加書き込みを行う前の状態である、選択メモリセルのベリファイ読み出しの時に効果がある。
また、第三の実施形態と比べてマイナスの電位を必要とせず、半導体装置の縮小化ができ、かつ、ソース線側のメモリセルの閾値が極端に低くなる、という現象が防止できる。
３． 適用例
本発明は、デプレッションタイプＮＡＮＤフラッシュメモリに関するものであるが、近年、それを実現するための様々なメモリセルアレイ構造が提案されている。ここでは、そのいくつかについて説明する。
(1) ブロック図
まず、ブロック図について説明する。
図１８は、デプレッションタイプＮＡＮＤフラッシュメモリを示している。
メモリセルアレイ１は、複数のブロックＢＫ１，ＢＫ２，・・・ＢＫｊを有する。
データラッチ回路２は、読み出し／書き込み時にデータを一時的にラッチする機能を有し、例えば、フリップフロップ回路から構成される。
Ｉ／Ｏ（Input/Output）バッファ３は、データのインターフェイス回路として、アドレスバッファ４は、アドレス信号のインターフェイス回路として機能する。
アドレス信号には、ブロックアドレス信号、ロウアドレス信号及びカラムアドレス信号が含まれる。
ロウデコーダ５は、ブロックアドレス信号に基づいて、複数のブロックＢＫ１，ＢＫ２，・・・ＢＫｊのうちの１つを選択し、ロウアドレス信号に基づいて、選択されたブロック内の複数のワード線のうち１つを選択する。ワード線ドライバ７は、選択されたブロック内の複数のワード線を駆動する。
カラムデコーダ６は、カラムアドレス信号に基づいて、複数のビット線のうちの１つを選択する。
基板／ソース電位制御回路８は、半導体基板の電位及びソース線の電位を制御する。半導体基板には、半導体基板内のウェルを含むものとする。
第三の実施形態におけるバックバイアスＶｂｉａｓ及び第四の実施形態におけるソース電位Ｖｓは、この基板電位制御回路８により発生する。
電位発生回路９は、ワード線ドライバ７を制御する電位、及び、選択されたブロック内の複数のワード線及び２本のセレクトゲート線に供給する電位を発生する。
第一乃至第四の実施形態における＋α、Ｖｓｌ、Ｖｒｅａｄ，Ｖｒｅａｄ（ｓ）及びＶｒｅａｄ（ｂ）は、この電位発生回路９により発生する。
制御回路１０は、例えば、基板／ソース電位制御回路８及び電位発生回路９の動作を制御する。
特定電位記憶部１０ａは、特定電位＋αの値を記憶している部分であり、複数のメモリセルから構成され、これらメモリセルにデータが記憶されている。第二の実施形態で選択セルの位置に応じて＋αの値を変える場合には、特定電位記憶部に複数のデータが記憶され、このデータの違いにより特定電位を変化させる。例えば、データ“００”の場合は、３．５Ｖ、データ“０１”の場合は３．０Ｖに特定電位を割り振っておく。なお、特定電位記憶部はメモリセルアレイ１中に形成されていても良い。
隣接メモリセル閾値記憶部１０ｂは、選択セルに隣接するメモリセルの閾値を記憶する部分であり、例えば、ラッチ回路から構成される。
転送電位セレクタ１０ｃは、動作モード、選択されたワード線の位置などの情報に基づいて、選択されたブロック内の複数のワード線の各々に供給する電位を選択し、ワード線ドライバ７を介して複数のワード線にその電位を供給する。
制御回路１０は、特定電位記憶部に記憶されたデータから特定電位を判断し、隣接メモリセル閾値記憶部の閾値を足し合わせてＶｒｅａｄ（ｂ）またはＶｒｅａｄ（ｓ）を電位発生回路９に生成させる。このＶｒｅａｄ（ｂ）、Ｖｒｅａｄ（ｓ）は、転送電位セレクタ１０ｃにより、選択セルに隣接する隣接セルのゲート電位に転送される。
(2) ＭＯＮＯＳ構造＋ＳＯＩ構造
この構造に対しては、第一乃至第四の実施形態の全てを適用できる。
図１９は、ＮＡＮＤストリングを示している。
ＭＯＮＯＳ構造とは、デプレッションタイプＦＥＴから構成されるメモリセルの電荷蓄積層が窒化シリコンなどの絶縁体から構成されるセル構造のことである。
半導体基板１１は、ＳＯＩ構造を有する。即ち、半導体基板１１は、ｐ型半導体領域１１ａと、ｐ型半導体領域１１ａ上の埋め込み絶縁層（ＳＯＩ絶縁層）１１ｂと、埋め込み絶縁層１１ｂ上のｎ型半導体領域１１ｃとから構成される。
ｎ型半導体領域１１ｃ上には、直列接続されたｎ個のメモリセルＭＣ０，ＭＣ１，…ＭＣ（ｎ−２），ＭＣ（ｎ−１）から構成されるＮＡＮＤストリングＸと、その両端に一つずつ接続される二つのセレクトゲートトランジスタＳＴＳ，ＳＴＤとが形成される。
メモリセルＭＣｉ（ｉ＝０〜ｎ−１）は、それぞれ、ｎ型半導体領域１１ｃ上のゲート絶縁膜（例えば、酸化シリコン）１２ａと、ゲート絶縁膜１２ａ上の電荷蓄積層（例えば、窒化シリコン）１３と、電荷蓄積層１３上のブロック絶縁膜１４ａと、ブロック絶縁膜１４ａ上のコントロールゲート電極１５ａとを有する。
ブロック絶縁膜１４ａとは、電荷蓄積層１３とコントロールゲート電極１５ａとの間のリークをブロックする絶縁膜のことである。
セレクトゲートトランジスタＳＴＳ，ＳＴＤは、それぞれ、ｎ型半導体領域１１ｃ上のゲート絶縁膜（例えば、酸化シリコン）１２ｂと、ゲート絶縁膜１２ｂ上のセレクトゲート電極１５ｂとを有する。
ＮＡＮＤストリングＸの一端側には、ソース拡散層１６が形成され、ＮＡＮＤストリングＸの他端側には、ドレイン拡散層１８が形成される。
ソース拡散層１６は、コンタクトプラグ１７を介してソース線ＳＬに接続される。ドレイン拡散層１８は、コンタクトプラグ１９を介してビット線ＢＬに接続される。
なお、セレクトゲートトランジスタＳＴＳ，ＳＴＤのチャネルをｐ型にし、デプレッションタイプにすることも可能である。
(3) ＭＯＮＯＳ構造＋ｐｎ接合構造
この構造に対しては、第一乃至第四の実施形態の全てを適用できる。
図２０は、ＮＡＮＤストリングを示している。
半導体基板１１は、ｐ型半導体領域１１ａと、ｐ型半導体領域１１ａ上のｎ型半導体領域１１ｃとから構成される。ｐ型半導体領域１１ａとｎ型半導体領域１１ｃとは、ｐｎ接合を構成する。
ｎ型半導体領域１１ｃ上には、直列接続されたｎ個のメモリセルＭＣ０，ＭＣ１，…ＭＣ（ｎ−２），ＭＣ（ｎ−１）から構成されるＮＡＮＤストリングＸと、その両端に一つずつ接続される二つのセレクトゲートトランジスタＳＴＳ，ＳＴＤとが形成される。
メモリセルＭＣｉ（ｉ＝０〜ｎ−１）は、ＭＯＮＯＳ構造を有する。
メモリセルＭＣｉは、それぞれ、ｎ型半導体領域１１ｃ上のゲート絶縁膜（例えば、酸化シリコン）１２ａと、ゲート絶縁膜１２ａ上の電荷蓄積層（例えば、窒化シリコン）１３と、電荷蓄積層１３上のブロック絶縁膜１４ａと、ブロック絶縁膜１４ａ上のコントロールゲート電極１５ａとを有する。
セレクトゲートトランジスタＳＴＳ，ＳＴＤは、それぞれ、ｎ型半導体領域１１ｃ上のゲート絶縁膜（例えば、酸化シリコン）１２ｂと、ゲート絶縁膜１２ｂ上のセレクトゲート電極１５ｂとを有する。
ＮＡＮＤストリングＸの一端側には、ソース拡散層１６が形成され、ＮＡＮＤストリングＸの他端側には、ドレイン拡散層１８が形成される。
ソース拡散層１６は、コンタクトプラグ１７を介してソース線ＳＬに接続される。ドレイン拡散層１８は、コンタクトプラグ１９を介してビット線ＢＬに接続される。
なお、セレクトゲートトランジスタＳＴＳ，ＳＴＤのチャネルをｐ型にし、デプレッションタイプにすることも可能である。
(4) フローティングゲート構造＋ＳＯＩ構造
この構造に対しては、第一乃至第四の実施形態の全てを適用できる。
図２１は、ＮＡＮＤストリングを示している。
フローティングゲート構造とは、デプレッションタイプＦＥＴから構成されるメモリセルの電荷蓄積層が導電性ポリシリコンなどのフローティング状態の導電体から構成されるセル構造のことである。
半導体基板１１は、ＳＯＩ構造を有する。即ち、半導体基板１１は、ｐ型半導体領域１１ａと、ｐ型半導体領域１１ａ上の埋め込み絶縁層（ＳＯＩ絶縁層）１１ｂと、埋め込み絶縁層１１ｂ上のｎ型半導体領域１１ｃとから構成される。
ｎ型半導体領域１１ｃ上には、直列接続されたｎ個のメモリセルＭＣ０，ＭＣ１，…ＭＣ（ｎ−２），ＭＣ（ｎ−１）から構成されるＮＡＮＤストリングＸと、その両端に一つずつ接続される二つのセレクトゲートトランジスタＳＴＳ，ＳＴＤとが形成される。
メモリセルＭＣｉ（ｉ＝０〜ｎ−１）は、それぞれ、ｎ型半導体領域１１ｃ上のゲート絶縁膜（例えば、酸化シリコン）１２ａと、ゲート絶縁膜１２ａ上の電荷蓄積層（例えば、導電性ポリシリコン）１３ａと、電荷蓄積層１３ａ上の電極間絶縁膜１４ａと、電極間絶縁膜１４ａ上のコントロールゲート電極１５ａとを有する。
セレクトゲートトランジスタＳＴＳ，ＳＴＤは、それぞれ、ｎ型半導体領域１１ｃ上のゲート絶縁膜（例えば、酸化シリコン）１２ｂと、ゲート絶縁膜１２ｂ上の下層ゲート電極１３ｂと、下層ゲート電極１３ｂ上の電極間絶縁膜１４ｂと、電極間絶縁膜１４ｂ上の上層ゲート電極（セレクトゲート電極）１５ｂとを有する。
下層ゲート電極１３ｂと上層ゲート電極１５ｂとは、電極間絶縁膜１４ｂに設けられた開口を介して互いに電気的に接続される。
ＮＡＮＤストリングＸの一端側には、ソース拡散層１６が形成され、ＮＡＮＤストリングＸの他端側には、ドレイン拡散層１８が形成される。
ソース拡散層１６は、コンタクトプラグ１７を介してソース線ＳＬに接続される。ドレイン拡散層１８は、コンタクトプラグ１９を介してビット線ＢＬに接続される。
なお、セレクトゲートトランジスタＳＴＳ，ＳＴＤのチャネルをｐ型にし、デプレッションタイプにすることも可能である。
(5) フローティングゲート構造＋ｐｎ接合構造
この構造に対しては、第一乃至第四の実施形態の全てを適用できる。
図２２は、ＮＡＮＤストリングを示している。
半導体基板１１は、ｐ型半導体領域１１ａと、ｐ型半導体領域１１ａ上のｎ型半導体領域１１ｃとから構成される。ｐ型半導体領域１１ａとｎ型半導体領域１１ｃとは、ｐｎ接合を構成する。
ｎ型半導体領域１１ｃ上には、直列接続されたｎ個のメモリセルＭＣ０，ＭＣ１，…ＭＣ（ｎ−２），ＭＣ（ｎ−１）から構成されるＮＡＮＤストリングＸと、その両端に一つずつ接続される二つのセレクトゲートトランジスタＳＴＳ，ＳＴＤとが形成される。
メモリセルＭＣｉ（ｉ＝０〜ｎ−１）は、フローティングゲート構造を有する。
メモリセルＭＣｉは、それぞれ、ｎ型半導体領域１１ｃ上のゲート絶縁膜（例えば、酸化シリコン）１２ａと、ゲート絶縁膜１２ａ上の電荷蓄積層（例えば、導電性ポリシリコン）１３ａと、電荷蓄積層１３ａ上の電極間絶縁膜１４ａと、電極間絶縁膜１４ａ上のコントロールゲート電極１５ａとを有する。
セレクトゲートトランジスタＳＴＳ，ＳＴＤは、それぞれ、ｎ型半導体領域１１ｃ上のゲート絶縁膜（例えば、酸化シリコン）１２ｂと、ゲート絶縁膜１２ｂ上の下層ゲート電極１３ｂと、下層ゲート電極１３ｂ上の電極間絶縁膜１４ｂと、電極間絶縁膜１４ｂ上の上層ゲート電極（セレクトゲート電極）１５ｂとを有する。
下層ゲート電極１３ｂと上層ゲート電極１５ｂとは、電極間絶縁膜１４ｂに設けられた開口を介して互いに電気的に接続される。
ＮＡＮＤストリングＸの一端側には、ソース拡散層１６が形成され、ＮＡＮＤストリングＸの他端側には、ドレイン拡散層１８が形成される。
ソース拡散層１６は、コンタクトプラグ１７を介してソース線ＳＬに接続される。ドレイン拡散層１８は、コンタクトプラグ１９を介してビット線ＢＬに接続される。
なお、セレクトゲートトランジスタＳＴＳ，ＳＴＤのチャネルをｐ型にし、デプレッションタイプにすることも可能である。
(6) 三次元構造
この構造に対しては、第一、第二及び第四の実施形態を適用できる。
図２３は、三次元構造の第一例を示している。
ｐ型半導体基板２１の表面領域には、ソース線側セレクトゲートトランジスタＳＴＳが形成される。セレクトゲートトランジスタＳＴＳは、ｎ型拡散層２２ａ，２２ｂと、ｎ型拡散層２２ａ，２２ｂ間のチャネル上のゲート絶縁膜２３と、ゲート絶縁膜２３上のセレクトゲート電極２４とから構成される。
ｎ型拡散層２２ａは、ソース線ＳＬに接続される。
ｎ型拡散層２２ｂ上には、Ｚ方向に延びる柱状の活性層２５が形成される。活性層２５は、ｎ型半導体領域となる。活性層２５の上端には、ドレイン拡散層２６が形成される。ドレイン拡散層２６は、ビット線コンタクトＢＣを介してビット線ＢＬに接続される。
活性層２５の側面上には、直列接続されたｎ個のメモリセルＭＣ０，…ＭＣ（ｎ−１）から構成されるＮＡＮＤストリングＸと、そのドレイン側（ビット線側）の一端に接続されるビット線側セレクトゲートトランジスタＳＴＤとが形成される。
メモリセルＭＣｉ（ｉ＝０〜ｎ−１）は、それぞれ、活性層２５の側面上のゲート絶縁膜（例えば、酸化シリコン）２７と、ゲート絶縁膜２７上の電荷蓄積層（例えば、窒化シリコン）２８と、電荷蓄積層２８上のブロック絶縁膜２９と、ブロック絶縁膜２９上のコントロールゲート電極ＣＧ０，…ＣＧ（ｎ−１）とを有する。
セレクトゲートトランジスタＳＴＤは、活性層２５の側面上のゲート絶縁膜（例えば、酸化シリコン）２７と、ゲート絶縁膜２７上のセレクトゲート電極２８とを有する。
図２４は、三次元構造の第二例を示している。
この構造は、BiCS (Bit cost scalable)構造と呼ばれる。
メモリセルアレイは、例えば、各々が消去の一単位となる複数のブロックから構成される。ここでは、二つのブロックBK<i>, BK<i+1>について図示する。
半導体基板内に形成されるソース拡散層３１は、例えば、全てのブロックに共通に一つ設けられる。ソース拡散層３１は、コンタクトプラグPSLを介して、ソース線SL・M1に接続される。また、ソース拡散層３１上には、例えば、導電性ポリシリコンから構成される三以上の導電層が積層される（本例では六層構造）。
最上層を除く残りの五つの導電層は、一つのブロックBK<i+1>内でそれぞれプレート状に形成され、かつ、そのＸ方向の端部は、各々の導電層にコンタクトをとるために階段状に形成される。最下層は、ソース線側セレクトゲート線SGSとなり、最下層及び最上層を除く残りの四つの導電層は、ワード線WL<0>, WL<1>, WL<2>, WL<3>となる。
最上層は、Ｘ方向に延びるライン状の複数の導電線から構成される。一つのブロックBK<i+1>内には、例えば、六本の導電線が配置される。最上層の例えば六本の導電線は、ビット線側セレクトゲート線SGD<0>, …SGD<5>となる。
そして、NANDセルユニットを構成するための複数の活性層（アクティブエリア）AAは、複数の導電層を突き抜けてソース拡散層３１に達するように、Ｚ方向（半導体基板の表面に対して垂直方向）に柱状に形成される。
複数の活性層AAの上端は、Ｙ方向に延びる複数のビット線BL<0>, …BL<m>に接続される。また、ソース線側セレクトゲート線SGSは、コンタクトプラグPSGSを介して、Ｘ方向に延びる引き出し線SGS・M1に接続され、ワード線WL<0>, WL<1>, WL<2>, WL<3>は、それぞれ、コンタクトプラグをPWL<0>, PWL<1>, PWL<2>, PWL<3> 介して、Ｘ方向に延びる引き出し線WL<0>・M1, WL<1>・M1, WL<2>・M1, WL<3>・M1に接続される。
さらに、ビット線側セレクトゲート線SGD<0>, …SGD<5>は、それぞれ、コンタクトプラグPSGD<0>, …PSGD<5>を介して、Ｘ方向に延びる引き出し線SGD<0>・M1, …SGD<5>・M1に接続される。
複数のビット線BL<0>, …BL<m>及び引き出し線SGS・M1, WL<0>・M1, WL<1>・M1, WL<2>・M1, WL<3>・M1, SGD<0>・M1, …SGD<5>・M1は、例えば、金属から構成される。
図２５は、図２４のＮＡＮＤストリングを詳細に示している。
メモリセルMCは、例えば、MONOS構造を有する。
セレクトゲートトランジスタSTは、例えば、メモリセルMCと同一構造を有する。
但し、セレクトゲートトランジスタSTのゲート絶縁膜については、メモリセルMCと異なる構造、即ち、電荷蓄積層を有しない構造としてもよい。
三次元構造のＮＡＮＤストリングの特徴の一つは、ソース線側セレクトゲート線SGS、ワード線WL<0>, WL<1>, WL<2>, WL<3>及びビット線側セレクトゲート線SGD<0>, …SGD<5>が、柱状の活性層AAの側面を取り囲む構造を有している点にある。
このため、例えば、複数の活性層AAを細くして、半導体基板上により多くの活性層AAを形成し、大容量化を図っても、NANDセルユニットを構成するトランジスタの駆動力を十分に確保できることにある。
４． むすび
本発明によれば、デプレッションタイプＮＡＮＤフラッシュメモリにおいて、読み出し時におけるメモリセルの閾値変動を防止できる。
本発明の例は、上述の実施形態に限定されるものではなく、その要旨を逸脱しない範囲で、各構成要素を変形して具体化できる。また、上述の実施形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を構成できる。例えば、上述の実施形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施形態の構成要素を適宜組み合わせてもよい。
参考例としてのワイブルプロットを示す図。 第一の実施形態の電位関係を示す図。 変形例としての電位関係を示す図。 第一の実施形態による閾値変動の改善効果を示す図。 特定電位の最適値の決め方を示す図。 第二の実施形態の電位関係を示す図。 ＋αの値による閾値変動について示す図。 第二の実施形態による閾値変動の改善効果を示す図。 第二の実施形態による閾値変動の改善効果を示す図。 バックバイアスについて示す図。 バックバイアスについて示す図。 第三の実施形態の電位関係を示す図。 第三の実施形態による閾値変動の改善効果を示す図。 第三の実施形態による閾値変動の改善効果を示す図。 第四の実施形態の電位関係を示す図。 第四の実施形態による閾値変動の改善効果を示す図。 第四の実施形態による閾値変動の改善効果を示す図。 適用例としてのＮＡＮＤ型フラッシュメモリを示すブロック図。 ＮＡＮＤストリングの構造例を示す断面図。 ＮＡＮＤストリングの構造例を示す断面図。 ＮＡＮＤストリングの構造例を示す断面図。 ＮＡＮＤストリングの構造例を示す断面図。 三次元構造の第一例を示す斜視図。 三次元構造の第二例を示す斜視図。 ＮＡＮＤストリングの構造例を示す断面図。
符号の説明
１： メモリセルアレイ、 ２： データラッチ回路、 ３： Ｉ／Ｏバッファ、 ４： アドレスバッファ、 ５： ロウデコーダ、 ６： カラムデコーダ、 ７： ワード線ドライバ、 ８： 基板／ソース電位制御回路、 ９： 電位発生回路、 １０： 制御回路、 １０ａ： 特定電位記憶部、 １０ｂ： 隣接メモリセル閾値記憶部、 １０ｃ： 転送電位セレクタ、 ＭＣ０〜ＭＣｎ−１： メモリセル（デプレッションタイプＦＥＴ）、 ＷＬ１〜ＷＬ（ｎ−１）： ワード線、 ＳＧＳ，ＳＧＤ： セレクトゲート線、 ＳＬ： ソース線、 ＢＬ： ビット線。

Claims (5)

  1. 直列接続された複数のデプレッションタイプＦＥＴから構成されるＮＡＮＤストリングと、読み出し時に前記複数のデプレッションタイプＦＥＴのゲート電位を制御する制御回路と、特定電位記憶部と、隣接メモリセル閾値記憶部とを具備し、
    前記複数のデプレッションタイプＦＥＴの各々は、電荷蓄積層内の電荷量に応じて閾値が変化するトランジスタであり、前記隣接メモリセル記憶部は、選択されたデプレッションタイプＦＥＴのソース線側に隣接するソース線側デプレッションタイプＦＥＴの閾値を記憶し、前記制御回路は、前記読み出し時に、前記隣接メモリセル閾値記憶部に記憶された閾値に前記特定電位記憶部に記憶された特定電位を足した値を、前記ソース線側デプレッションタイプＦＥＴのゲート電位に加えることを特徴とするデプレッションタイプＮＡＮＤフラッシュメモリ。
  2. 前記特定電位は、前記選択されたデプレッションタイプＦＥＴの位置がビット線側に移るに従い小さくなることを特徴とする請求項１に記載のデプレッションタイプＮＡＮＤフラッシュメモリ。
  3. 前記ソース線の電位は、前記選択されたデプレッションタイプＦＥＴの位置が前記ドレイン側に移るに従い小さくなることを特徴とする請求項１に記載のデプレッションタイプＮＡＮＤフラッシュメモリ。
  4. 前記複数のデプレッションタイプＦＥＴは、第一導電型の第一の半導体領域の一端側に配置され、バックバイアスにより前記第一の半導体領域の他端側の空乏層の伸びを制御し、前記バックバイアスは、前記選択されたデプレッションタイプＦＥＴの位置が前記ドレイン側に移るに従い小さくなることを特徴とする請求項１に記載のデプレッションタイプＮＡＮＤフラッシュメモリ。
  5. 前記バックバイアスは、第二導電型の第二の半導体領域に印加され、前記空乏層は、前記第一及び第二半導体領域の間に発生することを特徴とする請求項４に記載のデプレッションタイプＮＡＮＤフラッシュメモリ。
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