TW200524255A - Semiconductor circuit device and data processing system - Google Patents

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Masashi Horiguchi
Mitsuru Hiraki
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Description

200524255 ⑴ 九、發明說明 【發明所屬之技術領域】 本發明是有關具有降壓電路的半導體電路裝置，特 別是具有開關電容式降壓電路的半導體電路裝置，更具 有開關電容式降壓電路和串聯穩壓式降壓電路的半導體 電路裝置，例如有關適用於攜帶通信終端裝置的微電腦 和系統、晶載的半導電路裝置（系統LSI )有效的技術。 【先前技術】 半導體電路裝置的晶載降壓電路是屬於串聯穩壓式 降壓電路。串聯穩壓式降壓電路是藉由電晶體的ON電 阻而使電壓下降的緣故，電壓下降部分會造成原有電力 損失。另一方面，電力轉換效率比串聯式電路佳的方式 ’是開關電容式降壓電路（日本專利文獻2的第1圖） 。此乃由於作爲外置零件需要感應器，故在實裝面積及 成本這點上會有問題。不需要感應器且電力轉換效率佳 的降壓電路則有開關電容式降壓電路（日本專利文獻2 的第9圖）。而於日本專利文獻1的第1圖是表示在串 聯穩壓式降壓電路串接開關電容式降壓電路N ,將由串 聯穩壓式降壓電路所輸出的降壓電壓，以接受開關電容 式降壓電路而更爲降壓的電路。 【專利文獻1】日本特開2002— 325431號公報 【專利文獻2】日本特開2 〇 〇 2 - 3 6 9 5 5 2號公報 200524255 (2) 【發明內容】 【發明欲解決的課題】 本發明人乃對作爲適用於攜帶機器LSI等的降壓電 路，不需要感應器且電力轉換效率佳開關電容式降壓電 路。檢討的結果對於開關電容式降壓電路本發明人發現 特別會有所謂電源上升時電源電流（湧入電流）變大的 問題。亦即在開關電容式降壓電路中，由於電力效率良 好故希望極力縮小切換的ON電阻的設計。可是那樣做 的話，電容器充電時會流入較大的電源電流。特別是電 源上升時，由於電容器是從完全未充電的狀態開始，故 會有所謂流入較大的湧入電流的問題。藉此會產生電源 雜訊、EMI (electro magnetic interference:電磁波干擾 )等。 本發明之目的乃在於提供一能減低隨著降壓動作的 電力消耗的半導體電路裝置。 本發明之另一目的乃在於提供一能隨著電源投入時 的降壓動作而產生電源雜訊的抑制或緩和的半導體電路 裝置。 本發明之另一目的乃在於有助於電池驅動的資料處 理系統的低消耗電力。 本發明之前述及其它目的和創新特徵乃由本s羊細說 明書的記述及所附圖面即可明白。 [用以解決課題的手段】 >5- 200524255 (3) 若簡單地說明於本案中所揭示的發明中之代表性發 明的槪要乃如下記所述。 〔半導體電路裝置乃具有令外部電源電壓降壓而 生成降壓電壓的降壓部’前述降壓部乃具有開關電容式 降壓電路和串聯穩壓式降壓電路，各個降壓電路的降壓 電壓輸出端子則被共通連接°雙方的降K電路的降壓電 壓輸出端子則被共通連接，藉此就能進行雙方並列驅動 、選擇驅動、依序驅動。前述依序驅動是先驅動串聯穩 壓式降壓電路並負荷地供給降壓電壓之後’就算驅動開 關電容式降壓電路，開關電容式降壓電路只要補充經由 負荷產生的放電部分即可’對電容器的充電電流峰値很 小。當開始開關電容式降壓電路之動作時，不會產生很 大的湧入電流，能抑制雜訊的產生。 半導體電路裝置乃具有外部電源電壓投入時，先開 始前述串聯穩壓式降壓電路的降壓動作，然後開始開關 電容式降壓電路之降壓動作的起動控制電路，藉此當開 始開關電容式降壓電路之動作時，不會產生很大的湧入 電流，保證能抑制雜訊的產生。 前述起動控制電路乃於開始開關電容式降壓電路之 降壓動作後，停止串聯穩壓式降壓電路的降壓動作爲佳 。光是在開關電容式降壓電路補足電流供給能力的情形 ’就有助、於低消耗電力。 若考慮到以不會藉由開關電容式降壓電路的電容器 連接切換將切換雜訊的頻譜集中（分散）於特定頻率， -6- 200524255 (4) 則開關電容式降壓電路乃於充放電循環中使得切換電容 器連接狀態的計時隨機化爲佳。例如開關電容式降壓電 路乃具有欲使得前述切換計時隨機化的亂數產生電路， 且使用所產生的亂數來選擇切換電容器連接狀態的計時 。總之，電源投入時使串聯穩壓式降壓電路承擔降壓動 作，藉此就能減低峰値電流，電源上升後只要在開關電 容式電路補充經由負荷產生的放電部分即可的緣故，其 峰値電流小，藉由複數分割開關電容式降壓電路，並錯 開各個相位而驅動，電源電流的峰値變更小。 前述開關電容式降壓電路的電容器也可對應於外置 電容器或是晶載電容器的任一個。晶載電容器能以Μ 0 S 電晶體的:閘極絕緣膜、層間絕緣膜等作爲介電質使用所 構成。 本發明的具體性形態，爲具備將降壓電壓供給到半 導體積體電路外部的外部電源供給端子。藉此就能將降 壓電壓運用到其它半導體電路裝置的動作電源。而前述 開關電容式降壓電路乃爲能將降壓電壓可變控制的應用 於老化。 〔2〕半導體電路裝置、具有使得形成在半導體晶片 的外部電源電壓降壓而生成降壓電壓的降壓部、前述降 壓部乃具有開關電容式降壓電路，且將構成開關電容式 降壓電路的開關陣列分割爲複數個而離間配置，在各個 開關陣列個別連接固有的開關電容，平滑電容就會共通 連接。藉由使平滑電容共通化，就能抑制零件數增加。 -7- 200524255 (5) 本發明的具體性形態，爲具有於充放電循環中控制 利用前述開關陣的平滑電容和開關電容之連接切換計時 的降壓控制電路、前述降壓控制電路是針對複數個開關 陣列錯開切換計時而加以控制。有利於使得利用開關陣 列之電容連接切換的開關的.高頻雜訊頻譜分散。總之， 令開關電容式降壓電路的開關陣列做複數分割並錯開各 個相位而驅動，藉此電源電流的峰値變小。 更前述降壓控制電路是對每個開關陣列生成錯開相 位的時脈信號，基於所生成的各個時脈信號而令前述連 接切換計時於每個開關陣列隨機化。以開關陣列單位亦 有利用於令前述高頻雜訊頻譜分散，高頻雜訊的峰値變 得更小。前述降壓控制電路乃具有欲令前述切換計時隨 機化的亂數產生電路，使用所產生的亂數來選擇前述連 接切換計時。 本發明所希望的形態，爲前述開關陣列是被配置在 前述半導體晶片的外部連接電極形成區域的近傍。能縮 短與外置電容元件的距離，可減低因配線電阻和寄生電 容的影響。控制複數個前述開關陣列之開關動作的降壓 控制電路則被複數個前述開關陣列共通化，並自前述開 關陣列被離間配置。降壓控制電路的共通化則有助於降 壓部的小型化。 本發明所希望的形態，爲與前述降壓控制電路一同 具有串聯穩壓式降壓電路，前述開關電容式降壓電路和 串聯穩壓式降壓電路的降壓電壓輸出端子則被共通連接 200524255 (6) 。若先驅動串聯穩壓式降壓電路並負荷地供給降壓電壓 後，驅動開關電容式降壓電路，開關電容式降壓電路只 要補充經由負荷所產生的放電部分即可，對電容器的充 電電流峰値很小。當開始開關電容式降壓電路之動作時 ，就不會產生很大的湧入電流，能抑制雜訊的產生。 藉由具有外部電源電壓投入時，先開始前述串聯穩 壓式降壓電路的降壓動作，然後開始開關電容式降壓電 路之降壓動作的起動控制電路，當開始開關電容式降壓 電路之動作時，就不會產生很大的湧入電流，保證能抑 制雜訊的產生。 〔3〕在電池驅動的資料處理系統採用上述半_ 胃 路裝置。、可減低EMI ’有助於移動體通信終端和攜帶通 信終端之通信性能的提昇。 【發明效果】 若簡單地說明藉由在本案中所揭示的發明ψ自勺Θ ^ 性發明所得到的效果即如下記所述。 亦可能減低隨著降壓動作的電力消耗。 能抑制或緩和隨著電源投入時的降壓動作& _ & $ ^而產生電 源雜訊。 可有助於被電池驅動的資料處理系統的彳氏_ & _二 ^伯耗電力 【實施方式】 -9- 200524255 (7) 【用以實施發明的最佳形態】 第1圖是表示有關本發明的半導體積體電路配備在 晶片內的降壓電路之其中一例。於同圖所示的降壓電路 乃由：基準電壓產生電路1、串聯穩壓式降壓電路（也簡 記爲串.聯穩壓器）2、位準感測器3、開關控制電路4及 開關陣列5_ 1〜5_ η所形成。位準感測器3、開關控制 電路4及開關陣列5_ 1〜5_ η乃與圖示省略的外置電容 器一同構成開關電容式降壓電路6。 前述基準電壓產生電路1會產生不受溫度和電源電 壓影響的安定基準電壓 VREF。例如，利用取出能帶間隙 形電路、MO S電晶體的臨限電壓差的電路等所實現。串 " 聯穩壓器2是藉由電’晶體的ON電阻進行電壓下降而形 成降壓電壓VDD。降壓電壓VDD的位準是被控制成與基 準電壓VREF —致。 前述位準感測器3是比較降壓電壓V D D和基準電壓 而形成開關電容式降壓電路的降壓動作停止信號S Τ Ο P B 。開關控制電路4是基於時脈信號CLK而成生控制開關 陣列5 __ 1〜5 — η的複數條開關控制信號S。開關陣列5 _1〜5_η是屬於欲構成一邊逐次變更接受輸入電壓的電 容器的連接狀態一邊進行電容分割的切換電容器的切換 電路。VDDCPi乃爲輸入電壓端子、VDDi乃爲輸出電壓 端子、V S S i乃爲電路的接地端子、C P i和C M i乃爲欲外 置電容器的端子（ι=〗〜η)。輸出端子VDD1〜VDDn是 在晶片內被連接。接地端子VSS1〜VSSn也是同樣。 -10- 200524255 (8) 開關電容式降壓電路6的輸出和串聯穩壓器2的輸 出是共通連接。即，開關電容式降壓電路6的輸出端子 VDD1〜VDDn是共通連接於串聯穩壓器2的輸出端子。
於第2A圖舉例表示開關陣列5_ 1〜5_ η內的其中 之一。開關陣列5 1〜5__ η乃具有相同構成，代表上亦記 爲開關陣列5_ η。第1圖的開關控制信號S在此乃爲S A ，S B，S C之三條開關控制信號。第2 A圖的切換電路乃 可等效式地構成第28圖的切換電容器電路。P通道MOS 電晶體MP1乃相當於第28圖的開關SW1、N通道MOS 電晶體MN1乃相當於第28圖的開關SW2、N通道MOS 電晶體MN2乃相當於第28圖的開關SW3、N通道MOS 電晶體MN3乃相當於第28圖的開關SW4。如第2B圖舉 例所示，開關控制信號S B和S C不會同時成爲低位準， 開關控制信號SA乃爲開關控制信號SB的反轉信號。
於第2A圖的電路中，第28圖的電容器Cl(開關電 容）是連接於端子CM，CP ’電容器C0 (平滑電容）是 外置於電路的接地端子和輸出端子VDD之間。若跟隨第 2B圖的開關控制計時’開關SW1和SW3會被ON，SW2 和 SW4會被 OFF，而電容器 C0和C1會被串接，以 VCCP充電。其次，SW1和SW3會被OFF，SW2和SW4 會被ON，而電容器C0和C1會被並聯。輸出電壓VDD 若無視於開關的ON電阻，大致上會成爲V C C P / 2。如 此一來，藉由切換兩個電容器C 0和C 1的結線’令輸入 電壓VCCP降壓而生成輸出電壓VDD。例如對輸入電壓 -11 - 200524255 (9) 端子V C C P施加2.8 V的話，於輸出電壓端子v D D則輸 出 1.4V。 於第2A圖中，MOS電晶體的通道寬幅/通道長度 例J 如爲 MP 1 = 3 200 / 0.4 、 MN1 = 2 8 00 / 0.4 、 MN2 = 280 0 /0.4、ΜΝ3=1200/0·4(單位 //m) 。MN1、MN2 乃爲
尺寸比MN3還大。此乃閘極、源極間電壓與 VCCP — V D D —樣小，而施加基板偏壓（一 V D D )的緣故，欲減 低ON電阻加大通道寬幅。
MOS電晶體MP1、MN1、MN2乃爲低臨限値電壓、 MOS電晶體MN3乃爲高臨限値電壓。以 MOS電晶體 MP1、MN1、MN2作爲低臨限値電壓的理由乃爲欲減低 ON電阻。以MOS電晶體MN3作爲高臨限値電壓的理由 乃爲欲減低動作停止時的洩放電流。於動作停止時 S A二 高位準、SB =低位準、SC =高位準。即，MOS電晶體 MP1和 MN2會被 ON、MOS電晶體 MN1和 MN3會被 OFF。以MOS電晶體MN3作爲低臨限値電壓的話，因於 汲極、源極間施加 VDD，則有流入次閾値洩放電流的可 能性。MOS電晶體MN1的汲極、源極間電壓乃爲VCCP - VDD，但施加基板偏壓的緣故，實效臨限値電壓高， 洩放電流小。 在開關陣列 5_ η中不光是開關用的 MOS電晶體 Μ Ρ 1，Μ Ν 1〜Μ Ν 3，也包括驅動該閘極的反相器 IΝ V 1〜 IN V3，乃將前述開關控制電路4和開關陣歹IJ 5— 1〜5— η 分離而配置，欲減輕配線電阻的影響。 -12 - 200524255 (10)
於第3圖舉例表示串聯式降壓電路2的詳細電路。 該降壓電路2是經由差動放大器DFAMP1來比較基準電 壓VREF和電壓VDD，以控制輸出MOS電晶體MP10。 前述輸出MOS電晶體MP10乃爲P通道型，通道寬幅/ 通道長度例如如5 00 / 0.4 (單位// m )。尺寸比開關陣列 的MOS電晶體MP1還小。欲減低電源上升時的電源電流 峰値。VCCA乃爲輸入電壓端子，電壓位準乃與VCCP相 同。EN2乃爲串聯式降壓電路2的允許信號，EN2二高位 準時即允許、低位準時即禁止。
於第4圖舉例表示前述位準感測器3的詳細電路。 差動放大器DFAMP2乃比較電壓VIDD和基準電壓VREF ，生成停止信號STOPB。當電壓VDD比基準電壓VREF 更低時，STOPB=高位準，當電壓 VIDD比基準電壓 VREF更高時，STOPB =低位準。EN1乃爲開關電容式降 壓電路的允許信號，ΕΝ 1二高位準時即指示允許、低位準 時即指示禁止。當 EN1=低位準時，STOPB不會因電 壓VDD成爲低位準。 於第5圖舉例表示第1圖的開關控制電路4的詳細 邏輯電路。具有由時脈CLK成生內部時脈ICLK的電路 41和由內部時脈ICLK生成開關控制信號 SA、SB、SC 的電路42。INV乃爲反相器、NAND乃爲反及閘、AND 乃爲及閘、NOR乃爲反或閘、D1乃爲延遲電路。CLK乃 爲時脈輸入端子、STOPB乃爲停止信號、FRUN乃爲測 試用自發信號 。 -13- 200524255 (11) 普通動作時F RUN =低位準。此時若s Τ Ο P B二高位 準，內部ICLK會追隨時脈CLK。若STOPB=低位準， 則內部時脈IC L K =低位準。但內部時脈I C L K =高位準 的期間，即使停止信號 S Τ Ο P B由高位準遷移至低位準， 內部時脈I C L K不會立刻變成低位準，接著時脈c L K變 成低位準時，才成爲低位準。 若FRUN =高位準，內部時脈ICLK不會施加於停止 信號STOPB，會追隨時脈CLK。延遲電路D1乃爲於図2 中信號SB和SC會同時成爲低位準，欲防止流入貫通電 流所設置。 於第6圖舉例表示第1圖的降壓電路的電源上升時 的動作波形。由時刻t 0至11，電源VCCP會上升。由於 串聯式降壓電路允許信號EN 2 = V C C P，串聯式降壓電路 2就會動作。藉此VDD會上升。此時由於ΕΝ 1 =低位準 ，開關電容式降壓電路6尙未動作。由時刻t2輸入時脈 ，於時刻t3中，若ΕΝ 1 =高位準的話，開關電容式降壓 電路6就會開始動作。而且時脈輸入和ΕΝ 1的順序也可 相反進行。 ICCP乃爲流入電源VCCP的電流。t0至t3中’欲令 VDD上升故流入大電流，但因動作僅爲串聯式降壓電路 2，如波形60所示，電流波形很流暢。此乃通過0N電 阻較大的MOS電晶體（第3圖的MP I 〇 )而流入電流的 原因。開關電容式降壓電路6開始動作的話’ ON電阻較 小的開關MOS電晶體會ON的緣故，電流波形乃如6 1所 200524255 (12) 示變尖銳。此時因爲VDD已經上升之後，只要供姶經由 負荷所產生的放電部分即可，其峰値很小。總之，先驅 動串聯穩壓器2並負荷地供給降壓電壓之後，即使驅動 開關電容式降壓電路6，開關電容式降壓電路6只要補充 經由負荷所產生的放電部分即可，對電容器的充電電流 尖峰很小。開始開關電容式降壓電路6的動作時不會產 生很大的湧入電流，可抑制或緩和雜訊的產生。 而且電源上升之後，EN2 =低位準使串聯式降壓電路 2的動作停止亦可。而對應於動作模式使串聯式降壓電路 2動作或停止亦可。例如以消耗電流較多的動作模式使串 聯式降壓電路2和開關電容式降壓電路6之兩者動作會 增加電流供給能力，以消耗電流較少的動作模式只令開 關電容式降壓電路6動作，可使電力轉換效率變佳。 於第7圖舉例表示第1圖的降壓電路的L SI晶片內 配置的例子。1 0乃爲半導體積體電路的晶片（L S I晶片 )、11乃爲接合墊。特別是VCCP1〜VCCP4乃爲輸入電 壓VCCP用接合墊、VDD1〜VDD4乃爲輸出電壓VDD用 接合墊、VSS1〜VSS4乃爲接地用接合墊。CP1〜CP4、 CM1〜CM4乃爲電容器外置用接合墊。於LSI晶片10中 ，以1 2所示的區域乃爲磁心電路部，屬於配置半導體積 體電路之主要部的區域。以1 3所示的區域乃爲I / 〇區 域，主要是屬於配置輸出入電路的區域。 於配置在磁心電路部1 2的電路區域1 4，乃配置前述 基準電壓產生電路1、串聯式降壓電路2、位準感測器3 -15 - 200524255 (13) 、及開關控制電路4。在該電路區域1 4乃當作動作電源 而供給電源VCCA。對電路區域14供給動作電源VCCA 的電源銲墊，乃欲防止電源雜訊，即使電壓位準相同， 亦希望與開關陣列用的電源銲墊VCCP1〜VCCP4分開。 且希望接地電壓配線也與磁心電路部1 2內的數位電路分
15— 1、15 2、15一 3、15— 4乃屬於配置著位在I / 0區域1 3內的開關陣列、欲防止破壞靜電的保護元件 的區域。 圖示省略，但開關控制信號 S A、S B、S C乃從電路 區域1 4開始配線到電路區域1 5 — 1、1 5 — 2、1 5 — 3、1 5 _ 4。而電源電壓VDD乃作爲磁心電路部1 2的動作電源 而網格狀配線於L S I晶片1 0內。 配置著開關陣列之區域1 5_ 1〜1 5_ 4乃配置於位在 所對應的接合墊1 1近傍的I / 0區域，能縮小經由配線 產生的寄生電容/寄生電阻。而因基準電壓產生電路1 和位準感測器3的電源VCCA、開關陣列的電源VCCP是 被分開，故能防止經由開關動作產生的電源雜訊使基準 電壓產生電路1和位準感測器3受到不良影響。 於第8圖舉例表示將搭載第1圖的降壓電路的半導 體積體電路實裝於配線基板的狀態。2 0乃爲配線基板（ board) 、21乃爲半導體積體電路的封裝（LSI封裝）， 第7圖的L SI晶片被密封。2 2乃爲半導體積體電路的外 部端子，23_ 0乃爲如晶片電容器的電容器，電容例如爲 -16 - 200524255 (14) 1//F，相當於第28圖的容量CO。23一 1〜23 一 4乃爲如 晶片電容器的電容器，電容例如爲〇 · 1 // F，相當於第2 8 圖的C 1。2 4乃爲基板上電源V C C配線、2 5乃爲基板上 接地電位V S S配線、2 6乃爲基板上降壓電壓V D D配線 〇 開關電容式降壓電路6乃將第1圖的電路構成四組 設置於LSI晶片上，對應於此而實裝四個電容器23_ 1〜 23_4。平滑用電容器23— 0乃共通於四組電路地僅實裝 一個。藉由共通化就能減低成本、實裝面積。電容器23 _1〜23_4乃欲減低寄生電阻 寄生電感，希望儘量實 施在端子附近。 於第 9圖舉例表示有關本發明的半.導體積體電路配 備於晶片內的降壓電路的第2例。於同圖所示的降壓電 路乃爲開關控制電路7與第1圖不同。即，與第1圖的 不同點爲將複數個（在此爲四個）開關陣列5 _ 1〜5 _ 4 以各個相位不同的控制信號S 1〜S 4來驅動。控制信號 S1實際上如第1〇圖所示，由S1A、SIB、S1C之三條信 號所形成。S 2〜S 4也是同樣的。藉此能減低電源電流的 峰値。像這樣即有助於減低利用欲對複數個開關陣列5 _ 1〜5_ 4的電容連接之切換的開關的高頻雜訊。換言之就 能複數分割開關電容式降壓電路的開關陣列並錯開各個 相位而驅動，藉此電源電流的峰値變小。 於第1 0圖舉例表示第9圖的開關控制電路7的詳細 電路。4 1 — 1〜4 1 — 4乃爲與第5圖之4 1的電路相同，由 -17 - 200524255 (15) 所對應的時脈C L K i生成內部時脈i c L K i ( i = 1〜4 )。 42一 1〜42一 4乃爲與第5圖之42的電路相同，由各個所 對應的內部時脈I C L K i生成開關控制信號s丨a、S i B、 S i C ( ;i二1〜4 )。以7 1所示的電路乃爲分頻電路，令時 脈CLK分頻而生成時脈CLK1〜CLK4。FF1、FF2乃爲以 時脈輸入（C K )的前緣進行動作的D正反器。C L K1、 CLK2、CLK3、CLK4係周期爲時脈CLK的兩倍，並成爲 每9 0度錯開相位的時脈。波形乃於第3 0圖舉例表示經 此所形成的時脈CLK1〜CLK4。 於第 30圖中，CLK1乃以 CLK的上升做變化。 CLK2乃以CLK的下降做變化。CLK3乃爲CLK1的反轉 信號。CLK4乃爲CLK2的反轉信號。在初期狀態係信號 STOPB爲低位準，ICLK1〜ICLK4則全爲低位準。在時 亥！J tl，信號STOPB爲高位準的話，分別由時脈CLK1生 成時脈ICLK1，由時脈CLK2生成時脈ICLK2，由時脈 CLK3生成時脈ICLK3，由時脈CLK4生成時脈ICLK4。 在時刻t2，即使信號STOPB爲低位準，在此時點屬於高 位準的時脈 ICLK1不會立刻成爲低位準，接著時脈 CLK1成爲時才變成低位準。時脈ICLK2也是同樣的。 時脈ICLK3和時脈ICLK4因在時刻t2爲低位準，故依 然保持低位準狀態。 於第U圖表示有關本發明的半導體積體電路配備於 晶片內的降壓電路的第3例。與第9圖的不同點在於追 加相位隨機化電路8的這點。相位隨機化電路8乃爲生 -18- 200524255 (16) 成隨機地錯移時脈 CLK的上升、下降之計時的時脈 RCLK，以此作爲開關控制電路7的輸入。藉此就可得到 能令雜訊的高頻成份之頻譜分散的優點。特別是應用於 攜帶電話機等之攜帶無線機器的情形，因干擾電波的頻 譜會被分散故很有效。 於第1 2圖舉例表示相位隨機化電路8的邏輯構成。
8 0乃爲僞亂數產生電路、8 1乃爲單發脈衝產生電路、8 2 _ 1〜8 2_ 4乃爲閂鎖電路。閂鎖的信號R、F乃爲複數 位元的緣故，實際上前述閂鎖電路82_ 1〜82_ 4乃分別 由複數個閂鎖所形成。8 3 _ 1〜8 3 _ 4乃爲可變延遲電路 。延遲時間係以控制信號Rl、R2、F2、R3、R4、F4所 決定。84、乃爲時脈合成電路。 R、F乃爲僞亂數。實際上乃分別由複數位元（例如 5位元）所形成。F乃爲半循環比R還快的信號。 P 1乃爲在時脈C LK的奇數循環的前緣僅所計時間成 爲高位準的單發脈衝。P2乃爲在時脈CLK的奇數循環的 拖後緣僅所計時間成爲高位準的單發脈衝。P3乃爲在時 脈CLK的偶數循環的前緣僅所計時間成爲高位準的單發 脈衝。P4乃爲在時脈CLK的偶數循環的拖後緣僅所計時 間成爲高位準的單發脈衝。P1D、P2D、P3D、P4D乃爲 分別將PI、P2、P3、P4以可變延遲電路所延遲的信號。 具有第1 2圖構成的相位隨機化電路8是利用單發脈 衝產生電路8 1取出時脈CLK的前緣/拖後緣，且將各 個連通於可變延遲電路8 3 — 1〜8 3 _ 4，藉此就能獨立地 -19 - 200524255 (17) 控制各循環的上升、拖後緣的延遲量。總之，p 1、P3乃 利用時脈CLK的上升同步而被脈衝變化，P2、P4乃利用 時脈CLK的下降同步而被脈衝變化，閂鎖82— 1〜82— 4 乃利用P 1〜P 4之對應信號的脈衝變化而閂鎖亂數R、F ，可變延遲電路83— 1〜83—4乃將P1〜P4之對應信號 的脈衝變化應對於亂數R、F而延遲並形成PD1〜PD4而 輸出，時脈合成電路84乃與PD1、PD3的脈衝變化同步 並將時脈RCLK變爲高位準，與PD2、PD4的脈衝變化 同步並將時脈RCLK變爲低位準。藉此時脈RCLK乃對 時脈CLK而隨機化。 於第1 3圖舉例表示第1 2圖的僞亂數產生電路8 0的 邏輯構成。FFl〇〜FF18乃爲在時脈輸入（CK )的前緣進 行動作的D正反器。L4〜L 8乃爲閂鎖，允許輸入（E ) 爲高位準時實行通過、爲低位準時實行閂鎖動作。EOR 乃爲排他的邏輯和（exclusive OR)閘極。RST乃爲重置 信號。以重置信號RST作爲高位準，藉此D正反器FF1 〇的輸出設定爲高位準、D正反器FF1 1〜FF1 8的輸出設 定爲低位準、閂鎖L4〜L 8的輸出設定爲低位準。利用D 正反器FF11〜FF18及EOR的邏輯構成乃爲僞亂數產生 電路的一般構成。閂鎖L4〜L8乃比正反器FF14〜FF18 還要快一時脈C L K的半循環D，且與此一同輸入加以閂 鎖。 R〔 4〕〜R〔 8〕乃爲僞亂數輸出。於九個正反器的 輸出生成周期2 9 = 5 1 1的僞亂數。僞亂數僅採用9位 200524255 (18) 元中的5位元r〔4〕〜r〔8〕〇F〔4〕〜F〔8〕乃爲半 循環比各個R〔 4〕〜R〔 8〕還快的信號。 於第1 4圖舉例表示第1 2圖的單發脈衝產生電路8 1 的邏輯構成。FF21、FF22乃爲以時脈輸入（CK )的前緣 進行動作的D正反器。D21、D22乃爲延遲電路。PI、P2 、P3、p4乃爲輸出信號。P1乃爲在時脈CLK的奇數循 環的前緣、P2乃爲在時脈CLK的奇數循環的拖後緣、P3 乃爲在時脈CLK的偶數循環的前緣、P4乃爲在時脈CLK 的偶數循環的拖後緣分別僅特定時間（D21、D22的延遲 時間）成爲高位準。 於第15圖舉例表示第12圖的可變延遲電路83_ 2 的邏輯構成。其它可變延遲電路 83—1、83—3、83__4 亦具備同樣的構成。A乃爲加算電路、D 3 — 1〜D 3 — m乃 爲單位延遲電路、S1乃爲選擇器、R2、F2乃分別爲複數 位元的控制信號。將輸入信號P2通過m個單位延遲電路 D 3 — 1〜D 3 — m所得到的信號中的第（R + F )以選擇器 S1做選擇，形成輸出P2D。延遲時間乃爲td ( R + F )。 td乃爲單位延遲電路的延遲時間的意思。 供給到選擇器S 1的前述第（R + F )的選擇信號乃生 成加算電路A。P2、P4乃規定時脈RCLK的下降，由於 該下降不會比規定P1、P3之上升更前面的計時出現， P2D ( P4D )對P2(P4)而言，使用R2及其半循環前之 値的F2之和（實質上爲平均）作爲選擇器S 1的選擇信 號。P 1、P3乃因不需要規定時脈RCLK之上升那樣的考 200524255 (19) 慮，在加算電路A使用R1+Rl (R3+R3)之値作爲選 擇器S 1的選擇信號。總之’有關8 3 — 1 ' 8 3 — 3的可變 · 延遲電路即使不設加算電路A ’兩組控制信號仍爲相同 、 信號，故能簡單的以1位元移位做處理。 於第1 6圖舉例表示第1 2圖的時脈合成電路8 4的邏 輯構成。S2乃爲選擇器、RNDM乃爲相位隨機化允許信 號。RNDM=高位準時，輸出RCLK乃以P1D爲高位準 的計時成爲高位準，以P2D爲高位準的計時成爲低位準 φ ，以P 3 D爲高位準的計時成爲高位準，以P 4 D爲高位準 的計時成爲低位準。RNI ) M =低位準時，輸入時脈CLK 仍然爲輸出時脈RCLK。g卩，不實行相位隨機化。 於第1 7圖舉例表示第].2圖的相位隨機化電路8的 動作波形。於每於時脈CLK的前緣（tl、t3、t5....... )生成新的僞亂數R ( r 1、r 2、l. 3.......)。僞亂數F乃 半循環比此還要快，亦即以C L K的拖後緣進行變化。 單發脈衝P 1乃爲在時脈CLK的奇數循環的前緣（t ] φ 、t5....... ) 、P2乃爲在時脈CLK的奇數循環的拖後緣 (t2、t6....... ) 、P3乃爲在時脈CLK的偶數循環的前 緣（ί3、η....... ) 、P4乃爲在時脈CLK的偶數循環的 拖後緣（t4、t8.......)分別僅所計時間成爲高位準。 閂鎖電路82一 1的輸出R1乃P]變化爲高位準。亦 即，分別在時刻tl變爲rl，在t5變爲r3等。閂鎖電路 · 82一 2的輸出R2、F2乃P2分別變爲高位準。亦即，在 ♦ 時刻t2分別變爲r 1、r2，在t6分別變爲r3、r4等。問 -22- 200524255 (20) 鎖電路82—3的輸出R3乃P3變爲高位準。亦即，在時 刻t3變爲r2，在t7變爲r4等。閂鎖電路82— 4的輸出 R 4、F 4乃P 4分別變爲高位準。亦即，在時刻14分別變 爲ι·2、r3，在t8分別變爲r4、r5等。 可變延遲電路83_1的輸出P1D乃爲P1僅延遲td (2 R1)的脈衝。可變延遲電路83_2的輸出P2D乃 爲P2僅延遲td ( R2 + F2 )的脈衝。可變延遲電路83_ 3 的輸出P3D乃爲P3僅延遲td ( 2 R3 )的脈衝。可變延 遲電路83—4的輸出P4D乃爲P2僅延遲td(R4+F4) 的脈衝。 輸出RCLK乃以P1D成爲高位準的計時變爲高位準 ，以P2D成爲高位準的計時變爲低位準，以P3D成爲高 位準的計時變爲高位準，以P4D成爲高位準的計時變爲 低位準。因而，CLK之時刻11的前緣僅延遲td ( 2 r 1 )，t2的拖後緣僅延遲td ( r 1 + r2 ) ，t3的前緣僅延遲 td ( 2 r2 ) ，t4的拖後緣僅延遲td ( t2 + t3 )。 若藉由相位隨機化電路8 ’拖後緣的延遲時間乃變爲 其前後之前緣的延遲時間的平均値。因而’就算延遲時 間的最大値設定的相當大，R C L K的高位準期間不變，或 者低位準期間不變。理論上延遲時間的最大値等於C L Κ 的周期。 於第1 8圖舉例表示第】2圖的可變延遲電路8 3 — 2 ( 8 3 — 1、8 3 — 3、8 3 — 4 )的另一例。於第1 8圖中’ D 4乃 爲延遲電路、90一 1乃爲單位可變延遲電路。該電路乃具 -23- 200524255 (21) 有兩個單位延遲電路D5_ 1、D5__ 2。當控制信號R2〔 4 〕、F2〔 4〕同爲低位準時，輸入信號P2D0不會通過單 位延遲電路會被輸出。僅R2〔 4〕 、F2〔 4〕中的其中一
方爲高位準時，只通過D5— 1，而當R2〔 4〕、F2〔 4〕 同爲高位準時會通過D5_l和D5_2之兩方而輸出。90 —2、90— 3、90— 4、90— 5亦爲具備與90— 1同樣之電 路構成的單位可變延遲電路。藉此，於各個5位元的R2 和F2根據各對應的每一 2位元的邏輯値的組合爲（高位 準，高位準）、（高位準，低位準）、（低位準，低位 準）的任何組合，從三種延遲時間選擇一種延遲時間， 結果從3 2種延遲時間選擇一種延遲時間，即可對P2生 成P2D。而且單位延遲電路的延遲時間在 90_ 2設定爲 90— 1的兩倍，在90— 3設定置四倍，在90_ 4設定爲八 倍、在90_ 5設定在十六倍。
如果從輸入P2至輸出P2D的延遲時間無視於邏輯閘 極的延遲時間，即以td { ( R2〔 4〕+ F2〔 4〕)+2( R2〔 5〕+ F2〔 5〕) + 4 ( R2〔 6〕+ F2〔 6〕) + 8 ( R2 〔7〕 + F2〔7〕 ) +16(R2〔8〕 + F2〔8〕 ) } + td4 表 現。Td爲單位延遲電路D5— 1、D5— 2的延遲時間，td4 爲延遲電路D 4的延遲時間。 延遲電路D4的作用乃在於利用控制信號R〔 4〕〜R 〔8〕、F〔 4〕〜F〔 8〕的延遲時間之設定完成後，將輸 入脈衝P 2通過單位可變延遲電路。 第1 8圖的電路構成與第1 5圖的電路相比，不需加 -24 - 200524255 (22) 算電路A的緣故，具有電路規模較小的優點。 於第19圖舉例表示第12圖的可變延遲電路83—2 ( 8 3 一 1、8 3 — 3、8 3 — 4 )的更另一例。A乃爲加算電路、 S3乃爲選擇器、91— 1、91 2乃爲可變延遲電路。屬於 將單位延遲電路複數個級聯連接的電路，但各單位延遲 電路的延遲時間乃根據改變偏壓電壓Vbi as進行控制。 9 2乃爲充電閥電路，依照上升信號UP、下降信號d 0 WN 的指示，令V b i a s上升或下降。9 3乃爲相位比較電路， 比較P2和將此通過可變延遲電路91— 1、92 _ 2的信號 P 2 F的相位。P 2 F對P 2而言延遲的話，輸出信號u P並 令Vbi as上升，縮短可變延遲電路91— 1、92— 2的延遲 時間。P 2 F對‘ P 2而言前進的話，輸出信號d Ο W N並令 Vbias下降，加長可變延遲電路91— 1、92_2的延遲時 間。 可變延遲電路91一 1、91— 2、充電閥92、及相位比 較電路93例如可利用與類比D1L ( delay — locked loop ) 電路所使用者同樣的電路構成而實現。 第1 9圖的電路動作原理乃爲與第1 5圖的電路同樣 的。但利用 Vbias控制延遲時間的這點並不同。利用第 1 9圖的電路構成的優點，乃爲就算時脈CLK的周期和電 壓、溫度產生變化，或者過程發生誤差，都可將輸入P2 至輸出P2D的延遲時間的最大値設定成等於CLK的周期 。P 2和P 2 F的相位同等的話，9 ] — 1、9 2 一 2的延遲時間 之合計乃等於CLK之周期的兩倍。因而，P2至P2D的 200524255 (23) 延遲時間的最大値即9 1 _ 1的延遲時間乃等於C L K的周 期。 可變延遲電路91—2、充電閥92、及相位比較電路 93乃爲設置供測定時脈CLK之周期的電路，故可在第 12圖的四個可變延遲電路83— 1〜83—4 —起共用。所產 生的偏壓電壓Vbias分配於可變延遲電路83_1〜83_4 即可。
於第2 0圖舉例表示第1 2圖的僞亂數產生電路8 0的 另一例。8 5乃爲僞亂數產生電路，利用與第1 3圖同樣的 電路而實現。但不需要F〔 4〕〜F〔 8〕輸出，因而也不 需要L4〜L8。Μ乃爲乘法電路、86— 1及86— 2乃爲閂 鎖電路。D3_ 1〜D3_ m乃爲單位延遲電路，屬於與第 1.5圖的D 3 — 1〜D 3 — m相同的。8 7乃爲相位比較電路， 將脈衝P1與利用D3— 1〜D3— m所延遲的各信號和P3 的相位做比較。8 8乃爲編碼器，將相位比較電路的輸出 加以編碼並形成編碼c 0 d e而輸出。編碼C 〇 d e實際上是 由複數位元所形成。 位位元者爲Mill。Mul乃是否爲k以下之値的僞亂 數。輸出將此閂鎖的信號R、F。 P 1與k個通過單位延遲電路的信號和P 3屬同相位 的情形，C 〇 d e二k。總之’ P 1和P 3乃因時脈錯開1周期 部分。Code = k和僞亂數PR相乘，僅取其上 若根據第2 0圖的電路構成，與第1 9圖的電路同樣 的，就能時脈CLK的周期和電壓、溫度產生變化’或過 -26- 200524255 (24) 程有誤差’都可將延遲時間的最大値設定爲等於CLK的 周期。原因在於C 〇 d e二k是指P 1和P 3的相位差即C L K 的周期等於單位延遲電路k個部分，第1 2圖的可變延遲 _路83一1〜83_4的延遲時間的最大値乃爲單位延遲時 間k個部分即c L K的周期。 於第21圖舉例表示第20圖的僞亂數產生電路80的 動作波形。電路85乃於每個時脈CLK的前緣（tl、t3、
t5.......)生成新的僞亂數 PR ( rl、r2、r3.......)。 另一方面，編碼器的輸出Code則每當脈衝P3變爲高位 準時即產生變化（C 1 ' C 2.......)。乘法電路的輸出 M u 1乃以11、13、15.......產生變化。輸出F乃將此以 CLK的拖後緣（t2、t4、t6.......）做閂鎖，輸出R乃更 將此以CLK的前緣（t3、t5、t7.......)做閂鎖。 若根據第2 0圖的僞亂數產生電路8 0，即具有對時脈 CLK的周期和電壓、溫度的變化之應答較快的優點。顯 示時脈CLK周期的信號Code乃每兩個循環即被更新。 於第2 2圖舉例表示第I 1圖的相位隨機化電路8的 另一例。在該例中，沒有時脈輸入，在內部經由自激振 盪製作時脈。即，藉由以m個單位延遲電路D 3 一 1〜D 3 —m和反及閘N AN D所構成的環形振盪器產生時脈。以 選擇器S 1隨機的選出m個輸出中的一個，藉此令時脈的 相位隨機化。EN乃爲允許信號’以此爲高位準’藉此產 生自激振盪。 於第2 3 A圖及第2 3 B圖乃表不將晶載有關本發明的 -27> 200524255 (25) 降壓電路的半導體積體電路與電容器一同密封於同一封 裝的例子。在與第7圖、第8圖相同，或相當的電路部 分附加同一參考符號。第2 3 A圖乃使L S I晶片1 0和電容 器2 3相鄰接而配置，且其間利用銲接線〗〇3連接。第 23 B圖乃於設置在LSI晶片1〇上的銲墊1〇5上中介著銲 球106而載置電容器23。23乃爲第8圖的電容器23— 0 〜2 3— 4的總稱。1 〇〇乃爲多層配線基板等的配線基板、 1 〇 1乃爲模組樹脂。藉由採用於同圖所示的密封構造，不 需將電容器實裝於基板2 0上，能減低基板2 0上的實裝 面積。密封於封裝的電容器23不需要全部的電容器23_ 0〜23— 4。例如可以只要23— 1〜23— 4。 於第24A圖、第24B圖表示在引線端子之上搭載電 容器的例子。第24A圖是表示縱斷面圖、第24B圖是表 示平面圖。在此降壓電路乃具有兩個開關陣列5 _ 1、5 _ 2。23 — 1、23— 2乃爲連接於如第7圖所示的銲墊CPi、 C M i的電容器。1 0 7乃爲絕緣帶、1 1 0乃爲引線。即使根 據此種構成還是可減低基板20上的實裝面積。採用第 2 4 A圖、第2 4 B圖之構成的情形，希望鄰接欲外置電容 器的接合墊CPi、CMi。藉由鄰接，不但實裝很容易，也 能減低寄生電感。 前述開關電容式降壓電路的電容器對LSI晶片1〇而 言並不限於外置電容器2 3 ( 2 3 — 1，23〜2)。特別是雖 然圖未表示，但也可爲LSI晶片10的晶載電容器。晶載 電容器乃以MOS電晶體的閘極電極作爲其中一方的電容 -28- 200524255 (26) 電極，也能利用以共通源極、汲極作爲另一方的電容電 極的MO S容量，或是以多結晶矽等作爲電極的電容所構 成。 於第2 5圖舉例表示使用具有利用本發明的降壓電路 的半導體積體電路的攜帶電話機的邏輯構成。於應用處 理器250及基頻部240搭載降壓電路241、251。200乃 爲天線、210乃爲發送/接收切換電路、220乃爲發送用 放大器（high power amplifier) 、23 0 乃爲高頻部、240 乃爲基頻部、250乃爲應用處理器。241乃爲內裝於基頻 部240的降壓電路、251乃爲內裝於應用處理器250的降 壓電路。2 6 0乃爲液晶顯示部、2 7 0乃爲鋰電池、2 8 0乃 爲電源1C。電源IC2 80乃以例如串聯式降壓電路所構成 。290乃爲DC/ DC換流器、3 0 0乃爲時脈發生器、310 及3 20乃爲記億體例如快閃記憶體和SRAM。 以時脈發生器3 0 0所發生的系統時脈S C L K乃形成 系統時脈供給到RF部2 3 0、基頻部240、及應用處理器 2 5 0。搭載於應用處理器2 5 0的降壓電路2 5 1乃利用這個 使開關電容式降壓電路動作。即，降壓電路2 5〗則利用 基頻和與應用處理器相同的頻率進行動作。藉此，經由 降壓電路2 5 1之動作所產生的雜訊因成爲與基頻和應用 處理器所產生的雜訊相同的頻率，故特別亦可施行如第 1 1圖的時脈的相位隨機化。 當應用處理器停止時，時脈SCLK的供給也會停止 。藉此開關電容式降壓電路雖不會產生動作，但輸出電 -29- 200524255 (27) 壓可經由並聯的串聯式降壓電路被保持。有關搭載於基 頻部的降壓電路24 1也是同樣的。 說明有關電池2 7 0至降壓電路2 5 1的輸出的電力轉 換效率和電池壽命的計算例。先做以下的假定。鋰電池 270 的輸出二3.7V、鋰電池的電容= 600mAb、電源 IC280的輸出= 2.8V、降壓電路251的輸出=1·〇ν、應用 處理器的消耗電流=20 0mA、其它的LSI爲待機狀態（ 消耗電流〜0 )。 不採用本發明只採用串聯式降壓電路的情形，電力 轉換效率=1 ·0/ 3.7 = 27%、電池的輸出電流=200mA、 電池命=3小時。 採用本1發明的情形（開關電容式電路的效率假定爲 90%)，電力轉換效率=1.0/3.7x2x90% = 49%、電 池的輸出電流= 200/2/90% = 111mA、電池壽命=5.4 小時。藉由採用本發明，電池的壽命可延長1 . 8倍。 第2A圖的例子乃爲降壓比大約爲2 : 1。除此以外 的例子，第26圖乃表示降壓比爲3 : 1、第27圖乃表示 降壓比爲3 : 2時的開關陣列的電路圖。c P 1 1、C Μ 1 ' CP 1 2、CM 1 2乃爲欲外置電容器（開關電容）的端子。控 制信號SA、SC、SB的動作波形乃爲與第2B圖相同。特 別是雖然圖未表示，但於第2 6圖中，降壓比爲1 / 3時 ，串聯兩個開關電容和一個平滑電容並充電，然後並聯 三個電容亦可。於第27圖中，降壓比爲2/3時，如第 3 3圖舉例所示，最初並聯開關電容c 1和C 2，將此串聯 -30- 200524255 (28) 於平滑電容C0並充電，然後串聯開關電容c 1和C2 ,於 此並聯平滑電容C 0亦可。 於第29圖詳細舉例表示第25圖的應用處理器250。 251乃爲利用本發明的降壓電路。252乃爲應用處理器 2 5 0的磁心電路，以降壓電源VDD作爲動作電源並產生 動作。253乃爲輸出入電路，以輸出入電路用的電源 VCCQ作爲動作電源並產生動作。輸出入電路用的電源 VCCQ乃爲電壓位準與VCCP、VCCA相同，但爲了防止 在輸出電路所發生的電源雜訊傳遞到其它電路部分，故 電源與其它分開。輸出入電路253乃包括系統時脈SCLK 的輸入電路。與所輸入的系統時脈S C L K同步並輸出磁 心電路，25 2用的時脈CCLK(電壓位準乃爲 VDD)、及 降壓電路251用的時脈CLK(電壓位準乃爲VCCQ)。 輸出入電路253當然也具備其它信號用的輸入電路及輸 出電路但在此省略記載。2 5 4乃爲檢測電源電壓投入的電 源Ο N檢測電路。此乃檢測電源VCCA的上升，且生成 磁心電路2 5 2的重置信號RS T及降壓電路2 5 1的允許信 號EN2。允許信號EN2乃藉由以延遲電路延遲而生成允 許信號EN1。 有關半導體積體電路之燒上時，輸出電壓VDD比普 通還高的手法而示之。爲了實現這個，基準電壓 VREF 亦可於燒上時升高。實現手法乃爲如第3 1 A圖和第3 1 B 圖之兩圖所示。於各圖中，N乃爲普通動作時的動作點 (VCC-VCC1 > VREF-VREF1) ，B乃爲燒上時的動作 200524255 (29) 點（VCC 二 VCC2、VREF = VREF2 )。動作點 N、B 均比 VREF = VCC / 2的直線（圖中的中心線）還要下面即可 〇 第1實現方法乃爲普通動作時，VREF對VCC而言 形成安定化，VCC比普通還高的話，VREF也隨著變高 。此即可應用日本特許第 2 6 8 5 469號所記載的技術而實 現。第2實現方法亦能以普通動作模式和燒上模式切換 VREF的位準。 於第32圖舉例表示欲實現第31B圖之手法的基準電 壓產生電路1。3 0乃爲能帶間隙電路，產生不依賴溫度 和電源電壓的安定電壓V B Gr。3 i乃爲電壓位準轉換電 路，由差動放大器 32、P'通道“〇3電晶體1^30、電阻 Rl、R2、R3及切換開關33所形成，電壓VBGR同時產 生基準電壓 VREF。根據模式切換信號Mode，改變取出 基準電壓VREF的最高位置。 以上根據本發明人所創作的發明基於實施形態做具 體說明，但本發明並不限於此，當然在不脫離其主旨的 範圍內可做各種變更。 例如在L S I上搭載複數開關電容式電路的情形’根 據動作模式只使其中一部分動作亦可。對應於動作模式 就能更加減低消耗電流。或者對應於動作模式而令消耗 電流最適化。 於系統所用的複數個L S I中的一個搭載降壓電路’ 且亦可將在此所產生的電壓供給到其它L S I。特別是如果 200524255 (30) 適用於在一個封裝內密封複數個L S I晶片的多晶片模組 (MCM)具有很大效果。 本發明不光是僅與電路模組一同集積形式的半導體 積體電路，也適用於像如單獨的電壓轉換I C的半導體裝 置。 【圖式簡單說明】 【第1圖】舉例表示有關本發明的半導體積體電路 配備於晶片內的降壓電路的方塊圖。 【第2A圖】包含於降壓電路的開關陣列的電路圖。 【第2B圖】表示第2A圖針對開關陣列的開關控制 計時的計時圖。 【第 3圖】舉例表示串聯式降壓電路的詳細電路圖 〇 【第4圖】舉例表示位準感測器的詳細電路圖。 【第5圖】舉例表示開關控制電路的詳細邏輯電路 圖。 [第6圖】舉例表示降壓電路的電源上升時的動作 波形的計時圖。 【第7圖】舉例表示降壓電路的LSI晶片內配置的 佈置圖。 【第8圖】舉例表示搭載降壓電路的半導體積體電 路實裝於配線基板狀態的平面圖。 【第9圖】表示有關本發明的半導體積體電路配備 - 33- 200524255 (31) 於晶片內的降壓電路的第2例的方塊圖。 【第1 0圖】舉例表示第9圖的開關控制電路的詳細 邏輯電路圖。 [第1 1圖】表示有關本發明的半導體積體電路配備 於晶片內的降壓電路的第3例的方塊圖。 【第1 2圖】舉例表示相位隨機化電路的邏輯構成的 邏輯電路圖。 【第1 3圖】舉例表示第1 2圖的僞亂數產生電路的 邏輯構成的邏輯電路圖。 【第1 4圖】舉例表示第1 2圖的單發脈衝產生電路 的邏輯構成的邏輯電路圖。 【第15圖】·舉例表示第12圖的可變延遲電路的邏 輯橇成的邏輯電路圖。 【第1 6圖】舉例表示第1 2圖的時脈合成電路的邏輯構 成的邏輯電路圖。 【第1 7圖】舉例表示第1 2圖的相位隨機化電路的 1力作波形的計時圖。 【第18圖】表示第12圖的可變延遲電路的另一例 的邏輯電路圖。 【第19圖】表示第12圖的可變延遲電路的更另一 例的邏輯電路圖。 【第20圖】表示第12圖的僞亂數產生電路的另一 例的邏輯電路圖。 【第2 1圖】舉例表不第2 0圖的僞亂數產生電路的 -34 - 200524255 (32) 動作波形的計時圖。 【第22圖】表示第1 1圖的相位隨機化電路的另一 例的邏輯電路圖。 【第2 3 A圖】表示將晶載有關本發明的降壓電路的 半導體積體電路與電容器一同密封於同一封裝的第1例 的縱斷面圖。 【第2 3 B圖】表示將晶載有關本發明的降壓電路的 半導體積體電路與電容器一同密封於同一封裝的第2例 的縱斷面圖。 【第24A圖】與晶載有關本發明的降壓電路的半導 體積體電路一同在引線端子之上搭載電容器而樹脂密封 之例的縱斷面圖。 , 【第24B圖】爲第24A圖的平面圖。 【第2 5圖】舉例表示使用具有利用本發明的降壓電 路的半導體積體電路的攜帶電話機的邏輯構成方塊圖。 【第2 6圖〕表示降壓比爲3 ·· 1時的開關陣列的構 成電路圖。 【第2 7圖】表示降壓比爲3 : 2時的開關陣列的構 成電路圖。 【第28圖】等效地表示第2A圖的切換電路的說明 圖。 【第2 9圖】舉例表示第2 5圖的應用處理器2 5 0的 詳細方塊圖。 【第3 0圖】舉例表示第1 〇圖的開關控制電路的動 -35- 200524255 (33) 作波形的計時圖。 [第31A圖】電源電壓比普通還高的話，基準電壓 也會隨著升高而使基準電壓對應於燒上時的高電壓時的 方式說明圖。 【第3 1 B圖】以普通動作模式和燒上模式切換基準 電壓之位準，並令基準電壓對應於燒上時的高電壓時之 方式說明圖。 【第32圖】舉例表示欲實現第31B圖之方法的基準 電壓產生電路的電路圖。 【第33圖】表示於第27圖中形成降壓比2/ 3時的 電容連接形態的等效電路圖。 【主要元件符號說明】 1 基準電壓產生電路 2 串聯式降壓電路 3 位準感測器 4 開關控制電路 5 — 1〜5 — η 開關陣列 6 開關電容式降壓電路 8 相位隨機化電路 VCCP 輸入電壓 VDD 降壓電壓 V S S 接地電壓 CP、CM 電容器連接用外部端子 200524255 (34) ΕΝ 1 開關電容式降壓電路允許信號 ΕΝ2 串聯式降壓電路允許信號 CLK 時脈 STOPB 停止信號 10 L S I晶片 11 接合墊 VCCP1〜VCCP4 輸入電壓VCCP用接合墊 VDD1〜VDD4 降壓電壓用接合墊 VSS1〜VSS4 接地電壓用接合墊 12 磁心電路部 13 I/O區域 14 基準電壓產生電路、串聯式，降壓電路、位準感測器 及開關控制電路的配置區域。 20 基板 2 1 L S I封裝 2 2 L S I端子 23— 0〜23—4 電容器 2 4 基板上V C C配線 25 基板上接地配線 26 基板上VDD配線 100 基板 101 模組樹脂 102 ^ 103 銲接線 10 4 端子 -37 - 200524255 (35) 1 05 銲墊 1 0 6 銲球 110 引線 2 0 0 天線 210 發送/接收切換電路 220 發送用放大器 23 0 高頻部
24 0 基頻部 25 0 應用處理器 241、 251 降壓電路 2 5 2 處理器的磁心電路部 2 5 3 輸出入電路 2.5 4 電源ON檢測電路 2.5 0 液晶顯不部 27 0 _電池
3 0 0 時脈發生器 3 10' 3 2 0 記憶體 -38-

Claims (1)

  1. (1) (1)200524255 十、申請專利範圍 1. 一種半導體電路裝置，其特徵爲： . 具有使外部電源電壓降壓而生成降壓電壓的降壓部 . ，且前述降壓部具有：開關電容式降壓電路及串聯穩壓 式降壓電路’各個降壓電路的降壓電壓輸出端子則共通 連接。 2 ·如申請專利範圍第1項所記載的半導體電路裝置 ’其中’具有外部電源電壓投入時，先開始前述串聯穩 · 壓式降壓電路的降壓動作，然後開始開關電容式降壓電 路之降壓動作的起動控制電路。 3 ·如申請專利範圍第2項所記載的半導體電路裝釐 ’其中，前述起動控制電路開f始開關電容式降壓電路之 降壓動作後，即停止串聯穩壓式降壓電路的降壓動作。 4 ·如申請專利範圍第1項所記載的半導體電路裝置 ’其中，開關電容式降壓電路乃於充放電循環中使得切 換電容器連接狀態的計時隨機化。 0 5 ·如申請專利範圍第4項所記載的半導體電路裝置 ’其中，開關電容式降壓電路乃具有欲使得前述切換計 時隨機化的亂數產生電路，且使用所產生的亂數來選擇 切換電容器連接狀態的計時。 6 ·如申請專利範圍第1項所記載的半導體電路裝置 * ’其中，開關電容式降壓電路的電容器是屬於外置電容 器。 # 7 .如申請專利範圍第1項所記載的半導體電路裝置 -39- 200524255 (2) ，其中，開關電容式降壓電路的電容器是屬於晶載電容 器。 8 .如申請專利範圍第1項所記載的半導體電路裝置 ，其中，具有將降壓電壓供給到半導體積體電路外部的 外部電源供給端子。 9 ·如申請專利範圍第1項所記載的半導體電路裝置 ，其中， 前述開關電容式降壓電路乃爲能將降壓電壓可變j空 制的應用於老化。 10·—種半導體電路裝置，其特徵爲： 具有使得形成在半導體晶片的外部電源電壓降壓而 生成降壓電壓的降壓部.，前述降壓部乃具有開關電容式 降壓電路，且將構成開關電容式降壓電路的開關陣列分 割爲複數個而離間配置，在各個開關陣列個別連接固有 的開關電容，平滑電容就會共通連接。 η .如申請專利範圍第1 〇項所記載的半導體電路裝 置’其中’前述開關電容和平滑電容是被外置在半導體 晶片。 1 2 .如申請專利範圍第1 〇項所記載的半導體電路裝 置，其中，前述開關電容和平滑電容是被晶載在半導轉 晶片。 1 3 ·如申請專利範圍第丨〇項所記載的半導體電路裝 置，其中，具有於充放電循環中控制利用前述開關陣的 平滑電容和開關電容之連接切換計時的降壓控制電路， -40 - 200524255 (3) 前述降壓控制電路是針對複數個開關陣列錯開切換計時 而加以控制。 1 4 .如申請專利範圍第1 3項所記載的半導體電路裝 置，其中，前述降壓控制電路是對每個開關陣列生成錯 開相位的時脈信號，基於所生成的各個時脈信號而令前 述連接切換計時於每個開關陣列隨機化。 1 5 .如申請專利範圍第1 4項所記載的半導體電路裝 置，其中，前述降壓控制電路乃具有欲令前述切換計時 隨機化的亂數產生電路，使用所產生的亂數來選擇前述 連接切換計時。 1 6 ·如申請專利範圍第1 〇項所記載的半導體電路裝 置，其中，前述，開關陣列是被配置在前述半導體晶片的 外部連接電極形成區域的近傍。 1 7 .如申請專利範圍第丨6項所記載的半導體電路裝 置，其中，控制複數個前述開關陣列之開關動作的降壓 控制電路則被複數個前述開關陣列共通化，並自前述開 關陣列被離間配置。 1 8 ·如申請專利範圍第1 3項所記載的半導體電路裝 置，其中，與前述降壓控制電路一同具有串聯穩壓式降 壓電路，前述開關電容式降壓電路和串聯穩壓式降壓電 路的降壓電壓輸出端子則被共通連接。 1 9 .如申請專利範圍第1 8項所記載的半導體電路裝 置，其中，具有外部電源電壓投入時，先開始前述串聯 穩壓式降壓電路的降壓動作，然後開始開關電容式降壓 -41 - 200524255 (4) 電路之降壓動作的起動控制電路。 2 0.—種資料處理系統，其特徵爲： 搭載申請專利範圍第1項所記載的半導體電路裝置 ，被電池驅動。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI425520B (zh) * 2008-05-12 2014-02-01 Taiwan Semiconductor Mfg 用於記憶體元件之電源啟動／切斷序列機制
TWI704439B (zh) * 2019-09-06 2020-09-11 新唐科技股份有限公司 啟動電路及其操作方法

Families Citing this family (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4371769B2 (ja) * 2003-10-27 2009-11-25 株式会社ルネサステクノロジ 半導体回路デバイス及びデータ処理システム
JP4256807B2 (ja) * 2004-03-22 2009-04-22 矢崎総業株式会社 スイッチング回路及び個別電圧計測装置
US20070085592A1 (en) * 2005-10-17 2007-04-19 Eiji Yasuda High-frequency switch circuit, semiconductor device and communication terminal apparatus
KR20070066633A (ko) * 2005-12-22 2007-06-27 삼성전자주식회사 구동 장치 및 이를 포함하는 표시 장치
JP2008021209A (ja) * 2006-07-14 2008-01-31 Seiko Epson Corp レギュレータ回路及び集積回路装置
US8099619B2 (en) * 2006-09-28 2012-01-17 Intel Corporation Voltage regulator with drive override
US7977822B2 (en) * 2007-11-05 2011-07-12 Arm Limited Dynamically changing control of sequenced power gating
KR100892723B1 (ko) * 2007-11-19 2009-04-10 주식회사 하이닉스반도체 반도체 집적회로의 디지털 온도 정보 생성 장치
CN101904081B (zh) * 2007-12-21 2013-10-09 桑迪士克科技股份有限公司 用于专用集成电路核的多调压器电源递送***
EP2223421B1 (en) * 2007-12-21 2015-01-21 SanDisk Technologies Inc. Self-configurable multi-regulator asic core power delivery
JP5112208B2 (ja) * 2008-07-18 2013-01-09 ルネサスエレクトロニクス株式会社 レギュレータ及び半導体装置
US7863878B2 (en) * 2008-08-19 2011-01-04 Oracle America, Inc. Voltage regulator for write/read assist circuit
EP2750277B1 (en) * 2008-09-01 2019-05-08 Mitsubishi Electric Corporation Converter circuit and motor drive control apparatus, air-conditioner, refrigerator, and induction heating cooker provided with the circuit
JP5388663B2 (ja) * 2009-04-08 2014-01-15 株式会社東芝 半導体集積回路装置
US20120049903A1 (en) * 2010-08-30 2012-03-01 Rf Micro Devices, Inc. Low noise charge pump
US9906126B2 (en) * 2011-10-27 2018-02-27 Infineon Technologies Ag Pulse frequency modulation control for switched capacitor DC-DC converter
US9007791B2 (en) 2011-10-27 2015-04-14 Infineon Technologies Ag Digital slope control for switched capacitor dc-dc converter
US8861233B2 (en) * 2011-10-27 2014-10-14 Infineon Technologies Ag Programmable switching for switched capacitor DC-DC converter
JP5923929B2 (ja) * 2011-10-27 2016-05-25 ソニー株式会社 固体撮像素子およびカメラシステム
US9800150B2 (en) * 2011-10-27 2017-10-24 Infineon Technologies Ag Digital controller for switched capacitor DC-DC converter
US10305377B2 (en) 2011-10-27 2019-05-28 Infineon Technologies Ag Digital controller for switched capacitor DC-DC converter
CN102565744B (zh) * 2012-01-19 2013-12-25 鲁东大学 一种采用电容降压式电源的指针式仪表
JP5697621B2 (ja) * 2012-02-29 2015-04-08 株式会社東芝 Ｄｃ−ｄｃコンバータおよび音声出力装置
KR101799663B1 (ko) * 2013-05-31 2017-11-20 차오로직스, 아이엔씨. 보안 시스템을 위한 전하 분포 제어
JP6166123B2 (ja) * 2013-08-14 2017-07-19 ラピスセミコンダクタ株式会社 半導体装置、および、電源制御方法
JP6321967B2 (ja) * 2014-01-17 2018-05-09 ルネサスエレクトロニクス株式会社 半導体集積回路およびその動作方法
US9666562B2 (en) * 2015-01-15 2017-05-30 Qualcomm Incorporated 3D integrated circuit
US9917037B2 (en) 2015-01-22 2018-03-13 Renesas Electronics Corporation Semiconductor device including a first internal circuit, a second internal circuit and a switch circuit unit
US9698701B2 (en) 2015-06-01 2017-07-04 Delta Electronics, Inc. Power module packaging structure and method for manufacturing the same
CN108528051B (zh) * 2017-03-06 2020-09-25 珠海天威技术开发有限公司 电源电压控制电路及其工作方法、耗材芯片及其工作方法
EP3396833B1 (en) * 2017-04-28 2019-08-14 GN Hearing A/S Hearing device comprising switched capacitor dc-dc converter with low electromagnetic emission
CN108919875B (zh) * 2018-09-12 2023-11-24 上海艾为电子技术股份有限公司 使能产生电路及其使能控制方法
CN109582072B (zh) * 2018-12-26 2020-04-24 联想(北京)有限公司 一种控制方法、装置及电子设备
US11144081B2 (en) * 2019-10-14 2021-10-12 Himax Technologies Limited Bandgap voltage generating apparatus and operation method thereof
CN113078890B (zh) * 2021-03-09 2022-06-21 天津大学 一种低功耗数据随机性监测电路

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4642556A (en) * 1981-02-19 1987-02-10 Pasar, Inc. Tracing electrical conductors by high-frequency constant-energy-content pulse loading
US5229761A (en) * 1989-12-28 1993-07-20 Casio Computer Co., Ltd. Voltage generating circuit for driving liquid crystal display device
JP3351088B2 (ja) * 1994-03-28 2002-11-25 松下電工株式会社 電源装置
JP3123343B2 (ja) * 1994-05-11 2001-01-09 富士電機株式会社 安定化電源装置とその製造方法
JP3224744B2 (ja) 1996-07-08 2001-11-05 富士通株式会社 降圧型ｄｃ−ｄｃレギュレータ
US5847951A (en) * 1996-12-16 1998-12-08 Dell Usa, L.P. Method and apparatus for voltage regulation within an integrated circuit package
US6512411B2 (en) * 1999-08-05 2003-01-28 Maxim Integrated Products, Inc. Charge pump mode transition control
US7009858B2 (en) * 2001-01-29 2006-03-07 Seiko Epson Corporation Adjustable current consumption power supply apparatus
JP4627920B2 (ja) 2001-04-24 2011-02-09 Ｏｋｉセミコンダクタ株式会社 電源装置
JP3411025B2 (ja) 2001-06-08 2003-05-26 株式会社東芝 半導体集積回路装置
JP3691421B2 (ja) * 2001-09-27 2005-09-07 シャープ株式会社 スイッチドキャパシタ型安定化電源回路
US6940189B2 (en) * 2003-07-31 2005-09-06 Andrew Roman Gizara System and method for integrating a digital core with a switch mode power supply
JP4371769B2 (ja) * 2003-10-27 2009-11-25 株式会社ルネサステクノロジ 半導体回路デバイス及びデータ処理システム

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI425520B (zh) * 2008-05-12 2014-02-01 Taiwan Semiconductor Mfg 用於記憶體元件之電源啟動／切斷序列機制
TWI704439B (zh) * 2019-09-06 2020-09-11 新唐科技股份有限公司 啟動電路及其操作方法

Also Published As

Publication number Publication date
US7345461B2 (en) 2008-03-18
JP4371769B2 (ja) 2009-11-25
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