CN1612456A - 半导体电路设备和数据处理*** - Google Patents

Abstract

在打开电源时与降压动作有关的电源噪声升高的发生受到了抑制。降压单元具备开关电容器型降压电路和串联稳压器型降压电路，并且所述降压电路的下降电压输出端子共同连接。两个降压电路的下降电压输出端子的共同连接使两者的并行驱动、其中任一个的选择性驱动或两者的相继驱动成为可能。在相继驱动中，即使在首先驱动串联稳压器型降压电路之后驱动开关电容器型降压电路以向负载提供下降电压，所述开关电容器型降压电路也只需要补偿因为负载造成的放电，从而能够将电容器的充电电流的峰值保持很低。当启动开关电容器型降压电路的工作时不会发生大的冲击电流，并抑制了噪声的出现。

Description

半导体电路设备和数据处理***

相关申请的交叉引用

本申请要求了于2003年10月27日提交的日本申请JP2003-365430的优先权，将该篇申请的内容引入于此以供参考。

发明背景

本发明涉及一种具有降压电路的半导体电路设备，更具体而言，涉及一种具有开关电容器型降压电路的半导体电路设备，并且还涉及一种具有开关电容器型降压电路和串联稳压器型降压电路的半导体电路设备，包含例如有效适用于便携式通信终端设备的微型计算机或片上***半导体电路设备(***LSI)的技术。

半导体电路设备的片上降压电路包括串联稳压器型降压电路。由于串联稳压器型降压电路通过导通晶体管的电阻来降压，因而越是降低电压越是会损失更多功率。在功率转换中比串联型电路更有效的设置包含了开关稳压器型降压电路(专利参考文献2中的图1)。由于开关稳压器型降压电路需要电感器作为外部器件，因而它必然伴有安装空间和成本方面的问题。无需电感器但却在功率转换率方面较强的降压电路包括开关电容器型降压电路(参考文献2中的图9)。此外，专利参考文献1中的图1举例说明了这样一种电路结构，其中开关电容器型降压电路串联连接于串联稳压器型降压电路，并且接收从串联稳压器型降压电路中提供的下降的电压，并进一步通过开关电容器型降压电路来降压。

[专利参考文献1]  日本未审专利公报2002-325431号

[专利参考文献2]  日本未审专利公报2002-369552号

发明概述

本发明人研究了将无需电感器但却在功率转换率方面较强的开关电容器型降压电路作为供便携式设备中使用的LSI等的降压电路的可能性。经过研究，发明人发现这样一个问题，即开关电容器型降压电路含有高功率馈电电流(冲击电流)，特别是在打开电源的时候。为了提高它的功率效率，希望将开关电容器型降压电路设计成能将开关的通导电阻最小化。然而，在给电容器充电时这将导致高功率馈电电流的流动。特别是在打开电源时，当在完全未充电状态下开始对电容器充电，必然伴有高冲击电流流动的问题。这将引起电源噪声、电磁干扰(EMI)等等。

本发明的一个目的是，提供一种能减少伴随降压操作的功耗的半导体电路设备。

本发明的另一个目的是，提供一种在打开电源时能防止或减少伴随降压操作的电源噪声的出现的半导体电路设备。

本发明的又一个目的是，通过电池供电式数据处理***来帮助减少功耗。

通过结合附图的说明书中的下列描述，本发明的上述及其它目的和新颖性特征将变得明显。

下面，将简要地描述本申请中公开的本发明的典型方案。

[1]一种半导体电路设备具有降压单元，用于通过降低外部电源电压来生成下降电压，其中所述降压单元具备开关电容器型降压电路和串联稳压器型降压电路，并且降压电路的下降电压输出端子相互连接。两个降压电路的下降电压输出端子的公共连接使两者的并行驱动、任一个的选择性驱动或两个的连续驱动成为可能。在连续驱动中，即使在首先驱动串联稳压器型降压电路之后驱动开关电容器型降压电路以向负载提供下降电压，开关电容器型降压电路也将只需要补偿因负载而造成的放电，并且能够将电容器的充电电流的峰值保持很低。当启动开关电容器型降压电路的工作时不会出现大的冲击电流，并且抑制了噪声的出现。

如果半导体电路设备进一步配备有启动控制电路，其中当施加外部电源电压时所述启动控制电路首先启动串联稳压器型降压电路的降压动作，然后启动开关电容器型降压电路的降压动作，那么它就能确保当启动开关电容器型降压电路的工作时不出现大的冲击电流，并且能确保抑制噪声的出现。

启动控制电路可以在启动开关电容器型降压电路的降压动作之后停止串联稳压器型降压电路的降压动作。其中所述开关电容器型降压电路自身具有充足的电流源电容，这个特征能够有助于节省功率。

鉴于不集中于通过转换开关电容器型降压电路中的电容器连接而带来的开关噪声的(分散)频谱中的特定频率这一期望，建议开关电容器型降压电路能在充/放电周期内将电容器的连接状态的转换定时随机化。例如，开关电容器型降压电路可以具有随机数发生电路，用于将转换定时随机化，并通过利用已生成的随机数来选择电容器的连接状态的转换定时。简而言之，通过让串联稳压器型降压电路控制在施加电源时降压，能够降低峰值电流，并且在启动电源之后，开关电容器型降压电路将只需要补偿因负载而造成的放电。其结果是，能够将电流的峰值保持很低。通过将开关电容器型降压电路分成多个电路并且以相差的形式驱动分解后的电路，能够进一步降低电源电流的峰值。

开关电容器型降压电路的电容器可以是外部电容器或者片上电容器。可以通过利用MOS晶体管的栅极绝缘膜或层间绝缘薄膜作为绝缘材料来配置每个片上电容器。

在实现本发明的具体方式中，半导体电路设备可以配备有用于向半导体集成电路外面提供下降电压的外部电源端子。这使下降电压能被用作另一个半导体电路设备的工作功率。这也使开关电容器型降压电路能让下降电压受到考虑到老化问题的变量控制。

[2]一种半导体电路设备具有在半导体芯片上形成且用于通过降低外部电源电压来生成下降电压的降压单元，其中所述降压单元具有开关电容器型降压电路，将构成所述开关电容器型降压电路的开关阵列分成离散排列的多个子阵列，每个开关子阵列都分别连接于其自己的开关电容，并且平滑电容公共连接于开关子阵列。平滑电容的共同连接能够有助于抑制组件数目的增加。

在实现本发明的具体方式中，半导体电路设备可以具有降压控制电路，用于在充/放电周期内由开关阵列来控制转换平滑电容和开关电容的连接的转换的定时，并且所述降压控制电路以所述多个开关子阵列之间的时滞来控制所述多个开关子阵列的转换定时。这有助于分散由于在开关阵列中用于转换电容连接的开关而造成的噪声高频分量的频谱。简而言之，通过将开关电容器型降压电路的开关阵列分成多个子阵列，并且使之有相差地来驱动它们，能够降低电源电流的峰值。

此外，降压控制电路对于每个开关阵列生成相位滞后的时钟信号，并且根据每个已生成的时钟信号来将每个开关阵列的连接转换定时随机化。即使从一个开关阵列到另一个开关阵列地进行随机化，也有助于分散高频噪声的频谱，并且进一步降低了高频噪声的峰值。降压控制电路具有用于将转换定时随机化的随机数发生电路，并且通过利用已生成的随机数来选择连接转换的定时。

在实现本发明的优选方式中，开关阵列排列在半导体芯片的外部连接的电极形成区域附近。由此能够缩短与外部电容元件之间的间距，并且能够使布线电阻和寄生电容的影响降低。用于控制多个开关阵列的开关动作的降压控制电路被多个开关阵列共同使用，并且与开关阵列相离散地排列。降压控制电路被共同使用有助于减小降压单元的尺寸。

在实现本发明的另一个优选方式中，半导体电路设备还具有配备有降压控制电路的串联稳压器型降压电路，其中开关电容器型降压电路的下降电压输出端子和串联稳压器型降压电路的下降电压输出端子共同连接。通过在首先驱动串联稳压器型降压电路之后驱动开关电容器型降压电路并向负载提供下降电压，开关电容器型降压电路只要补偿因该负载而造成的放电。其结果是，能够将用于对电容器进行充电的电流的峰值保持在低水平。当启动开关电容器型降压电路的工作时不会出现大的冲击电流，并且抑制了噪声的出现。

当施加外部电源电压时，启动控制电路首先启动串联稳压器型降压电路的降压动作，然后启动开关电容器型降压电路的降压动作。这个启动控制电路的存在能够确保当启动开关电容器型降压电路的工作时，不会出现大的冲击电流，并且能够确保抑制噪声的出现。

[3]所述半导体电路设备用于由电池供电的数据处理***中。EMI能够得以降低，由此有助于增强移动式通信终端与便携式通信终端的通信性能。

下面，将简要地描述本申请中公开的本发明的多数典型方案的一些方案所达到的优点。

它能够用来减少伴随降压操作的功耗。

在打开电源时它能够防止或减少伴随降压操作的电源噪声的出现。

它能够有助于减少电池供电式数据处理***的功耗。

附图简要说明

图1是示出在根据本发明的半导体集成电路芯片中提供的降压电路的示例的框图；

图2A是降压电路中所含的开关阵列的电路图；

图2B是示出对图2A的开关阵列的开关控制定时的时序图；

图3是示出串联型降压电路的细节示例的电路图；

图4是示出电平传感器的细节示例的电路图；

图5是示出开关控制电路的细节示例的逻辑电路图；

图6是示出在打开提供给降压电路的电源时的工作波形示例的时序图；

图7是示出降压电路的LSI芯片中的布局示例的布局图；

图8是示出在其中将安装降压电路的半导体集成电路安装在线路板上的状态示例的平面图；

图9是示出在本发明的半导体集成电路芯片中提供的降压电路的第二示例的框图；

图10是示出图9的开关控制电路的细节示例的逻辑电路图；

图11是示出在本发明的半导体集成电路芯片中提供的降压电路的第三示例的框图；

图12是示出相位随机数发生器电路的逻辑配置结构的示例的逻辑电路图；

图13是示出图12的伪随机数发生器电路的逻辑配置结构的示例的逻辑电路图；

图14是示出图12的单触发脉冲发生器电路的逻辑配置结构的示例的逻辑电路图；

图15是示出图12的可变延迟电路的逻辑配置结构的示例的逻辑电路图；

图16是示出图12的时钟合成器电路的逻辑配置结构的示例的逻辑电路图；

图17是示出图12的相位随机数发生器电路的工作波形的时序图；

图18是示出图12的可变延迟电路的另一个示例的逻辑电路图；

图19是示出图12的可变延迟电路的又一个示例的逻辑电路图；

图20是示出图12的伪随机数发生器电路的又一个示例的逻辑电路图；

图21是示出图20的伪随机数发生器电路的工作波形的时序图；

图22是示出图11的相位随机数发生器电路的另一个示例的逻辑电路图；

图23A是示出将在具有根据本发明的片上降压电路的半导体集成电路与电容器一起封装到相同的封装件中的第一示例的纵剖面图；

图23B是示出将在具有根据本发明的片上降压电路的半导体集成电路与电容器一起封装到相同的封装件中的第二示例的纵剖面图；

图24A是示出与在芯片上具有根据本发明的降压电路的半导体集成电路一起、在引线端子上安装和树脂封接电容器的示例的纵剖面图；

图24B是图24A中举例说明的器件的平面图；

图25是示出使用具有根据本发明的降压电路的半导体集成电路的蜂窝式电话的逻辑配置结构的示例的框图；

图26是示出其中降压比为3∶1的开关阵列的配置结构的电路图；

图27是示出其中降压比为3∶2的开关阵列的配置结构的电路图；

图28等效举例说明了图2A的开关电路；

图29是示出图25的应用处理器250的细节示例的框图；

图30是示出图10的开关控制电路的工作波形的时序图；

图31A举例说明了在当供电电压升至超过正常电平时通过令基准电压也随之上升来进行烧蚀时，在基准电压与高电压相匹配的情况下使用的***；

图31B举例说明了在通过切换正常工作方式与烧蚀方式之间的基准电压的电平来进行烧蚀时、在基准电压与高电压相匹配的情况下使用的***；

图32是示出用于实现图31B中举例说明的技术的基准电压发生电路的示例的电路图；

图33是示出了图27中电容连接形式的等效电路图，其中使用的降压比为2/3。

优选实施例详述

图1示出了在根据本发明的半导体集成电路芯片中提供的降压电路的示例。在其中所示的降压电路包括：基准电压发生电路1、串联稳压器型降压电路(可以简称为串联稳压器)2、电平传感器3、开关控制电路4和开关阵列5_1至5_n。电平传感器3、开关控制电路4和开关阵列5_1至5_n连同外部电容器(未示出)一起构成了开关电容器型降压电路6。

基准电压发生电路1生成稳定的基准电压VREF，而不依赖温度或供电电压。例如，它可以由频带隙型电路(band gap type circuit)或用于抵充(taking out)MOS晶体管中的阈值电压差的电路组成。串联稳压器2利用晶体管的通导电阻进行降压而形成了下降电压VDD。将下降电压VDD的电平控制成等于基准电压VREF。

电平传感器3比较下降电压VDD与基准电压，并形成开关电容器型降压电路的降压动作停止信号STOPB。开关控制电路4根据时钟信号CLK来生成用于控制开关阵列5_1至5_n的多个开关控制信号S。开关阵列5_1至5_n都是用于构成开关电容器的开关电路，它们在连续改变接收输入电压的电容器的连接状态时划分电容。参考标记VDDCPi表示输入电压端子，VDDi表示输出电压端子，VSSi表示电路的接地端子，而CPi和CMi表示用于外部连接电容器的端子(i＝1至n)。输出端子VDD1至VDDn在芯片内相连。接地端子VSS1至VSSn也是如此。

开关电容器型降压电路6的输出和串联稳压器2的输出共同连接在一起。由此，开关电容器型降压电路6的输出端子VDD1至VDDn公共连接于串联稳压器2的输出端子。

图2A作为举例示出了开关阵列5_1至5_n的其中一个。开关阵列5_1至5_n具有相同的配置结构，并且在下文中将由开关阵列5_n来表示。这里假定图1的开关控制信号S是三个开关控制信号SA、SB和SC。图2A的开关电路使得图28的开关电容电路可以等效配置。P沟道MOS晶体管MP1相当于图28的开关SW1，N沟道MOS晶体管MN1相当于图28的开关SW2，N沟道MOS晶体管MN2相当于图28的开关SW3，而N沟道MOS晶体管MN3相当于图28的开关SW4。如图2B所示，举例来说，不同时把开关控制信号SB和SC设置为低电平，并且使开关控制信号SA作为开关控制信号SB的反信号。

在图2A的电路中，图28的电容器C1(开关电容)连接于端子CM和CP，而电容器C0(平滑电容)外连接在电路的接地端子与输出端子VDD之间。根据图2B的开关控制定时，开关SW1和SW3都被导通，开关SW2和SW4都被断开，而电容器C0和C1串联相连且都通过VCCP充电。接下来，开关SW1和SW3都被断开，开关SW2和SW4都导通，而电容器C0和C1并联相连。如果忽略掉开关的通导电阻，则输出电压VDD约为VCCP/2。通过照此转换两个电容器CO和C1的连接，来降低输入电压VCCP以生成输出电压VDD。举例来说，如果向输入电压端子VCCP施加2.8V，则将从输出电压端子VDD提供1.4V。

参照图2A，MOS晶体管的沟道宽度/沟道长度例如是MP1＝3200/0.4，MN1＝2800/0.4，MN2＝2800/0.4，以及MN3＝1200/0.4(微米)。MN1和MN2在尺寸上大于MN3。这是因为，由于栅源电压小，VCCP-VDD以及衬底偏压(-VDD)起作用，因而扩大沟道宽度来降低通导电阻。

MOS晶体管MP1、MN1和MN2具有低阈值电压，而MOS晶体管MN3具有高阈值电压。MOS晶体管MP1、MN1和MN2的低阈值电压的原因是要降低通导电阻。MOS晶体管MN3的高阈值电压的原因是当停止工作时用于减少漏电流。当停止工作时SA处于高电平、SB处于低电平、且SC处于高电平。由此，MOS晶体管MP1和MN2都是导通的，而MOS晶体管MN1和MN3都是截止的。如果MOS晶体管MN3的阈值电压低的话，那么因为在漏极与源极之间施加VDD，所以亚阈值漏电流可以流动。尽管MOS晶体管MN1的漏源电压是VCCP-VDD，但是因为施加了衬底偏压所以有效的阈值电压高且漏电流小。

在开关阵列5_n中不仅包含用于开关的MOS晶体管MP1、MN1至MN3而且还包含用于驱动它们栅极的反相器INV1至INV3的原因是：考虑到要远离开关阵列5_1至5_n来布置开关控制电路4，降低导线电阻的感应。

图3示出了串联型降压电路2的详细电路图的示例。这个降压电路2利用差动放大器DFAMP1来比较基准电压VREF和电压VDD，并且控制输出MOS晶体管MP10。输出MOS晶体管MP10是P沟道型的，并且它的沟道宽度/沟道长度例如为500/0.4(以微米计)。它在尺寸上小于开关阵列的MOS晶体管MP1。目的就是在打开电源时减小电源电流峰值。参考标记VCCA表示输入电压端子，它的电压电平与VCCP相同。参考标记EN2表示串联型降压电路2的使能信号，当EN2处于高电平时启用所述串联型降压电路，而当EN2处于低电平时使所述串联型降压电路无效。

图4示出了电平传感器3的详细电路图的示例。差动放大器DFAMP2比较电压VDD和基准电压VREF，并且生成停止信号STOPB。当电压VDD低于基准电压VREF时，STOPB处于高电平，而当电压VDD高于基准电压VREF时，STOPB处于低电平。参考标记EN1表示开关电容器型降压电路的使能信号，当EN1处于高电平时启用所述开关电容器型降压电路，而当EN1处于低电平时使所述开关电容器型降压电路无效。当EN1处于低电平时，不管电压VDD如何，STOPB都处于低电平。

图5示出了图1的开关控制电路4的详细逻辑电路图的示例。它具有用于根据时钟CLK来生成内部时钟ICLK的电路41，还具有用于根据内部时钟ICLK来生成开关控制信号SA、SB和SC的电路42。参考标记INV表示反相器，NAND表示与非门，AND表示与门，NOR表示或非门，而D1表示延迟电路。参考标记CLK表示时钟输入端子，STOPB表示停止信号，而FRUN表示用于测试用的自流信号。

在正常操作期间，FRUN处于低电平。如果此时STOPB处于高电平，那么内部时钟ICLK就将遵循时钟CLK。如果STOPB处于低电平，那么内部时钟ICLK就将被设置为低电平。即使当内部时钟ICLK处于高电平时停止信号STOPB从高电平转换为低电平，内部时钟ICLK也不会立刻降为低电平，而是当时钟CLK下一次降为低电平时内部时钟ICLK才会降为低电平。

如果FRUN处于高电平，那么不管停止信号STOPB如何，内部时钟ICLK都将遵循时钟CLK。提供延迟电路D1以防止让直通电流在图2中的信号SB和SC同时降至低电平时而流动。

图6示出了在打开到图1的降压电路的电源时的工作波形的示例。从时间t0到t1，启动电源VCCP。由于串联型降压电路的使能信号EN2等于VCCP，因而串联型降压电路2工作。这激励了VDD。由于此时EN1处于低电平，因而开关电容器型降压电路6尚未工作。从时间t2向前开始输入时钟，并且当在时间t3处EN1升为高电平时，开关电容器型降压电路6开始工作。另外，时钟输入与EN1之间的时序还也是相反的。

参考标记ICCP表示流到电源VCCP的电流。尽管大电流从t0流到t3以便激励VDD，但是如波形60所示的那样电流波形并不陡，因为唯一的工作元件就是串联型降压电路2。这是因为电流流过了具有高通导电阻的MOS晶体管(图3中的MP10)。由于当开关电容器型降压电路6开始工作时其通导电阻低的开关MOS晶体管被导通，所述电流波形变得尖锐，如波形61所示。由于在此时已经激励了VDD，因而只需要提供足够的电流来补偿因负载而造成的放电，并且它的峰值是低的。简而言之，即使在向所述负载提供下降电压之后通过更早地驱动串联稳压器2来驱动开关电容器型降压电路6，仅为因负载造成的放电也需要补偿开关电容器型降压电路6，给电容器充电的电流将只具有低峰值。当开关电容器型降压电路6开始工作时不会出现大的冲击电流，并且能够防止或减少噪声的出现。

相反，在启动电源之后，可以通过把EN2设置为低电平来停止串联型降压电路2的工作。或者，可以根据工作模式来启动或停止串联型降压电路2的工作。例如，在必然伴有相对高的电流消耗的工作模式下，串联型降压电路2和开关电容器型降压电路6两者都可以***作以增加电流源电容，而在必然伴有相对低的电流消耗的工作模式下，只能操作开关电容器型降压电路6来提高功率转换率。

图7示出了图1的降压电路的LSI芯片中的布局示例。参考标记10表示半导体集成电路(LSI芯片)的芯片，而参考标记11表示焊盘。具体来讲，参考标记VCCP1至VCCP4表示用于输入电压VCCP的焊盘，VDD1至VDD4表示用于输出电压VDD的焊盘，而VSS1至VSS4表示用于接地用的焊盘。参考标记CP1至CP4以及CM1至CM4表示用于电容器的外部连接的焊盘。由12表示的LSI芯片10中的区域是核心电路部分，其中排列了半导体集成电路的主要部件。由13表示的区域是I/O区域，其中主要安置了输入/输出电路。

排列在核心电路部分12中的电路区域14容纳基准电压发生电路1、串联型降压电路2、电平传感器3和开关控制电路4。这个电路区域14被提供了电源VCCA作为工作功率。即使电压电平是相同的，也最好让用于向电路区域14馈送工作功率VCCA电源焊点与开关阵列的电源焊点VCCP1至VCCP4分离开，以便防止电源噪声。此外，最好也让接地电压导线与核心电路部分12中的数字电路分离开。

参考标记15_1、15_2、15_3和15_4表示这样的区域，在其中把用于防止静电破坏的开关阵列和保护元件排列在I/O区域13中。

尽管未示出，但是从电路区域14到电路区域15_1、15_2、15_3以及15_4都排列有用于开关控制信号SA、SB和SC的导线。对于作为核心电路部分12的工作功率的电源电压VDD来说，在LSI芯片10之内排列网状布线(meshed wiring)。

由于其中排列有开关阵列的区域15_1至15_4是设置在靠近焊盘11的I/O区域中，因此能够将因布线而带来的寄生电容和寄生电阻减到最小。此外，由于基准电压发生电路1和电平传感器3的电源VCCA以及开关阵列的电源VCCP是彼此分离的，因此能够防止因开关操作而造成的电源噪声不利地影响基准电压发生电路1和电平传感器3。

图8示出了如下状态的示例，其中安装有图1中的降压电路的半导体集成电路被安装在接线板上。参考标记20表示接线板(板)，而21表示其中封接有图7的LSI芯片的半导体集成电路的封装件(LSI封装件)。标记22表示半导体集成电路的外部端子，而23_0表示诸如片状电容器之类的电容器，所述电容器的静电容例如假定是1μF，与图28的电容C0匹配。标记23_1至23_4表示诸如片状电容器之类的电容器，所述电容器的静电容例如假定是0.1μF，相当于图28的电容C1。标记24表示电源VCC的板上导线25，25表示接地电位VSS的板上导线，而26表示下降电压VDD的板上导线。

在LSI芯片上，所述开关电容器型降压电路6具备四组图1中的电路结构，并且安装了四个电容器23_1至23_4以与它们匹配。只安装了一个平滑电容器23_0，以供四组电路共用。这种共用的设置有助于降低成本和减小安装区域。优选尽量可行地把将要安装的电容器23_1至23_4安装到接近于端子的位置，以便降低寄生电容和寄生电阻。

图9示出了在关于本发明的半导体集成电路芯片中提供的降压电路的第二示例。其中所示的降压电路的开关控制电路7不同于图1的电路。由此，与图1的不同就在于：利用相位彼此不同的控制信号S1至S4来驱动多个开关阵列5_1至5_4(在这本例中是四个)。如图10所示，控制信号S1实际上是由三个信号S1A、S1B和S1C组成的。信号S2至S4也是如此。这使得电源电流的峰值将被降低。由于多个开关阵列5_1至5_4的转换的定时都是以这种方式具有时滞地控制的，因而有助于减小因转换开关阵列5_1至5_4中的电容连接而造成的高频噪声。换言之，把开关电容器型降压电路的开关阵列分成多个子阵列，以及利用相位滞后来驱动分解后的子阵列都会降低电源电流的峰值。

图10示出了图9的开关控制电路7的详细电路的示例。电路41_1至41_4与图5中的电路41相同，并且根据各自匹配的时钟CLKi来生成内部时钟ICLKi(i＝1至4)。电路42_1至42_4与图5中的电路42相同，并且根据各自匹配的内部时钟ICLKi来生成开关控制信号SiA、SiB和SiC(i＝1至4)。由71表示的电路是分频电路，该分频电路划分时钟CLK的频率以生成时钟CLK1至CLK4。参考标记FF1和FF2表示在时钟输入(CK)的前沿工作的D触发器。参考标记CLK1、CLK2、CLK3和CLK4表示其周期为时钟CLK两倍，且相位上从一个到下一个按90度滞后的时钟。在图30中示出了由此形成的时钟CLK1至CLK4的波形的示例。

参照图30，CLK1在CLK的前沿处变化。CLK2在CLK的后沿处变化。CLK3认定为CLK1的反信号。CLK4认定为CLK2的反信号。在初始状态下，信号STOPB处于低电平，而ICLK1至ICLK4都设置为低电平。当信号STOPB在时间t1处升至高电平时，根据时钟CLK1生成时钟ICLK1，根据时钟CLK2生成时钟ICLK2，根据时钟CLK3生成时钟ICLK3，且根据时钟CLK4生成时钟ICLK4。即使信号STOPB在时间t2处降至低电平，已经处于高电平的时钟ICLK1也不会立刻降至低电平，而是只有当时钟CLK1下一次降至低电平时时钟ICLK1才降至低电平。时钟ICLK2的情况也是一样的。时钟ICLK3和时钟ICLK4由于它们在时间t2处都处于低电平，因此都像那样仍保持在低电平。

图11示出了在关于本发明的半导体集成电路芯片中提供的降压电路的第三示例。与图9中所示电路的不同之处在于添加了相位随机发生器电路8。相位随机发生器电路8通过随机地移位时钟CLK的升降时间来生成时钟RCLK，并且使之成为开关控制电路7的输入。这提供了可以分散噪声的高频分量的频谱的优点。因为它用来分散干扰波的频谱，所以能够特别有效地应用于诸如蜂窝式电话之类的便携式无线设备。

图12示出了相位随机发生器电路8的逻辑配置结构的示例。参考标记80表示伪随机数发生器电路，81表示单触发脉冲发生器电路，而82_1至82_4表示闩锁电路。由于将要锁存的信号R和F每一个都具有多位，因而实际上每个闩锁电路82_1至82_4都由多个闩锁器组成。标记83_1至83_4表示可变延迟电路。利用控制信号R1、R2、F2、R3、R4和F4来确定延迟时间。标记84表示时钟合成器电路。

R和F都是伪随机数。实际上每一个都是由多位(例如，五位)组成。假定F是比R早半个周期的信号。

参考标记P1表示在时钟CLK的每个奇数周期的前沿处升至高电平且在那里停留指定持续时间的单触发脉冲。标记P2表示在时钟CLK的每个奇数周期的后沿处升至高电平且在那里停留指定持续时间的单触发脉冲。标记P3表示在时钟CLK的每个偶数周期的前沿处升至高电平且在那里停留指定持续时间的单触发脉冲。标记P4表示在时钟CLK的每个偶数周期的后沿处升至高电平且在那里停留指定持续时间的单触发脉冲。标记P1D、P2D、P3D和P4D分别表示因可变延迟电路延迟P1、P2、P3和P4而产生的信号。

具有图12的配置结构的相位随机发生器电路8能够利用单触发脉冲发生器电路81抵充(taking out)前/后沿并让每个沿经过可变延迟电路83_1至83_4，来控制时钟CLK的每个周期的前/后沿的延迟量。简而言之，P1和P3与时钟CLK的前沿同步地经受脉冲变化；P2和P4与时钟CLK的后沿同步地经过脉冲变化；闩锁器82_1至82_4响应于匹配P1至P4的信号的脉冲变化来锁存随机数R和F；可变延迟电路83_1至83_4根据随机数R和F来延迟匹配P1至P4的信号的脉冲变化，并且提供延迟后的脉冲作为PD1至PD4；并且时钟合成器电路84与PD1和PD3的脉冲变化同步地将时钟RCLK变化为高电平，并与PD2和PD4的脉冲变化同步地将时钟RCLK变化为低电平。这导致时钟RCLK相对于时钟CLK的随机化。

图13示出了图12的伪随机数发生器电路80的逻辑配置结构的示例。参考标记FF10至FF18表示在时钟输入(CK)的前沿工作的D触发器。标记L4至L8表示闩锁器，当使能输入(E)处于高电平时所述闩锁器允许通过，而当它处于低电平时执行锁存。参考标记EOR表示异或门，而RST表示复位信号。通过将复位信号RST升至高电平，将D触发器FF10的输出设置为高电平，将D触发器FF11至FF18的输出设置为低电平，且将闩锁器L4至L8的输出设置为低电平。包括D触发器FF11至FF18和EOR的所述逻辑配置结构是伪随机数发生器电路的普通配置结构。闩锁器L4至L8比与D触发器FF14至FF18相同的输入提前时钟CLK的半个周期进行锁存。

R[4]至R[8]是伪随机数输出。在九个触发器的输出端，生成2⁹-1＝511个周期的伪随机数。使用所述九位当中的五位R[4]至R[8]作为伪随机数。假定F[4]至F[8]每个都是都比R[4]至R[8]早半个周期的信号。

图14示出了图12的单触发脉冲发生器电路81的逻辑配置结构的示例。参考标记FF21和FF22表示在时钟输入(CK)的前沿处工作的D触发器。标记D21和D22表示延迟电路。标记P1、P2、P3和P4表示输出信号。标记P1表示时钟CLK的奇数周期的前沿，P2表示时钟CLK的奇数周期的后沿，P3表示时钟CLK的偶数周期的前沿，而P4表示时钟CLK偶数周期的后沿，它们中的每一个都在指定长的持续时间(延迟时间D21或D22)内停留在高电平。

图15示出了图12的可变延迟电路83_2的逻辑配置结构的示例。其它可变延迟电路83_1、83_3和83_4都具有相同的配置结构。参考标记A表示加法电路，D3_1至D3_m表示单位延迟电路，S1表示选择器，而R2和F2表示多位中每一位的控制信号。在通过让输入信号P2经过m个单位延迟电路D3_1至D3_m而获得的信号当中，提供由选择器S1选择的第(R+F)个信号为输出P2D。所述延迟时间为td(R+F)，其中td表示单位延迟电路的延迟时间。

通过加法电路A来生成提供给选择器S1的第(R+F)个控制信号。P2和P4定义时钟RCLK的后沿，为了不使后沿在比P1和P3定义的前沿早的时刻出现，P2D(P4D)将R2和F2的总和(实际上是平均值)、在R2之前的半周期的数值用作P2(P4)的选择器S1的控制信号。P1和P3无需这样的考虑，因为它们定义时钟RCLK的前沿，并且加法电路A将R1+R1(R3+R3)的值用作选择器S1的控制信号。简而言之，由于两组控制信号是相同信号，仅仅一位移位对于可变延迟电路83_1和83_3就是足够的了，而不需要加法电路A。

图16示出了图12的时钟合成器电路84的逻辑配置结构的示例。参考标记S2表示选择器，而RNDM表示相位随机化使能信号。当RNDM处于高电平时，输出RCLK在P1D上升到高电平时升至高电平，在P2D上升到高电平时降至低电平，在P3D上升到高电平时升至高电平，而在P4D上升到高电平时降至低电平。当RNDM处于低电平时，输入时钟CLK实际上变为输出时钟RCLK。也就是说，不发生相位随机化。

图17示出了图12的相位随机发生器电路8的工作波形。在时钟CLK的每个前沿(t1、t3、t5...)处，生成新的伪随机数R(r1、r2、r3...)。伪随机数F比CLK的后沿更早变化。

单触发脉冲P1从CLK的每个奇数周期的前沿(t1、t5...)开始停留在高电平，P2从CLK的每个奇数周期的后沿(t2、t6...)开始停留在高电平，P3从CLK的每个偶数周期的前沿(t3、t7...)开始停留在高电平，而P4从CLK的每个偶数周期的后沿(t4、t8...)开始停留在高电平，它们中的每一个都要停留指定长度的持续时间。

当P1升至高电平时，闩锁电路82_1的输出R1发生变化。由此，它在时间t1处变为r1，在t5处变为r3，依此类推。当P2升至高电平时，闩锁电路82_2的每个输出R2和F2都发生变化。由此，它们分别在时间t2变为r1和r2，在时间t6变为r3和r4，依此类推。当P3升至高电平时闩锁电路82_3的输出R3发生变化。由此，它在时间t3变为r2，在时间t7处变为r4，依此类推。当P4升至高电平时，闩锁电路82_4的每个输出R4和F4都发生变化。由此，它们分别在t4时刻变为r2和r3，在t8时刻变为r4和r5，依此类推。

可变延迟电路83_1的输出P1D变为由于P1延迟td(2·R1)而导致的脉冲。可变延迟电路83_2的输出P2D变为由于P2延迟td(R2+F2)而导致的脉冲。可变延迟电路83_3的输出P3D变为由于P3延迟td(2·R3)而导致的脉冲。可变延迟电路83_4的输出P4D变为由于P2延迟td(R4+F4)而导致的脉冲。

在P1D上升到高电平时输出RCLK升至高电平，在P2D上升到高电平时降至低电平，在P3D上升到高电平时升至高电平，而在P4D上升到高电平时降至低电平。因此，在CLK的t1时刻的前沿延迟td(2·r1)，在t2时刻的后沿延迟td(r1+r2)，在t3时刻的前沿延迟td(2·r2)，而在t4时刻的后沿延迟td(t2+t3)。

相位随机发生器电路8使指定后沿的延迟时间为在其前后与其直接相邻的前沿的延迟时间的平均值。因此，即使把最大延迟时间设置得相当长，也将既不会损失RCLK的高电平周期也不会损失RCLK的低电平周期。理论上，可以将最大延迟时间设置成等于CLK的周期。

图18示出了图12的可变延迟电路83_2(83_1、83_3或83_4)的另一个示例。在图18中，参考标记D4表示延迟电路，而90_1表示单位可变延迟电路。这个电路具有两个单位延迟电路D5_1和D5_2。当控制信号R2[4]和F2[4]两者都处于低电平时，在不经过所述单位延迟电路的情况下提供输入信号P2D0。当R2[4]和F2[4]中的任一个处于高电平时，仅仅经过D5_1提供输入信号，或者当R2[4]和F2[4]两者都处于高电平时，经过D5_1和D5_2两者提供输入信号。参考标记90_2、90_3、90_4和90_5也表示具有类似于90_1的电路结构的单位可变延迟电路。照此，依据每个都匹配五位的两位R2和F2的组合，从三种延迟时间中选择一种，结果可以选择32种不同延迟时间中的一个以生成P2的P2D，所述组合可以是以下三组中之一，(高电平与高电平)、(高电平与低电平)以及(低电平与低电平)。将每个单位延迟电路的延迟时间都设置为90_1或90_2的延迟时间的两倍、90_3的延迟时间的四倍、90_4的延迟时间的八倍、以及90_5的延迟时间的16倍。

忽略逻辑门的延迟时间从输入P2到输出P2D的延迟时间可以用td{(R2[4]+F2[4])+2(R2[5]+F2[5])+4(R2[6]+F2[6])+8(R2[7]+F2[7])+16(R2[8]+F2[8])}+td4来表示，其中td是单位延迟电路D5_1或D5_2的延迟时间，而td4是延迟电路D4的延迟时间。

延迟电路D4的任务是在完成根据控制信号R[4]至R[8]和F[4]至F[8]设置延迟时间之后让输入脉冲P2经过单位可变延迟电路。

图18的电路结构具有比图15的电路尺寸更小的优点，因为它不需要加法电路A。

图19示出了图12的可变延迟电路83_2(83_1、83_3或83_4)的又一个示例。参考标记A表示加法电路，S3表示选择器，而91_1和91_2表示可变延迟电路。尽管这是由串联排列的多个单位延迟电路组成的电路，但是通过改变偏压Vbias能够控制每个单位延迟电路的延迟时间。参考标记92表示充电泵电路，所述充电泵电路根据向上信号UP和向下信号DOWN的指令来升高或降低Vbias。参考标记93表示相位比较器电路，该相位比较器电路比较P2的相位与信号P2F的相位，所述信号P2F是由P2通过可变延迟电路91_1和92_2而产生的。如果P2F落后于P2，则这个电路就通过提供信号UP来升高Vbias，并且缩短可变延迟电路91_1和92_2的延迟时间。如果P2F超前于P2，则它就将通过提供信号DOWN来降低Vbias，并且延长可变延迟电路91_1和92_2的延迟时间。

可变延迟电路91_1和91_2、充电泵电路92和相位比较器电路93都能够按类似于在(例如)模拟延迟锁定环路(DLL)电路内使用的电路结构来实现。

除了能够利用Vbias来控制延迟时间之外，图19的电路的工作原理类似于图15的电路的工作原理。图19的电路结构的优点在于：即使时钟CLK的周期、电压或温度变化或者存在任何过程波动，也能够将从输入P2到输出P2D的延迟时间的最大长度设置成等于CLK的周期。如果P2的相位和P2D的相位相等，则91_1和92_2的总延迟时间就将是CLK的周期的两倍长。因此，从P2到P2D的延迟时间的最大长度，也就是说91_1的延迟时间等于CLK的周期。

由于可变延迟电路91_2、充电泵电路92和相位比较器电路93都是为测量时钟CLK的周期而提供的电路，因此图12的四个可变延迟电路83_1至83_4能够共同用于这一目的。然后，可以将生成的偏压Vbias分配给可变延迟电路83_1至83_4。

图20示出了图12的伪随机数发生器电路80的再一个示例。参考标记85表示伪随机数发生器电路，它能够利用与图13的电路相类似的电路来实现。然而，不必提供F[4]至F[8]，由此不需要L4至L8。参考标记M表示乘法电路，而86_1和86_2表示闩锁电路。标记D3_1至D3_m表示单位延迟电路，它们与图15的D3_1至D3_m相同。标记87表示相位比较器电路，该相位比较器电路将由D3_1至D3_m延迟脉冲P1而产生的信号的相位与P3的相位进行比较。标记88表示编码器，它对相位比较器电路的输出进行编码，并且提供编码后的输出作为代码Code。代码Code实际上由多位组成。

当P3与由Ps经过单位延迟电路K次而产生的信号同相时，Code等于k。这实质上是因为在P1与P3之间存在一个时钟周期的滞后。将Code＝k乘以伪随机数PR且只取出其更有意义的位就得到Mul。Mul是其值永不大于k的伪随机数。通过对其锁存而产生的信号R和F被输出。

像图19的电路一样，即使时钟CLK的周期、电压或温度发生变化或者如果存在任何过程波动，如图20所示的配置的电路也都允许将延迟时间的最大长度设置成等于CLK的周期。原因就是：Code＝k意味着P1与P3之间的相位差(也就是CLK的周期)等于k个单位延迟电路，而这又意味着图12的可变延迟电路83_1至83_4的延迟时间的最大长度是单位延迟时间的k倍，即CLK的周期的k倍。

图21示出了图20的伪随机数发生器电路80的工作波形。电路85在时钟CLK的每个前沿(t1、t3、t5...)处生成新的伪随机数PR(r1、r2、r3...)。在另一方面，每当脉冲P3升高到高电平时编码器的输出Code就变化(c1、c2...)。乘法电路的输出Mul在t1、t3、t5...时刻发生变化；输出F是通过在CLK的后沿(t2、t4、t6...)处锁存这个输出而产生的，而输出R是通过进一步在CLK的前沿(t3、t5、t7...)处锁存输出F而产生的。

图20的伪随机数发生器电路80具有迅速响应时钟CLK的周期、电压或温度上的变化的优点。原因就是：表示时钟CLK周期的信号Code在每隔一个周期更新。

图22示出了图11的相位随机发生器电路8的另一个示例。这个示例的特征是没有时钟输入，而是通过内部自振荡来生成时钟。由此，由m个单位延迟电路D3_1至D3_m和与非门NAND组成的环形振荡器生成时钟。通过利用选择器S1随机地选择m个输出中的一个，来对时钟的相位进行随机化。参考标记EN表示使能信号，而自振荡是通过把这一信号升高到高电平来实现的。

图23A和图23B示出了把在芯片上具有根据本发明的降压电路的半导体集成电路与电容器一起封接到同一个封装件中的示例。在图7或图8中，具有准确或大致相应的配件的电路元件分别指定相同的参考标记。在图23a中所示的结构中，LSI芯片10和电容器23彼此靠近排列，并通过焊线103而彼此连接。在图23B中所示的结构中，电容器23安装在焊盘105上，所述焊盘是提供于LSI芯片10上的，且在中间带有焊球106。参考标记23涵盖了图8的所有电容器23_0至23_4。标记100表示接线板，例如多层接线板，而101表示模制树脂。通过利用在这幅图中举例说明的封接结构，消除了在板20上安装电容器的需要，并由此能够缩小板20的安装区域。将要封接到封装件中的电容器23不必是所有的电容器23_0至23_4。例如，仅仅电容器23_1至23_4就将足够了。

图24A和图24B示出了在引线端子上安装电容器的示例。图24A示出了纵剖面图，而图24B示出了平面图。在此，假定降压电路具有两个开关阵列5_1和5_2。参考标记23_1和23_2表示将要连接于图7中所示的焊盘CPi和CMi的电容器。标记107表示绝缘带，而110表示导线。这个结构也可以帮助缩小板20上的安装区域。在使用图24A和图24B的结构的情况中，外部连接电容器的焊盘CPi和CMi优选为彼此靠近。它们的相邻布局不仅将便于安装，而且还能帮助降低寄生电感。

开关电容器型降压电路的电容器并非绝对必须是位于LSI芯片10之外的电容器23(23_1和23_2)。尽管未具体示出，但它们可以是LSI芯片10的片上电容器。每个所述片上电容器都可以由MOS电容或使用多晶硅或类似的用于电极的材料的电容组成，所述MOS电容的一个电容电极由MOS晶体管的门电极组成，而另外一个由公用源漏极组成。

图25示出了使用具有根据本发明的降压电路的半导体集成电路的蜂窝式电话的逻辑配置结构的示例。降压电路241和251都安装在应用处理器250和基带单元240上。参考标记200表示天线，210表示发送/接收转接电路，220表示用于传输的放大器(高功率放大器)，230表示射频单元，240表示基带单元，而250表示应用处理器。标记241表示内置于基带单元240中的降压电路，而251表示内置于应用处理器250中的降压电路。标记260表示液晶显示器单元，270表示锂电池，而280表示电源IC。例如，电源IC 280配置有串联型降压电路。标记290表示DC/DC转换器，300表示时钟发生器，而310和320表示存储器，例如闪速存储器和SRAM。

将由时钟发生器300生成的***时钟SCLK作为***时钟提供给射频单元230、基带单元240和应用处理器250。安装在应用处理器250上的降压电路251通过利用这一***时钟来操作开关电容器型降压电路。由此，降压电路251按照与基带单元和应用过程相同的频率来进行工作。这使得通过操作降压电路251而产生的噪声具有与由基带单元和应用处理器产生的噪声相同的频率，并且由此并不特别需要如图11所示的对时钟相位的随机化。

当所述应用处理器不工作时，时钟SCLK的供应也会中止。这阻止了开关电容器型降压电路进行工作，但是并联连接的串联型降压电路使输出电压能被保持。安装在基带单元上的降压电路241的情况也是一样的。

下面将解释从电池270到降压电路251的输出的功率转换率的计算示例以及电池的使用寿命。首先，作出下列假设：锂电池270的输出＝3.7V，锂电池的容量＝600mAh，电源IC 280的输出＝2.8V，降压电路251的输出＝1.0V，应用处理器的电流消耗＝200mA，而其它LSI都处于备用状态(电流消耗接近于0)。

如果在不应用本发明而单独使用串联型降压电路，那么功率转换率将为1.0/3.7＝27％，电池的输出电流将为200mA，而电池的寿命将为3小时。

如果使用本发明(假定开关电容器型电路的效率是90％)，那么功率转换率将为1.0/3.7×2×90％＝49％，电池的输出电流将为200/2/90％＝111mA，而电池的寿命将为5.4小时。通过使用本发明，能够将电池的寿命延长1.8倍。

在图2A的示例中，降压比约为2∶1。作为其它的示例，在图26中示出了其中降压比为3∶1的一个开关阵列的电路图，而在图27中示出了其中降压比为3∶2的另一个开关阵列的电路图。参考标记CP11、CM11、CP12和CM12表示用于外接电容器(开关电容)的端子。控制信号SA、SC和SB的工作波形与图2B中所示的相同。虽然未示出，在图26的电路中的降压比为1/3的情况下，可以串联连接两个开关电容和一个平滑电容并加以充电，继之以所述三个电容的并联连接。举例来说，如图33所示，在图27中的电路的降压比为2/3的情况下，开始开关电容C1和C2可以并联连接，接着，在串联连接开关电容C1和C2之后再串联连接于平滑电容C0并充电，并且可以将平滑电容C0和它们并联连接。

图29示出了图25的应用处理器250的详细的示例。参考标记251表示根据本发明的降压电路。标记252表示应用处理器250的核心电路，它依附于作为其工作功率的降压电源VDD而工作。标记253表示输入/输出电路，该输入/输出电路依附于作为其工作功率的用于输入/输出电路的电源VCCQ而工作。输入/输出电路用的电源VCCQ，尽管在电压电平上与VCCP和VCCA相同，但是其电源与其它的电源分离开，以防止输出电路中出现的电源噪声传播到其它电路部件上。输入/输出电路253包含***时钟SCLK的输入电路。与输入的***时钟SCLK相同步地提供核心电路252的时钟CCLK(电压电平为VDD)和降压电路251的时钟CLK(电压电平为VCCQ)。尽管输出/输出电路253当然也具备用于其它信号的输入电路和输出电路，但是在此省去了对它们的描述。参考标记254表示用于检测电源电压的施加情况的通电检测电路。这个通电检测电路检测电源VCCA的启动，并生成用于核心电路252的复位信号RST和用于降压电路251的使能信号EN2。由延迟电路延迟使能信号EN2，从而生成使能信号EN1。

下面描述当将要烧蚀半导体集成电路时将输出电压VDD设置得比正常情况下更高的技术。这可以通过设置基准电压VREF使之在烧蚀时变得更高来实现。如图31A和图31B中所示，有两种方法可用于实现该目的。在每幅图中，N都表示在正常工作情况下的工作点(VCC＝VCC1、VREF＝VREF1)，而B表示在烧蚀情况下的工作点(VCC＝VCC2、VREF＝VREF2)。将工作点N和B置于直线VREF＝VCC/2的(图中的一个点阵链线条)下方是适合的。

实施方案的一种方法是在正常工作情况下使VCC相对于VREF保持稳定。当VCC升至高于正常电平时，致使VREF相应地上升。这能够通过应用专利号2685469的专利中描述的技术来实现。实施方案的第二种方法是在正常工作模式与烧蚀模式之间变换VREF电平。

图32示出了用于实现图31B中举例说明的技术的基准电压发生电路1的示例。参考标记30表示频带隙电路，该频带隙电路生成不依赖于温度或电源电压的稳定电压VBGR。标记31表示电压电平转换电路。它包括差动放大器32，P沟道MOS晶体管MP30，电阻R1、R2和R3以及转换开关33，并且根据电压VBGR来生成基准电压VREF。是用“转换信号模式”下的模式，它改变抽头位置以抵充基准电压VREF。

尽管到此为止已经参照本发明的具体实施例描述了由本发明人实现的本发明，但是本发明并不限于这个实施例。显然，本发明能够在不背离其本质的情况下以各种其它方式实现。

例如，在多个开关电容器型电路安装在LSI上的情况下，根据选择的工作模式仅能够部分地操作所述多个开关电容器型电路。根据该工作模式能够进一步降低电流消耗。或者，根据该工作模式能够优化电流消耗。

另外，在用于所述***中的多个LSI中的一个上安装降压电路是可能的，并且在那生成的电压能够提供给其它的LSI。这个结构能够特别有效地应用到多芯片模块(MCM)上，其中多个LSI芯片被封接到所述多芯片模块中。

本发明不仅适用于与单个电路模块集成的类型的半导体集成电路，而且也适用于其它的半导体装置，比如独立的电压转换IC。

Claims (20)

1、一种具有降压单元的半导体电路设备，所述降压单元通过降低外部电源电压来生成下降电压，其中所述降压单元具备开关电容器型降压电路和串联稳压器型降压电路，并且所述降压电路的下降电压输出端子共同连接。

2、根据权利要求1所述的半导体电路设备，进一步具有启动控制电路，当施加外部电源电压时所述启动控制电路首先启动所述串联稳压器型降压电路的降压动作，然而启动开关电容器型降压电路的降压动作。

3、根据权利要求2所述的半导体电路设备，其中所述启动控制电路在启动开关电容器型降压电路的降压动作之后停止串联稳压器型降压电路的降压动作。

4、根据权利要求1所述的半导体电路设备，其中所述开关电容器型降压电路在充/放电周期内随机化电容器的转换连接状态的定时。

5、根据权利要求4所述的半导体电路设备，其中开关电容器型降压电路具有随机数发生电路，用于随机化所述转换定时，并利用已生成的随机数来选择电容器的连接状态的转换的定时。

6、根据权利要求1所述的半导体电路设备，其中所述开关电容器型降压电路的电容器是外部电容器。

7、根据权利要求1所述的半导体电路设备，其中所述开关电容器型降压电路电容器是片上电容器。

8、根据权利要求1所述的半导体电路设备，进一步具有外部电源端子，用于向半导体集成电路外面提供下降电压。

9、根据权利要求1所述的半导体电路设备，其中所述开关电容器型降压电路能够使下降电压受到用于老化目的的变量控制。

10、一种具有降压单元的半导体电路设备，所述降压单元形成在半导体芯片上且并通过降低外部电源电压来生成下降电压，其中所述降压单元具有开关电容器型降压电路，构成所述开关电容器型降压电路的开关阵列被分成离散排列的多个子阵列，每个开关子阵列都分别连接于其自己的开关电容，并且平滑电容公共地连接于所述开关子阵列。

11、根据权利要求10所述的半导体电路设备，其中所述开关电容和平滑电容都外接于所述半导体芯片。

12、根据权利要求10所述的半导体电路设备，其中所述开关电容和平滑电容都设置于所述半导体芯片上。

13、根据权利要求10所述的半导体电路设备，进一步具有降压控制电路，用于在充/放电周期内由所述开关阵列来控制平滑电容和开关电容的转换连接的定时，并且所述降压控制电路来控制所述多个开关阵列的转换定时，使所述多个开关阵列的转换定时之间具有时差。

14、根据权利要求13所述的半导体电路设备，其中所述降压控制电路生成不同开关阵列的时钟信号之间具有相位滞后的时钟信号，并且根据每个已生成的时钟信号逐个随机化所述开关阵列的连接转换定时。

15、根据权利要求14所述的半导体电路设备，其中所述降压控制电路具有随机数发生电路，用于随机化所述转换定时，并且通过利用已生成的随机数来选择所述连接转换定时。

16、根据权利要求10所述的半导体电路设备，其中所述开关阵列排列在所述半导体芯片的外部连接的电极的形成区域附近。

17、根据权利要求16所述的半导体电路设备，其中用于控制所述多个开关阵列的开关动作的降压控制电路由所述多个开关阵列共同使用，并且设置在离开所述开关阵列处。

18、根据权利要求13或17所述的半导体电路设备，进一步具有串联稳压器型降压电路以及所述降压控制电路，其中所述开关电容器型降压电路的下降电压输出端子和串联稳压器型降压电路的下降电压输出端子共同连接。

19、根据权利要求18所述的半导体电路设备，进一步具有启动控制单元，当施加外部电源电压时，所述启动控制单元首先启动所述串联稳压器型降压电路的降压动作，然后启动开关电容器型降压电路的降压动作。

20、一种安装有根据权利要求1至19中任一项所述的半导体电路设备且由电池驱动的数据处理***。

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