JP4627920B2 - 電源装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は,電源装置にかかり,特に,キャパシタを使用して直流電源−直流電源変換を行う電源装置に関するものである。
【0002】
【従来の技術】
複数のキャパシタと,これらのキャパシタの接続状態を変化させる複数のスイッチから構成されるスイッチト・キャパシタ(SC: Switched-Capacitor)型電源装置は,トランスやコイルを必要としないため小型化が容易である。このSC型電源装置によれば,電源装置を含めたシステムオンチップの実現が可能となり,システムの低コスト化が期待できる。以下の文献には,従来のSC型電源装置に関する技術が記載されている。
【0003】
文献1:National Semiconductor Corporation, "LM3352 Regulated 200mA Buck-Boost Switched Capacitor DC/DC Converter", 製品カタログ, March 1999
【0004】
文献2:David H. Soo, National Semiconductor Corporation, "SYSTEM AND METHOD FOR DUAL MODE DC-DC POWER CONVERSION", 米国特許5,548,206号公報
【0005】
SC型電源装置が降圧用(入力電圧>出力電圧)として用いられる場合,SC型電源装置に備えられたn個のキャパシタは,充電サイクルにおいて,電源(VDD)とグランド(GND)との間に直列に接続される。このとき,各キャパシタは,電圧VDD/nによって充電される。続く放電サイクルでは,n個のキャパシタは,SC型電源装置の電圧出力端子とグランドとの間に並列に接続される。したがって,電圧出力端子からは,電圧VDD/nが出力される。そして,充電サイクルと放電サイクルを高速に繰り返すことによって,SC型電源装置は,電圧出力端子から電圧VDD/nを定常的に出力することが可能となる。
【0006】
このように,従来のSC型電源装置によれば,出力電圧Voutの値を,キャパシタ数(n個)とそれらの接続内容に応じて回路的に固定することも可能であるが,更に,外部から入力されるリファレンス電圧Vref(≦VDD/n)に一致するように調整することも可能である。ただし,この場合,出力電圧Voutとリファレンス電圧Vrefをオペアンプ等で比較し,出力電圧Voutがリファレンス電圧Vrefより低くなったとき,放電サイクルを有効にする,いわゆる間欠的なスイッチング動作を行う必要がある。
【0007】
従来のSC型電源装置の回路内容を図8に示し,その動作波形を図9に示す。
【0008】
出力電圧VOUTは,オペアンプ600によって所望の出力電圧となるリファレンス電圧VREFと比較される。VOUT<VREFの場合でなおかつ放電サイクルの期間のみ,DCHGスイッチ603,604が導通状態となる。この結果得られた出力電圧VOUTは,オペアンプ600によってリファレンス電圧VREFと比較されるため,出力電圧VOUT=リファレンス電圧VREFとなるように調整される。
【0009】
充電サイクルでは,分圧用キャパシタ605と出力キャパシタ606は,電源電圧VDDとグランドGNDの間に直列に接続される。このとき,分圧用キャパシタ605は,(電源電圧VDD−出力電圧VOUT)の電位で充電され,出力キャパシタ606は,出力電圧VOUTの電位で充電される。一方,放電サイクルでは,分圧用キャパシタ605と出力キャパシタ606は,出力電圧VOUTとグランドGNDの間に並列に接続される。このとき,分圧用キャパシタ605は,その両端子間に(電源電圧VDD−出力電圧VOUT)の電位差を保ったまま放電することになる。
【0010】
【発明が解決しようとする課題】
上述のように,従来のSC型電源装置によれば,所望の出力電圧値を得るためのリファレンス電圧VREFが,分圧用キャパシタ605と出力キャパシタ606の直列/並列接続切り換え動作によって得られる安定した出力電圧よりも低く設定された場合,両キャパシタの放電動作が間欠的に行われることになる。この場合,充電サイクルと放電サイクルにおいて各キャパシタに印加される電圧を平衡に保つことができず,結果として,以下の問題が発生していた。
【0011】
(1)放電サイクルにおいて,電圧の異なるキャパシタが並列に接続されるため,キャパシタ間にスパイク状の電流が流れることにより,スイッチングノイズが発生する。
【0012】
(2)出力電圧のリプル電圧が大きくなる。
【0013】
(3)放電サイクルにおいて,キャパシタの負側の端子電圧がグランドGNDより低く押し下げられるため,グランドGND線の電位が変動し,他の回路特性に悪影響が及ぶ。
【0014】
(4)放電サイクルにおいて,キャパシタの負側の端子電圧がグランドGNDより低く押し下げられるため,NMOSトランジスタの寄生PNダイオードが順方向となり,電源回路としての特性が変動してしまう。
【0015】
本発明は,上記のような問題点に鑑みてなされたものであり,その目的は,所望する値に調整された電圧を安定的に出力する電源装置であって,他の回路に対する電気的な影響についても十分に配慮された電源装置を提供することにある。
【0016】
【課題を解決するための手段】
上記課題を解決するために,本発明によれば,スイッチト・キャパシタ型電源回路と内部ノード電圧調整回路を備えた電源装置が提供される。スイッチト・キャパシタ型電源回路は,充電サイクルにおいて,内蔵する複数のキャパシタを内部ノード電圧を用いて充電し,放電サイクルにおいて,充電した複数のキャパシタを放電することによって,内部ノード電圧に応じた出力電圧を発生させる。また,内部ノード電圧調整回路は,出力電圧と所定のレベルに調整されたリファレンス電圧を比較し,比較結果に応じて内部ノード電圧を調整する。そして,この電源装置は,充電サイクルと放電サイクルにおいて複数のキャパシタの接続状態を直列接続または並列接続に変えることによって直流電源−直流電源変換を行うものである。各キャパシタの直並列接続切り換え動作を行うために用いられるスイッチングパルスについてそのデューティ比を一定に(すなわち充電サイクルと放電サイクルの時間を実質的に等しく)することによって,スイッチト・キャパシタ型電源回路内の各キャパシタの両端子間の電位差が,充電サイクルと放電サイクルのいずれにおいても略同一に維持されることになる。内部ノード電圧調整回路(抵抗降圧型電源回路)は,放電サイクル以外の期間に内部ノード電圧を出力する内部ノード電圧出力手段を備えることが好ましい。内部ノード電圧出力手段としてトランジスタを採用することが可能である。そして,このトランジスタは,内部ノード電圧を出力する役割を果たす上に,直接的にスイッチト・キャパシタ型電源回路に備えられた複数のキャパシタの充電スイッチとしての役割を果たすことになる。したがって,電源装置の回路構成が簡素化され,電源装置のコンパクト化が実現する。
【0022】
【発明の実施の形態】
以下に添付図面を参照しながら,本発明にかかる電源装置の好適な実施の形態について詳細に説明する。なお,以下の説明および添付された図面において,略同一の機能および構成を有する構成要素については,同一符号を付することによって重複説明を省略する。
【0023】
[第1の実施の形態]
本発明の第1の実施の形態にかかる電源装置は,図1に示すように,抵抗降圧型電源回路(内部ノード電圧調整回路)100とスイッチト・キャパシタ(SC: Switched-Capacitor)型電源回路101から構成されている。
【0024】
抵抗降圧型電源回路100は,オペアンプ102とPMOSトランジスタ103からなる。SC型電源回路101は,チャージ(CHG)信号によって活性化するCHGスイッチ104,105,ディスチャージ(DCHG)信号によって活性化するDCHGスイッチ106,107,分圧用キャパシタ108,出力キャパシタ109,およびスイッチ制御回路110からなる。
【0025】
抵抗降圧型電源回路100に属するオペアンプ102にはリファレンス電圧VREFと出力電圧VOUTが入力され,その出力端子はPMOSトランジスタ103のゲートに接続されている。PMOSトランジスタ103のソースは電源ノード(電位VDD)に接続されており,そのドレインは内部ノード(電位VDL)に接続されている。
【0026】
SC型電源回路101に属する分圧用キャパシタ108と出力キャパシタ109は,充電サイクルではCHGスイッチ104,105によって,抵抗降圧型電源回路100の出力ノードである内部ノード(電位VDL)とグランドGNDとの間に直列に接続され,放電サイクルではDCHGスイッチ106,107によって,出力電圧VOUT端子とグランドGNDとの間に並列に接続される。スイッチ制御回路110は,クロック信号CLKが入力され,CHGスイッチ104,105を活性化するCHG信号およびDCHGスイッチ106,107を活性化するDCHG信号を出力する。
【0027】
図1に示した第1の実施の形態にかかる電源装置の動作波形を図2に示す。
【0028】
抵抗降圧型電源回路100において,所望の出力電圧VOUT値を得るためのリファレンス電圧VREFと,本電源装置の出力電圧VOUTがオペアンプ102に入力される。このオペアンプ102によってオン/オフ動作が制御されるPMOSトランジスタ103が,SC型電源回路101の入力電圧となる内部ノード電圧VDLを出力する。
【0029】
SC型電源回路101において,クロック信号CLKが入力されるスイッチ制御回路110は,CHGスイッチ104,105とDCHGスイッチ106,107をそれぞれ活性化するデューティ比が一定のCHG信号とDCHG信号を出力する。このSC型電源回路101の場合,2個のキャパシタ(分圧用キャパシタ108,出力キャパシタ109)はそれぞれ,デューティ比が一定のスイッチングパルスに基づいて充電,放電を繰り返す。したがって,2個のキャパシタの直列/並列接続切り換え動作によって得られる安定した出力電圧VOUTは,SC型電源回路101の入力電圧である内部ノード電圧VDLの1/2となる(VOUT=VDL/2)。
【0030】
出力電圧VOUTは,抵抗降圧型電源回路100に属するオペアンプ102にフィードバックされ,ここでリファレンス電圧VREFと比較される。オペアンプ102は,出力電圧VOUTとリファレンス電圧VREFとの比較結果に基づいてPMOSトランジスタ103を制御する。そして,PMOSトランジスタ103は,出力電圧VOUTとリファレンス電圧VREFが等しくなるように内部ノード電圧VDLをリファレンス電圧VREFの2倍に調整する(VDL=2×VREF)。
【0031】
このように,第1の実施の形態にかかる電源装置は,出力電圧VOUTについてのフィードバックループを備えており,かかる回路構成によって出力電圧VOUTはリファレンス電圧VREFと同レベルになるように調整される。
【0032】
以上説明したように,SC型電源回路101において,分圧用キャパシタ108と出力キャパシタ109の直列/並列接続切り換え動作に用いられるスイッチングパルスは,デューティ比が一定にされている。したがって,第1の実施の形態にかかる電源装置は,キャパシタの直列/並列接続切り換え動作によって得られる安定した出力電圧VOUT(=VDL/2)を出力することが可能となる。また,抵抗降圧型電源回路100は,内部ノード電圧VDLを,電源電圧VDDから(VDD−2×VREF)分の電位を降下させて得られる値,すなわち2×VREFとなるように調整する。したがって,第1の実施の形態にかかる電源装置は,出力電圧VOUTがリファレンス電圧VREFに対して等しくなる(VOUT=VREF)定常的な直流電源となり得る。
【0033】
さらに,SC型電源回路101に属する分圧用キャパシタ108と出力キャパシタ109は共に,充電サイクルおよび放電サイクルのいずれにおいても同電位(出力電圧VOUT)で充電,放電が繰り返されるためキャパシタ間での電位差は生じないことになる。
【0034】
以上のように,第1の実施の形態にかかる電源装置は,抵抗降圧型電源回路100とSC型電源回路101を備え,SC型電源回路101において,分圧用キャパシタ108と出力キャパシタ109の直列/並列接続を切り換えるためのスイッチングパルスのデューティ比を一定にしたことで,各キャパシタの直列/並列接続切り換え動作によって得られる安定した出力電圧VOUT=VDL/2を出力することが可能となり,抵抗降圧型電源回路100において,内部ノード電圧VDLを,電源電圧VDDから(VDD−2×VREF)分の電位を降下させて2×VREFに調整することが可能となる。かかる構成によれば,以下の効果が得られる。
【0035】
・出力電圧VOUTがリファレンス電圧VREFに一致する定常的な直流電源を得ることができる。
【0036】
・分圧用キャパシタ108と出力キャパシタ109の直列/並列接続切り換え動作が,デューティ比が一定のスイッチングパルスによって行われる。このため,各キャパシタは,充電サイクルと放電サイクルのいずれにおいても同電位(VDL/2)が印加されることになり,平衡状態での接続切り換え動作が実現する。この結果,スイッチングノイズの発生が抑えられ,出力電圧VOUTのリプル成分を小さくすることが可能となる。
【0037】
・放電サイクルにおいて,分圧用キャパシタ108の負側端子の電位がグランドGNDより低く押し下げられることはない。したがって,他の回路特性に悪影響を及ぼすグランドGND線の電位変動が発生しない。
【0038】
・放電サイクルにおいて,分圧用キャパシタ108の負側端子の電位がグランドGNDより低く押し下げられることはない。したがって,DCHGスイッチ107を構成するNMOSトランジスタに寄生するPN接合ダイオードが順方向になることはない。この結果,電源回路の安定動作が実現する。
【0039】
[第2の実施の形態]
本発明の第2の実施の形態にかかる電源装置は,図3に示すように,抵抗降圧型電源回路200,SC型電源回路201,SC型電源回路202,およびVDD−VREFレベル検出回路203から構成されている。
【0040】
SC型電源回路201とSC型電源回路202は,内蔵するキャパシタの数やキャパシタの直列/並列切り換え動作が異なっており,このため異なる電圧を出力する。以下,SC型電源回路201が例えば内部ノード電圧VDL/3を出力するように構成され,SC型電源回路202が例えば内部ノード電圧VDL/2を出力するように構成されている場合に即して本発明の実施の形態を説明する。なお,SC型電源回路201およびSC型電源回路202の他,電源装置のサイズに応じて,異なる電圧を出力する1または2以上のSC型電源回路を備えることも可能である。
【0041】
VDD−VREFレベル検出回路203は,電源電圧VDDとリファレンス電圧VREFを比較し,最適なSC型電源回路を選択するための選択信号ENAを出力する。このVDD−VREFレベル検出回路203は,オペアンプ206と3つの抵抗207からなる。ここでは,同じ抵抗値Rを有する3つの抵抗207が,電源電圧VDDとグランドGND間に直列に接続されている。オペアンプ206には,リファレンス電圧VREFと,電源電圧VDDを3つの抵抗207によって分圧して得た電圧VDD/3が入力される。オペアンプ206は,このリファレンス電圧VREFを電圧VDD/3を比較し,その比較結果に応じて選択信号ENAを出力する。そして,選択信号ENAによって,SC型電源回路201とSC型電源回路202のどちらか一方が選択される。
【0042】
第2の実施の形態にかかる電源装置の基本動作は,第1の実施の形態にかかる電源装置の動作と略同一である。ただし,第2の実施の形態にかかる電源装置は,異なるレベルの電圧を出力するSC型電源回路を複数備え,VDD−VREFレベル検出回路203によって,電力変換効率を最も高くできる最適なSC型電源回路を選択することを特徴としている。
【0043】
上述のように,図3に示した第2の実施の形態にかかる電源装置が備えるSC型電源回路201は,内部ノード電圧VDL/3を出力するものであり,SC型電源回路202は,内部ノードVDL/2を出力するものである。
【0044】
出力電圧VOUTの値を決定するために用いられるリファレンス電圧VREFは,VDD−VREFレベル検出回路203に属するオペアンプ206によって,3つの抵抗207において分圧された電圧VDD/3と比較される。
【0045】
電源電圧VDDに対してリファレンス電圧VREFが1/3以下の場合,すなわちリファレンス電圧VREF≦電圧VDD/3の場合,VDD−VREFレベル検出回路203は,選択信号ENAによって電圧VDL/3を出力するSC型電源回路201を選択する。抵抗降圧型電源回路200は,内部ノード電圧VDLを,電源電圧VDDから(VDD−3×VREF)分の電位を降下させて3×VREFに調整する。SC型電源回路201は電圧VDL/3を出力するため,電源装置は,リファレンス電圧VREFに一致する電圧レベルを有する出力電圧VOUTを出力する。
【0046】
一方,リファレンス電圧VREF>電源電圧VDD/3の場合,SC型電源回路201を選択したのではリファレンスVREFに一致する出力電圧VOUTを得ることができなくなるため,代わりにSC型電源回路202を選択する。抵抗降圧型電源回路200は,内部ノード電圧VDLを,電源電圧VDDから(VDD−2×VREF)分の電位を降下させて2×VREFに調整する。SC型電源回路202は電圧VDL/2を出力するため,電源装置は,リファレンス電圧VREFに一致する電圧レベルを有する出力電圧VOUTを出力する。
【0047】
以上説明したように,第2の実施の形態にかかる電源装置は,異なるレベルの電圧を出力する複数のSC型電源回路と,これらの中から最適な一を選択するVDD−VREFレベル検出回路203を備えているため,以下の効果が得られる。
【0048】
・広範囲な電源電圧,出力電圧に対応することが可能となる。
【0049】
・電源電圧VDDおよび出力電圧VOUTのレベルに応じて最適なSC型電源回路が選択されるため,電力変換効率の向上が図られる。
【0050】
[第3の実施の形態]
本発明の第3の実施の形態にかかる電源装置は,図4に示すように,第1の実施の形態にかかる電源装置に備えられた抵抗降圧型電源回路100とSC型電源回路101を一つにまとめた回路構成を有するものである。具体的には,本電源装置は,オペアンプ300,PMOSトランジスタ(内部ノード電圧出力手段)301,CHG信号によって活性化するCHGスイッチ302,303,DCHG信号によって活性化するDCHGスイッチ304,305,306,分圧用キャパシタ307,出力キャパシタ308,およびスイッチ制御回路309からなる。
【0051】
オペアンプ300にはリファレンス電圧VREFと出力電圧VOUTが入力される。PMOSトランジスタ301のゲートには,セレクタとして機能するCHGスイッチ303とDCHGスイッチ306が接続されており,オペアンプ300の出力信号または電源電圧VDDのいずれか一方が入力される。PMOSトランジスタ301のソースは電源ノード(電位VDD)に接続されており,そのドレインは内部ノード(電位VDL)に接続されている。
【0052】
分圧用キャパシタ307と出力キャパシタ308は,充電サイクルではPMOSトランジスタ301とCHGスイッチ302によって,電源ノード(電位VDD)−内部ノード(電位VDL)−グランドGND間に直列に接続され,放電サイクルではDCHGスイッチ304,305によって,出力電圧VOUT端子とグランドGNDの間に並列に接続される。スイッチ制御回路309は,クロック信号CLKが入力され,CHGスイッチ302,303を活性化するCHG信号およびDCHGスイッチ304,305,306を活性化するDCHG信号を出力する。
【0053】
第3の実施の形態にかかる電源装置の基本動作は,第1の実施の形態にかかる電源装置の動作と略同一である。以下,第3の実施の形態にかかる電源装置の特徴的な動作を説明する。
【0054】
充電サイクルでは,PMOSトランジスタ301とCHGスイッチ302が導通状態となり,分圧用キャパシタ307と出力キャパシタ308は,内部ノード(電位VDL)とグランドGNDの間に直列に接続される。
【0055】
このときリファレンス電圧VREFと出力電圧VOUTの比較結果をフィードバックするオペアンプ300とPMOSトランジスタ301の動作によって,内部ノード電圧VDLは,電源電圧VDDから(VDD−2×VREF)分降圧した2×VREFに調整される。したがって,分圧用キャパシタ307と出力キャパシタ308はそれぞれ,内部ノード電圧VDLを1/2に分圧した電圧,すなわちリファレンス電圧VREFで充電される。
【0056】
一方,放電サイクルでは,DCHGスイッチ304,305,306が導通状態となる。このとき,PMOSトランジスタ301のゲートにはDCHGスイッチ306を介して電源電圧VDDが印加されるため,PMOSトランジスタ301はカットオフする。また,DCHGスイッチ304,305が導通状態になったことにより,分圧用キャパシタ307と出力キャパシタ308は,出力電圧VOUT端子とグランドGNDの間に並列に接続される。充電サイクルにおいて両キャパシタ307,308はリファレンス電圧VREFで充電されているため,この放電サイクルでは出力端子からリファレンス電圧VREFに一致する出力電圧VOUTが出力される。
【0057】
以上説明した充電サイクル動作と放電サイクル動作を高速に繰り返すことによって,第3の実施の形態にかかる電源装置は,定常的な直流電圧VOUT(=リファレンス電圧VREF)を出力することになる。
【0058】
ところで,第1の実施の形態にかかる電源装置の場合,充電サイクルにおいて,PMOSトランジスタ103,CHGスイッチ104,105(すなわち3素子)の動作によって分圧用キャパシタ108および出力キャパシタ308が充電される。この点,第3の実施の形態にかかる電源装置では,内部ノード電圧VDLを調整するPMOSトランジスタ301は,分圧用キャパシタ307および出力キャパシタ308のCHGスイッチとしての役割をも果たしており,分圧用キャパシタ307および出力キャパシタ308は,PMOSトランジスタ301およびCHGスイッチ302(すなわち2素子)の動作によって充電される。このことは次の効果をもたらす。
【0059】
・電源装置の消費電力が低減され,電力変換効率の向上が図られる。
【0060】
・電源装置のレイアウト面積が小さくなる。
【0061】
[第4の実施の形態]
本発明の第4の実施の形態にかかる電源装置は,図5に示すように,第1の実施の形態にかかる電源装置に対して,出力電流がごく小さくなったこと(所定の電流値以下になったこと)を検出する低出力電流検出回路411が付加された構成を有するものである。
【0062】
低出力電流検出回路411は,例えば図6に示すように,抵抗412(抵抗値R0),抵抗413(抵抗値R1),抵抗414(抵抗値R2),およびオペアンプ415から構成される。
【0063】
抵抗412と抵抗413は直列に接続されており,これによって最小出力電流を検出するための検出電圧が設定される。また,抵抗414によって出力電流IOUTによる電圧降下分が設定される。
【0064】
第4の実施の形態にかかる電源装置の基本動作は,第1の実施の形態にかかる電源装置の動作と略同一である。以下,第4の実施の形態にかかる電源装置の特徴的な動作を説明する。
【0065】
第4の実施の形態にかかる電源装置は,出力電流IOUTの値に応じてSC型電源回路401の動作を変える。すなわち,出力電流IOUTが所定値より大きい場合には,第1の実施の形態にかかる電源装置と同様の動作を行うが,出力電流IOUTがごく小さい場合(所定値以下の場合),充電サイクルおよび放電サイクルにおいて,CHGスイッチ404,405とDCHGスイッチ406,407のスイッチング動作を停止させる。
【0066】
図5,図6に示すように,低出力電流検出回路411に入力される電圧をVSCで表す。最小出力電流検出値(VSC×R1/(R0×R1))と,実際に出力電流IOUTが流れたことによって生じる抵抗414における電圧降下分(VSC−R2×IOUT)をオペアンプ415によって比較する。
【0067】
オペアンプ415によって(VSC×R1/(R0×R1))>(VSC−R2×IOUT)と判断された場合,第4の実施の形態にかかる電源装置は,第1の実施の形態にかかる電源装置と同様に,充電サイクルおよび放電サイクルを繰り返し出力電圧VOUTを出力する。
【0068】
これに対して,オペアンプ415によって(VSC×R1/(R0×R1))≦(VSC−R2×IOUT)と判断された場合,オペアンプ415は,出力電流IOUTがごく小さくなったことを示すウエイト(WAIT)信号を出力する。このWAIT信号が入力されるスイッチ制御回路410は,CHG信号,DCHG信号をアクティブ状態またはインアクティブ状態に固定する。これによって,CHGスイッチ404,405,および,DCHGスイッチ406,407は,そのスイッチング動作を停止する。このときの出力電流IOUTは,出力キャパシタ409の電荷が放電されることによって賄われる。
【0069】
以上のように,第4の実施の形態にかかる電源装置は,低出力電流検出回路411を備えているため,出力電流IOUTがごく小さなとき,CHGスイッチ404,405,および,DCHGスイッチ406,407のスイッチング動作を停止させることが可能となる。しがって,低出力電流領域における電源装置の消費電力が削減され,加えて,この領域における電力変換効率の向上が実現する。
【0070】
[第5の実施の形態]
本発明の第5の実施の形態にかかる電源装置は,図7に示すように,第1の実施の形態にかかる電源装置に対して,内部ノード(電位VDL)と出力電圧VOUT端子との間にスルー(THRU)信号によって活性化するTHRUスイッチ511が追加された構成を有する。この第5の実施の形態にかかる電源装置によれば,抵抗降圧型電源回路500のみを用いて出力電圧VOUTを直接出力するか,あるいは第1の実施の形態にかかる電源装置と同様に,抵抗降圧型電源回路500とSC型電源回路501を組み合わせて出力電圧VOUTを出力するか,のいずれかを選択することが可能となる。
【0071】
SC型電源回路501に属するスイッチ制御回路510は,クロック信号CLKと選択(SEL)信号が入力されており,CHGスイッチ504,505を活性化するCHG信号およびDCHGスイッチ506,507を活性化するDCHG信号,並びに,THRUスイッチ511を活性化するTHRU信号を出力する。なお,SEL信号は,出力電圧VOUTの生成源として,抵抗降圧型電源回路500のみを使用するか,あるいは,抵抗降圧型電源回路500とSC型電源回路501を組み合わせて使用するかを選択するための信号である。
【0072】
第5の実施の形態にかかる電源装置の基本動作は,第1の実施の形態にかかる電源装置の動作と略同一である。以下,第5の実施の形態にかかる電源装置の特徴的な動作を説明する。
【0073】
第5の実施の形態にかかる電源装置によって出力電圧VOUTを得ようとする場合,この出力電圧VOUTの生成源として,抵抗降圧型電源回路500のみを用いるか,あるいは,抵抗降圧型電源回路500とSC型電源回路501を組み合わせて用いるかの選択をSEL信号によって行う。
【0074】
後者すなわち抵抗降圧型電源回路500とSC型電源回路501を組み合わせて出力電圧VOUTを生成することが選択された場合,第5の実施の形態にかかる電源装置は,第1の実施の形態にかかる電源装置と同様の動作を行うことになる。
【0075】
前者すなわち抵抗降圧型電源回路500のみによって出力電圧VOUTを生成することが選択された場合,スイッチ制御回路510は,インアクティブ状態に固定されたCHG信号とDCHG信号を出力し,これによってCHGスイッチ504,505,および,DCHGスイッチ506,507は非導通状態となる。また,スイッチ制御回路510は,アクティブ状態のTHRU信号を出力し,THRUスイッチ511を導通状態とする。第5の実施の形態にかかる電源装置がこのように動作することによって,出力電圧VOUTは,抵抗降圧型電源回路500から直接的に外部へ出力されることになる。なお,出力電圧VOUTは,リファレンス電圧VREFに一致する。
【0076】
以上のように,第5の実施の形態にかかる電源装置によれば,出力電圧VOUTの生成源として,抵抗降圧型電源回路500のみを用いるか,あるいは,抵抗降圧型電源回路500とSC型電源回路501を組み合わせて用いるかの選択をSEL信号によって行うことが可能となる。したがって,次の効果が得られる。
【0077】
・SC型電源回路501によって出力することが困難な領域に属する電圧を出力することが可能となる。
【0078】
・電源電圧VDDと所望する出力電圧VOUTの条件に応じて,抵抗降圧型電源回路500のみ,または,抵抗降圧型電源回路500とSC型電源回路501の組み合わせのいずれか一方を選択することが可能となる。この選択の基準として,例えば電力変換効率を採用することが好ましい。
【0079】
添付図面を参照しながら本発明の好適な実施の形態について説明したが,本発明はかかる実施の形態に限定されない。当業者であれば,特許請求の範囲に記載された技術的思想の範疇内において各種の変更例または修正例に想到し得ることは明らかであり,それらについても当然に本発明の技術的範囲に属するものと了解される。
【0080】
【発明の効果】
以上説明したように,本発明にかかる電源装置によれば,所望する値に調整された電圧を安定的に出力することが可能となる。また,消費電力の低減および電力変換効率の向上が実現する。さらに,周辺回路に対して悪影響を及ぼすスイッチングノイズの発生やグランド電位の変動が防止される。
【図面の簡単な説明】
【図1】本発明の第1の実施の形態にかかる電源装置の構成を示す回路図である。
【図2】図1の電源装置の動作を示す波形図である。
【図3】本発明の第2の実施の形態にかかる電源装置の構成を示す回路図である。
【図4】本発明の第3の実施の形態にかかる電源装置の構成を示す回路図である。
【図5】本発明の第4の実施の形態にかかる電源装置の構成を示す回路図である。
【図6】図5の電源装置に備えられた低出力電流検出回路の構成を示す回路図である。
【図7】本発明の第5の実施の形態にかかる電源装置の構成を示す回路図である。
【図8】従来の電源装置の構成を示す回路図である。
【図9】図8の電源装置の動作を示す波形図である。
【符号の説明】
100:抵抗降圧型電源回路
101:SC型電源回路
102:オペアンプ
103:PMOSトランジスタ
104:CHGスイッチ
105:CHGスイッチ
106:DCHGスイッチ
107:DCHGスイッチ
108:分圧用キャパシタ
109:出力キャパシタ
110:スイッチ制御回路
201:SC型電源回路(VDL/3出力)
202:SC型電源回路(VDL/2出力)
206:オペアンプ
207:抵抗
303:CHGスイッチ
306:DCHGスイッチ
411:低出力電流検出回路
412:抵抗
413:抵抗
414:抵抗
415:オペアンプ
511:THRUスイッチ
VDD:電源電圧
VDL:内部ノード電圧
VOUT:出力電圧
VREF:リファレンス電圧
Claims (1)
- 複数のキャパシタを備え,充電サイクルと放電サイクルにおいて前記複数のキャパシタの接続状態を変えることによって直流電源−直流電源変換を行う電源装置であって,
抵抗降圧型電源回路と,
出力電圧が入力電圧の1/n倍(n=2,3,・・・)であるスイッチト・キャパシタ型電源回路と
を備え,
前記抵抗降圧型電源回路の出力を前記スイッチト・キャパシタ型電源回路に入力し,前記抵抗降圧型電源回路は所望の出力電圧となるリファレンス電圧(VREF)のn倍の電圧を出力し,前記スイッチト・キャパシタ型電源回路はキャパシタの直並列の切り換え動作がデューティ比が一定のスイッチングパルスにて行われ,前記抵抗降圧型電源回路内の出力トランジスタ(PMOSトランジスタ)を直接,前記スイッチト・キャパシタ型電源回路内の充電スイッチ(CHGスイッチ)として動作させることを特徴とする,電源装置。
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